KR102591507B1 - 화소 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

화소는, 발광 소자; 구동 전류를 제어하는 제1 트랜지스터; 제1 트랜지스터의 제2 전극에 대응하는 제2 노드와 제3 노드 사이에 결합되는 제1 커패시터; 제3 노드와 데이터 라인 사이에 결합되며, 주사 신호에 의해 턴-온되는 제2 트랜지스터; 제1 트랜지스터의 게이트 전극에 대응하는 제1 노드와 제2 노드 사이에 결합되며, 제어 신호에 의해 턴-온되는 제3 트랜지스터; 제1 전원과 제3 노드 사이에 결합되며, 발광 제어 신호에 의해 턴-온되는 제4 트랜지스터; 제1 전원과 제1 트랜지스터의 제1 전극 사이에 결합되며, 발광 제어 신호에 의해 턴-온되는 제5 트랜지스터; 제2 노드와 발광 소자 사이에 결합되며, 이전 발광 제어 신호에 의해 턴-온되는 제6 트랜지스터; 및 제1 전원과 제1 노드 사이에 결합되는 제2 커패시터를 포함한다. 한 프레임에 포함되는 비발광 기간 동안 제4 내지 제6 트랜지스터들은 발광 제어 신호 또는 이전 발광 제어 신호에 응답하여 적어도 4회 턴-온 및 턴-오프를 반복한다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 화소 및 이를 포함하는 표시 장치에 관한 것이다.
시 장치는 복수의 화소들을 포함하며, 화소들은 구동 트랜지스터에 공급되는 데이터 신호에 기초하여 발광한다.
최근에는 소비 전력을 최소화하기 위하여 표시 장치를 저주파(예를 들어, 1Hz 구동)로 구동하는 방법이 사용되고 있다. 저주파 구동의 경우 화면 깜빡임(플리커(flicker))이 문제될 수 있다. 이러한 문제점을 개선하기 위해서는 화소에 저장되는 데이터 신호의 누설을 최소화하는 기술이 요구된다.
또한, 상기 저주파 구동과 함께, 고해상도 또는 입체 영상 등의 구현을 위해 표시 장치의 고속 구동(예를 들어, 120Hz 구동)이 요구되고 있다. 또한, 고속 구동 하에서 일정 수준 이상의 영상 품질을 보장하기 위해, 구동 트랜지스터의 문턱 전압을 보상하는 시간이 충분히 확보되어야 한다.
본 발명의 일 목적은 구동 트랜지스터의 문턱 전압 보상과 데이터 기입 타이밍이 분리된 구동 및 한 프레임 기간 내에서 초기화 및 보상 동작의 반복 구동을 수행하는 화소를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 화소는, 발광 소자; 제1 전원에 전기적으로 연결되는 제1 전극과 상기 발광 소자에 전기적으로 연결되는 제2 전극을 포함하며, 구동 전류를 제어하는 제1 트랜지스터; 상기 제1 트랜지스터의 상기 제2 전극에 대응하는 제2 노드와 제3 노드 사이에 결합되는 제1 커패시터; 상기 제3 노드와 데이터 라인 사이에 결합되며, 주사 신호에 의해 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터의 게이트 전극에 대응하는 제1 노드와 상기 제2 노드 사이에 결합되며, 제어 신호에 의해 턴-온되는 제3 트랜지스터; 상기 제1 전원과 상기 제3 노드 사이에 결합되며, 발광 제어 신호에 의해 턴-온되는 제4 트랜지스터; 상기 제1 전원과 상기 제1 트랜지스터의 상기 제1 전극 사이에 결합되며, 상기 발광 제어 신호에 의해 턴-온되는 제5 트랜지스터; 상기 제2 노드와 상기 발광 소자 사이에 결합되며, 이전 발광 제어 신호에 의해 턴-온되는 제6 트랜지스터; 및 상기 제1 전원과 상기 제1 노드 사이에 결합되는 제2 커패시터를 포함할 수 있다. 한 프레임에 포함되는 비발광 기간 동안 상기 제4 내지 제6 트랜지스터들은 상기 발광 제어 신호 또는 상기 이전 발광 제어 신호에 응답하여 적어도 4회 턴-온 및 턴-오프를 반복할 수 있다.
일 실시예에 의하면, 상기 비발광 기간 동안 상기 발광 제어 신호 및 상기 이전 발광 제어 신호는 복수의 게이트 온 기간들과 복수의 게이트 오프 기간들을 포함할 수 있다.
일 실시예에 의하면, 상기 비발광 기간은, 상기 이전 발광 제어 신호 및 상기 제어 신호가 게이트 오프 레벨을 가지며 상기 발광 제어 신호가 게이트 온 레벨을 갖는 온-바이어스(on-bias) 기간을 포함할 수 있다.
일 실시예에 의하면, 상기 온-바이어스 기간 동안 상기 제3 및 제6 트랜지스터들이 턴-오프되고, 상기 제4 및 제5 트랜지스터들이 턴-온될 수 있다.
일 실시예에 의하면, 상기 제3 내지 제5 트랜지스터들이 모두 턴-온되는 경우, 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 턴-오프될 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 발광 소자와 초기화 전원 사이에 결합되며, 상기 제어 신호에 의 해 턴 온되는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 비발광 기간은, 상기 발광 소자와 상기 제7 트랜지스터 사이의 제4 노드로 상기 초기화 전원이 공급되는 제1 초기화 기간, 상기 제4 노드 및 상기 제1 노드로 상기 초기화 전원이 공급되는 제2 초기화 기간, 상기 제1 트랜지스터가 온-바이어스 상태를 갖는 온-바이어스 기간, 상기 제1 전원의 전압에 기초하여 상기 제1 트랜지스터가 다이오드 연결되는 보상 기간, 상기 제2 트랜지스터가 턴-온되어 상기 데이터 라인을 통해 데이터 신호가 공급되는 기입 기간을 포함할 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 상기 제어 신호에 응답하여 상기 제2 초기화 기간, 상기 보상 기간, 및 상기 기입 기간에 턴-온되고, 상기 온-바이어스 기간에 턴-오프될 수 있다.
일 실시예에 의하면, 상기 비발광 기간 동안, 상기 제2 초기화 기간, 상기 온-바이어스 기간, 및 상기 보상 기간 중 적어도 하나는 적어도 2회 반복될 수 있다.
일 실시예에 의하면, 상기 제1 초기화 기간, 상기 제2 초기화 기간, 상기 온-바이어스 기간, 및 상기 보상 기간 각각에서, 상기 제4 및 제5 트랜지스터들의 스위칭 동작은 상기 제6 트랜지스터의 스위칭 동작과 반대로 수행될 수 있다.
일 실시예에 의하면, 상기 제2 초기화 기간 동안, 상기 제3, 제6, 제7 트랜지스터들이 턴-온되고 상기 제4 및 제5 트랜지스터들이 턴-오프됨으로써, 상기 제1 트랜지스터가 오프-바이어스 상태를 가질 수 있다.
일 실시예에 의하면, 상기 보상 기간 동안, 제3 내지 제5 트랜지스터들이 턴-온되고 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 턴-오프될 수 있다. 상기 기입 기간 동안, 상기 제2 및 제3 트랜지스터들이 턴-온되고 상기 제4 내지 제6 트랜지스터들이 턴-오프될 수 있다.
일 실시예에 의하면, 상기 보상 기간의 길이가 상기 기입 기간의 길이보다 길 수 있다.
일 실시예에 의하면, 상기 기입 기간에서 상기 제어 신호의 게이트 오프 기간과 상기 주사 신호의 게이트 온 기간의 일부가 중첩할 수 있다. 상기 제2 트랜지스터가 턴-온된 상태에서 상기 제3 트랜지스터가 상기 제2 트랜지스터보다 먼저 턴-오프될 수 있다.
일 실시예에 의하면, 상기 발광 제어 신호는 상기 이전 발광 제어 신호가 k(단, k는 3이상의 정수) 수평주기만큼 시프트된 신호일 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 복수의 화소들을 포함하는 표시 패널; 복수의 주사 라인들을 통해 상기 화소들에 주사 신호를 공급하는 제1 주사 구동부; 복수의 제어 라인들을 통해 상기 화소들에 제어 신호를 공급하는 제2 주사 구동부; 복수의 발광 제어 라인들을 통해 상기 화소들에 발광 제어 신호를 공급하는 발광 구동부; 및 복수의 데이터 라인들을 통해 상기 표시 패널에 데이터 전압을 공급하는 데이터 구동부를 포함할 수 있다. 상기 화소들 각각은, 발광 소자; 제1 전원에 전기적으로 연결되는 제1 전극과 상기 발광 소자에 전기적으로 연결되는 제2 전극을 포함하며, 구동 전류를 제어하는 제1 트랜지스터; 상기 제1 트랜지스터의 상기 제2 전극에 대응하는 제2 노드와 제3 노드 사이에 결합되는 제1 커패시터; 상기 제3 노드와 데이터 라인 사이에 결합되며, 상기 주사 신호에 의해 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터의 게이트 전극에 대응하는 제1 노드와 상기 제2 노드 사이에 결합되며, 상기 제어 신호에 의해 턴-온되는 제3 트랜지스터; 상기 제1 전원과 상기 제3 노드 사이에 결합되며, 상기 발광 제어 신호에 의해 턴-온되는 제4 트랜지스터; 상기 제1 전원과 상기 제1 트랜지스터의 상기 제1 전극 사이에 결합되며, 상기 발광 제어 신호에 의해 턴-온되는 제5 트랜지스터; 상기 제2 노드와 상기 발광 소자 사이에 결합되며, 이전 발광 제어 신호에 의해 턴-온되는 제6 트랜지스터; 상기 발광 소자와 초기화 전원 사이에 결합되며, 상기 제어 신호에 의 해 턴 온되는 제7 트랜지스터; 및 상기 제1 전원과 상기 제1 노드 사이에 결합되는 제2 커패시터를 포함할 수 있다. 한 프레임에 포함되는 비발광 기간 동안 상기 제4 내지 제6 트랜지스터들은 적어도 4회 턴-온 및 턴-오프를 반복할 수 있다.
일 실시예에 의하면, 상기 비발광 기간은, 상기 이전 발광 제어 신호 및 상기 제어 신호가 게이트 오프 레벨을 가지며 상기 발광 제어 신호가 게이트 온 레벨을 갖는 온-바이어스(on-bias) 기간을 포함할 수 있다. 상기 온-바이어스 기간 동안 상기 제3 및 제6 트랜지스터들이 턴-오프되고, 상기 제4 및 제5 트랜지스터들이 턴-온될 수 있다.
일 실시예에 의하면, 상기 발광 구동부는, 제n(단, n은 자연수) 화소행에 배치되는 제n 화소의 상기 제4 및 제5 트랜지스터들과 제n+1 화소행에 배치되는 제n+1 화소의 상기 제4 및 제5 트랜지스터들에 상기 발광 제어 신호를 동시에 공급할 수 있다.
일 실시예에 의하면, 상기 제2 주사 구동부는, 상기 제n 화소의 상기 제3 및 제7 트랜지스터들과 상기 제n+1 화소의 상기 제3 및 제7 트랜지스터들에 상기 제어 신호를 동시에 공급할 수 있다.
일 실시예에 의하면, 상기 비발광 기간은, 상기 이전 발광 제어 신호 및 상기 제어 신호가 게이트 온 레벨을 가지며 상기 발광 제어 신호가 게이트 오프 레벨을 갖는 오프-바이어스(off-bias) 기간을 포함할 수 있다. 상기 오프-바이어스 기간 동안 상기 제3 및 제6 트랜지스터들이 턴-온되고, 상기 제4 및 제5 트랜지스터들이 턴-온되며, 상기 제1 트랜지스터가 오프-바이어스 상태를 가질 수 있다.
본 발명의 실시예들에 따른 화소 및 이를 포함하는 표시 장치는 제1 전원의 전압을 이용하여 문턱 전압을 보상하고, 문턱 전압 보상과 데이터 기입을 분리하여 수행할 수 있다. 따라서, 제1 트랜지스터에 일정한 온-바이어스가 인가되고, 문턱 전압 보상 기간이 자유롭게 조절될 수 있다. 또한, 한 프레임의 비발광 기간 내에서 게이트 전압(및 애노드 전압)의 초기화 및 문턱 전압 보상이 서로 교번하여 반복적으로 수행됨으로써, 이전 프레임의 데이터 신호에 의한 제1 트랜지스터(T1)의 보상 편차가 제거될 수 있다. 나아가, 비발광 기간에 제1 트랜지스터에 오프-바이어스를 인가하는 기간과 온-바이어스를 인가하는 기간이 교번하여 반복됨으로써, 문턱 전압 편차의 제거와 함께 제1 트랜지스터의 히스테리시스 특성이 제거 내지 개선될 수 있다.
따라서, 고주파수 구동(예를 들어, 70Hz 이상의 구동 주파수) 및 저주파수 구동(예를 들어, 30Hz 이하의 구동 주파수)에서의 영상 불량(플리커, 색끌림, 휘도 저하 등)이 모두 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 2b는 도 2a의 화소에 공급되는 신호들을 설명하기 위한 회로도이다.
도 3은 도 2a 및 도 2b의 화소들의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 4는 도 1의 표시 장치의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 5는 도 2a 및 도 2b의 화소들의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 6은 도 2a 및 도 2b의 화소들의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 7a는 도 2a의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 7b는 도 2a의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예들에 따른 화소의 일 예를 나타내는 회로도이다.
도 9는 도 8의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 10은 도 8의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 화소의 일 예를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 제1 주사 구동부(200), 제2 주사 구동부(300), 발광 구동부(400), 데이터 구동부(500), 및 타이밍 제어부(600)를 포함할 수 있다.
일 실시예에서, 표시 장치(1000)는 제1 전원(VDD)의 전압, 제2 전원(VSS)의 전압, 및 제3 전원(또는, 초기화 전원 Vint)의 전압을 표시 패널(100)에 공급하는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 주사 신호, 제어 신호 및/또는 발광 제어 신호의 게이트 온(gate-on) 레벨 및 게이트 오프(gate-off) 레벨을 결정하는 로우(low) 전원 및 하이(high) 전원을 제1 주사 구동부(200), 제2 주사 구동부(300) 및/또는 발광 구동부(400)에 공급할 수 있다. 로우 전원은 하이 전원보다 낮은 전압 레벨을 가질 수 있다. 다만, 이는 예시적인 것으로서, 제1 전원(VDD), 제2 전원(VSS), 초기화 전원(Vint), 로우 전원, 및 하이 전원 중 적어도 하나는 타이밍 제어부(600) 또는 데이터 구동부(500)로부터 공급될 수도 있다.
실시예에 따라, 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자의 구동을 위한 전압들을 생성할 수 있다. 일 실시예에서, 제2 전원(VSS)의 전압은 제1 전원(VDD)의 전압보다 낮을 수 있다. 예를 들어, 제1 전원(VDD)의 전압은 양의 전압이고, 제2 전원(VSS)의 전압은 음의 전압일 수 있다.
초기화 전원(Vint)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 초기화 전원(Vint)의 전압에 의해 화소(PX)에 포함되는 구동 트랜지스터 및/또는 발광 소자가 초기화될 수 있다. 초기화 전원(Vint)은 음의 전압일 수 있다.
표시 패널(100)은 복수의 주사 라인들(SL), 복수의 제어 라인들(CL), 복수의 발광 제어 라인들(EL), 및 복수의 데이터 라인들(DL)을 포함하고, 주사 라인들(SL), 제어 라인들(CL), 발광 제어 라인들(EL), 및 데이터 라인들(DL)에 각각 연결되는 복수의 화소(PX)들을 포함할 수 있다. 일 실시예에서, 제n 행, 제m(단, n, m은 자연수) 열에 배치되는 화소(PX)는 제n 화소행에 대응하는 주사 라인(SLn), 제n 화소행에 대응하는 제어 라인(CLn), 제n 화소행에 대응하는 발광 제어 라인(ELn), 제n-k(단, k는 10 이하의 자연수) 화소행에 대응하는 발광 제어 라인(ELn-k), 및 제m 화소열에 대응하는 데이터 라인(DLm)에 연결될 수 있다.
타이밍 제어부(600)는 외부로부터 공급되는 동기 신호들에 대응하여 제1 구동 제어 신호(SCS1), 제2 구동 제어 신호(SCS2), 제3 구동 제어 신호(ECS), 및 제4 구동 제어 신호(DCS)를 생성할 수 있다. 제1 구동 제어 신호(SCS1)는 제1 주사 구동부(200)로 공급되고, 제2 구동 제어 신호(SCS2)는 제2 주사 구동부(300)로 공급되며, 제3 구동 제어 신호(ECS)는 발광 구동부(400)로 공급되고, 제4 구동 제어 신호(DCS)는 데이터 구동부(500)로 공급될 수 있다. 그리고, 타이밍 제어부(600)는 외부로부터 공급되는 입력 영상 데이터를 영상 데이터(RGB)로 재정렬하여 데이터 구동부(500)에 공급할 수 있다.
제1 구동 제어 신호(SCS1)에는 제1 주사 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제1 주사 스타트 펄스는 주사 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제1 주사 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제2 구동 제어 신호(SCS2)에는 제2 주사 스타트 펄스(제어 신호의 스타트 펄스) 및 클럭 신호들이 포함될 수 있다. 제2 주사 스타트 펄스는 제어 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제1 주사 스타트 펄스를 시프트시키기 위해 사용될 수 있다. 일 실시예에서, 제어 신호는 제1 주사 구동부(200)로부터 출력되는 주사 신호(예를 들어, 제1 주사 신호)와 다른 주사 신호(예를 들어, 제2 주사 신호)일 수 있다.
제3 구동 제어 신호(ECS)에는 발광 제어 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 발광 제어 스타트 펄스는 주사 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 발광 제어 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제4 구동 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
제1 주사 구동부(200)는 타이밍 제어부(600)로부터 제1 구동 제어 신호(SCS1)를 수신하고, 제1 구동 제어 신호(SCS1)에 기초하여 주사 라인들(SL)로 주사 신호를 공급할 수 있다. 예를 들어, 제1 주사 구동부(200)는 주사 라인들(SL, 예를 들어, 제1 주사 라인들)로 주사 신호(예를 들어, 제1 주사 신호)를 1 수평주기(1H) 간격으로 순차적으로 공급할 수 있다. 주사 신호가 순차적으로 공급되면 화소(PX)들은 수평 라인 단위(또는 화소행 단위)로 선택되며, 데이터 신호가 화소(PX)들에 공급될 수 있다. 즉, 주사 신호는 데이터 기입에 이용되는 신호이다.
주사 신호는 게이트 온 레벨(예를 들어, 로우 전압)로 설정될 수 있다. 화소(PX)에 포함되며 주사 신호를 수신하는 트랜지스터는 주사 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
일 실시예에서, 제1 주사 구동부(200)는 한 프레임 동안 주사 라인들(SL) 각각에 주사 신호를 한 번 공급할 수 있다.
제2 주사 구동부(300)는 타이밍 제어부(600)로부터 제2 구동 제어 신호(SCS2)를 수신하고, 제2 구동 제어 신호(SCS2)에 기초하여 제어 라인들(CL, 예를 들어, 제2 주사 라인들)로 제어 신호(예를 들어, 제2 주사 신호)를 공급할 수 있다. 예를 들어, 제2 주사 구동부(300)는 제어 라인들(CL)로 제어 신호를 1 수평주기(1H)보다 긴 간격으로(예를 들어, 2 수평주기(2h) 간격으로) 순차적으로 공급할 수 있다. 제어 신호가 공급되면 화소(PX)들은 문턱 전압 보상 및/또는 초기화 동작을 수행할 수 있다.
일 실시예에서, 제2 주사 구동부(300)는 연속하는 화소행들에 제어 신호를 동시에 공급할 수 있다. 예를 들어, 제2 주사 구동부(300)는 제n 제어 라인(CLn) 및 제n+1 제어 라인(CLn+1)에 동일한 제어 신호를 동시에 공급할 수 있다. 다시 말하면, 제2 주사 구동부(300)는 2개 이상의 제어 라인 단위로 발광 제어 신호를 시프트하여 공급할 수 있고, 이에 대응하는 서로 연속하는 화소행들은 동일한 제어 신호를 공유할 수 있다.
이 경우, 제어 신호를 시프트하여 출력하기 위해 제2 주사 구동부(300)에 포함되는 스테이지들의 개수는, 제1 주사 구동부(200)에 포함되는 스테이지들의 개수보다 적을 수 있다.
제어 신호는 게이트 온 레벨(예를 들어, 로우 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제어 신호를 수신하는 트랜지스터는 제어 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
제어 신호는 화소의 초기화 및/또는 문턱 전압 보상을 위해 공급될 수 있다.
발광 구동부(400)는 타이밍 제어부(600)로부터 제3 구동 제어 신호(ECS)를 수신하고, 제3 구동 제어 신호(ECS)에 기초하여 발광 제어 라인들(EL)로 발광 제어 신호를 공급할 수 있다. 예를 들어, 발광 구동부(400)는 발광 제어 라인들(EL)로 발광 제어 신호를 순차적으로 공급할 수 있다.
일 실시예에서, 발광 구동부(400)는 연속하는 화소행들에 발광 제어 신호를 동시에 공급할 수 있다. 예를 들어, 발광 구동부(400)는 제n 발광 제어 라인(ELn) 및 제n+1 발광 제어 라인(ELn+1)에 동일한 제어 신호를 동시에 공급할 수 있다. 다시 말하면, 발광 구동부(400)는 2개 이상의 발광 제어 라인 단위로 발광 제어 신호를 시프트하여 공급할 수 있고, 이에 대응하는 서로 연속하는 화소행들은 동일한 발광 제어 신호를 공유할 수 있다.
이 경우, 발광 제어 신호를 시프트하여 출력하기 위해 발광 구동부(400)에 포함되는 스테이지들의 개수는, 제1 주사 구동부(200)에 포함되는 스테이지들의 개수보다 적을 수 있다.
발광 제어 신호는 게이트 온 레벨(예를 들어, 로우 전압)로 설정될 수 있다. 화소(PX)에 포함되며 발광 제어 신호를 수신하는 트랜지스터는 발광 제어 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프 상태로 설정될 수 있다.
발광 제어 신호는 화소(PX)들의 발광 시간을 제어하기 위하여 사용된다. 이를 위하여, 발광 제어 신호는 주사 신호보다 넓은 폭으로 설정될 수 있다.
일 실시예에서, 한 프레임 기간 동안 발광 제어 신호는 복수의 게이트 오프 레벨(예를 들어, 하이 전압) 기간을 가질 수 있다. 예를 들어, 발광 제어 신호는 구동 트랜지스터의 바이어스 상태 제어, 초기화, 문턱 전압 보상을 위해 복수의 게이트 온 기간들과 복수의 게이트 오프 기간들을 포함할 수 있다.
제1 주사 구동부(200), 제2 주사 구동부(300), 및 발광 구동부(400)는 각각 박막 공정을 통해서 기판에 실장될 수 있다. 또한, 제1 주사 구동부(200) 제2 주사 구동부(300)는 각각 표시 패널(100)의 양측에 위치될 수도 있다. 발광 구동부(400) 또한 표시 패널(100)의 양측에 위치될 수도 있다.
데이터 구동부(500)는 타이밍 제어부(600)로부터 제4 구동 제어 신호(DCS) 및 입력 영상 데이터를 수신할 수 있다. 데이터 구동부(500)는 제4 구동 제어 신호(DCS)에 대응하여 데이터 라인들(DL)로 데이터 신호를 공급할 수 있다. 데이터 라인들(DL)로 공급된 데이터 신호는 주사 신호에 의하여 선택된 화소(PX)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(500)는 주사 신호와 동기되도록 데이터 라인들(DL)로 데이터 신호를 공급할 수 있다.
도 2a는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 2a에서는 설명의 편의를 위하여 제n 수평 라인(또는 제n 화소행)에 위치되며 제m 데이터 라인(DLm)과 접속된 화소(10)를 도시하기로 한다.
실시예에 따라, 이전 발광 제어 라인(ELn-k)은 제n-k 화소행에 연결되는 발광 제어 라인으로 공급되는 발광 제어 신호와 동일한 발광 제어 신호를 공급할 수 있다.
도 2a를 참조하면, 화소(10)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1 내지 T7), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
일 실시예에서, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 모두 동일한 타입의 트랜지스터일 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7)은 폴리실리콘 반도체로 형성되는 액티브층을 포함할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7)의 액티브층은 LTPS(low temperature poly-silicon) 공정을 통해 형성될 수 있다.
발광 소자(LD)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)에 전기적으로 접속되고, 발광 소자(LD)의 제2 전극은 제2 전원(VSS)에 접속될 수 있다. 구체적으로, 발광 소자(LD)의 제1 전극은 제6 트랜지스터(T6)의 일 전극 및 제7 트랜지스터(T7)의 일 전극이 공통으로 접속되는 제4 노드(N4)에 접속될 수 있다.
발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량(구동 전류)에 대응하여 소정 휘도의 빛을 생성할 수 있다. 일 실시예에서, 발광 소자(LD)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 이 경우, 발광 소자(LD)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 반대로, 발광 소자(LD)의 제1 전극은 캐소드 전극이고, 제2 전극은 애노드 전극일 수도 있다.
다른 실시예에서, 발광 소자(LD)는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 또는 발광 소자(LD)는 복수의 무기 발광 소자들이 제2 전원(VSS)과 제1 트랜지스터(T1)의 제2 전극 사이에 병렬 및/또는 직렬로 연결된 형태를 가질 수도 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 소자(LD)의 제1 전극 사이에 전기적으로 결합될 수 있다. 제1 트랜지스터(T1)는 구동 전류를 생성하여 발광 소자(LD)에 제공할 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 결합될 수 있다. 제1 트랜지스터(T1)는 화소(10)의 구동 트랜지스터로서 기능한다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 대응하여 제1 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 제2 전극에 대응하는 제2 노드(N2)와 제3 노드(N3) 사이에 결합될 수 있다. 제1 커패시터(C1)는 제2 노드(N2)와 제3 노드(N3) 사이의 전압 차를 저장할 수 있다.
제2 커패시터(C2)는 제1 전원(VDD)과 제1 노드(N1) 사이에 결합될 수 있다. 제2 커패시터(C2)는 제1 전원(VDD)과 제1 노드(N1) 사이의 전압 차를 저장할 수 있다.
한편, 화소의 데이터 신호가 기입되는 경우, 제1 커패시터(C1)와 제2 커패시터(C2) 사이의 전하 공유(charge sharing)에 의해 제1 노드(N1) 및 제2 노드(N2)는 제1 커패시터(C1)와 제2 커패시터(C2)의 커패시턴스의 비율에 따른 전압을 가질 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLm)과 제3 노드(N3) 사이에 결합될 수 있다. 제2 트랜지스터(T2)는 주사 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제2 트랜지스터(T2)의 게이트 전극은 주사 라인(SLn)(즉, 제n 주사 라인)에 연결될 수 있다. 제2 트랜지스터(T2)는 주사 라인(SLn)으로 주사 신호가 공급될 때 턴-온되어, 데이터 라인(DLm)과 제3 노드(N3)를 전기적으로 접속시킬 수 있다. 따라서, 데이터 전압(또는 데이터 신호)이 제3 노드(N3)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극에 대응하는 제1 노드(N1)와 제2 노드(N2, 예를 들어, 제1 트랜지스터(T1)의 드레인 전극) 사이에 결합될 수 있다. 제3 트랜지스터(T3)는 제1 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLn)(즉, 제n 제어 라인)에 연결될 수 있다. 제3 트랜지스터(T3)는 제어 라인(CLn)으로 제어 신호가 공급될 때 턴-온되어, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 접속시킬 수 있다. 제3 트랜지스터(T3)의 턴-온에 의해, 제1 노드(N1)로 초기화 전원(Vint)의 전압이 공급되거나, 제1 트랜지스터(T1)가 다이오드 연결 형태를 가질 수 있다.
제1 트랜지스터(T1)가 다이오드 연결 형태를 갖는 경우, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다.
이에 따라, 제1 트랜지스터(T1)는 데이터 신호, 제1 및 제2 커패시터들(C1, C2)에 기초하여 아래의 [수학식 1]과 같은 구동 전류를 생성할 수 있다.
[수학식 1]
Id = k[a(Vdd - Vdata)]2, a = CC2/(CC1 + CC2),
여기서, Id는 구동 전류, k는 제1 트랜지스터(T1)의 고유 특성, Vdd는 제1 전원(VDD)의 전압, Vdata는 데이터 신호, CC1은 제1 커패시터(C1)의 커패시턴스, CC2는 제2 커패시터(C2)의 커패시턴스일 수 있다. 발광 소자(LD)는 구동 전류(Id)에 상응하는 휘도로 발광할 수 있다.
한편, 도 2에서는, 설명의 편의를 위해 제3 트랜지스터(T3)의 게이트 전극에 접속되는 신호 라인 및 공급되는 신호를 각각 제어 라인(CLn) 및 제어 신호로 지시하고 있으나, 제어 라인(CLn)은 주사 라인(SLn)과 다른 주사 라인일 수 있다. 주사 라인(SLn)의 주사 신호는 제1 주사 구동부(200)로부터 공급되며, 제어 라인(CLn)의 제어 신호는 제2 주사 구동부(300)로부터 공급될 수 있다.
제4 트랜지스터(T4)는 제1 전원(VDD)과 제3 노드(N3) 사이에 결합될 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다.
일 실시예에서, 제4 트랜지스터(T4)의 게이트 전극은 발광 제어 라인(ELn)(즉, 제n 발광 제어 라인)에 연결될 수 있다. 제4 트랜지스터(T4)는 발광 제어 라인(ELn)으로 발광 제어 신호가 공급될 때 턴-온되어, 제3 노드(N3)에 제1 전원(VDD)의 전압을 공급할 수 있다. 따라서, 제3 노드(N3)의 전압이 제1 전원(VDD)의 전압으로 초기화될 수 있다.
또한, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행되는 기간 동안 제4 트랜지스터(T4)는 턴-온될 수 있다. 따라서, 제1 전원(VDD)의 전압(즉, DC 전압)이 제1 트랜지스터(T1)의 문턱 전압 보상에 이용될 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1)의 제1 전극 사이에 결합될 수 있다. 제5 트랜지스터(T5)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(ELn)에 연결될 수 있다. 제5 트랜지스터(T5)는 발광 제어 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제1 전원(VDD)에 연결할 수 있다.
제4 및 제5 트랜지스터들(T4, T5)이 턴-온되고, 제3 트랜지스터(T3)가 턴-오프된 경우, 제1 트랜지스터(T1)의 제1 전극에 제1 전원(VDD)의 고전압이 공급되므로, 제1 트랜지스터(T1)는 온-바이어스 상태를 가질 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극에 대응하는 제2 노드(N2)와 발광 소자(LD) 사이에 결합될 수 있다. 제6 트랜지스터(T6)는 이전 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제6 트랜지스터(T6)의 게이트 전극은 이전 발광 제어 라인(ELn-k, 예를 들어, 제n-k 발광 제어 라인)에 연결될 수 있다.
일례로, 이전 발광 제어 라인(ELn-k)은 제n-6 발광 제어 라인(ELn-6)으로부터 분기된 배선일 수 있다. 이 경우, 문턱 전압 보상 기간 및 초기화 기간은 각각 약 6 수평주기(6H) 기간에 상응할 수 있다. 또는, 이전 발광 제어 라인(ELn-k)은 제n-3 발광 제어 라인(ELn-3)일 수 있다. 이 경우, 문턱 전압 보상 기간 및 초기화 기간은 각각 약 3 수평주기(3H) 기간에 상응할 수 있다. 이하, 이전 발광 제어 라인(ELn-k)은 제n-6 발광 제어 라인(ELn-6)인 것을 전제로 설명하기로 한다.
다만, 이는 예시적인 것으로서, 이전 발광 제어 라인이 분기되는 발광 제어 라인이 이에 한정되는 것은 아니다. 예를 들어, 문턱 전압 보상에 필요한 시간, 동시에 제어되는 화소행들의 개수, 해상도, 1 수평주기(1H)의 길이 등에 의해 이전 발광 제어 라인이 결정될 수 있다.
제6 트랜지스터(T6)는 이전 발광 제어 라인(ELn-k)으로 발광 제어 신호가 공급될 때 턴-온되어 제2 노드(N2)와 제4 노드(N4)를 전기적으로 연결할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)이 모두 턴-온되는 경우, 발광 소자(LD)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있다. 일 실시예에서, 제5 트랜지스터(T5)가 턴-온되고 제6 트랜지스터(T6)가 턴-오프되는 경우, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행되거나, 제1 트랜지스터(T1)에 온-바이어스가 인가될 수 있다.
제7 트랜지스터(T7)는 발광 소자(LD)와 초기화 전원(Vint) 사이에 결합될 수 있다. 제7 트랜지스터(T7)는 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 일 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 제어 라인(CLn)에 연결될 수 있다. 따라서, 제7 트랜지스터(T7)와 제3 트랜지스터(T3)는 동일한 제어 신호에 의해 실질적으로 동일하게 동작할 수 있다.
제7 트랜지스터(T7)는 제어 라인(CLn)으로 제어 신호가 공급될 때 턴-온되어, 제4 노드(N4)에 초기화 전원(Vint)의 전압을 공급할 수 있다. 따라서, 제4 노드(N4)의 전압이 초기화 전원(Vint)의 전압으로 초기화될 수 있다.
한편, 제2 트랜지스터(T2)가 턴-온되는 기간과 제4 및 제5 트랜지스터들(T4, T5)이 턴-온되는 기간은 중첩하지 않는다. 예를 들어, 제3 내지 제5 트랜지스터들(T3 내지 T5)이 턴-온되면, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행되고, 제2 및 제3 트랜지스터들(T2, T3)이 턴-온되면, 데이터 기입이 수행될 수 있다. 따라서, 문턱 전압 보상 기간과 데이터 기입 기간이 서로 분리될 수 있다.
한편, 발광 제어 신호의 반복적인 공급으로 문턱 전압 보상과 화소의 초기화(애노드 전압의 초기화 및 제1 트랜지스터(T1)의 게이트 전압의 초기화)가 반복하여 수행될 수 있다.
화소(10)의 구체적인 구동 방식은 도 3을 참조하여 상술하기로 한다.
도 2b는 도 2a의 화소에 공급되는 신호들을 설명하기 위한 회로도이다.
도 2a 및 도 2b를 참조하면, 제n 화소행에 위치하는 제n 화소(PXn) 및 제n+1 화소행에 위치하는 제n+1 화소(PXn+1)는 실질적으로 동일한 화소 구조를 가질 수 있다.
제n 화소(PXn) 및 제n+1 화소(PXn+1)는 모두 제m 데이터 라인(DLm)에 연결됨을 전제로 설명하기로 한다.
제n 주사 라인(SLn)으로는 제n 주사 신호(Sn)가 공급되고, 제n+1 주사 라인(SLn+1)으로는 제n+1 주사 신호(Sn+1)가 공급될 수 있다. 제n+1 주사 신호(Sn+1)는 제n 주사 신호(Sn)가 1 수평주기(1H) 시프트(지연)된 주사 신호일 수 있다.
제n 발광 제어 라인(ELn) 및 제n+1 발광 제어 라인(ELn+1)으로는 제p(단, p는 자연수) 발광 제어 신호(Ep)가 공통으로 공급될 수 있다. 즉, 제n 화소(PXn) 및 제n+1 화소는 동일한 발광 제어 신호(Ep)에 의해 공통으로 제어될 수 있다. 따라서, 하나의 프레임 기간 동안 표시 패널에 공급되는 주사 신호의 개수보다 발광 제어 신호의 개수가 적을 수 있다.
예를 들어, 2개의 발광 제어 라인들에 하나의 발광 제어 신호가 공통으로 공급되는 경우, 발광 제어 신호의 개수는 주사 신호의 절반일 수 있다.
실시예에 따라, 제p 발광 제어 신호(Ep)는 제p-1 발광 제어 신호(Ep-1)가 2 수평주기(2H) 이상 시프트(지연)된 발광 제어 신호일 수 있다.
이와 마찬가지로, 제n-k 발광 제어 라인(ELn-k) 및 제n-k+1 발광 제어 라인(ELn-k+1)으로는 제p-q 발광 제어 신호(Ep-q)가 공통으로 공급될 수 있다. 또한, 제p 발광 제어 신호(Ep)는 제p-q 발광 제어 신호(Ep-q)가 q*2 수평주기(2qH) 이상 시프트된 발광 제어 신호일 수 있다.
이하, n이 k보다 크고, p가 q보다 큰 것을 전제로 발명의 내용이 설명될 수 있다. 그러나, n과 k의 관계, 및 p와 q의 관계는 신호가 공급되는 타이밍에 대한 설명의 편의를 위해 임의로 설정한 것이다. 따라서, n이 k 이하인 경우에도, 도 3 등의 발광 제어 신호의 공급 타이밍이 시프트되어 해당 발광 제어 라인들(예를 들어, ELn, ELn-k)로 각각 공급되는 것으로 이해될 수 있다.
제n 제어 라인(CLn) 및 제n+1 제어 라인(CLn+1)으로는 제p 제어 신호(Cp)가 공통으로 공급될 수 있다. 즉, 제n 화소(PXn) 및 제n+1 화소(PXn+1)는 동일한 제어 신호(Cp)에 의해 공통으로 제어될 수 있다.
예를 들어, 2개의 발광 제어 라인들에 하나의 발광 제어 신호가 공통으로 공급되는 경우, 발광 제어 신호의 개수는 주사 신호의 절반일 수 있다.
실시예에 따라, 제p 제어 신호(Cp)는 제p-1 제어 신호(Cp-1)가 2 수평주기(2H) 이상 시프트(지연)된 발광 제어 신호일 수 있다.
다시 말하면, 주사 라인은 화소행마다 제어되고, 발광 제어 라인 및 제어 라인은 기설정된 연속된 화소행들마다 공통으로 제어될 수 있다. 이에 따라, 60Hz를 초과하는 구동 주파수를 갖는 표시 장치(1000)의 고속 구동이 용이하게 구현될 수 있다.
도 3은 도 2a 및 도 2b의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 2a, 도 2b, 및 도 3을 참조하면, 제n 발광 제어 라인(ELn)으로 제p 발광 제어 신호(Ep)가 공급되고, 제n 주사 라인(SLn)으로 제n 주사 신호(Sn)가 공급되며, 제n 제어 라인(CLn)으로 제p 제어 신호(Cp)가 공급될 수 있다. 또한, 이전 발광 제어 라인(ELn-k)으로 이전 발광 제어 신호(Ep-q)가 공급될 수 있다. 한편, 제n+1 주사 라인(Sn+1)으로는 제n+1 주사 신호(Sn+1)가 공급된다.
이하, 설명의 편의를 위해, 제n 발광 제어 라인(ELn)은 발광 제어 라인(ELn)으로, 제p 발광 제어 신호(Ep)는 발광 제어 신호(Ep)로, 제n 주사 라인(SLn)은 주사 라인(SLn)으로, 제n 주사 신호(Sn)는 주사 신호(Sn)로, 제n 제어 라인(CLn)은 제어 라인(CLn)으로, 제p 제어 신호(Cp)는 제어 신호(Cp)로 혼용되어 설명될 수 있다.
또한, 제n 화소(PXn)와 제n+1 화소(PXn+1)에 발광 제어 신호(Ep), 이전 발광 제어 신호(Ep-q), 및 제어 신호(Cp)가 공통으로 공급될 수 있다.
일 실시예에서, 발광 제어 신호(Ep)는 이전 발광 제어 신호(Ep-q)가 약 6 수평주기(6H) 시프트된 스캔 신호일 수 있다. 또한, 이전 발광 제어 신호(Ep-q)는 제n-6 화소행(즉, 제n-6 발광 제어 라인(ELn-6))에 공급되는 발광 제어 신호와 동일할 수 있다.
도 3의 타이밍도는 한 프레임 기간의 일부 파형을 보여준다. 발광 제어 신호(Ep)와 이전 발광 제어 신호(Ep-q)가 모두 게이트 온 레벨 갖는 기간(예를 들어, 제9 기간(P9))에 제n 화소(PXn) 및 제n+1 화소(PXn+1)가 가 발광할 수 있다.
도 3에 도시된 바와 같이, 발광 제어 신호(Ep)는 4개의 게이트 오프 기간(즉, 논리 하이 전압을 갖는 기간)을 가질 수 있다. 다만, 이는 예시적인 것으로서, 한 프레임 기간에 발광 제어 신호(Ep)는 5 이상의 게이트 오프 기간들을 가질 수도 있다.
주사 신호(Sn), 제어 신호(Cp), 및 발광 제어 신호들(Ep, Ep-q)의 게이트 온 레벨은 로우 전압일 수 있다.
제1 시점(t1)에, 이전 발광 제어 신호(Ep-q)가 게이트 온 레벨로부터 게이트 오프 레벨로 천이될 수 있다. 이에 따라, 제6 트랜지스터(T6)가 턴-오프될 수 있다. 제6 트랜지스터(T6)의 턴-오프에 의해 발광 소자(LD)의 애노드 전극이 제4 노드(N4)로부터 플로팅되어 애노드 전압에 대한 킥백(kick back)이 발생될 수 있다. 이 경우, 블랙 계조가 밝게 표시되는 문제점이 발생될 수 있다.
이러한 문제점을 개선하기 위해, 제1 시점(t1)에서 제어 신호(Cp)가 게이트 오프 레벨로부터 게이트 온 레벨로 천이될 수 있다. 따라서, 제1 시점(t1)에, 제3 및 제7 트랜지스터들(T3, T7)이 턴-온될 수 있다. 제4 노드(N4)에 초기화 전원(Vint)의 전압이 공급될 수 있다.
제4 트랜지스터(T4)는 턴-온 상태를 유지하고 있으므로, 제3 노드(N3)에는 제1 전원(VDD)의 전압이 공급될 수 있다.
제1 시점(t1)부터 제2 시점(t2)까지의 제1 기간(P1) 동안 제3 노드(N3) 및 제4 노드(N4)에 초기화 전원(Vint)의 전압이 공급될 수 있다. 즉, 제1 기간(P1)은 발광 소자(LD)의 애노드 전압을 초기화하는 제1 초기화 기간일 수 있다.
한편, 도 3에는 이전 발광 제어 신호(Ep-q)와 제어 신호(Cp)의 천이 시점이 동일한 것으로 도시되었으나, 제어 신호(Cp)는 제1 시점(t1)과 제2 시점(t2) 사이의 시점에서 게이트 온 레벨로 천이될 수도 있다.
일 실시예에서, 제어 신호(Cp)는 화소들(PXn, PXn+1)의 발광 기간 전까지 게이트 온 레벨을 유지하고, 제3 및 제7 트랜지스터들(T3, T7)은 발광 기간 전까지 턴-온될 수 있다. 예를 들어, 제3 및 제7 트랜지스터들(T3, T7)은 제1 시점(t1)부터 제10 시점(t10)까지 턴-온 상태를 유지할 수 있다.
제2 시점(t2)에서, 이전 발광 제어 신호(Ep-q)가 게이트 오프 레벨로부터 게이트 온 레벨로 천이되고, 발광 제어 신호(Ep)는 게이트 온 레벨로부터 게이트 오프 레벨로 천이될 수 있다. 제2 시점(t2)에서, 제4 및 제5 트랜지스터들(T4, T5)은 턴-오프되고, 제6 트랜지스터(T6)는 턴-온될 수 있다. 이 때, 제3 및 제7 트랜지스터들(T3, T7)은 턴-온 상태를 유지할 수 있다. 이에 따라, 초기화 전원(Vint)의 전압이 제3 및 제6 트랜지스터들(T3, T6)을 통해 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 공급될 수 있다.
제2 시점(t2)부터 제3 시점(t3)까지의 제2 기간(P2) 동안 이전 발광 제어 신호(En-k)와 발광 제어 신호(En)는 서로 반대 파형을 가질 수 있다. 따라서, 제2 기간(P2)은 발광 소자(LD)의 애노드 전압 및 제1 트랜지스터(T1)의 게이트 전압을 초기화하는 제2 초기화 기간일 수 있다. 제2 기간(P2)에서, 제1 트랜지스터(T1)의 게이트 전압과 드레인 전압(예를 들어, 제2 노드(N2)의 전압)은 초기화 전원(Vint)의 전압에 상응할 수 있다.
또한, 제2 기간(P2)에 제5 트랜지스터(T5)가 턴-오프 상태이므로, 제1 트랜지스터(T1)의 소스 전극은 초기화 전원(Vint)의 전압과 제1 트랜지스터(T1)의 문턱 전압의 합에 상응하는 전압을 가질 수 있다. 따라서, 제2 기간(P2)에 제1 트랜지스터(T1)는 오프-바이어스 상태를 가질 수 있다. 이에 따라, 제2 초기화 기간은 제1 트랜지스터(T1)에 대한 오프-바이어스 기간으로도 이해될 수 있다.
제2 초기화 기간은 이전 발광 제어 신호(Ep-q) 및 제어 신호(Cp)가 게이트 온 레벨을 갖고, 발광 제어 신호(Ep)가 게이트 오프 레벨을 갖는 기간에 대응할 수 있다.
제3 시점(t3)에서, 이전 발광 제어 신호(Ep-q)가 게이트 온 레벨로부터 게이트 오프 레벨로 천이되고, 발광 제어 신호(Ep)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이될 수 있다. 이에 따라, 제4 및 제5 트랜지스터들(T4, T5)은 턴-온되고, 제6 트랜지스터(T6)는 턴-오프될 수 있다. 제3 트랜지스터(T3)는 턴-온 상태이므로, 제1 트랜지스터(T1)가 다이오드 연결 형태를 가질 수 있다. 제2 커패시터(C2)에는 제1 트랜지스터(T1)의 문턱 전압(Vth)에 상응하는 전압이 저장될 수 있다.
제3 시점(t3)부터 제4 시점(t4)까지의 제3 기간(P3) 동안 제1 트랜지스터(T1)가 다이오드 연결 형태를 가짐으로써, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 즉, 제3 기간(P3)은 문턱 전압 보상 기간일 수 있다.
한편, 제3 기간(P3)에서, 문턱 전압 보상은 정전압원인 제1 전원(VDD)의 전압에 의해 수행될 수 있다. 따라서, 화소행 및/또는 프레임에 따라 변할 수 있는 데이터 신호(데이터 전압)이 아닌 고정된 전압에 기초하여 문턱 전압 보상 동작이 수행될 수 있다.
제4 시점(t4)에서, 이전 발광 제어 신호(Ep-q)가 게이트 오프 레벨로부터 게이트 온 레벨로 다시 천이되고, 발광 제어 신호(Ep)는 게이트 온 레벨로부터 게이트 오프 레벨로 다시 천이될 수 있다. 제4 시점(t4)에서, 제4 및 제5 트랜지스터들(T4, T5)은 턴-오프되고, 제6 트랜지스터(T6)는 턴-온될 수 있다. 이에 따라, 초기화 전원(Vint)의 전압이 제3 및 제6 트랜지스터들(T3, T6)을 통해 다시 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 공급될 수 있다.
제4 시점(t4)부터 제5 시점(t5)까지의 제4 기간(P4)에는 제2 기간(P2)과 실질적으로 동일한 구동이 수행될 수 있다. 즉, 제4 기간(P4)은 발광 소자(LD)의 애노드 전압 및 제1 트랜지스터(T1)의 게이트 전압을 초기화하고, 제1 트랜지스터(T1)에 오프-바이어스를 인가하는 상기 제2 초기화 기간(및 오프-바이어스 기간)일 수 있다.
제5 시점(t5)에서, 이전 발광 제어 신호(Ep-q)가 게이트 온 레벨로부터 게이트 오프 레벨로 천이되고, 발광 제어 신호(Ep)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이될 수 있다. 제5 시점(t5)에서, 제4 및 제5 트랜지스터들(T4, T5)은 턴-온되고, 제6 트랜지스터(T6)는 턴-오프될 수 있다. 따라서, 제5 시점(t5)부터 제6 시점(t6)까지의 제5 기간(P5)은 제3 기간(P3)과 실질적으로 동일한 문턱 전압 보상 기간일 수 있다.
이전 프레임에서 해당 화소(예를 들어, 제n 화소(PXn))가 발광하는 계조(즉, 데이터 신호의 크기)에 따라 제1 트랜지스터(T1)의 구동 전류가 다르다. 따라서, 이전 프레임의 데이터 신호에 따라 문턱 전압의 보상 편차가 발생될 수 있다. 본 발명의 실시예들에 따른 화소(예를 들어, 도 2a의 10) 및 이를 포함하는 표시 장치(1000)는 문턱 전압 보상 횟수를 증가시켜, 한 프레임 내에서 누적된 문턱 전압 보상 시간이 증가될 수 있다. 따라서, 이전 프레임에서의 데이터 신호의 크기에 따른 제1 트랜지스터(T1)의 문턱 전압의 보상 편차가 제거될 수 있다.
예를 들어, 화소(10)는 제3 기간(P3), 제5 기간(P5), 및 제7 기간(P7)에 문턱 전압 보상 동작을 수행하고, 문턱 전압 보상의 반복에 의해 보상 편차가 제거될 수 있다.
제6 시점(t6)에서, 이전 발광 제어 신호(Ep-q)가 게이트 오프 레벨로부터 게이트 온 레벨로 다시 천이되고, 발광 제어 신호(Ep)는 게이트 온 레벨로부터 게이트 오프 레벨로 다시 천이될 수 있다. 제6 시점(t6)부터 제7 시점(t7)까지의 제6 기간(P6)에는 제2 기간(P2)과 실질적으로 동일한 구동이 수행될 수 있다. 즉, 제6 기간(P6)은 발광 소자(LD)의 애노드 전압 및 제1 트랜지스터(T1)의 게이트 전압을 초기화하는 상기 제2 초기화 기간일 수 있다.
제7 시점(t7)에서, 이전 발광 제어 신호(Ep-q)가 게이트 온 레벨로부터 게이트 오프 레벨로 천이되고, 발광 제어 신호(En)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이될 수 있다. 제8 시점(t8)에서, 발광 제어 신호(Ep)가 게이트 오프 레벨로 천이될 수 있다. 따라서, 제7 시점(t7)부터 제8 시점(t8)까지의 제7 기간(P7)은 제3 기간(P3)과 실질적으로 동일한 문턱 전압 보상 기간일 수 있다.
이와 같이, 발광 제어 신호(Ep)는 제1, 제3, 제5, 및 제7 기간들(P1, P3, P5, P7)에서 게이트 온 레벨을 갖고, 제2, 제4, 제6 기간들(P2, P4, P6)에서 게이트 오프 레벨을 가질 수 있다. 제1 내지 제7 기간들(P1 내지 P7)에서 이전 발광 제어 신호(Ep-q)는 발광 제어 신호(Ep)와 반대 파형을 가지고 화소들(PXn, PXn+1)에 공급될 수 있다. 따라서, 문턱 전압 보상 기간과 초기화 기간(예를 들어, 제2 초기화 기간)이 서로 교번하여 복수 회 반복될 수 있다. 따라서, 이전 프레임에서의 데이터 신호의 크기에 따른 제1 트랜지스터(T1)의 문턱 전압의 보상 편차가 제거될 수 있다. 또한, 제1 트랜지스터(T1)에 오프-바이어스가 주기적으로 인가됨으로써 제1 트랜지스터(T1)의 히스테리시스 특성이 개선될 수 있다.
한편, 문턱 전압 보상 기간과 초기화 기간의 반복을 위한 발광 제어 신호들(Ep, Ep-q)의 반복적인 레벨 변화에 따른 킥백(kickback) 현상에 의해 제1 트랜지스터(T1)의 게이트 전압이 의도치 않게 변동될 수 있다. 그러나, 제3 트랜지스터(T3)가 턴-온 상태이므로, 제1 커패시터(C1)와 제2 커패시터(C2)의 전하 공유에 의해 데이터 전압(DATA)이 제2 커패시터(C2)에 저장될 수 있다. 따라서, 제1 커패시터(C1)와 제2 커패시터(C2)의 커패시턴스 비율에 기초하여 제1 트랜지스터(T1)의 게이트 전압이 안정적으로 변동될 수 있다.
제9 시점(t9)에서, 주사 신호(Sn)가 게이트 오프 레벨로부터 게이트 온 레벨로 천이되고, 제2 트랜지스터(T2)가 턴-온될 수 있다. 이에 따라, 데이터 신호(DATA)가 제3 노드(N3)로 공급될 수 있다. 제9 시점(t9)부터 제10 시점(t10)까지의 제8 기간(P8) 동안 데이터 신호(DV)가 제n 화소(PXn)에 기입되고, 제1 및 제2 커패시터들(C1, C2)에는 문턱 전압(Vth) 및 데이터 신호(DATA)에 상응하는 전압이 전하 공유 원리에 따라 저장될 수 있다. 즉, 제8 기간(P8)은 데이터 기입 기간일 수 있다.
일 실시예에서, 제8 기간(P8), 즉, 주사 신호(Sn)의 길이(펄스 폭)는 1 수평주기(1H)일 수 있다. 또한, 제n+1 주사 라인(SLn+1)으로 제n+1 주사 신호(Sn+1)가 순차적으로 공급되며, 제n+1 주사 신호(Sn+1)에 응답하여 제n+1 화소(PXn+1)에 데이터 기입이 수행될 수 있다.
다만, 이는 예시적인 것으로서, 이전 발광 제어 신호(Ep-q) 및 발광 제어 신호(Ep)가 모두 게이트 오프 레벨을 갖는 기간 동안 더 많은 수의 주사 신호들이 공급될 수도 있다. 이 경우, 하나의 발광 제어 신호(Ep) 및 하나의 제어 신호(Cp)에 의해 3개 이상의 화소행들이 공통으로 제어될 수 있다.
이후, 제어 신호(Cp)가 게이트 오프 레벨로 천이되고, 이전 발광 제어 신호(Ep-q)가 게이트 온 레벨로 천이될 수 있다. 이에 따라, 제6 트랜지스터(T6)가 턴-온되고, 제3 및 제7 트랜지스터들(T3, T7)이 턴-오프될 수 있다.
일 실시예에서, 제1 내지 제8 기간들(P1 내지 P8)은 한 프레임 기간 중 화소(10)의 비발광 기간에 포함될 수 있다.
이후, 제11 시점(t11)에 발광 제어 신호(Ep)가 게이트 오프 레벨로부터 게이트 온 레벨로 천이되고, 제4 및 제5 트랜지스터들(T4, T5)이 턴-온될 수 있다. 이에 따라, 발광 소자(LD)는 제2 커패시터(C2)에 저장된 전압에 기초하여 발광할 수 있다. 예를 들어, 발광 소자(LD)는 상기 [수학식 1]에 의한 구동 전류에 대응하여 발광할 수 있다. 발광 제어 신호(Ep) 및 이전 발광 제어 신호(Ep-q)가 모두 게이트 온 레벨을 갖는 제9 기간(P9)은 화소들(PXn, PXn+1)의 발광 기간일 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 화소는 제1 트랜지스터(T1, 즉, 구동 트랜지스터)의 문턱 전압 보상 동작(즉, 제3 기간(P3))과 데이터 기입 동작(즉, 제8 기간(P8))을 분리하여 수행하며, 발광 제어 신호(Ep)의 파형 조절을 통해 문턱 전압 보상 기간을 자유롭게 조절할 수 있다. 따라서, 고속 구동이 적용되는 표시 장치의 문턱 전압 보상을 위한 시간이 충분히 확보될 수 있으며, 기존의 고속 구동을 위한 데이터 신호 공급의 디먹스 구성이 제거되어 데드 스페이스(베젤) 및 제조 비용이 절감될 수 있다. 문턱 전압 보상 기간과 초기화 기간(예를 들어, 제2 초기화 기간)이 서로 교번하여 복수 회 반복될 수 있다. 따라서, 이전 프레임에서의 데이터 신호의 크기에 따른 제1 트랜지스터(T1)의 문턱 전압의 보상 편차가 제거될 수 있다.
도 4는 도 1의 표시 장치의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 1, 도 2b, 도 3, 및 도 4를 참조하면, 발광 제어 신호 및 제어 신호는 2개의 화소행들마다 공통으로 공급될 수 있다. 또한, 발광 제어 신호 및 제어 신호는 소정의 시프트 간격(SP)으로 순차적으로 출력될 수 있다.
한편, 제k 신호(예를 들어, 발광 제어 신호, 제어 신호, 주사 신호)를 공급하는 제k 신호 라인(예를 들어, 발광 제어 라인, 제어 라인, 주사 라인)은 제k 화소행에 포함되는 화소들에 연결되는 신호 라인으로 이해될 수 있다.
제1 발광 제어 신호(E1)는 제1 및 제2 발광 제어 라인들(EL1, EL2)에 공통으로 공급될 수 있다. 이와 마찬가지로, 제1 제어 신호는 제1 및 제2 제어 라인들(CL1, CL2)에 공급될 수 있다. 따라서, 시프트 간격(SP)은 약 2 수평주기(2H)일 수 있다. 다만, 이는 예시적인 것으로서, 시프트 간격(SP)은 발광 제어 신호(및 제어 신호)가 공통으로 공급되는 화소행들의 개수에 상응하도록 결정될 수 있다. 예를 들어, 제1 발광 제어 신호(E1)가 제1 내지 제3 발광 제어 라인들(EL1, EL2, EL3)에 공통으로 공급되는 경우, 시프트 간격(SP)은 약 3 수평주기(3H)일 수 있다.
주사 신호는 주사 라인들(SL1 내지 SL8)) 각각에 1 수평주기(1H) 간격으로 순차적으로 공급될 수 있다. 즉, 발광 제어 신호 및 제어 신호의 시프트 간격(SP)이 주사 신호의 시프트 간격보다 길게 설정된다.
한편, 표시 장치(1000)가 i(단, i는 자연수)개의 화소행들을 포함하는 경우, 제1 주사 구동부(200)는 i개의 주사 신호들을 출력하고, 제2 주사 구동부(300)는 i/2개의 제어 신호들을 출력하며, 발광 구동부(400)는 i/2개의 발광 제어 신호들을 출력할 수 있다. 이에 따라, 고속 구동되는 표시 장치(1000)의 소비 전력이 저감될 수 있다.
도 5는 도 2a 및 도 2b의 화소들의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 5의 화소의 동작은 주사 신호의 길이를 제외하면, 도 5에 따른 화소의 동작과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 2b 및 도 5를 참조하면, 주사 신호들(Sn, Sn+1)의 길이(펄스 폭)는 2 수평주기(2H) 이상일 수 있다.
예를 들어, 제8 기간(P8)은 약 2 수평주기(2H)일 수 있다. 제n-1 데이터 신호(Dn-1) 및 제n 데이터 신호(Dn)가 제n 주사 신호(Sn)에 응답하여 순차적으로 제n 화소(PXn)의 제3 노드(N3)에 공급될 수 있다. 최종적으로 제n 데이터 신호(Dn)가 공급된 후 제2 트랜지스터(T2)가 턴-오프되기 때문에, 제n 화소(PXn)의 발광 소자(LD)는 제n 데이터 신호(Dn)에 대응하여 발광할 수 있다.
또한, 제n 주사 신호(Sn)가 게이트 온 레벨을 유지한 상태로 제n-1 데이터 신호(Dn-1)에 이어 제n 데이터 신호(Dn)가 공급되므로, 제n 데이터 신호(Dn)의 공급을 위한 충분한 시간이 확보될 수 있다.
한편, 제n+1 주사 신호(Sn+1)의 일부는 제n 주사 신호(Sn)의 일부에 중첩할 수 있다. 예를 들어, 주사 신호들(Sn, Sn+1)의 길이가 2 수평주기(2H)인 경우, 제n+1 주사 신호(Sn+1)와 제n 주사 신호(Sn)는 1 수평주기(1H)의 기간 동안 중첩할 수 있다. 제n 데이터 신호(Dn) 및 제n+1 데이터 신호(Dn+1)가 제n+1 주사 신호(Sn+1)에 응답하여 순차적으로 제n+1 화소(PXn+1)의 제3 노드(N3)에 공급될 수 있다. 이에 따라, 제n+1 화소(PXn+1)의 발광 소자(LD)는 제n+1 데이터 신호(Dn+1)에 대응하여 발광할 수 있다.
일 실시예에서, 문턱 전압 보상 기간인 제3 기간(P3)의 길이는 데이터 기입 기간인 제8 기간(P8)보다 길 수 있다. 따라서, 문턱 전압 보상을 위한 시간이 충분히 확보될 수 있다.
다만, 이는 예시적인 것으로서, 제8 기간(P8)은 구동 주파수 및/또는 해상도에 따라 3 수평주기(3H) 또는 4 수평주기(4H) 이상일 수도 있다. 제8 기간(P8)이 2 수평주기(2H) 이상이므로, 서로 인접한 복수의 화소행들이 중첩하여 구동될 수 있다. 따라서, 상기 화소 및 이의 구동 방법은 고해상도 표시 장치 및 고속 구동에 용이하게 적용될 수 있다.
도 6은 도 2a 및 도 2b의 화소들의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 6의 화소의 동작은 제1 기간(P1') 및 제3 기간(P3')에서의 동작 및 제어 신호(Cp)의 파형을 제외하면, 도 3 및 도 5에 따른 화소의 동작과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 2a 및 도 6을 참조하면, 한 프레임 기간은 제1 내지 제9 기간들(P1', P2, P3', P4, P5, P6, P7, P8, P9)을 포함할 수 있다.
일 실시예에서, 제어 신호(Cp)는 제2, 제4, 제5, 제6, 제7, 및 제8 기간들(P2, P4, P5, P6, P7, P8)에서 게이트 온 레벨을 가지며, 제1 기간(P1'), 제3 기간(P3'), 및 제9 기간(P9)에서 게이트 오프 레벨을 가질 수 있다.
제1 기간(P1') 동안 제3, 제6, 및 제7 트랜지스터들(T3, T6, T7)의 턴-오프에 의해 발광 소자(LD)의 발광이 중단될 수 있다.
제2, 제4, 및 제6 기간들(P2, P4, P6)에는 제6 트랜지스터(T6)가 턴-온되고, 제4 및 제5 트랜지스터들(T4, T5)이 턴-오프될 수 있다. 따라서, 제2, 제4, 및 제6 기간들(P2, P4, P6)에 발광 소자(LD)의 애노드 전압 및 제1 트랜지스터(T1)의 게이트 전압이 초기화될 수 있다. 또한, 제1 트랜지스터의 제1 전극(예를 들어, 소스 전극)과 제1 전원(VDD) 사이의 연결이 끊어지므로, 제1 트랜지스터(T1)는 오프-바이어스 상태를 가질 수 있다.
제5 및 제7 기간들(P5, P7)에는 제6 트랜지스터(T6)가 턴-오프되고, 제4 및 제5 트랜지스터들(T4, T5)이 턴-온될 수 있다. 따라서, 제5 및 제7 기간들(P5, P7)에 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다.
제3 기간(P3')에 제어 신호(Cp)는 게이트 오프 레벨을 가질 수 있다. 따라서, 제3 기간(P3') 동안 제3 및 제7 트랜지스터들(T3, T7)은 턴-오프될 수 있다. 제3 기간(P3')에 제4 및 제5 트랜지스터들(T4, T5)은 턴-온 상태이고, 제6 트랜지스터(T6)는 턴-오프 상태이다.
제2 기간(P2)에 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 초기화 전원(Vint)의 전압이 인가되므로, 제3 기간(P3')이 시작할 때 제1 노드(N1)의 전압은 초기화 전원(Vint)의 전압인 매우 낮은 전압을 갖는다. 제3 기간(P3')에 제4 및 제5 트랜지스터들(T4, T5)의 턴-온에 의해 제1 트랜지스터(T1)의 제1 전극에 제1 전원(VDD)의 고전압이 공급될 수 있다. 따라서, 제3 기간(P3') 동안 제1 트랜지스터(T1)에 온-바이어스가 인가될 수 있다.
초기화가 진행되며 제1 트랜지스터(T1)에 오프-바이어스가 인가되는 제3 기간(P3) 후에 제1 트랜지스터(T1)에 온-바이어스를 인가하는 제3 기간(P3')이 삽입되고, 온-바이어스 인가 및 오프-바이어스 인가가 반복됨으로써, 제1 트랜지스터(T1)의 히스테리시스 특성(즉, 문턱 전압 시프트)이 개선될 수 있다.
따라서, 도 6의 동작에 따른 화소 및 표시 장치는 제1 트랜지스터(T1)의 문턱 전압 편차를 제거함과 함께 히스테리시스 특성을 제거 내지 개선함으로써, 고주파수 구동(예를 들어, 70Hz 이상의 구동 주파수) 및 저주파수 구동(예를 들어, 30Hz 이하의 구동 주파수)에서의 영상 불량(플리커, 색끌림, 휘도 저하 등)이 개선될 수 있다.
도 7a는 도 2a의 화소의 동작의 일 예를 설명하기 위한 타이밍도이고, 7b는 도 2a의 화소의 동작의 다른 일 예를 설명하기 위한 타이밍도이다.
도 7a 및 도 7b의 화소의 동작은 온-바이어스 기간(P_B)의 횟수(개수)를 제외하면, 도 6에 따른 화소의 동작과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 2a, 도 7a, 및 도 7b를 참조하면, 한 프레임 기간은 복수의 초기화 기간(P_I)들, 복수의 온-바이어스 기간(P_B)들, 복수의 보상 기간(P_C)들, 기입 기간(P_W), 및 발광 기간(P_E)을 포함할 수 있다.
일 실시예에서, 도 7a 및 도 7b에 도시된 바와 같이, 한 프레임 기간 동안 화소(10)는 4회의 초기화(및 오프-바이어스) 동작, 2회의 온-바이어스 동작, 및 2회의 문턱 전압 보상 동작을 진행한 후 데이터 신호를 기입할 수 있다. 다만, 이는 예시적인 것으로서, 초기화, 온-바이어스, 및 문턱 전압 보상 동작의 횟수가 이에 한정되는 것은 아니다.
일 실시예에서, 초기화 기간(P_I)들, 온-바이어스 기간(P_B)들, 및 보상 기간(P_C)들 각각에서, 제4 및 제5 트랜지스터들(T4, T5)의 스위칭 동작은 제6 트랜지스터(T6)의 스위칭 동작과 반대로 수행될 수 있다. 예를 들어, 제4 및 제5 트랜지스터들(T4, T5)이 턴-온될 때, 제6 트랜지스터(T6)는 턴-오프되고, 제4 및 제5 트랜지스터들(T4, T5)이 턴-오프될 때, 제6 트랜지스터(T6)는 턴-온될 수 있다.
초기화 기간(P_I) 동안 이전 발광 제어 신호(Ep-q) 및 제어 신호(Cp)는 게이트 온 레벨을 가질 수 있다. 초기화 기간(P_I) 동안 발광 제어 신호(Ep)는 게이트 오프 레벨을 가질 수 있다. 따라서, 초기화 기간(P_I) 동안 제3, 제6, 및 제7 트랜지스터들(T3, T6, T7)이 턴-온되어 발광 소자(LD)의 애노드 전압 및 제1 트랜지스터(T1)의 게이트 전압이 초기화 전원(Vint)의 전압에 의해 초기화될 수 있다. 초기화 기간(P_I)에는 애노드 전압 및 제1 트랜지스터(T1)의 게이트 전압이 모두 초기화될 수 있다. 일 실시예에서, 초기화 기간(P_I)에는 제1 트랜지스터(T1)가 오프-바이어스 상태로 될 수 있다.
온-바이어스 기간(P_B) 동안 이전 발광 제어 신호(Ep-q) 및 제어 신호(Cp)는 게이트 오프 레벨을 가질 수 있다. 온-바이어스 기간(P_B) 동안 발광 제어 신호(Ep)는 게이트 온 레벨을 가질 수 있다. 따라서, 온-바이어스 기간(P_B) 동안 제1 트랜지스터(T1)는 온-바이어스 상태를 가질 수 있다.
보상 기간(P_C) 동안 발광 제어 신호(Ep) 및 제어 신호(Cp)는 게이트 온 레벨을 가질 수 있다. 보상 기간(P_C) 동안 이전 발광 제어 신호(Ep-q)는 게이트 오프 레벨을 가질 수 있다. 따라서, 보상 기간(P_C) 동안, 제3, 제4, 및 제5 트랜지스터들(T3, T4, T5)이 턴-온되고, 제6 트랜지스터(T6)가 턴-오프되며, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행될 수 있다. 보상 기간(P_C)은 발광 제어 신호(Ep)의 게이트 온 기간의 길이에 따라 조절될 수 있다.
기입 기간(P_W) 동안 주사 신호(Sn) 및 제어 신호(Cp)가 게이트 온 레벨을 가질 수 있다. 기입 기간(P_W) 동안 이전 발광 제어 신호(Ep-q) 및 발광 제어 신호(Ep)는 게이트 오프 레벨을 가질 수 있다. 따라서, 제2 및 제3 트랜지스터들(T2, T3)이 턴-온되고, 제4, 제5, 및 제6 트랜지스터들(T4, T5, T6)이 턴-오프될 수 있다. 기입 기간(P_W) 동안 데이터 신호의 전압이 화소(10)에 저장될 수 있다. 일 실시예에서, 기입 기간(P_W) 및 주사 신호(Sn)는 2 수평주기(2H) 이상의 길이를 가질 수 있다.
발광 기간(P_E) 동안 이전 발광 제어 신호(Ep-q) 및 발광 제어 신호(Ep)가 게이트 온 레벨을 가질 수 있다. 발광 기간(P_E) 동안 주사 신호(Sn) 및 제어 신호(Cp)는 게이트 오프 레벨을 가질 수 있다. 발광 기간(P_E) 동안 제5 및 제6 트랜지스터들(T4, T5, T6)이 턴-온되고, 제2, 제3, 제4, 및 제7 트랜지스터들(T2, T3, T4, T7)은 턴-오프될 수 있다. 이에 따라, 발광 소자(LD)는 현재 데이터 신호에 상응하여 발광할 수 있다.
이와 같이, 한 프레임의 비발광 기간 내에서 초기화(및 오프-바이어스 인가), 온-바이어스 인가, 문턱 전압 보상은 각각 복수 회 수행될 수 있다.
도 7b에 도시된 바와 같이, 한 프레임의 비발광 기간은 첫 번째 초기화 기간(P_I) 이전에 애노드 초기화 기간(P_I')을 더 포함할 수 있다.
애노드 초기화 기간(P_I') 동안 발광 제어 신호(Ep) 및 제어 신호(Cp)가 게이트 온 레벨을 가질 수 있다. 애노드 초기화 기간(P_I') 동안 이전 발광 제어 신호(Ep-q)는 게이트 오프 레벨을 가질 수 있다. 따라서, 애노드 초기화 기간(P_I') 동안 턴-온된 제7 트랜지스터(T7) 및 턴-오프된 제6 트랜지스터(T6)에 의해 발광 소자(LD)의 애노드 전압이 초기화될 수 있다.
도 8은 본 발명의 실시예들에 따른 화소의 일 예를 나타내는 회로도이고, 도 9는 도 8의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 8의 화소는 제3 및 제7 트랜지스터들(T3, T7)의 구성을 제외하면, 도 2a에 따른 화소의 구성 및 동작과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 8 및 도 9를 참조하면, 화소(11)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1 내지 T7), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
일 실시예에서, 제1, 제2, 제5, 및 제6 트랜지스터들(T1, T2, T5, T6)은 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터이고, 제3, 및 제7 트랜지스터들(T3, T7)은 엔모스(N-channel metal oxide semiconductor; NMOS) 트랜지스터일 수 있다. 예를 들어, 피모스 트랜지스터는 LTPS(Low-Temperature Poly-Silicon) 박막 트랜지스터이고, 엔모스 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다. 즉, 엔모스 트랜지스터는 산화물 반도체로 형성되는 액티브층을 포함할 수 있다.
이에 따라, 제3 및 제7 트랜지스터들(T3, T7)에서의 누설 전류가 크게 감소될 수 있다. 따라서, 30Hz 미만의 저주파 구동 시의 영상 깜빡임(플리커)이 개선될 수 있다.
도 9에 도시된 바와 같이, 화소(11)의 동작은 도 7b의 화소 구동과 실질적으로 동일할 수 있다. 즉, 제3 및 제7 트랜지스터들(T3, T7)이 엔모스 트랜지스터이므로, 도 8의 제어 신호(Cp)는 도 4의 제어 신호(Cp)의 반전된 형태일 수 있다. 도 8의 제어 신호(Cp)의 게이트 온 레벨은 하이 전압일 수 있다.
한 프레임은 발광 기간(P_E) 및 비발광 기간(P_NE)을 포함할 수 있다. 비발광 기간(P_NE)은 제1 초기화 기간(P_I1), 제2 초기화 기간(P_I2), 온-바이어스 기간(P_B), 보상 기간(P_C), 및 기입 기간(P_W)을 포함할 수 있다.
제1 초기화 기간(P_I1)에는 발광 소자(LD)의 애노드 전압이 초기화될 수 있다. 제1 초기화 기간(P_I1)은 도 5의 제1 기간(P1)에 대응할 수 있다.
제2 초기화 기간(P_I2)에는 발광 소자(LD)의 애노드 전압 및 제1 트랜지스터(T1)의 게이트 전압이 초기화될 수 있다. 제2 초기화 기간(P_I2)은 도 5 및 도 6의 제2, 제4, 및 제6 기간들(P2, P4, P6)에 대응할 수 있다. 제2 초기화 기간(P-I2)에 제1 트랜지스터(T1)가 오프-바이어스 상태를 가질 수 있다.
온-바이어스 기간(P_B)에는 제1 트랜지스터(T1)가 온-바이어스 상태를 가질 수 있다. 온-바이어스 기간(P_B)은 도 6의 제3 기간(P3')에 대응할 수 있다.
보상 기간(P_C)에는 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 보상 기간(P_C)은 도 6의 제5 및 제7 기간들(P5, P7)에 대응할 수 있다.
기입 기간(P_W)에는 데이터 신호(DV)가 화소(11)에 기입될 수 있다. 기입 기간(P_W)은 도 6의 제8 기간(P8)에 대응할 수 있다.
발광 기간(P_E)에는 데이터 신호(DV)에 상응하여 발광 소자(LD)가 발광할 수 있다. 발광 기간(P_E)은 도 6의 제9 기간(P9)에 대응할 수 있다.
도 10은 도 8의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 10의 화소의 동작은 기입 기간(P_W)에서의 제어 신호(Cp)의 전압 레벨 및 주사 신호(Sn)의 길이를 제외하면, 도 9에 따른 화소의 동작과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 8 및 도 10을 참조하면, 한 프레임은 발광 기간(P_E) 및 비발광 기간(P_NE)을 포함할 수 있다. 비발광 기간(P_NE)은 제1 초기화 기간(P_I1), 제2 초기화 기간(P_I2), 온-바이어스 기간(P_B), 보상 기간(P_C), 및 기입 기간(P_W)을 포함할 수 있다.
일 실시예에서, 주사 신호(Sn)는 3 수평주기(3H) 이상의 길이를 가질 수도 있다. 다만, 이는 예시적인 것으로서, 주사 신호(Sn)의 길이가 이에 한정되는 것은 아니다.
일 실시예에서, 제어 신호(Cp)의 게이트 오프 기간과 주사 신호(Sn)의 게이트 온 기간의 일부가 중첩할 수 있다. 제어 신호(Cp)의 게이트 오프 기간은 제어 신호(Cp)가 게이트 오프 레벨을 갖는 기간이고, 주사 신호(Sn)의 게이트 온 기간은 주사 신호(Sn)가 게이트 온 레벨을 갖는 기간일 수 있다. 예를 들어, 기입 기간(P_W) 중에 제어 신호(Cp)는 게이트 온 레벨로부터 게이트 오프 레벨로 천이될 수 있다.
이에 따라, 제2 트랜지스터(T2)가 턴-온된 상태에서, 제3 트랜지스터(T3)가 턴-오프될 수 있다. 따라서, 데이터 신호 기입 후 제1 트랜지스터(T1)의 게이트 전압이 의도치 않게 변동될 수 있는 문제가 개선될 수 있다.
도 11은 본 발명의 실시예들에 따른 화소의 일 예를 나타내는 회로도이다.
도 11의 화소는 제7 트랜지스터(T7)의 구성을 제외하면, 도 8에 따른 화소의 구성 및 동작과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 11을 참조하면, 화소(12)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1 내지 T7), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
일 실시예에서, 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 피모스(P-channel metal oxide semiconductor; PMOS) 트랜지스터이고, 제3 트랜지스터(T3)는 엔모스(N-channel metal oxide semiconductor; NMOS) 트랜지스터일 수 있다. 예를 들어, 피모스 트랜지스터는 LTPS(Low-Temperature Poly-Silicon) 박막 트랜지스터이고, 엔모스 트랜지스터는 산화물 반도체 박막 트랜지스터일 수 있다.
따라서, 제3 트랜지스터(T3)와 제7 트랜지스터(T7)의 게이트 전극들에는 서로 다른 제어 라인들(CLn, CL'n)이 연결될 수 있다. 제어 라인들(CLn, CL'n)에는 서로 반전된 형태의 제어 신호들이 각각 공급될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 화소(10, 11, 12) 및 이를 포함하는 표시 장치(1000)는 제1 전원(VDD)의 전압을 이용하여 문턱 전압을 보상하고, 문턱 전압 보상과 데이터 기입을 분리하여 수행할 수 있다. 따라서, 문턱 전압 보상 기간이 자유롭게 조절될 수 있다. 또한, 본 발명의 실시예들에 따른 화소(10, 11, 12) 및 이를 포함하는 표시 장치(1000)는 한 프레임의 비발광 기간 내에서 게이트 전압(및 애노드 전압)의 초기화 및 문턱 전압 보상을 서로 교번하여 반복적으로 수행함으로써, 이전 프레임의 데이터 신호에 의한 제1 트랜지스터(T1)의 보상 편차가 제거될 수 있다. 나아가, 비발광 기간에 제1 트랜지스터(T1)에 오프-바이어스를 인가하는 기간과 온-바이어스를 인가하는 기간이 교번하여 반복됨으로써, 문턱 전압 편차의 제거와 함께 제1 트랜지스터(T1)의 히스테리시스 특성이 제거 내지 개선될 수 있다.
따라서, 고주파수 구동(예를 들어, 70Hz 이상의 구동 주파수) 및 저주파수 구동(예를 들어, 30Hz 이하의 구동 주파수)에서의 영상 불량(플리커, 색끌림, 휘도 저하 등)이 모두 개선될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12: 화소 100: 표시 패널
200: 제1 주사 구동부 300: 제2 주사 구동부
400: 발광 구동부 500: 데이터 구동부
600: 타이밍 제어부 T1~T7: 제1 내지 제7 트랜지스터들
C1, C2: 제1 및 제2커패시터
1000: 표시 장치

Claims (20)

  1. 발광 소자;
    제1 전원에 전기적으로 연결되는 제1 전극과 상기 발광 소자에 전기적으로 연결되는 제2 전극을 포함하며, 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 대응하는 제2 노드와 제3 노드 사이에 결합되는 제1 커패시터;
    상기 제3 노드와 데이터 라인 사이에 결합되며, 주사 신호에 의해 턴-온되는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극에 대응하는 제1 노드와 상기 제2 노드 사이에 결합되며, 제어 신호에 의해 턴-온되는 제3 트랜지스터;
    상기 제1 전원과 상기 제3 노드 사이에 결합되며, 발광 제어 신호에 의해 턴-온되는 제4 트랜지스터;
    상기 제1 전원과 상기 제1 트랜지스터의 상기 제1 전극 사이에 결합되며, 상기 발광 제어 신호에 의해 턴-온되는 제5 트랜지스터;
    상기 제2 노드와 상기 발광 소자 사이에 결합되며, 이전 발광 제어 신호에 의해 턴-온되는 제6 트랜지스터; 및
    상기 제1 전원과 상기 제1 노드 사이에 결합되는 제2 커패시터를 포함하고,
    한 프레임에 포함되는 비발광 기간 동안 상기 제4 내지 제6 트랜지스터들은 상기 발광 제어 신호 또는 상기 이전 발광 제어 신호에 응답하여 적어도 4회 턴-온 및 턴-오프를 반복하는 것을 특징으로 하는 화소.
  2. 제 1 항에 있어서, 상기 비발광 기간 동안 상기 발광 제어 신호 및 상기 이전 발광 제어 신호는 복수의 게이트 온 기간들과 복수의 게이트 오프 기간들을 포함하는 것을 특징으로 하는 화소.
  3. 제 1 항에 있어서, 상기 비발광 기간은, 상기 이전 발광 제어 신호 및 상기 제어 신호가 게이트 오프 레벨을 가지며 상기 발광 제어 신호가 게이트 온 레벨을 갖는 온-바이어스(on-bias) 기간을 포함하는 것을 특징으로 하는 화소.
  4. 제 3 항에 있어서, 상기 온-바이어스 기간 동안 상기 제3 및 제6 트랜지스터들이 턴-오프되고, 상기 제4 및 제5 트랜지스터들이 턴-온되는 것을 특징으로 하는 화소.
  5. 제 1 항에 있어서, 상기 제3 내지 제5 트랜지스터들이 모두 턴-온되는 경우, 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 턴-오프되는 것을 특징으로 하는 화소.
  6. 제 1 항에 있어서,
    상기 발광 소자와 초기화 전원 사이에 결합되며, 상기 제어 신호에 의해 턴 온되는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  7. 제 6 항에 있어서, 상기 비발광 기간은, 상기 발광 소자와 상기 제7 트랜지스터 사이의 제4 노드로 상기 초기화 전원이 공급되는 제1 초기화 기간, 상기 제4 노드 및 상기 제1 노드로 상기 초기화 전원이 공급되는 제2 초기화 기간, 상기 제1 트랜지스터가 온-바이어스 상태를 갖는 온-바이어스 기간, 상기 제1 전원의 전압에 기초하여 상기 제1 트랜지스터가 다이오드 연결되는 보상 기간, 상기 제2 트랜지스터가 턴-온되어 상기 데이터 라인을 통해 데이터 신호가 공급되는 기입 기간을 포함하는 것을 특징으로 하는 화소.
  8. 제 7 항에 있어서, 상기 제3 트랜지스터는 상기 제어 신호에 응답하여 상기 제2 초기화 기간, 상기 보상 기간, 및 상기 기입 기간에 턴-온되고, 상기 온-바이어스 기간에 턴-오프되는 것을 특징으로 하는 화소.
  9. 제 7 항에 있어서, 상기 비발광 기간 동안, 상기 제2 초기화 기간, 상기 온-바이어스 기간, 및 상기 보상 기간 중 적어도 하나는 적어도 2회 반복되는 것을 특징으로 하는 화소.
  10. 제 9 항에 있어서, 상기 제1 초기화 기간, 상기 제2 초기화 기간, 상기 온-바이어스 기간, 및 상기 보상 기간 각각에서, 상기 제4 및 제5 트랜지스터들의 스위칭 동작은 상기 제6 트랜지스터의 스위칭 동작과 반대로 수행되는 것을 특징으로 하는 화소.
  11. 제 9 항에 있어서, 상기 제2 초기화 기간 동안, 상기 제3, 제6, 제7 트랜지스터들이 턴-온되고 상기 제4 및 제5 트랜지스터들이 턴-오프됨으로써, 상기 제1 트랜지스터가 오프-바이어스 상태를 갖는 것을 특징으로 하는 화소.
  12. 제 9 항에 있어서, 상기 보상 기간 동안, 제3 내지 제5 트랜지스터들이 턴-온되고 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 턴-오프되며,
    상기 기입 기간 동안, 상기 제2 및 제3 트랜지스터들이 턴-온되고 상기 제4 내지 제6 트랜지스터들이 턴-오프되는 것을 특징으로 하는 화소.
  13. 제 7 항에 있어서, 상기 보상 기간의 길이가 상기 기입 기간의 길이보다 긴 것을 특징으로 하는 화소.
  14. 제 7 항에 있어서, 상기 기입 기간에서 상기 제어 신호의 게이트 오프 기간과 상기 주사 신호의 게이트 온 기간의 일부가 중첩하고,
    상기 제2 트랜지스터가 턴-온된 상태에서 상기 제3 트랜지스터가 상기 제2 트랜지스터보다 먼저 턴-오프되는 것을 특징으로 하는 화소.
  15. 제 7 항에 있어서, 상기 발광 제어 신호는 상기 이전 발광 제어 신호가 k(단, k는 3이상의 정수) 수평주기만큼 시프트된 신호인 것을 특징으로 하는 화소.
  16. 복수의 화소들을 포함하는 표시 패널;
    복수의 주사 라인들을 통해 상기 화소들에 주사 신호를 공급하는 제1 주사 구동부;
    복수의 제어 라인들을 통해 상기 화소들에 제어 신호를 공급하는 제2 주사 구동부;
    복수의 발광 제어 라인들을 통해 상기 화소들에 발광 제어 신호를 공급하는 발광 구동부; 및
    복수의 데이터 라인들을 통해 상기 표시 패널에 데이터 전압을 공급하는 데이터 구동부를 포함하고,
    상기 화소들 각각은,
    발광 소자;
    제1 전원에 전기적으로 연결되는 제1 전극과 상기 발광 소자에 전기적으로 연결되는 제2 전극을 포함하며, 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 대응하는 제2 노드와 제3 노드 사이에 결합되는 제1 커패시터;
    상기 제3 노드와 데이터 라인 사이에 결합되며, 상기 주사 신호에 의해 턴-온되는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극에 대응하는 제1 노드와 상기 제2 노드 사이에 결합되며, 상기 제어 신호에 의해 턴-온되는 제3 트랜지스터;
    상기 제1 전원과 상기 제3 노드 사이에 결합되며, 상기 발광 제어 신호에 의해 턴-온되는 제4 트랜지스터;
    상기 제1 전원과 상기 제1 트랜지스터의 상기 제1 전극 사이에 결합되며, 상기 발광 제어 신호에 의해 턴-온되는 제5 트랜지스터;
    상기 제2 노드와 상기 발광 소자 사이에 결합되며, 이전 발광 제어 신호에 의해 턴-온되는 제6 트랜지스터;
    상기 발광 소자와 초기화 전원 사이에 결합되며, 상기 제어 신호에 의 해 턴 온되는 제7 트랜지스터; 및
    상기 제1 전원과 상기 제1 노드 사이에 결합되는 제2 커패시터를 포함하고,
    한 프레임에 포함되는 비발광 기간 동안 상기 제4 내지 제6 트랜지스터들은 적어도 4회 턴-온 및 턴-오프를 반복하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 비발광 기간은, 상기 이전 발광 제어 신호 및 상기 제어 신호가 게이트 오프 레벨을 가지며 상기 발광 제어 신호가 게이트 온 레벨을 갖는 온-바이어스(on-bias) 기간을 포함하고,
    상기 온-바이어스 기간 동안 상기 제3 및 제6 트랜지스터들이 턴-오프되고, 상기 제4 및 제5 트랜지스터들이 턴-온되는 것을 특징으로 하는 표시 장치.
  18. 제 16 항에 있어서, 상기 발광 구동부는, 제n(단, n은 자연수) 화소행에 배치되는 제n 화소의 상기 제4 및 제5 트랜지스터들과 제n+1 화소행에 배치되는 제n+1 화소의 상기 제4 및 제5 트랜지스터들에 상기 발광 제어 신호를 동시에 공급하는 것을 특징으로 하는 표시 장치.
  19. 제 18 항에 있어서, 상기 제2 주사 구동부는, 상기 제n 화소의 상기 제3 및 제7 트랜지스터들과 상기 제n+1 화소의 상기 제3 및 제7 트랜지스터들에 상기 제어 신호를 동시에 공급하는 것을 특징으로 하는 표시 장치.
  20. 제 16 항에 있어서, 상기 비발광 기간은, 상기 이전 발광 제어 신호 및 상기 제어 신호가 게이트 온 레벨을 가지며 상기 발광 제어 신호가 게이트 오프 레벨을 갖는 오프-바이어스(off-bias) 기간을 포함하고,
    상기 오프-바이어스 기간 동안 상기 제3 및 제6 트랜지스터들이 턴-온되고, 상기 제4 및 제5 트랜지스터들이 턴-온되며,
    상기 제1 트랜지스터가 오프-바이어스 상태를 갖는 것을 특징으로 하는 표시 장치.
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