KR20230030132A - 화소 회로 - Google Patents

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KR20230030132A
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KR1020210111975A
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강장미
박준현
정민재
김형석
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삼성디스플레이 주식회사
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Abstract

화소 회로는 발광 소자, 기입 트랜지스터, 제1 보상 트랜지스터, 스토리지 커패시터, 구동 트랜지스터, 제1 초기화 트랜지스터, 및 부스트 커패시터를 포함한다. 기입 트랜지스터는 기입 게이트 신호에 응답하여 입력 노드에 데이터 전압을 인가할 수 있다. 제1 보상 트랜지스터는 보상 게이트 신호에 응답하여 구동 트랜지스터의 문턱 전압을 보상할 수 있다. 스토리지 커패시터는 데이터 전압을 스토리지 할 수 있다. 구동 트랜지스터는 데이터 전압을 기초로 발광 소자에 구동 전류를 인가할 수 있다. 제1 초기화 트랜지스터는 초기화 게이트 신호에 응답하여 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가할 수 있다. 부스트 커패시터는 이전 화소 행에 인가되는 이전 초기화 게이트 신호가 인가되는 제1 전극 및 구동 트랜지스터의 제어 전극에 연결되는 제2 전극을 포함할 수 있다. 따라서, 화소 회로는 부스트 커패시터를 통하여 구동 트랜지스터의 제어 전극의 전압 감소를 보상할 수 있다.

Description

화소 회로{PIXEL CIRCUIT}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 표시 패널의 프레임 주파수가 가변되는 표시 장치에 포함된 화소 회로에 관한 것이다.
일반적으로, 표시 장치는 호스트 프로세서(예를 들어, GPU(Graphic Processing Unit) 또는 그래픽 카드)로부터 영상 데이터를 수신하고, 수신한 영상 데이터를 기초로 영상을 표시한다. 다만, 호스트 프로세서에 의한 렌더링의 프레임 주파수가 표시 장치에 의한 영상 표시의 프레임 주파수와 일치하지 않을 수 있고, 이러한 프레임 주파수 불일치에 의해 표시 장치에서 표시되는 영상에 경계선이 발생되는 티어링(Tearing) 현상이 발생될 수 있다. 이러한 티어링 현상을 방지하도록, 호스트 프로세서가 표시 장치에 제공하는 영상 데이터의 프레임 주파수를 가변하는 기술(예를 들어, 프리-싱크(Free-Sync) 모드, 쥐-싱크(G-Sync) 모드)이 개발되었다.
상기 기술을 지원하는 표시 장치는 폴리 실리콘 박막 트랜지스터 및 산화물 박막 트랜지스터를 포함하는 화소를 포함할 수 있다. 산화물 박막 트랜지스터는 구동 트랜지스터의 제어 전극과 연결되어 의도치 않게 킥백 전압만큼 구동 트랜지스터의 제어 전극의 전압을 낮출 수 있다. 이에 따라, 블랙 계조 영상을 나타내기 위해서 더 높은 데이터 전압이 사용되는 문제점이 있다.
본 발명의 일 목적은 이전 초기화 게이트 신호가 인가되는 부스트 커패시터를 포함함으로써, 셀프 스캔 구간에서 구동 트랜지스터의 제어 전극을 부스팅할 수 있는 화소 회로를 제공하는 것이다.
본 발명의 다른 목적은 다음 초기화 게이트 신호가 인가되는 부스트 커패시터를 포함함으로써, 스캔 구간 및 셀프 스캔 구간에서 구동 트랜지스터의 제어 전극을 부스팅할 수 있는 화소 회로를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 발광 소자, 기입 게이트 신호에 응답하여 입력 노드에 데이터 전압을 인가하는 기입 트랜지스터, 보상 게이트 신호에 응답하여 상기 구동 트랜지스터의 문턱 전압을 보상하는 제1 보상 트랜지스터, 상기 데이터 전압을 스토리지하는 스토리지 커패시터, 상기 데이터 전압을 기초로 상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 초기화 게이트 신호에 응답하여 상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터, 및 이전 화소 행에 인가되는 이전 초기화 게이트 신호가 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결되는 제2 전극을 포함하는 부스트 커패시터를 포함할 수 있다.
일 실시예에 있어서, 상기 보상 게이트 신호에 응답하여 상기 제1 초기화 트랜지스터를 거쳐 전달된 상기 제1 초기화 전압을 상기 구동 트랜지스터의 상기 제어 전극에 인가하는 제2 보상 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 보상 트랜지스터는 n-타입 트랜지스터이고, 상기 제1 초기화 트랜지스터는 p-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 기입 트랜지스터는 스캔 구간에서 상기 입력 노드에 상기 데이터 전압을 인가하고, 셀프 스캔 구간에서 상기 입력 노드에 블랙 전압을 인가하며, 상기 보상 게이트 신호는 상기 스캔 구간 내의 보상 구간에서 하이 레벨을 갖고, 상기 셀프 스캔 구간에서 로우 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 블랙 전압은 블랙 계조의 영상을 표시하는 상기 데이터 전압의 전압 값과 동일할 수 있다.
일 실시예에 있어서, 상기 이전 초기화 게이트 신호는 상기 보상 구간 내에서 하이 레벨로 라이징(rising)될 수 있다.
일 실시예에 있어서, 상기 기입 트랜지스터는 상기 스캔 구간에서 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터가 턴온된 상태에서 턴온되어 상기 데이터 전압을 상기 입력 노드에 인가할 수 있다.
일 실시예에 있어서, 상기 이전 초기화 게이트 신호는 상기 셀프 스캔 구간내에서 하이 레벨로 라이징(rising)될 수 있다.
일 실시예에 있어서, 상기 초기화 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터, 상기 스토리지 커패시터의 상기 제1 전극에 연결되는 제1 전극 및 구동 전압에 연결되는 제2 전극을 포함하는 홀드 커패시터, 제1 에미션 신호에 응답하여 상기 구동 전압을 상기 입력 노드에 전달하는 제1 에미션 트랜지스터, 및 제2 에미션 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 전달하는 제2 에미션 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 초기화 전압은 상기 제1 초기화 전압보다 작을 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 발광 소자, 기입 게이트 신호에 응답하여 입력 노드에 데이터 전압을 인가하는 기입 트랜지스터, 보상 게이트 신호에 응답하여 상기 구동 트랜지스터의 문턱 전압을 보상하는 제1 보상 트랜지스터, 상기 데이터 전압을 스토리지하는 스토리지 커패시터, 상기 데이터 전압을 기초로 상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 초기화 게이트 신호에 응답하여 상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터, 및 다음 화소 행에 인가되는 다음 초기화 게이트 신호가 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결되는 제2 전극을 포함하는 부스트 커패시터를 포함할 수 있다.
일 실시예에 있어서, 상기 보상 게이트 신호에 응답하여 상기 제1 초기화 트랜지스터를 거쳐 전달된 상기 제1 초기화 전압을 상기 구동 트랜지스터의 상기 제어 전극에 인가하는 제2 보상 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 보상 트랜지스터는 n-타입 트랜지스터이고, 상기 제1 초기화 트랜지스터는 p-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 기입 트랜지스터는 스캔 구간에서 상기 입력 노드에 상기 데이터 전압을 인가하고, 셀프 스캔 구간에서 상기 입력 노드에 블랙 전압을 인가하며, 상기 보상 게이트 신호는 상기 스캔 구간 내의 보상 구간에서 하이 레벨을 갖고, 상기 셀프 스캔 구간에서 로우 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 블랙 전압은 블랙 계조의 영상을 표시하는 상기 데이터 전압의 전압 값과 동일할 수 있다.
일 실시예에 있어서, 상기 이전 초기화 게이트 신호는 상기 보상 구간 내에서 하이 레벨로 라이징(rising)될 수 있다.
일 실시예에 있어서, 상기 기입 트랜지스터는 상기 스캔 구간에서 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터가 턴온된 상태에서 턴온되어 상기 데이터 전압을 상기 입력 노드에 인가할 수 있다.
일 실시예에 있어서, 상기 이전 초기화 게이트 신호는 상기 셀프 스캔 구간내에서 하이 레벨로 라이징(rising)될 수 있다.
일 실시예에 있어서, 상기 초기화 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터, 상기 스토리지 커패시터의 상기 제1 전극에 연결되는 제1 전극 및 구동 전압에 연결되는 제2 전극을 포함하는 홀드 커패시터, 제1 에미션 신호에 응답하여 상기 구동 전압을 상기 입력 노드에 전달하는 제1 에미션 트랜지스터, 및 제2 에미션 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 전달하는 제2 에미션 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 초기화 전압은 상기 제1 초기화 전압보다 작을 수 있다.
본 발명의 실시예들에 따른 화소 회로는 보상 트랜지스터로 인한 구동 트랜지스터의 제어 전극의 전압 감소를 보상할 수 있다.
본 발명의 실시예들에 따른 화소 회로는 기입 트랜지스터가 데이터 전압을 인가하는 구간과 구동 트랜지스터의 문턱 전압을 보상하는 구간을 구분하여 문턱 전압의 보상 시간을 충분히 확보할 수 있다.
본 발명의 실시예들에 따른 화소 회로는 구동 트랜지스터의 제어 전극을 부스팅 함으로써, 블랙 계조 영상을 나타내기 위해서 인가되는 데이터 전압의 전압 값을 낮출 수 있다.
본 발명의 실시예들에 따른 화소 회로는 부스트 커패시터를 통하여 구동 트랜지스터의 바이어스를 수행함으로써, 구동 트랜지스터의 히스테리시스 특성을 개선할 수 있다.
본 발명의 실시예들에 따른 화소 회로는 구동 트랜지스터의 제어 전극에 제1 초기화 전압이 인가되는 동안 부스트 커패시터의 제1 전극의 전압을 상승시킴으로써, 부스트 커패시터의 산포로 인한 화소들 사이의 휘도 차이를 감소시킬 수 있다.
다만, 본 발명의 효과는 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이다.
도 2는 도 1의 화소 회로를 포함하는 표시 장치의 일 예를 나타내는 블록도이다.
도 3은 도 1의 화소 회로가 시간에 따라 구동되는 일 예를 나타내는 도면이다.
도 4는 도 1의 화소 회로에 인가되는 게이트 신호들 및 에미션 신호들의 일 예를 나타내는 타이밍도이다.
도 5는 도 1의 화소 회로가 스캔 구간에서 구동되는 일 예를 나타내는 회로도이다.
도 6은 도 1의 화소 회로에 인가되는 게이트 신호들 및 에미션 신호들의 일 예를 나타내는 타이밍도이다.
도 7은 도 1의 화소 회로가 발광 구간에서 구동되는 일 예를 나타내는 회로도이다.
도 8은 도 1의 화소 회로에 인가되는 게이트 신호들 및 에미션 신호들의 일 예를 나타내는 타이밍도이다.
도 9는 도 1의 화소 회로가 셀프 스캔 구간에서 구동되는 일 예를 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이다.
도 11은 도 10의 화소 회로에 인가되는 게이트 신호들 및 에미션 신호들의 일 예를 나타내는 타이밍도이다.
도 12는 도 10의 화소 회로가 스캔 구간에서 구동되는 일 예를 나타내는 회로도이다.
도 13은 도 10의 화소 회로에 인가되는 게이트 신호들 및 에미션 신호들의 일 예를 나타내는 타이밍도이다.
도 14는 도 10의 화소 회로가 발광 구간에서 구동되는 일 예를 나타내는 회로도이다.
도 15는 도 10의 화소 회로에 인가되는 게이트 신호들 및 에미션 신호들의 일 예를 나타내는 타이밍도이다.
도 16은 도 10의 화소 회로가 셀프 스캔 구간에서 구동되는 일 예를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 화소 회로(10)를 나타내는 회로도이고, 도 2는 도 1의 화소 회로(10)를 포함하는 표시 장치(1000)의 일 예를 나타내는 블록도이다.
도 1을 참조하면, 화소 회로(10)는 발광 소자(EE), 구동 트랜지스터(T1), 기입 트랜지스터(T2), 제1 보상 트랜지스터(T3), 스토리지 커패시터(Cst), 제1 초기화 트랜지스터(T4), 및 부스트 커패시터(Cboost)를 포함할 수 있다. 실시예에 따라, 화소 회로(10)는 제2 보상 트랜지스터(T5)를 더 포함할 수 있다. 실시예에 따라, 화소 회로(10)는 제2 초기화 트랜지스터(T6), 홀드 커패시터(Chold), 제1 에미션 트랜지스터(T7), 및 제2 에미션 트랜지스터(T8)를 더 포함할 수 있다.
일 실시예에서, 화소 회로(10)는 제1 노드(N1)에 연결되는 제어 전극, 입력 노드(IN)에 연결되는 입력 전극, 및 제2 노드(N2)에 연결되는 출력 전극을 포함하는 구동 트랜지스터(T1), 기입 게이트 신호(GW)가 인가되는 제어 전극, 데이터 전압(VD)(또는 블랙 전압(VB))이 인가되는 입력 전극, 및 입력 노드(IN)에 연결되는 출력 전극을 포함하는 기입 트랜지스터(T2), 보상 게이트 신호(GW)가 인가되는 제어 전극, 입력 노드(IN)가 연결되는 입력 전극, 제3 노드(N3)가 연결되는 출력 전극을 포함하는 제1 보상 트랜지스터(T3), 초기화 신호(EB)가 인가되는 제어 전극, 제1 초기화 전압(VINT)이 인가되는 입력 전극, 제4 노드(N4)가 연결되는 출력 전극을 포함하는 제1 초기화 트랜지스터(T4), 보상 게이트 신호(GC)가 인가되는 제어 전극, 제4 노드(N4)가 연결되는 입력 전극, 제1 노드(N1)가 연결되는 출력 전극을 포함하는 제2 보상 트랜지스터(T5), 초기화 게이트 신호(EB)가 인가되는 제어 전극, 제2 초기화 전압(VAINT)이 인가되는 입력 전극, 제5 노드(N5)가 연결되는 출력 전극을 포함하는 제2 초기화 트랜지스터(T6), 제1 에미션 신호(EM1)가 인가되는 제어 전극, 구동 전압(ELVDD)가 인가되는 입력 전극, 입력 노드(IN)가 연결되는 출력 전극을 포함하는 제1 에미션 트랜지스터(T7), 및 제2 에미션 신호(EM2)가 인가되는 제어 전극, 제2 노드(N2)가 연결되는 입력 전극, 제5 노드(N5)가 연결되는 출력 전극을 포함하는 제2 에미션 트랜지스터(T8), 제3 노드에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 스토리지 커패시터(Cst), 제3 노드(N3)에 연결되는 제1 전극 및 구동 전압(ELVDD)이 인가되는 제2 전극을 포함하는 홀드 커패시터(Chold), 이전 화소 행에 인가되는 이전 초기화 게이트 신호(EB(n-k)(단, k는 양의 정수)가 인가되는 제1 전극 및 구동 트랜지스터(T1)의 제어 전극에 연결되는 제2 전극을 포함하는 부스트 커패시터(Cboost), 및 제5 노드(N5)가 연결되는 애노드 전극 및 공통 전압(ELVSS)이 연결되는 캐소드 전극을 포함하는 발광 소자(EE)를 포함할 수 있다. k는 몇 번째 이전 화소 행인지를 나타낸다. 상기 화소 행은 하나의 게이트 라인(GWL, GCL, 또는 EBL)에 연결된 화소들의 집합을 나타낼 수 있다.
도 2를 참조하면, 표시 장치(1000)는 표시 패널(100), 구동 제어부(200), 게이트 구동부(300), 데이터 구동부(400), 및 에미션 구동부(500)를 포함할 수 있다. 실시예에 따라, 구동 제어부(200), 게이트 구동부(300), 데이터 구동부(400), 및 에미션 구동부(500) 중에서 적어도 2이상은 하나의 칩에 집적될 수 있다.
표시 패널(100)은 복수의 게이트 라인들(GWL, GCL, EBL), 복수의 데이터 라인들(DL), 복수의 에미션 라인들(EML1, EML2)과 복수의 게이트 라인들(GWL, GCL, EBL), 복수의 데이터 라인들(DL), 및 복수의 에미션 라인들(EML1, EML2)에 전기적으로 연결된 복수의 화소 회로(10)들을 포함할 수 있다. 게이트 라인들(GWL, GCL, EBL) 및 에미션 라인들(EML1, EML2)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
구동 제어부(200)는 외부 장치(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 실시예에 따라, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 다른 예를 들어, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
구동 제어부(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성할 수 있다.
구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 게이트 구동부(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 구동부(300)에 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 데이터 구동부(500)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 구동부(400)에 출력할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
구동 제어부(200)는 입력 영상 데이터(IMG)를 수신하여 데이터 신호(DATA)를 생성할 수 있다. 구동 제어부(200)는 데이터 신호(DATA)를 데이터 구동부(400)에 출력할 수 있다.
게이트 구동부(300)는 구동 제어부(200)로부터 입력 받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GWL, GCL, EBL)을 구동하기 위한 게이트 신호들(GW, GC, EB)을 생성할 수 있다. 게이트 구동부(300)는 게이트 신호들(GW, GC, EB)을 게이트 라인들(GWL, GCL, EBL)에 출력할 수 있다. 예를 들어, 게이트 구동부(300)는 게이트 신호들(GW, GC, EB)을 게이트 라인들(GWL, GCL, EBL) 에 순차적으로 출력할 수 있다.
데이터 구동부(400)는 구동 제어부(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력 받을 수 있다. 데이터 구동부(400)는 데이터 신호(DATA)를 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(400)는 상기 데이터 전압을 데이터 라인(DL)에 출력할 수 있다.
에미션 구동부(500)는 구동 제어부(200)로부터 입력 받은 제3 제어 신호(CONT3)에 응답하여 에미션 라인들(EML1, EML2)을 구동하기 위한 에미션 신호들(EM1, EM2)을 생성한다. 에미션 구동부(600)는 에미션 신호들(EM1, EM2)을 에미션 라인들(EML1, EML2)에 출력할 수 있다.
도 3은 도 1의 화소 회로(10)가 시간에 따라 구동되는 일 예를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 표시 장치(1000)는 구동 조건에 따라 다양한 프레임 주파수들로 영상을 표시할 수 있다. 예를 들어, 표시 장치(1000)는 1Hz 내지 120Hz의 다양한 프레임 주파수들로 이미지를 표시할 수 있다. 하나의 프레임은 프레임 주파수가 최대 주파수일 때, 1 회의 스캔 구간(SP) 및 1 회의 발광 구간(EP)을 가질 수 있다. 하나의 프레임은 프레임 주파수가 최대 주파수가 아닐 때, 1 회의 스캔 구간(SP), 1 회의 발광 구간(EP), 및 적어도 1회 이상의 셀프 스캔 구간(SSP)을 가질 수 있다. 스캔 구간(SP), 발광 구간(EP), 및 셀프 스캔 구간(SSP)의 구체적인 내용은 후술한다.
예를 들어, 첫 번째 프레임(1Frame)은 제1 프레임 주파수(FF1)로 구동되고, 두 번째 프레임(2Frame)은 제2 프레임 주파수(FF2)로 구동되며, 제2 프레임 주파수(FF2)는 제1 프레임 주파수(FF1)보다 큰 것으로 가정한다. 제1 프레임 주파수(FF1)가 제2 프레임 주파수(FF2)보다 작기 때문에, 첫 번째 프레임(1Frame)의 셀프 스캔 구간(SSP)의 횟수는 두 번째 프레임(2Frame)의 셀프 스캔 구간(SSP)의 횟수보다 많을 수 있다. 따라서, 표시 장치(1000)는 첫 번째 프레임(1Frame)을 두 번째 프레임(2Frame)보다 긴 시간 구동할 수 있다.
도 4는 도 1의 화소 회로(10)에 인가되는 게이트 신호들(GC, GW, EB) 및 에미션 신호들(EM1, EM2)의 일 예를 나타내는 타이밍도이고, 도 5는 도 1의 화소 회로(10)가 스캔 구간(SP)에서 구동되는 일 예를 나타내는 회로도이다. 구체적으로, 도 5는 도 1의 화소 회로(10)가 보상 구간(CP)에서 이전 초기화 게이트 신호(EB(n-1))를 라이징하는 일 예를 보여주고 있다. 게이트 신호들(GC, GW, EB)은 화소 행마다 1 수평시간(1H)의 간격을 가지고 화소 회로(10)에 인가될 수 있다. 한편, 설명의 편의를 위해 k는 1로 가정한다.
도 1, 도 4, 및 도 5를 참조하면, 제1 초기화 트랜지스터(T4)는 초기화 게이트 신호(EB)에 응답하여 구동 트랜지스터(T1)의 제어 전극에 제1 초기화 전압(VINT)을 인가할 수 있다. 실시예에 따라, 제2 보상 트랜지스터(T5)는 보상 게이트 신호(GC)에 응답하여 제1 초기화 트랜지스터(T4)를 거쳐 전달된 제1 초기화 전압(VINT)을 구동 트랜지스터(T1)의 제어 전극에 인가할 수 있다. 제2 보상 트랜지스터(T5)는 n-타입 트랜지스터이고, 제1 초기화 트랜지스터(T4)는 p-타입 트랜지스터일 수 있다. 실시예에 따라, 제1 보상 트랜지스터(T3) 및 제2 보상 트랜지스터(T5)는 n-타입 트랜지스터일 수 있다. 보상 게이트 신호(GC)는 스캔 구간(SP)내의 보상 구간(CP)에서 하이 레벨을 가질 수 있다. 이전 초기화 게이트 신호(EB(n-1))는 보상 구간(CP)내에서 하이 레벨로 라이징(rising) 될 수 있다.
일 실시예에서, 보상 구간(CP)에서 제1 초기화 트랜지스터(T4) 및 제2 보상 트랜지스터(T5)가 턴온되어 있는 동안, 제1 초기화 전압(VINT)은 제1 노드(N1)에 인가될 수 있다. 제1 초기화 전압(VINT)이 제1 노드(N1)에 인가되는 동안 이전 초기화 게이트 신호(EB(n-1))가 라이징 됨으로써, 부스트 커패시터(Cboost)의 산포로 인한 화소들 사이의 휘도 차이는 감소될 수 있다.
기입 트랜지스터(T2)는 기입 게이트 신호(GW)에 응답하여 입력 노드(IN)에 데이터 전압(VD)을 인가할 수 있다. 실시예에 따라, 기입 트랜지스터(T2)는 스캔 구간(SP)에서 입력 노드(IN)에 데이터 전압(VD)을 인가할 수 있다. 실시예에 따라, 기입 트랜지스터(T2)는 스캔 구간(SP)에서 제1 보상 트랜지스터(T3) 및 제2 보상 트랜지스터(T5)가 턴온된 상태에서 턴온되어 데이터 전압(VD)을 입력 노드(IN)에 인가할 수 있다. 제1 보상 트랜지스터(T3)는 보상 게이트 신호(GC)에 응답하여 구동 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 문턱 전압이 보상된 데이터 전압을 스토리지할 수 있다.
일 실시예에 있어서, 보상 구간(CP)에서 제1 에미션 트랜지스터(T7)가 턴오프된 후, 입력 노드(IN)는 구동 전압(ELVDD)에서 제1 노드(N1)의 전압에 구동 트랜지스터(T1)의 문턱 전압이 가산된 전압까지 방전될 수 있다. 제1 보상 트랜지스터(T3)는 제1 노드(N1)의 전압에 구동 트랜지스터(T1)의 문턱 전압이 가산된 전압을 제3 노드(N3)에 인가할 수 있다. 제3 노드(N3)에 제1 노드(N1)의 전압에 구동 트랜지스터(T1)의 문턱 전압이 가산된 전압이 인가된 후, 기입 트랜지스터(T2)는 보상 구간(CP)에서 데이터 전압(VD)을 입력 노드(IN)에 인가할 수 있다. 그 결과, 제1 노드(N1)는 데이터 전압(VD)에 문턱 전압이 감산된 전압이 인가될 수 있다. 이와 같이, 문턱 전압의 보상을 구동 전압(ELVDD)을 통하여 함으로써, 데이터 전압(VD)을 통하여 문턱 전압을 보상할 때보다 문턱 전압의 보상 시간은 충분히 확보될 수 있다.
제2 초기화 트랜지스터(T6)는 초기화 게이트 신호(EB)에 응답하여 발광 소자(EE)의 애노드 전극에 제2 초기화 전압(VAINT)을 인가할 수 있다. 제1 에미션 트랜지스터(T7)는 제1 에미션 신호(EM1)에 응답하여 구동 전압(ELVDD)을 입력 노드(IN)에 전달할 수 있다. 실시예에 따라, 제2 초기화 전압(VAINT)은 제1 초기화 전압(VINT)보다 작을 수 있다. 발광 소자(EE)의 애노드 전극에 제2 초기화 전압(VAINT)이 인가되면, 발광 소자(EE)의 기생 커패시터가 방전되고, 그에 따라, 의도치 않은 미세 발광이 방지되어 화소 회로(10)의 블랙 계조의 표현 능력이 향상될 수 있다. 다만, 제2 초기화 전압(VAINT)이 소정의 기준보다 높아지는 경우 발광 소자(EE)의 기생 커패시터가 방전되지 않고 오히려 충전될 수 있다. 따라서, 제2 초기화 전압(VAINT)은 공통 전압(ELVSS)보다 낮은 전압으로 설정될 수 있다. 이에 따라, 제2 초기화 전압(VAINT)는 제1 초기화 전압(VINT)보다 낮은 전압으로 설정될 수 있다.
도 6은 도 1의 화소 회로(10)에 인가되는 게이트 신호들(GC, GW, EB) 및 에미션 신호들(EM1, EM2)의 일 예를 나타내는 타이밍도이고, 도 7은 도 1의 화소 회로(10)가 발광 구간(EP)에서 구동되는 일 예를 나타내는 회로도이다. 게이트 신호들(GC, GW, EB)은 화소 행마다 1 수평시간(1H)의 간격을 가지고 화소 회로(10)에 인가될 수 있다. 한편, 설명의 편의를 위해 k는 1로 가정한다.
도 1, 도 6, 및 도 7를 참조하면, 구동 트랜지스터(T1)는 문턱 전압이 보상된 데이터 전압을 기초로 발광 소자(EE)에 구동 전류를 인가할 수 있다. 제2 에미션 트랜지스터(T8)는 제2 에미션 신호(EM2)에 응답하여 구동 전류(EC)를 발광 소자(EE)에 전달할 수 있다.
일 실시예에 있어서, 발광 구간(EP)에서 구동 트랜지스터(T1)의 제어 전극은 데이터 전압(VD)에서 구동 트랜지스터(T1)의 문턱 전압이 감산된 전압이 인가되어 있을 수 있다. 제1 에미션 트랜지스터(T7)는 턴온되어 구동 전압(ELVDD)을 입력 노드(IN)에 인가할 수 있다. 구동 전압(ELVDD) 및 데이터 전압(VD)에서 구동 트랜지스터(T1)의 문턱 전압이 감산된 전압을 기초로 구동 트랜지스터(T1)는 구동 전류(EC)를 생성할 수 있다. 제2 에미션 트랜지스터(T8)는 턴온되어 구동 전류(EC)를 발광 소자(EE)에 전달할 수 있다.
도 8은 도 1의 화소 회로(10)에 인가되는 게이트 신호들(GC, GW, EB) 및 에미션 신호들(EM1, EM2)의 일 예를 나타내는 타이밍도이고, 도 9는 도 1의 화소 회로(10)가 셀프 스캔 구간(SSP)에서 구동되는 일 예를 나타내는 회로도이다. 구체적으로, 도 9는 도 1의 화소 회로(10)가 셀프 스캔 구간(SSP)에서 이전 초기화 게이트 신호(EB(n-1))를 라이징하는 일 예를 보여주고 있다. 게이트 신호들(GC, GW, EB)은 화소 행마다 1 수평시간(1H)의 간격을 가지고 화소 회로(10)에 인가될 수 있다. 한편, 설명의 편의를 위해 k는 1로 가정한다.
도 1, 도 4, 도 5, 도 8, 및 도 9를 참조하면, 보상 게이트 신호(GC)는 셀프 스캔 구간(SSP)에서 로우 레벨을 가질 수 있다. 이전 초기화 게이트 신호(EB(n-1))는 셀프 스캔 구간(SSP)내에서 하이 레벨로 라이징될 수 있다.
일 실시예에서, 셀프 스캔 구간(SSP)에서 제2 보상 트랜지스터(T5)가 턴오프 되므로, 부스트 커패시터(Cboost)의 제2 전극은 플로팅(floating)상태가 될 수 있다. 따라서, 셀프 스캔 구간(SSP) 이전 초기화 게이트 신호(EB(n-1))가 하이 레벨로 라이징 됨으로써, 구동 트랜지스터(T1)의 게이트 전극에 연결된 부스트 커패시터(Cboost)의 제2 전극은 부스팅될 수 있다. 스캔 구간(SP)에서 보상 게이트 신호(GC)가 로우 레벨로 폴링(failling)됨으로써, 구동 트랜지스터(T1)의 게이트 전극에 연결된 제1 노드(N1)의 전압 값은 감소할 수 있다. 하지만, 부스트 커패시터(Cboost)를 통하여 제1 노드(N1)를 부스팅 함으로써, 보상 게이트 신호(GC)의 폴링으로 인한 제1 노드(N1)의 전압 감소는 보상될 수 있다. 그리고, 부스트 커패시터(Cboost)를 통하여 제1 노드(N1)를 부스팅 함으로써, 부스트 커패시터(Cboost)가 없을 때보다 더 낮은 전압 값을 갖는 블랙 전압(VB)을 인가할 수 있다. 또한, 부스팅을 통한 제1 노드(N1)의 부스팅 전압 값은 이전 초기화 게이트 신호(EB(n-1))의 하이 레벨과 로우 레벨 차이에 따라 변할 수 있다. 따라서, 이전 초기화 게이트 신호(EB(n-1))의 하이 레벨과 로우 레벨을 가변함으로써, 제1 노드(N1)의 전압은 조절될 수 있다. 그 결과, 부스트 커패시터(Cboost)를 통하여 화소 회로(10)는 별도의 바이어스 라인 없이 구동 트랜지스터(T1)의 바이어스를 수행하고, 구동 트랜지스터(T1)의 히스테리시스 특성을 개선할 수 있다.
일 실시예에서, 기입 트랜지스터(T2)는 셀프 스캔 구간(SSP) 동안 입력 노드(IN)에 블랙 전압(VB)을 인가할 수 있다. 실시예에 따라, 블랙 전압(VB)은 블랙 계조의 영상을 표시하는 데이터 전압(VD)의 전압 값과 동일할 수 있다. 실시예에 따라, 블랙 전압(VB)은 최저 계조의 영상을 표시하는 데이터 전압(VD)의 전압 값과 동일할 수 있다.
도 10은 본 발명의 실시예들에 따른 화소 회로(20)를 나타내는 회로도이다.
일 실시예에서, 화소 회로(20)는 제1 노드(N1)에 연결되는 제어 전극, 입력 노드(IN)에 연결되는 입력 전극, 및 제2 노드(N2)에 연결되는 출력 전극을 포함하는 구동 트랜지스터(T1), 기입 게이트 신호(GW)가 인가되는 제어 전극, 데이터 전압(VD)(또는 블랙 전압(VB))이 인가되는 입력 전극, 및 입력 노드(IN)에 연결되는 출력 전극을 포함하는 기입 트랜지스터(T2), 보상 게이트 신호(GW)가 인가되는 제어 전극, 입력 노드(IN)가 연결되는 입력 전극, 제3 노드(N3)가 연결되는 출력 전극을 포함하는 제1 보상 트랜지스터(T3), 초기화 신호(EB)가 인가되는 제어 전극, 제1 초기화 전압(VINT)이 인가되는 입력 전극, 제4 노드(N4)가 연결되는 출력 전극을 포함하는 제1 초기화 트랜지스터(T4), 보상 게이트 신호(GC)가 인가되는 제어 전극, 제4 노드(N4)가 연결되는 입력 전극, 제1 노드(N1)가 연결되는 출력 전극을 포함하는 제2 보상 트랜지스터(T5), 초기화 게이트 신호(EB)가 인가되는 제어 전극, 제2 초기화 전압(VAINT)이 인가되는 입력 전극, 제5 노드(N5)가 연결되는 출력 전극을 포함하는 제2 초기화 트랜지스터(T6), 제1 에미션 신호(EM1)가 인가되는 제어 전극, 구동 전압(ELVDD)가 인가되는 입력 전극, 입력 노드(IN)가 연결되는 출력 전극을 포함하는 제1 에미션 트랜지스터(T7), 및 제2 에미션 신호(EM2)가 인가되는 제어 전극, 제2 노드(N2)가 연결되는 입력 전극, 제5 노드(N5)가 연결되는 출력 전극을 포함하는 제2 에미션 트랜지스터(T8), 제3 노드에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극 을 포함하는 스토리지 커패시터(Cst), 제3 노드(N3)에 연결되는 제1 전극 및 구동 전압(ELVDD)이 인가되는 제2 전극을 포함하는 홀드 커패시터(Chold), 다음 화소 행에 인가되는 다음 초기화 게이트 신호(EB(n+k)(단, k는 양의 정수)가 인가되는 제1 전극 및 구동 트랜지스터(T1)의 제어 전극에 연결되는 제2 전극을 포함하는 부스트 커패시터(Cboost), 및 제5 노드(N5)가 연결되는 애노드 전극 및 공통 전압(ELVSS)이 연결되는 캐소드 전극을 포함하는 발광 소자(EE)를 포함할 수 있다. k는 몇 번째 다음 화소 행인지를 나타낸다. 상기 화소 행은 하나의 게이트 라인(GWL, GCL, 또는 EBL)에 연결된 화소들의 집합을 나타낼 수 있다.
도 11은 도 10의 화소 회로(20)에 인가되는 게이트 신호들(GC, GW, EB) 및 에미션 신호들(EM1, EM2)의 일 예를 나타내는 타이밍도이고, 도 12는 도 10의 화소 회로(20)가 스캔 구간(SP)에서 구동되는 일 예를 나타내는 회로도이다. 구체적으로, 도 12는 도 10의 화소 회로(20)가 보상 구간(CP)에서 다음 초기화 게이트 신호(EB(n+1))를 라이징하는 일 예를 보여주고 있다. 게이트 신호들(GC, GW, EB)은 화소 행마다 1 수평시간(1H)의 간격을 가지고 화소 회로(20)에 인가될 수 있다. 한편, 설명의 편의를 위해 k는 1로 가정한다.
도 10, 도 11, 및 도 12를 참조하면, 제1 초기화 트랜지스터(T4)는 초기화 게이트 신호(EB)에 응답하여 구동 트랜지스터(T1)의 제어 전극에 제1 초기화 전압(VINT)을 인가할 수 있다. 실시예에 따라, 제2 보상 트랜지스터(T5)는 보상 게이트 신호(GC)에 응답하여 제1 초기화 트랜지스터(T4)를 거쳐 전달된 제1 초기화 전압(VINT)을 구동 트랜지스터(T1)의 제어 전극에 인가할 수 있다. 제2 보상 트랜지스터(T5)는 n-타입 트랜지스터이고, 제1 초기화 트랜지스터(T4)는 p-타입 트랜지스터일 수 있다. 실시예에 따라, 제1 보상 트랜지스터(T3) 및 제2 보상 트랜지스터(T5)는 n-타입 트랜지스터일 수 있다. 보상 게이트 신호(GC)는 스캔 구간(SP)내의 보상 구간(CP)에서 하이 레벨을 가질 수 있다. 다음 초기화 게이트 신호(EB(n+1))는 보상 구간(CP)내에서 하이 레벨로 라이징(rising) 될 수 있다.
일 실시예에서, 다음 초기화 게이트 신호(EB(n+1))가 하이 레벨로 라이징 될 때 제1 초기화 트랜지스터(T4)는 턴오프 되므로, 부스트 커패시터(Cboost)의 제2 전극은 플로팅(floating)상태가 될 수 있다. 따라서, 스캔 구간(SP) 다음 초기화 게이트 신호(EB(n+1))가 하이 레벨로 라이징 됨으로써, 구동 트랜지스터(T1)의 게이트 전극에 연결된 부스트 커패시터(Cboost)의 제2 전극은 부스팅될 수 있다. 스캔 구간(SP)에서 보상 게이트 신호(GC)가 로우 레벨로 폴링(failling)됨으로써, 구동 트랜지스터(T1)의 게이트 전극에 연결된 제1 노드(N1)의 전압 값은 감소할 수 있다. 하지만, 부스트 커패시터(Cboost)를 통하여 제1 노드(N1)를 부스팅 함으로써, 보상 게이트 신호(GC)의 폴링으로 인한 제1 노드(N1)의 전압 감소는 미리 보상될 수 있다. 그리고, 부스트 커패시터(Cboost)를 통하여 제1 노드(N1)를 부스팅 함으로써, 부스트 커패시터(Cboost)가 없을 때보다 더 낮은 전압 값을 갖는 블랙 전압(VB)을 인가할 수 있다. 또한, 부스팅을 통한 제1 노드(N1)의 부스팅 전압 값은 다음 초기화 게이트 신호(EB(n+1))의 하이 레벨과 로우 레벨 차이에 따라 변할 수 있다. 따라서, 다음 초기화 게이트 신호(EB(n+1))의 하이 레벨과 로우 레벨을 가변함으로써, 제1 노드(N1)의 전압은 조절될 수 있다. 그 결과, 부스트 커패시터(Cboost)를 통하여 화소 회로(20)는 별도의 바이어스 라인 없이 구동 트랜지스터(T1)의 바이어스를 수행하고, 구동 트랜지스터(T1)의 히스테리시스 특성을 개선할 수 있다.
기입 트랜지스터(T2)는 기입 게이트 신호(GW)에 응답하여 입력 노드(IN)에 데이터 전압(VD)을 인가할 수 있다. 실시예에 따라, 기입 트랜지스터(T2)는 스캔 구간(SP)에서 입력 노드(IN)에 데이터 전압(VD)을 인가할 수 있다. 실시예에 따라, 기입 트랜지스터(T2)는 스캔 구간(SP)에서 제1 보상 트랜지스터(T3) 및 제2 보상 트랜지스터(T5)가 턴온된 상태에서 턴온되어 데이터 전압(VD)을 입력 노드(IN)에 인가할 수 있다. 제1 보상 트랜지스터(T3)는 보상 게이트 신호(GC)에 응답하여 구동 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 문턱 전압이 보상된 데이터 전압을 스토리지할 수 있다.
일 실시예에서, 보상 구간(CP)에서 제1 에미션 트랜지스터(T7)가 턴오프된 후, 입력 노드(IN)는 구동 전압(ELVDD)에서 제1 노드(N1)의 전압에 구동 트랜지스터(T1)의 문턱 전압이 가산된 전압까지 방전될 수 있다. 제1 보상 트랜지스터(T3)는 제1 노드(N1)의 전압에 구동 트랜지스터(T1)의 문턱 전압이 가산된 전압을 제3 노드(N3)에 인가할 수 있다. 제3 노드(N3)에 제1 노드(N1)의 전압에 구동 트랜지스터(T1)의 문턱 전압이 가산된 전압이 인가된 후, 기입 트랜지스터(T2)는 보상 구간(CP)에서 데이터 전압(VD)을 입력 노드(IN)에 인가할 수 있다. 그 결과, 제1 노드(N1)는 데이터 전압(VD)에 문턱 전압이 감산된 전압이 인가될 수 있다. 이와 같이, 문턱 전압의 보상을 구동 전압(ELVDD)을 통하여 함으로써, 데이터 전압(VD)을 통하여 문턱 전압을 보상할 때보다 문턱 전압의 보상 시간은 충분히 확보될 수 있다.
제2 초기화 트랜지스터(T6)는 초기화 게이트 신호(EB)에 응답하여 발광 소자(EE)의 애노드 전극에 제2 초기화 전압(VAINT)을 인가할 수 있다. 제1 에미션 트랜지스터(T7)는 제1 에미션 신호(EM1)에 응답하여 구동 전압(ELVDD)을 입력 노드(IN)에 전달할 수 있다. 실시예에 따라, 제2 초기화 전압(VAINT)은 제1 초기화 전압(VINT)보다 작을 수 있다. 발광 소자(EE)의 애노드 전극에 제2 초기화 전압(VAINT)이 인가되면, 발광 소자(EE)의 기생 커패시터가 방전되고, 그에 따라, 의도치 않은 미세 발광이 방지되어 화소 회로(10)의 블랙 계조의 표현 능력이 향상될 수 있다. 다만, 제2 초기화 전압(VAINT)이 소정의 기준보다 높아지는 경우 발광 소자(EE)의 기생 커패시터가 방전되지 않고 오히려 충전될 수 있다. 따라서, 제2 초기화 전압(VAINT)은 공통 전압(ELVSS)보다 낮은 전압으로 설정될 수 있다. 이에 따라, 제2 초기화 전압(VAINT)는 제1 초기화 전압(VINT)보다 낮은 전압으로 설정될 수 있다.
도 13은 도 10의 화소 회로(20)에 인가되는 게이트 신호들(GC, GW, EB) 및 에미션 신호들(EM1, EM2)의 일 예를 나타내는 타이밍도이고, 도 14는 도 10의 화소 회로(20)가 발광 구간(EP)에서 구동되는 일 예를 나타내는 회로도이다. 게이트 신호들(GC, GW, EB)은 화소 행마다 1 수평시간(1H)의 간격을 가지고 화소 회로(20)에 인가될 수 있다. 한편, 설명의 편의를 위해 k는 1로 가정한다.
도 10, 도 13, 및 도 14를 참조하면, 구동 트랜지스터(T1)는 문턱 전압이 보상된 데이터 전압을 기초로 발광 소자(EE)에 구동 전류를 인가할 수 있다. 제2 에미션 트랜지스터(T8)는 제2 에미션 신호(EM2)에 응답하여 구동 전류(EC)를 발광 소자(EE)에 전달할 수 있다.
일 실시예에서, 발광 구간(EP)에서 구동 트랜지스터(T1)의 제어 전극은 데이터 전압(VD)에서 구동 트랜지스터(T1)의 문턱 전압이 감산된 전압이 인가되어 있을 수 있다. 제1 에미션 트랜지스터(T7)는 턴온되어 구동 전압(ELVDD)을 입력 노드(IN)에 인가할 수 있다. 구동 전압(ELVDD) 및 데이터 전압(VD)에서 구동 트랜지스터(T1)의 문턱 전압이 감산된 전압을 기초로 구동 트랜지스터(T1)는 구동 전류(EC)를 생성할 수 있다. 제2 에미션 트랜지스터(T8)는 턴온되어 구동 전류(EC)를 발광 소자(EE)에 전달할 수 있다.
도 15는 도 10의 화소 회로(20)에 인가되는 게이트 신호들(GC, GW, EB) 및 에미션 신호들(EM1, EM2)의 일 예를 나타내는 타이밍도이고, 도 16은 도 10의 화소 회로(20)가 셀프 스캔 구간(SSP)에서 구동되는 일 예를 나타내는 회로도이다. 구체적으로, 도 16은 도 10의 화소 회로(20)가 셀프 스캔 구간(SSP)에서 다음 초기화 게이트 신호(EB(n+1))를 라이징하는 일 예를 보여주고 있다. 게이트 신호들(GC, GW, EB)은 화소 행마다 1 수평시간(1H)의 간격을 가지고 화소 회로(20)에 인가될 수 있다. 한편, 설명의 편의를 위해 k는 1로 가정한다.
도 10, 도 11, 도 12, 도 15, 및 도 16을 참조하면, 보상 게이트 신호(GC)는 셀프 스캔 구간(SSP)에서 로우 레벨을 가질 수 있다. 다음 초기화 게이트 신호(EB(n+1))는 셀프 스캔 구간(SSP)내에서 하이 레벨로 라이징될 수 있다.
일 실시예에서, 셀프 스캔 구간(SSP)에서 제2 보상 트랜지스터(T5)가 턴오프 되므로, 부스트 커패시터(Cboost)의 제2 전극은 플로팅(floating)상태가 될 수 있다. 따라서, 셀프 스캔 구간(SSP) 다음 초기화 게이트 신호(EB(n+1))가 하이 레벨로 라이징 됨으로써, 구동 트랜지스터(T1)의 게이트 전극에 연결된 부스트 커패시터(Cboost)의 제2 전극은 부스팅될 수 있다. 스캔 구간(SP)에서 보상 게이트 신호(GC)가 로우 레벨로 폴링(failling)됨으로써, 구동 트랜지스터(T1)의 게이트 전극에 연결된 제1 노드(N1)의 전압 값은 감소할 수 있다. 하지만, 부스트 커패시터(Cboost)를 통하여 제1 노드(N1)를 부스팅 함으로써, 보상 게이트 신호(GC)의 폴링으로 인한 제1 노드(N1)의 전압 감소는 보상될 수 있다. 그리고, 부스트 커패시터(Cboost)를 통하여 제1 노드(N1)를 부스팅 함으로써, 부스트 커패시터(Cboost)가 없을 때보다 더 낮은 전압 값을 갖는 블랙 전압(VB)을 인가할 수 있다. 또한, 부스팅을 통한 제1 노드(N1)의 부스팅 전압 값은 다음 초기화 게이트 신호(EB(n+1))의 하이 레벨과 로우 레벨 차이에 따라 변할 수 있다. 따라서, 다음 초기화 게이트 신호(EB(n+1))의 하이 레벨과 로우 레벨을 가변함으로써, 제1 노드(N1)의 전압은 조절될 수 있다. 그 결과, 부스트 커패시터(Cboost)를 통하여 화소 회로(10)는 별도의 바이어스 라인 없이 구동 트랜지스터(T1)의 바이어스를 수행하고, 구동 트랜지스터(T1)의 히스테리시스 특성을 개선할 수 있다.
일 실시예에서, 기입 트랜지스터(T2)는 셀프 스캔 구간(SSP) 동안 입력 노드(IN)에 블랙 전압(VB)을 인가할 수 있다. 실시예에 따라, 블랙 전압(VB)은 블랙 계조의 영상을 표시하는 데이터 전압(VD)의 전압 값과 동일할 수 있다. 실시예에 따라, 블랙 전압(VB)은 최저 계조의 영상을 표시하는 데이터 전압(VD)의 전압 값과 동일할 수 있다.
본 발명은 표시 장치 및 이를 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 화소 회로 20: 화소 회로
1000: 표시 장치 100: 표시 패널
200: 구동 제어부 300: 게이트 구동부
400: 데이터 구동부 500: 에미션 구동부

Claims (20)

  1. 발광 소자;
    기입 게이트 신호에 응답하여 입력 노드에 데이터 전압을 인가하는 기입 트랜지스터;
    보상 게이트 신호에 응답하여 상기 구동 트랜지스터의 문턱 전압을 보상하는 제1 보상 트랜지스터;
    상기 데이터 전압을 스토리지하는 스토리지 커패시터;
    상기 데이터 전압을 기초로 상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터;
    초기화 게이트 신호에 응답하여 상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터; 및
    이전 화소 행에 인가되는 이전 초기화 게이트 신호가 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결되는 제2 전극을 포함하는 부스트 커패시터를 포함하는 화소 회로.
  2. 제 1 항에 있어서,
    상기 보상 게이트 신호에 응답하여 상기 제1 초기화 트랜지스터를 거쳐 전달된 상기 제1 초기화 전압을 상기 구동 트랜지스터의 상기 제어 전극에 인가하는 제2 보상 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 회로.
  3. 제 2 항에 있어서, 상기 제2 보상 트랜지스터는 n-타입 트랜지스터이고, 상기 제1 초기화 트랜지스터는 p-타입 트랜지스터인 것을 특징으로 하는 화소 회로.
  4. 제 3 항에 있어서, 상기 기입 트랜지스터는 스캔 구간에서 상기 입력 노드에 상기 데이터 전압을 인가하고, 셀프 스캔 구간에서 상기 입력 노드에 블랙 전압을 인가하며,
    상기 보상 게이트 신호는 상기 스캔 구간 내의 보상 구간에서 하이 레벨을 갖고, 상기 셀프 스캔 구간에서 로우 레벨을 갖는 것을 특징으로 하는 화소 회로.
  5. 제 4 항에 있어서, 상기 블랙 전압은 블랙 계조의 영상을 표시하는 상기 데이터 전압의 전압 값과 동일한 것을 특징으로 하는 화소 회로.
  6. 제 4 항에 있어서, 상기 이전 초기화 게이트 신호는 상기 보상 구간 내에서 하이 레벨로 라이징(rising)되는 것을 특징으로 하는 화소 회로.
  7. 제 4 항에 있어서, 상기 기입 트랜지스터는 상기 스캔 구간에서 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터가 턴온된 상태에서 턴온되어 상기 데이터 전압을 상기 입력 노드에 인가하는 것을 특징으로 하는 화소 회로.
  8. 제 4 항에 있어서, 상기 이전 초기화 게이트 신호는 상기 셀프 스캔 구간 내에서 하이 레벨로 라이징(rising)되는 것을 특징으로 하는 화소 회로.
  9. 제 2 항에 있어서,
    상기 초기화 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터;
    상기 스토리지 커패시터의 상기 제1 전극에 연결되는 제1 전극 및 구동 전압에 연결되는 제2 전극을 포함하는 홀드 커패시터;
    제1 에미션 신호에 응답하여 상기 구동 전압을 상기 입력 노드에 전달하는 제1 에미션 트랜지스터; 및
    제2 에미션 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 전달하는 제2 에미션 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 회로.
  10. 제 9 항에 있어서, 상기 제2 초기화 전압은 상기 제1 초기화 전압보다 작은 것을 특징으로 하는 화소 회로.
  11. 발광 소자;
    기입 게이트 신호에 응답하여 입력 노드에 데이터 전압을 인가하는 기입 트랜지스터;
    보상 게이트 신호에 응답하여 상기 구동 트랜지스터의 문턱 전압을 보상하는 제1 보상 트랜지스터;
    상기 데이터 전압을 스토리지하는 스토리지 커패시터;
    상기 데이터 전압을 기초로 상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터;
    초기화 게이트 신호에 응답하여 상기 구동 트랜지스터의 제어 전극에 제1 초기화 전압을 인가하는 제1 초기화 트랜지스터; 및
    다음 화소 행에 인가되는 다음 초기화 게이트 신호가 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결되는 제2 전극을 포함하는 부스트 커패시터를 포함하는 화소 회로.
  12. 제 11 항에 있어서,
    상기 보상 게이트 신호에 응답하여 상기 제1 초기화 트랜지스터를 거쳐 전달된 상기 제1 초기화 전압을 상기 구동 트랜지스터의 상기 제어 전극에 인가하는 제2 보상 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 회로.
  13. 제 12 항에 있어서, 상기 제2 보상 트랜지스터는 n-타입 트랜지스터이고, 상기 제1 초기화 트랜지스터는 p-타입 트랜지스터인 것을 특징으로 하는 화소 회로.
  14. 제 13 항에 있어서, 상기 기입 트랜지스터는 스캔 구간에서 상기 입력 노드에 상기 데이터 전압을 인가하고, 셀프 스캔 구간에서 상기 입력 노드에 블랙 전압을 인가하며,
    상기 보상 게이트 신호는 상기 스캔 구간 내의 보상 구간에서 하이 레벨을 갖고, 상기 셀프 스캔 구간에서 로우 레벨을 갖는 것을 특징으로 하는 화소 회로.
  15. 제 14 항에 있어서, 상기 블랙 전압은 블랙 계조의 영상을 표시하는 상기 데이터 전압의 전압 값과 동일한 것을 특징으로 하는 화소 회로.
  16. 제 14 항에 있어서, 상기 이전 초기화 게이트 신호는 상기 보상 구간 내에서 하이 레벨로 라이징(rising)되는 것을 특징으로 하는 화소 회로.
  17. 제 14 항에 있어서, 상기 기입 트랜지스터는 상기 스캔 구간에서 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터가 턴온된 상태에서 턴온되어 상기 데이터 전압을 상기 입력 노드에 인가하는 것을 특징으로 하는 화소 회로.
  18. 제 14 항에 있어서, 상기 이전 초기화 게이트 신호는 상기 셀프 스캔 구간 내에서 하이 레벨로 라이징(rising)되는 것을 특징으로 하는 화소 회로.
  19. 제 12 항에 있어서,
    상기 초기화 게이트 신호에 응답하여 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제2 초기화 트랜지스터;
    상기 스토리지 커패시터의 상기 제1 전극에 연결되는 제1 전극 및 구동 전압에 연결되는 제2 전극을 포함하는 홀드 커패시터;
    제1 에미션 신호에 응답하여 상기 구동 전압을 상기 입력 노드에 전달하는 제1 에미션 트랜지스터; 및
    제2 에미션 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 전달하는 제2 에미션 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 회로.
  20. 제 19 항에 있어서, 상기 제2 초기화 전압은 상기 제1 초기화 전압보다 작은 것을 특징으로 하는 화소 회로.
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