KR20210081051A - 워드 라인 분리층을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판 상의 주변 회로 구조체, 하부 스택 및 상부 스택, 상기 하부 스택은 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 워드 라인을 포함하고, 셀 어레이 영역 내에서 하부 스택 및 상부 스택을 관통하는 복수의 채널 구조체, 하부 스택 및 상부 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 및 제2 수평 방향으로 서로 이격된 한 쌍의 분리 절연층; 및 평면도에서, 한 쌍의 분리 절연층과 교차하고 하부 스택의 상부에 배치되며 복수의 하부 워드 라인 중 적어도 하나를 수직으로 관통하는 워드 라인 분리층을 포함한다.

Description

워드 라인 분리층을 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING WORD LINE SEPERATION LAYERS}
본 개시의 기술적 사상은 갖는 워드 라인 분리층을 갖는 반도체 소자에 관한 것이다.
전자 제품의 경박단소화 및 고집적화를 위해 멀티 스택 구조를 가지는 3차원 비휘발성 메모리 장치가 제안된 바 있다. 비휘발성 메모리 장치는 워드 라인들, 채널 구조체들 및 더미 구조체들을 포함한다. 이 기술에서, 하부 스택과 상부 스택의 경계에서 채널 홀의 미스-얼라인에 의한 워드 라인 브리징이 문제되고 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 적어도 하나의 하부 워드 라인들을 수직으로 관통하는 워드 라인 분리층을 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 연결 영역은 상기 셀 어레이 영역으로부터 연장되는 관통 전극 영역을 포함하고; 상기 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치된 하부 스택 및 상부 스택, 상기 하부 스택은 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 워드 라인을 포함하고; 상기 셀 어레이 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 채널 구조체; 상기 연결 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 더미 채널 구조체; 상기 하부 스택 및 상기 상부 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 한 쌍의 분리 절연층; 및 평면도에서, 상기 한 쌍의 분리 절연층과 교차하고 상기 하부 스택의 상부에 배치되며 상기 복수의 하부 워드 라인 중 적어도 하나를 수직으로 관통하는 워드 라인 분리층을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 상기 셀 어레이 영역의 양측에 배치된 제1 및 제2 연결 영역들을 포함하는 기판, 상기 제1 및 제2 연결 영역들은 각각 복수의 관통 전극 영역을 포함하고; 상기 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 하부 스택 및 상부 스택, 상기 하부 스택은 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 워드 라인을 포함하고; 상기 셀 어레이 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 채널 구조체; 상기 연결 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 더미 채널 구조체; 상기 하부 스택 및 상기 상부 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 복수의 분리 절연층; 및 상기 복수의 분리 절연층 중 인접하는 두 분리 절연층과 교차하고 상기 하부 스택의 상부에 배치되며 상기 복수의 하부 워드 라인 중 적어도 하나를 수직으로 관통하는 복수의 워드 라인 분리층을 포함할 수 있다. 상기 복수의 워드 라인 분리층은 상기 제2 수평 방향을 따라 상기 제1 연결 영역 및 상기 제2 연결 영역 내에 지그재그로 배치되며, 각각 상기 셀 어레이 영역과 상기 복수의 관통 전극 영역 사이에 배치될 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 연결 영역은 관통 전극 영역을 포함하고; 상기 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 하부 도전층; 상기 셀 어레이 영역 내에서 상기 하부 도전층 상에 배치되는 연결 도전층; 상기 연결 영역 내에서 상기 하부 도전층 상에 배치되는 연결 몰드층; 상기 연결 도전층 및 상기 연결 몰드층 상에 배치되는 서포터; 상기 관통 전극 영역에 배치되며 상기 하부 도전층, 상기 연결 몰드층 및 상기 서포터를 관통하는 매립 절연층; 상기 서포터 상에 배치되며 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 워드 라인을 포함하는 하부 스택; 상기 하부 스택 상에 배치되며 교대로 적층되는 복수의 상부 절연층 및 복수의 상부 워드 라인을 포함하는 상부 스택; 상기 셀 어레이 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 채널 구조체; 상기 연결 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 더미 채널 구조체; 상기 하부 스택 및 상기 상부 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 한 쌍의 분리 절연층; 상기 한 쌍의 분리 절연층과 교차하고 상기 하부 스택의 상부에 배치되며 상기 복수의 하부 워드 라인 중 적어도 하나를 수직으로 관통하는 워드 라인 분리층; 및 상기 관통 전극 영역 내에 배치되며 상기 하부 스택을 관통하여 상기 주변 회로 구조체에 연결되는 관통 전극을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자 제조 방법은 셀 어레이 영역 및 연결 영역을 포함하는 기판을 형성하고, 상기 연결 영역은 관통 전극 영역을 포함하며, 상기 기판 상의 주변 회로 구조체를 형성하고, 상기 주변 회로 구조체 상에 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 희생층을 포함하는 하부 스택을 형성하고, 상기 셀 어레이 영역과 상기 관통 전극 영역 사이에서 상기 하부 스택의 상부에 상기 복수의 하부 희생층 중 적어도 하나를 수직으로 관통하는 워드 라인 분리층을 형성하고, 상기 하부 스택 상에 교대로 적층되는 복수의 상부 절연층 및 복수의 상부 희생층을 포함하는 상부 스택을 형성하고, 상기 셀 어레이 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 채널 구조체를 형성하고, 상기 연결 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 더미 채널 구조체를 형성하고, 상기 하부 스택 및 상기 상부 스택을 관통하며 제1 수평 방향으로 연장되며 상기 워드 라인 분리층과 교차하는 복수의 분리 절연층을 형성하고, 상기 복수의 하부 희생층 및 상기 복수의 상부 희생층을 제거하고, 상기 복수의 하부 절연층 사이 및 상기 복수의 상부 절연층 사이에 각각 복수의 하부 워드 라인 및 복수의 상부 워드 라인을 형성하는 것을 포함할 수 있다.
본 개시의 실시예들에 따르면 워드 라인 분리층이 적어도 하나의 하부 워드 라인들을 수직으로 관통하여, 워드 라인 브리징에 의한 신뢰성 문제를 해결할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 2는 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 3a 및 도 3b는 도 2에 도시된 반도체 소자의 선 I-I', II-II', 및 III'-III'을 따른 수직 단면도들이다.
도 4 및 도 5는 도 3a에 도시된 반도체 소자의 일부 확대도이다.
도 6은 본 개시의 다른 실시예에 따른 반도체 소자의 레이아웃이다.
도 7a 및 도 7b는 도 6에 도시된 반도체 소자의 선 IV'-IV' 및 V-V'을 따른 수직 단면도들이다.
도 8은 본 개시의 다른 실시예에 따른 반도체 소자의 레이아웃이다.
도 9a 및 도 9b는 도 8에 도시된 반도체 소자의 선 VI'-VI' 및 VII-VII'을 따른 수직 단면도들이다.
도 10 및 도 11은 본 개시의 다른 실시예에 다른 반도체 소자의 수직 단면도이다.
도 12는 본 개시의 다른 실시예에 따른 반도체 소자의 레이아웃이다.
도 13은 도 12에 도시된 반도체 소자의 선 VIII'-VIII'을 따른 수직 단면도이다.
도 14a 내지 도 24b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다. 도 2는 도 1에 도시된 반도체 소자의 일부 확대도이다. 도 3a 및 도 3b는 도 2에 도시된 반도체 소자의 선 I-I', II-II', 및 III'-III'을 따른 수직 단면도들이다. 본 개시의 실시예들에 따른 반도체 소자(100)는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 셀 어레이 영역(CA) 및 셀 어레이 영역(CA)의 양측에 배치되는 연결 영역들(EA)을 포함할 수 있다. 연결 영역들(EA)은 각각 관통 전극 영역(TA)을 포함할 수 있다. 관통 전극 영역(TA)은 셀 어레이 영역(CA)의 양측의 연결 영역들(EA) 내에 지그재그로 배치될 수 있다. 반도체 소자(100)는 분리 절연층(WLC) 및 워드 라인 분리층(WLS)을 포함할 수 있다. 분리 절연층(WLC)은 셀 어레이 영역(CA) 및 연결 영역들(EA)에 걸쳐 제1 수평 방향(D1)으로 연장될 수 있다. 평면도에서 워드 라인 분리층(WLS)은 제2 수평 방향(D2)으로 연장하는 바(bar) 또는 세그먼트(segment) 모양을 가질 수 있다. 측면도 또는 단면도에서 워드 라인 분리층(WLS)은 댐(dam) 모양을 가질 수 있다. 워드 라인 분리층(WLS)은 인접하는 두 개의 분리 절연층들(WLC)과 교차하도록 형성될 수 있다. 워드 라인 분리층(WLS)은 셀 어레이 영역(CA)과 관통 전극 영역들(TA) 사이에 배치될 수 있으며, 예를 들어 인접하는 두 분리 절연층들(WLC) 사이에 배치된 관통 전극 영역들(TA) 중 가장 셀 어레이 영역(CA)과 가장 가까운 것과 셀 어레이 영역(CA)의 사이에 배치될 수 있다.
도 2, 도 3a 및 도 3b를 참조하면, 셀 어레이 영역(CA)은 복수의 채널 구조체들(CS)을 포함할 수 있다. 연결 영역(EA)은 복수의 더미 채널 구조체들(DCS)을 포함할 수 있다. 연결 영역(EA)은 복수의 워드 라인 콘택(WC)을 포함하는 패드 영역(PA) 및 관통 전극 영역(TA)을 포함할 수 있다.
본 개시의 반도체 소자(100)는 COP(cell over peripheral) 구조를 가질 수 있다. 예를 들어, 반도체 소자(100)는 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상에 배치되는 셀 어레이 구조체(CAS)를 포함할 수 있다. 주변 회로 구조체(PS)는 기판(10), 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 콘택 플러그(30), 주변 회로 배선(32), 및 주변 절연층(34)을 포함할 수 있다.
기판(10)은 소자 분리층(12) 및 불순물 영역(14)을 포함할 수 있다. 트랜지스터(20), 콘택 플러그(30) 및 주변 회로 배선(32)은 기판(10) 상에 배치될 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 일 실시예에서, 기판(10)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
불순물 영역(14)은 트랜지스터(20)와 인접하게 배치될 수 있다. 주변 절연층(34)은 트랜지스터(20) 및 콘택 플러그(30)를 덮을 수 있다. 콘택 플러그(30)는 불순물 영역(14)과 전기적으로 연결될 수 있다. 주변 회로 배선(32)은 콘택 플러그(30)와 연결될 수 있다.
셀 어레이 구조체(CAS)는 주변 절연층(34) 상에 배치될 수 있다. 셀 어레이 구조체(CAS)는 하부 스택(110), 하부 층간 절연층(116), 워드 라인 분리층(WLS), 상부 스택(130), 상부 층간 절연층(136), 채널 구조체(CS), 더미 채널 구조체(DCS), 분리 절연층(WLC), 더미 분리 절연층(DWLC1, DWLC2) 및 관통 전극(170)을 포함할 수 있다. 셀 어레이 구조체(CAS)는 하부 스택(110)의 하부에 배치되는 하부 도전층(40), 연결 몰드층(42), 연결 도전층(43), 서포터(44) 및 매립 절연층(46)을 더 포함할 수 있다.
하부 도전층(40)은 주변 회로 구조체(PS) 상에 배치될 수 있으며, 공통 소스 라인(common source line; CSL)에 해당할 수 있다. 일 실시예에서, 하부 도전층(40)은 도핑된 폴리실리콘을 포함할 수 있다. 연결 몰드층(42)은 연결 영역(EA)내에서 하부 도전층(40) 상에 부분적으로 배치될 수 있다. 연결 몰드층(42)은 희생층(42b), 희생층(42b)의 상면 및 하면에 배치되는 보호층(42a)을 포함할 수 있다. 연결 도전층(43)은 셀 어레이 영역(CA) 내에서 하부 도전층(40) 상에 배치될 수 있다. 서포터(44)는 연결 몰드층(42) 및 연결 도전층(43) 상에 배치될 수 있으며, 분리 절연층(WLC)의 주변에서 하부 도전층(40) 상에 접할 수 있다. 매립 절연층(46)은 관통 전극 영역(TA)내에서 하부 도전층(40) 상에 배치될 수 있다. 매립 절연층(46)의 상면은 서포터(44)의 상면과 동일한 레벨에 위치할 수 있다.
하부 스택(110)은 교대로 적층되는 복수의 하부 절연층(112) 및 복수의 하부 워드 라인들(WL1)을 포함할 수 있다. 하부 스택(110)의 하부에 배치된 하부 워드 라인들(WL1) 중 적어도 하나는 접지 선택 라인(ground selection line; GSL)일 수 있다. 하부 스택(110)은 연결 영역(EA)내에서 계단 구조를 가질 수 있다. 관통 전극 영역(TA)의 주변에서, 하부 스택(110)은 복수의 하부 절연층(112)과 교대로 적층되는 복수의 하부 희생층(114)을 포함할 수 있다. 각 하부 희생층(114)은 대응하는 하부 워드 라인(WL1)과 동일한 레벨에 위치할 수 있다. 일 실시예에서, 복수의 하부 절연층(112)은 실리콘 산화물을 포함할 수 있다. 하부 층간 절연층(116)은 하부 스택(110)의 계단 구조를 덮을 수 있다.
상부 스택(130)은 교대로 적층되는 복수의 상부 절연층(132) 및 복수의 상부 워드 라인(WL2)을 포함할 수 있다. 상부 스택(130)의 상부에 배치된 상부 워드 라인들(WL2) 중 적어도 하나는 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)일 수 있다. 상부 스택(130)은 연결 영역(EA)내에서 계단 구조를 가질 수 있다. 상부 절연층(132)은 하부 절연층(112)과 동일한 물질을 포함할 수 있다. 상부 층간 절연층(136)은 상부 스택(130)의 계단 구조를 덮을 수 있다.
채널 구조체들(CS)은 셀 어레이 영역(CA) 내에서 연결 도전층(43), 서포터(44), 하부 스택(110) 및 상부 스택(130)을 관통하여 수직 방향으로 연장될 수 있다. 채널 구조체들(CS)은 연결 도전층(43)과 전기적으로 연결될 수 있다. 더미 채널 구조체들(DCS)은 연결 영역(EA) 내에서, 연결 몰드층(42), 서포터(44), 하부 스택(110) 및 상부 스택(130)을 관통하여 수직 방향으로 연장될 수 있다. 또한, 더미 채널 구조체들(DCS)은 하부 층간 절연층(116) 및 상부 층간 절연층(136)을 수직으로 관통할 수 있다. 도전성 패드(154)는 채널 구조체(CS) 및 더미 채널 구조체(DCS) 상에 배치될 수 있다.
제1 상부 절연층(132)은 상부 스택(130) 및 상부 층간 절연층(136) 상에 배치될 수 있으며, 제2 상부 절연층(132)은 제1 상부 절연층(132) 상에 배치될 수 있다. 비트 라인 플러그(164)는 제1 상부 절연층(132) 및 제2 상부 절연층(132)을 관통하여 도전성 패드(154)에 연결될 수 있다. 비트 라인(166)은 제2 상부 절연층(132) 상에 배치될 수 있으며, 비트 라인 플러그(164)에 연결될 수 있다.
관통 전극(170)은 관통 전극 영역(TA) 내에 배치될 수 있다. 관통 전극(170)은 매립 절연층(46), 하부 스택(110), 하부 층간 절연층(116) 및 상부 층간 절연층(136)을 수직으로 관통할 수 있다. 연결 배선(172)은 관통 전극(170) 상에 배치될 수 있다. 관통 전극(170)은 주변 회로 구조체(PS)의 주변 회로 배선(32)을 연결 배선(172)과 전기적으로 연결시킬 수 있다.
분리 절연층들(WLC) 및 더미 분리 절연층들(DWLC1, DWLC2)은 서포터(44), 하부 스택(110), 상부 스택(130), 상부 층간 절연층(136) 및 제1 상부 절연층(132)을 수직으로 관통하여 하부 도전층(40)에 접할 수 있다. 도시되지는 않았으나, 분리 절연층들(WLC) 및 더미 분리 절연층들(DWLC1, DWLC2)은 하부 층간 절연층(116)을 관통할 수 있다. 분리 절연층들(WLC) 사이에 더미 분리 절연층(DWLC1, DWLC2)이 배치될 수 있다. 더미 분리 절연층들(DWLC1, DWLC2)은 제1 수평 방향(D1)으로 연장될 수 있으며, 교대로 배치될 수 있다. 더미 분리 절연층(DWLC1)은 연결 영역(EA)에 배치되며, 더미 분리 절연층(DWLC2)은 셀 어레이 영역(CA)으로부터 연결 영역(EA)에 걸쳐 배치될 수 있다.
워드 라인 분리층(WLS)은 셀 어레이 영역(CA)과 관통 전극 영역(TA) 사이에서 하부 스택(110)의 상부에 배치될 수 있다. 워드 라인 분리층(WLS)은 하부 스택(110)의 상면으로부터 아래로 연장될 수 있으며 하부 워드 라인들(WL1)을 수직으로 관통할 수 있다. 워드 라인 분리층(WLS)에 의해 분리되는 하부 워드 라인들(WL1)의 셀 어레이 영역(CA) 부분들은 관통 전극 영역(TA)의 부분들과 전기적으로 절연될 수 있다. 또는, 워드 라인 분리층(WLS)에 의해 분리되는 하부 워드 라인들(WL1)의 일부분은 채널 구조체(CS)와 전기적으로 절연될 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)은 하부 스택(110) 상단으로부터 13개의 하부 워드 라인들(WL1)을 관통할 수 있다. 그러나, 이에 제한되지 않는다. 일 실시예에서, 워드 라인 분리층(WLS)은 13개 미만의 하부 워드 라인들(WL1)을 관통할 수 있다. 워드 라인 분리층(WLS)의 상면은 하부 층간 절연층(116)의 상면과 동일한 레벨에 위치할 수 있다. 워드 라인 분리층(WLS)의 하면은 서포터(44)의 상면보다 높은 레벨에 위치할 수 있다.
평면도에서, 워드 라인 분리층(WLS)은 제2 수평 방향(D2)으로 연장될 수 있으며, 인접하는 두 개의 분리 절연층(WLC)과 교차할 수 있다. 또한, 일 실시예에서, 워드 라인 분리층(WLS)은 복수의 더미 분리 절연층들(DWLC1, DWLC2)과 교차할 수 있다. 워드 라인 분리층(WLS)은 더미 채널 구조체들(DCS)과 교차하지 않을 수 있다. 일 실시예에서, 분리 절연층(WLC)은 워드 라인 분리층(WLS)과 완전히 교차할 수 있다. 예를 들어, 종단면도에서, 워드 라인 분리층(WLS)의 측단부들은 두 개의 인접하는 분리 절연층(WLC)에 대하여 외측에 위치할 수 있다. 워드 라인 분리층(WLS)의 측단부들은 더미 분리 절연층들(DWLC1, DWLC2)과 교차하지 않을 수 있다. 또한, 단면도에서 워드 라인 분리층(WLS)은 상부에서 하부로 갈수록 수평 폭이 작아지는 테이퍼 형상(tapered shape)을 가질 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)의 제2 수평 방향(D2) 단면의 하단은 두 개의 인접하는 분리 절연층(WLC)에 대하여 외측에 위치할 수 있다.
도 4 및 도 5는 도 3a에 도시된 반도체 소자의 일부 확대도이다.
도 4를 참조하면, 채널 구조체(CS)는 정보 저장층(140), 채널층(150) 및 매립 절연 패턴(152)을 포함할 수 있다. 채널층(150)은 정보 저장층(140)의 내측에 배치되며, 매립 절연 패턴(152)은 채널층(150)의 내측에 배치될 수 있다. 정보 저장층(140)은 블로킹층(142), 전하 저장층(144) 및 터널 절연층(146)을 포함할 수 있다. 전하 저장층(144)은 블로킹층(142)의 내측에 배치되며, 터널 절연층(146)은 전하 저장층(144)의 내측에 배치될 수 있다. 일 실시예예서, 채널층(150)은 폴리실리콘을 포함할 수 있다. 매립 절연 패턴(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 블로킹층(142) 및 터널 절연층(146)은 실리콘 산화물을 포함할 수 있으며, 전하 저장층(144)은 실리콘 질화물을 포함할 수 있다. 더미 채널 구조체(DCS)는 채널 구조체(CS)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 더미 채널 구조체(DCS)는 정보 저장층(140), 채널층(150) 및 매립 절연 패턴(152)을 포함할 수 있다.
도 5를 참조하면, 연결 도전층(43)은 정보 저장층(140)을 관통하여 채널층(150)의 측면에 접할 수 있다. 연결 도전층(43)이 채널층(150)과 접하는 부분은 수직 방향으로 연장될 수 있다.
도 6은 본 개시의 다른 실시예에 따른 반도체 소자의 레이아웃이다. 도 7a 및 도 7b는 도 6에 도시된 반도체 소자의 선 IV'-IV' 및 V-V'를 따른 수직 단면도들이다.
도 6, 도 7a 및 도 7b를 참조하면, 반도체 소자(200)는 분리 절연층들(WLC) 및 더미 분리 절연층들(DWLC1, DWLC2)과 교차하는 워드 라인 분리층(WLS)을 포함할 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)은 더미 채널 구조체들(DCS)과 오버랩될 수 있다. 더미 채널 구조체들(DCS) 중 적어도 하나는 워드 라인 분리층(WLS)을 완전히 관?할 수 있다. 일 실시예에서, 더미 채널 구조체들(DCS) 중 적어도 하나는 워드 라인 분리층(WLS)을 부분적으로 관통할 수 있다.
도 8은 본 개시의 다른 실시예에 따른 반도체 소자의 레이아웃이다. 도 9a 및 도 9b는 도 8에 도시된 반도체 소자의 선 VI'-VI' 및 VII-VII'을 따른 수직 단면도들이다.
도 8, 도 9a 및 도 9b를 참조하면, 반도체 소자(300)는 분리 절연층들(WLC)과 교차하는 워드 라인 분리층(WLS)을 포함할 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)은 더미 분리 절연층들(DWLC1, DWLC2)과 교차하지 않을 수 있다. 예를 들어, 워드 라인 분리층(WLS)은 더미 분리 절연층들(DWLC1, DWLC2)과 관통 전극 영역(TA) 사이에 배치될 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)은 하부 스택(110)의 계단 구조의 일부를 관통할 수 있다.
도 10 및 도 11은 본 개시의 다른 실시예에 다른 반도체 소자의 수직 단면도이다.
도 10을 참조하면, 반도체 소자(400)는 하부 워드 라인들(WL1)을 수직으로 관통하는 워드 라인 분리층(WLS)을 포함할 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)은 하부 스택(110)의 계단 구조의 일부를 관통할 수 있으며, 워드 라인 분리층(WLS)의 상면은 하부 층간 절연층(116)의 상면보다 낮은 레벨에 위치할 수 있다. 예를 들어, 워드 라인 분리층(WLS)의 상면은 하부 워드 라인들(WL1) 중 대응하는 것의 상면과 동일한 레벨에 위치할 수 있다. 다른 실시예에서, 워드 라인 분리층(WLS)의 상면은 하부 절연층들(112) 중 대응하는 것의 상면과 동일한 레벨에 위치할 수 있다.
도 11을 참조하면, 반도체 소자(500)는 하부 워드 라인들(WL1)을 수직으로 관통하는 워드 라인 분리층(WLS)을 포함할 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)은 내부에 보이드(V)를 포함할 수 있다.
도 12는 본 개시의 다른 실시예에 따른 반도체 소자의 레이아웃이다. 도 13은 도 12에 도시된 반도체 소자의 선 VIII'-VIII'을 따른 수직 단면도이다.
도 12 및 도 13을 참조하면, 반도체 소자(600)는 더미 분리 절연층들(DWLC1, DWLC2)과 교차하는 워드 라인 분리층(WLS)을 포함할 수 있다. 일 실시예에서, 워드 라인 분리층(WLS)은 분리 절연층(WLC)의 측면에 접할 수 있다. 예를 들어, 워드 라인 분리층(WLS)의 제2 수평 방향(D2) 단면은 분리 절연층(WLC)의 측면에 접할 수 있다.
도 14a 내지 도 25b는 본 개시의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다. 도 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a 및 24a는 도 2의 선 I-I' 및 II-II'을 따른 수직 단면도들이며, 도 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b 및 24b는 도 2의 선 III-III'을 따른 수직 단면도들이다.
도 14a 및 도 14b를 참조하면, 상기 반도체 소자(100)의 제조 방법은 주변 회로 구조체(PS)를 형성하는 것, 주변 회로 구조체(PS) 상에 하부 도전층(40)을 형성하는 것 및 하부 도전층(40) 상에 연결 몰드층(42)을 형성하는 것을 포함할 수 있다. 주변 회로 구조체(PS)는 기판(10), 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 콘택 플러그(30), 주변 회로 배선(32) 및 주변 절연층(34)을 포함할 수 있다. 소자 분리층(12) 및 불순물 영역(14)은 기판(10)의 상면에 형성될 수 있다. 일 실시예에서, 소자 분리층(12)은 실리콘 산화물, 실리콘 질화물과 같은 절연층을 포함할 수 있다. 불순물 영역(14)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 트랜지스터(20)는 불순물 영역(14)과 인접하게 배치될 수 있다. 주변 회로 배선(32)은 콘택 플러그(30) 상에 배치될 수 있으며, 콘택 플러그(30)를 통해 불순물 영역(14)과 연결될 수 있다. 주변 절연층(34)은 트랜지스터(20), 콘택 플러그(30) 및 주변 회로 배선(32)을 덮을 수 있다.
하부 도전층(40)은 금속, 금속 질화물, 금속 실리사이드, 금속 산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 하부 도전층(40)은 도핑된 폴리실리콘 층을 포함할 수 있다. 연결 몰드층(42)은 희생층(42b), 희생층(42b)의 상면 및 하면에 배치되는 보호층(42a)을 포함할 수 있다. 연결 몰드층(42)은 하부 도전층(40)과 식각 선택비를 갖는 물질을 포함할 수 있으며, 보호층(42a)은 희생층(42b)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 보호층(42a)은 실리콘 산화물을 포함할 수 있으며, 희생층(42b)은 실리콘 질화물을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 방법은 연결 몰드층(42)을 부분적으로 제거하는 것, 하부 도전층(40) 상에 서포터(44)를 형성하는 것 및 주변 회로 구조체(PS) 상에 매립 절연층(46)을 형성하는 것을 포함할 수 있다. 연결 영역(EA)내에서 연결 몰드층(42)은 패터닝 공정에 의해 부분적으로 제거될 수 있으며, 하부 도전층(40)의 상면이 부분적으로 노출될 수 있다. 노출된 하부 도전층(40) 및 연결 몰드층(42)을 덮는 서포터(44)가 형성될 수 있다. 일 실시예에서, 서포터(44)는 폴리실리콘을 포함할 수 있다.
관통 전극 영역(TA)내에서, 하부 도전층(40), 연결 몰드층(42) 및 서포터(44)가 부분적으로 제거될 수 있으며, 주변 회로 구조체(PS)의 주변 절연층(34)의 상면이 부분적으로 노출될 수 있다. 노출된 주변 절연층(34)을 덮는 매립 절연층(46)이 형성될 수 있다. 매립 절연층(46)을 형성하는 것은 증착 공정 및 평탄화 공정을 수행하는 것을 포함할 수 있다. 매립 절연층(46)의 상면은 서포터(44)의 상면과 동일한 레벨에 위치할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 방법은 하부 스택(110)을 형성하는 것 및 하부 층간 절연층(116)을 형성하는 것을 포함할 수 있다. 하부 스택(110)을 형성하는 것은 증착 공정 및 트리밍 공정(trimming)을 수행하는 것을 포함할 수 있다. 하부 스택(110)은 교대로 적층되는 복수의 하부 졀연층과 복수의 하부 희생층(114)을 포함할 수 있다. 일 실시예에서, 하부 절연층(112)은 실리콘 산화물을 포함할 수 있으며, 하부 희생층(114)은 실리콘 질화물을 포함할 수 있다. 하부 스택(110)은 연결 영역(EA)내에서 트리밍 공정에 의해 형성된 계단 구조를 가질 수 있다. 일 실시예에서, 연결 영역(EA)은 패드 영역들(PA) 사이의 관통 전극 영역(TA)을 포함할 수 있다. 패드 영역(PA)에서 하부 스택(110)은 계단 구조를 가질 수 있으며, 관통 전극 영역(TA)에서 하부 스택(110)은 계단 구조를 갖지 않으며 평평한 모양일 수 있다.
하부 층간 절연층(116)은 연결 영역(EA)내의 하부 스택(110)을 덮을 수 있다. 하부 층간 절연층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 하부 층간 절연층(116)은 실리콘 산화물을 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 방법은 하부 스택(110)의 상부에 트렌치(T)를 형성하는 것을 포함할 수 있다. 트렌치(T)는 하부 스택(110)의 상부가 이방성 식각되어 형성될 수 있으며, 복수의 하부 희생층(114)을 절단할 수 있다. 일 실시예에서, 트렌치(T)는 셀 어레이 영역(CA)과 관통 전극 영역(TA) 사이의 패드 영역(PA)에 형성될 수 있으며, 일 방향을 따라 연장될 수 있다. 트렌치(T)의 하면은 하부 절연층(112)을 노출시킬 수 있으나, 이에 제한되지 않는다. 일 실시예에서, 트렌치(T)의 하면은 하부 희생층(114)을 노출시키도록 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 방법은 트렌치(T)의 내부에 워드 라인 분리층(WLS)을 형성하는 것을 포함할 수 있다. 워드 라인 분리층(WLS)을 형성하는 것은 증착 공정 및 평탄화 공정을 수행하는 것을 포함할 수 있다. 워드 라인 분리층(WLS)은 상부에서 하부로 갈수록 수평 폭이 작아지는 테이퍼 형상을 가질 수 있다. 워드 라인 분리층(WLS)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 워드 라인 분리층(WLS)은 하부 희생층(114)과 식각 선택비를 갖는 물질을 포함할 수 있으며, 예를 들어 실리콘 산화물을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 상기 방법은 하부 채널 홀들(CH1) 및 하부 더미 채널 홀들(DCH1)을 형성하는 것을 포함할 수 있다. 하부 채널 홀들(CH1)은 셀 어레이 영역(CA) 내에서 하부 스택(110)을 수직으로 관통하여 하부 도전층(40)을 노출시킬 수 있다. 하부 더미 채널 홀들(DCH1)은 연결 영역(EA) 내에서 하부 스택(110) 및 하부 층간 절연층(116)을 수직으로 관통하여 하부 도전층(40)을 노출시킬 수 있다. 관통 전극 영역(TA)에는 하부 더미 채널 홀들(DCH1)이 배치되지 않을 수 있다. 하부 채널 홀들(CH1) 및 하부 더미 채널 홀들(DCH1)은 하부 스택(110) 및 하부 층간 절연층(116) 상에 배치되는 하드 마스크(M)를 이용하여 이방성 식각 공정에 의해 형성될 수 있다. 관통 전극 영역(TA)에는 하부 더미 채널 홀들(DCH1)이 형성되지 않으므로, 관통 전극 영역(TA)에서 하드 마스크(M)는 상대적으로 덜 식각될 수 있다. 관통 전극 영역(TA) 주변에서의 하드 마스크(M)의 높이는 셀 어레이 영역(CA) 주변에서의 하드 마스크(M)의 높이보다 클 수 있다.
도 20a 및 도 20b를 참조하면, 상기 방법은 하부 채널 홀들(CH1) 및 하부 더미 채널 홀들(DCH1)의 내부에 채널 희생층(120)을 형성하는 것을 포함할 수 있다. 채널 희생층(120)은 제1 희생 물질(121) 및 제2 희생 물질(122)을 포함할 수 있다. 제1 희생 물질(121)은 하부 채널 홀들(CH1) 및 하부 더미 채널 홀들(DCH1) 내부에 컨포멀하게 형성될 수 있으며, 제2 희생 물질(122)은 제1 희생 물질(121) 상에 형성되며 하부 채널 홀들(CH1) 및 하부 더미 채널 홀들(DCH1) 내부를 채울 수 있다. 일 실시예에서, 제1 희생 물질(121)은 실리콘 질화물을 포함할 수 있으며, 제2 희생 물질(122)은 폴리실리콘을 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 상기 방법은 상부 스택(130) 및 상부 층간 절연층(136)을 형성하는 것을 포함할 수 있다. 상부 스택(130)을 형성하는 것은 증착 공정 및 트리밍 공정을 수행하는 것을 포함할 수 있다. 상부 스택(130)은 교대로 적층되는 복수의 상부 졀연층과 복수의 상부 희생층(134)을 포함할 수 있다. 상부 절연층(132) 및 상부 희생층(134)은 각각 하부 절연층(112) 및 하부 희생층(114)과 동일한 물질을 포함할 수 있다. 상부 스택(130)은 연결 영역(EA)내에서 계단 구조를 가질 수 있다. 상부 층간 절연층(136)은 연결 영역(EA)내의 상부 스택(130)을 덮을 수 있다. 상부 층간 절연층(136)은 하부 층간 절연층(116)과 동일한 물질을 포함할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 방법은 상부 채널 홀들(CH2) 및 상부 더미 채널 홀들(DCH2)을 형성하는 것을 포함할 수 있다. 상부 채널 홀들(CH2)은 각각 대응하는 하부 채널 홀들(CH1) 상에 배치될 수 있다. 상부 채널 홀(CH2)은 셀 어레이 영역(CA) 내에서 상부 스택(130)을 수직으로 관통하여 채널 희생층(120)을 노출시킬 수 있다. 상부 더미 채널 홀들(DCH2)은 각각 대응하는 하부 더미 채널 홀들(DCH1) 상에 배치될 수 있다. 상부 더미 채널 홀들(DCH2)은 연결 영역(EA) 내에서 상부 스택(130) 및 상부 층간 절연층(136)을 수직으로 관통하여 채널 희생층(120)을 노출시킬 수 있다. 관통 전극 영역(TA)에는 상부 더미 채널 홀(DCH2)이 배치되지 않을 수 있다.
도 23a 및 도 23b를 참조하면, 상기 방법은 채널 희생층(120)을 제거하는 것, 채널 구조체들(CS)을 형성하는 것 및 더미 채널 구조체들(DCS)을 형성하는 것을 포함할 수 있다. 채널 희생층(120)을 제거하는 것은 상부 채널 홀들(CH2) 및 상부 더미 채널 홀들(DCH2) 내부에 희생 물질을 형성하는 것을 포함할 수 있다. 희생 물질은 제1 희생 물질(121) 및 제2 희생 물질(122)과 동일한 물질을 포함할 수 있다. 채널 희생층(120) 및 희생 물질이 제거되어 하부 채널 홀들(CH1) 및 하부 더미 채널 홀들(DCH1)이 각각 상부 채널 홀들(CH2) 및 상부 더미 채널 홀들(DCH2)과 연결될 수 있다.
채널 구조체들(CS)은 하부 채널 홀들(CH1) 및 상부 채널 홀들(CH2) 내부에 형성될 수 있으며, 더미 채널 구조체들(DCS)은 하부 더미 채널 홀들(DCH1) 및 상부 더미 채널 홀들(DCH2) 내부에 형성될 수 있다. 도전성 패드(154)는 채널 구조체들(CS) 및 더미 채널 구조체들(DCS) 상에 형성될 수 있다. 도전성 패드(154)는 채널 구조체(CS) 상에 형성될 수 있다. 도전성 패드(154)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
더미 채널 구조체(DCS)는 채널 구조체(CS)와 동일한 구조를 가질 수 있다. 도 23b에는 더미 채널 구조체(DCS)가 워드 라인 분리층(WLS)과 오버랩되지 않는 것으로 도시되어 있으나 이에 제한되지 않는다. 일 실시예에서, 더미 채널 구조체(DCS)는 워드 라인 분리층(WLS)을 수직으로 관통할 수 있다.
도 24a 및 도 24b를 참조하면, 상기 방법은 연결 도전층(43)을 형성하는 것, 하부 워드 라인들(WL1) 및 상부 워드 라인들(WL2)을 형성하는 것, 및 분리 절연층(WLC)과 더미 분리 절연층(DWLC1, DWLC2)을 형성하는 것을 포함할 수 있다. 연결 도전층(43)을 형성하는 것은 연결 몰드층(42)을 제거하는 것을 포함할 수 있다. 하부 스택(110) 및 상부 스택(130)이 수직으로 이방성 식각되어 하부 도전층(40) 및 연결 몰드층(42)이 부분적으로 노출될 수 있다. 노출된 연결 몰드층(42)은 등방성 식각 공정에 의해 선택적으로 제거될 수 있다. 연결 몰드층(42)이 제거된 공간에 연결 도전층(43)이 형성될 수 있다. 도 5를 참조하면, 연결 도전층(43)이 형성되기 전에 정보 저장층(140)의 측면이 일부 식각되어 채널층(150)이 노출될 수 있다. 연결 도전층(43)은 채널층(150)의 측면에 접할 수 있다. 연결 도전층(43)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다.
하부 워드 라인들(WL1) 및 상부 워드 라인들(WL2)을 형성하는 것은 하부 희생층(114) 및 상부 희생층(134)을 제거하는 것을 포함할 수 있다. 하부 희생층(114) 및 상부 희생층(134)이 선택적으로 제거되고, 하부 워드 라인들(WL1) 및 상부 워드 라인들(WL2)이 각각 하부 절연층들(112) 및 상부 절연층들(132) 사이에 형성될 수 있다. 하부 워드 라인들(WL1) 및 하부 절연층들(112)은 하부 스택(110)을 구성할 수 있으며, 상부 워드 라인들(WL2) 및 상부 절연층들(132)은 상부 스택(130)을 구성할 수 있다. 관통 전극 영역(TA) 및 그 주변 영역에서, 하부 희생층(114)이 제거되지 않을 수 있다. 하부 워드 라인들(WL1) 및 상부 워드 라인들(WL2)은 W, WN, Ti, TiN, Ta, TaN 또는 이들의 조합을 포함할 수 있다.
분리 절연층(WLC) 및 더미 분리 절연층(DWLC1, DWLC2)은 하부 스택(110), 상부 스택(130) 및 워드 라인 분리층(WLS)을 수직으로 관통하여 형성될 수 있다. 상부 스택(130) 상에는 제1 상부 절연층(132)이 형성될 수 있으며, 분리 절연층(WLC) 및 더미 분리 절연층(DWLC1, DWLC2)은 제1 상부 절연층(132)을 관통할 수 있다. 도 2에 도시된 바와 같이, 분리 절연층(WLC) 및 더미 분리 절연층(DWLC1, DWLC2)은 워드 라인 분리층(WLS)과 교차하는 방향으로 연장할 수 있다. 분리 절연층(WLC)은 셀 어레이 영역(CA)으로부터 연장 영역까지 연장되어 형성될 수 있다. 더미 분리 절연층들(DWLC1, DWLC2)은 분리 절연층들(WLC)과 동일한 방향으로 연장될 수 있으며, 교대로 배치될 수 있다. 더미 분리 절연층(DWLC1)은 연결 영역(EA)에 배치되며, 더미 분리 절연층(DWLC2)은 셀 어레이 영역(CA)으로부터 연결 영역(EA)에 걸쳐 배치될 수 있다. 분리 절연층(WLC) 및 더미 분리 절연층(DWLC1, DWLC2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
다시 도 2, 도3a 및 도 3b를 참조하면, 상기 방법은 제2 상부 절연층(132), 비트 라인 플러그(164), 비트 라인(166), 관통 전극(170) 및 연결 배선(172)을 형성하는 것을 포함할 수 있다. 제2 상부 절연층(132)은 제1 상부 절연층(132) 상에 형성될 수 있다. 비트 라인 플러그(164)는 제1 상부 절연층(132) 및 제2 상부 절연층(132)을 관통하여 형성될 수 있다. 비트 라인(166)은 제2 상부 절연층(132) 상에 형성될 수 있으며, 비트 라인 플러그(164)와 연결될 수 있다.
관통 전극(170)은 관통 전극 영역(TA)내에 형성될 수 있다. 관통 전극(170)은 매립 절연층(46), 하부 스택(110), 하부 층간 절연층(116), 상부 스택(130), 상부 층간 절연층(136), 제1 상부 절연층(132) 및 제2 상부 절연층(132)을 수직으로 관통할 수 있으며, 주변 회로 배선(32)과 연결될 수 있다. 연결 배선(172)은 제2 상부 절연층(132) 상에 형성될 수 있다. 연결 배선(172)은 관통 전극(170)을 통해 주변 회로 배선(32)과 전기적으로 연결될 수 있다.
제1 상부 절연층(132) 및 제2 상부 절연층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 비트 라인 플러그(164), 비트 라인(166), 관통 전극(170) 및 연결 배선(172)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다.
도 19b에 도시된 바와 같이, 셀 어레이 영역(CA)에서의 하드 마스크(M)의 높이보다 관통 전극 영역(TA) 주변에서의 하드 마스크(M)의 높이가 높으므로, 관통 전극 영역(TA) 주변에서 하부 더미 채널 홀(DCH1)과 상부 더미 채널 홀(DCH2)의 미스 얼라인이 발생할 우려가 있다. 워드 라인 분리층(WLS)은 셀 어레이 영역(CA)과 관통 전극 영역(TA) 사이에 배치되어 하부 스택(110)의 하부 워드 라인들(WL1)을 분리할 수 있다. 따라서, 워드 라인 분리층(WLS)은 셀 어레이 영역(CA)의 하부 워드 라인들(WL1)과 연결 영역(EA)의 하부 워드 라인들(WL1)을 전기적으로 절연시킬 수 있으며, 미스 얼라인으로 인한 워드 라인 브리징에 의한 신뢰성 문제를 해결할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 10 : 기판
12 : 소자 분리층 14 : 불순물 영역
20 : 트랜지스터 30 : 콘택 플러그
32 : 주변 회로 배선 40 : 하부 도전층
43 : 연결 도전층 44 : 서포터
46 : 매립 절연층 110 : 하부 스택
116 : 하부 층간 절연층 130 : 상부 스택 136 : 상부 층간 절연층 166 : 비트 라인
170 : 관통 전극 CA : 셀 어레이 영역
EA : 연결 영역 TA : 관통 전극 영역
PA : 패드 영역 WC : 워드 라인 콘택
PS : 주변 회로 구조체 CAS : 셀 어레이 구조체
WLS : 워드 라인 분리층 CS : 채널 구조체
DCS : 더미 채널 구조체 WLC : 분리 절연층
DWLC1 : 더미 분리 절연층 DWLC2 : 더미 분리 절연층

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 연결 영역은 상기 셀 어레이 영역으로부터 연장되는 관통 전극 영역을 포함하고;
    상기 기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치된 하부 스택 및 상부 스택, 상기 하부 스택은 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 워드 라인을 포함하고;
    상기 셀 어레이 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 채널 구조체;
    상기 연결 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 더미 채널 구조체;
    상기 하부 스택 및 상기 상부 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 한 쌍의 분리 절연층; 및
    평면도에서, 상기 한 쌍의 분리 절연층과 교차하고 상기 하부 스택의 상부에 배치되며 상기 복수의 하부 워드 라인 중 적어도 하나를 수직으로 관통하는 워드 라인 분리층을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 워드 라인 분리층은 상기 셀 어레이 영역과 상기 관통 전극 영역 사이에 배치되는 반도체 소자.
  3. 제1항에 있어서,
    상기 하부 스택을 덮는 하부 층간 절연층을 더 포함하며,
    상기 워드 라인 분리층의 상면은 상기 하부 층간 절연층의 상면과 동일한 레벨에 위치하는 반도체 소자.
  4. 제1항에 있어서,
    상기 워드 라인 분리층은 상기 복수의 더미 채널 구조체 사이에 배치되는 반도체 소자.
  5. 제1항에 있어서,
    종단면도에서, 상기 한 쌍의 분리 절연층은 상기 워드 라인 분리층을 완전히 관통하는 반도체 소자.
  6. 제1항에 있어서,
    종단면도에서, 상기 워드 라인 분리층의 측단부들은 상기 한 쌍의 분리 절연층의 외측에 위치하는 반도체 소자.
  7. 제1항에 있어서,
    상기 관통 전극 영역 내에 배치되며 상기 상부 스택 및 상기 하부 스택을 관통하여 상기 주변 회로 구조체에 연결되는 관통 전극을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 복수의 더미 채널 구조체 중 적어도 하나는 상기 워드 라인 분리층을 수직으로 관통하는 반도체 소자.
  9. 제1항에 있어서,
    상기 한 쌍의 분리 절연층 사이에 상기 제2 수평 방향을 따라 서로 이격되어 배치되는 복수의 더미 분리 절연층을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 워드 라인 분리층은 상기 복수의 더미 분리 절연층과 교차하는 반도체 소자.
  11. 제9항에 있어서,
    상기 워드 라인 분리층은 상기 복수의 더미 분리 절연층과 상기 관통 전극 영역 사이에 배치되는 반도체 소자.
  12. 제1항에 있어서,
    상기 하부 스택은 상기 연결 영역 내에서 계단 구조를 가지며,
    상기 워드 라인 분리층은 상기 계단 구조의 일부를 관통하는 반도체 소자.
  13. 제12항에 있어서,
    상기 하부 스택을 덮는 하부 층간 절연층을 더 포함하며,
    상기 워드 라인 분리층의 상면은 상기 하부 층간 절연층의 상면보다 낮은 레벨에 위치하는 반도체 소자.
  14. 제1항에 있어서,
    상기 워드 라인 분리층의 제2 수평 방향 단면은 상기 한 쌍의 분리 절연층의 측면에 접하는 반도체 소자.
  15. 제1항에 있어서,
    상기 워드 라인 분리층은 상기 복수의 하부 워드 라인의 일부분을 상기 채널 구조체와 전기적으로 절연시키는 반도체 소자.
  16. 셀 어레이 영역 및 상기 셀 어레이 영역의 양측에 배치된 제1 및 제2 연결 영역들을 포함하는 기판, 상기 제1 및 제2 연결 영역들은 각각 복수의 관통 전극 영역을 포함하고;
    상기 기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 하부 스택 및 상부 스택, 상기 하부 스택은 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 워드 라인을 포함하고;
    상기 셀 어레이 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 채널 구조체;
    상기 연결 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 더미 채널 구조체;
    상기 하부 스택 및 상기 상부 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 복수의 분리 절연층; 및
    상기 복수의 분리 절연층 중 인접하는 두 분리 절연층과 교차하고 상기 하부 스택의 상부에 배치되며 상기 복수의 하부 워드 라인 중 적어도 하나를 수직으로 관통하는 복수의 워드 라인 분리층을 포함하며
    상기 복수의 워드 라인 분리층은 상기 제2 수평 방향을 따라 상기 제1 연결 영역 및 상기 제2 연결 영역 내에 지그재그로 배치되며, 각각 상기 셀 어레이 영역과 상기 복수의 관통 전극 영역 사이에 배치되는 반도체 소자.
  17. 제16항에 있어서,
    상기 복수의 관통 전극 영역은 상기 복수의 분리 절연층 사이에 배치되는 반도체 소자.
  18. 제16항에 있어서,
    상기 복수의 분리 절연층은 상기 셀 어레이 영역, 상기 제1 연결 영역 및 상기 제2 연결 영역에 걸쳐 연장되는 반도체 소자.
  19. 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 연결 영역은 관통 전극 영역을 포함하고;
    상기 기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 하부 도전층;
    상기 셀 어레이 영역 내에서 상기 하부 도전층 상에 배치되는 연결 도전층;
    상기 연결 영역 내에서 상기 하부 도전층 상에 배치되는 연결 몰드층;
    상기 연결 도전층 및 상기 연결 몰드층 상에 배치되는 서포터;
    상기 관통 전극 영역에 배치되며 상기 하부 도전층, 상기 연결 몰드층 및 상기 서포터를 관통하는 매립 절연층;
    상기 서포터 상에 배치되며 교대로 적층되는 복수의 하부 절연층 및 복수의 하부 워드 라인을 포함하는 하부 스택;
    상기 하부 스택 상에 배치되며 교대로 적층되는 복수의 상부 절연층 및 복수의 상부 워드 라인을 포함하는 상부 스택;
    상기 셀 어레이 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 채널 구조체;
    상기 연결 영역 내에서 상기 하부 스택 및 상기 상부 스택을 관통하는 복수의 더미 채널 구조체;
    상기 하부 스택 및 상기 상부 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 한 쌍의 분리 절연층;
    상기 한 쌍의 분리 절연층과 교차하고 상기 하부 스택의 상부에 배치되며 상기 복수의 하부 워드 라인 중 적어도 하나를 수직으로 관통하는 워드 라인 분리층; 및
    상기 관통 전극 영역 내에 배치되며 상기 하부 스택을 관통하여 상기 주변 회로 구조체에 연결되는 관통 전극을 포함하는 반도체 소자.
  20. 제19항에 있어서,
    상기 하부 스택은 상기 관통 전극 영역 내에서 상기 복수의 하부 워드 라인과 동일한 레벨에 위치하는 복수의 하부 희생층을 더 포함하며,
    상기 관통 전극은 상기 복수의 하부 희생층을 수직으로 관통하는 반도체 소자.
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