CN111180418A - 三维半导体存储器件及其制造方法 - Google Patents

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金志荣
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Abstract

公开了三维半导体存储器件及其制造方法。可以提供一种三维半导体存储器件，包括：衬底，包括单元阵列区和连接区；电极结构，包括交替堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，在电极结构的阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。

Description

三维半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2018年11月12日在韩国知识产权局提交的 No.10-2018-0138049韩国专利申请的优先权，其全部内容通过引用合 并于此。
技术领域
本发明构思涉及半导体器件和/或其制造方法，更具体地，涉及高 度集成的三维半导体存储器件和/或其制造方法。
背景技术
半导体器件已经高度集成，以满足客户对高性能和低制造成本的 需求。由于半导体器件的集成是决定产品价格的重要因素，因此对高 集成度的需求日益增加。因此，已经提出了其中存储器单元是三维地 布置的三维半导体存储器件。
发明内容
本发明构思的一些示例实施例提供了具有增加的集成度的三维半 导体存储器件和/或其制造方法。
根据本发明构思的示例实施例，一种三维半导体存储器件可以包 括：衬底，包括单元阵列区和连接区；电极结构，包括交替地堆叠在 衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分； 蚀刻停止结构，在阶梯部分上；以及多个接触插塞，在连接区上，所 述多个接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部 分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层 具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。
根据本发明构思的示例实施例，一种三维半导体存储器件可以包 括：衬底，包括单元阵列区和连接区；电极结构，包括沿垂直于衬底 的顶表面的第一方向交替地堆叠的多个电极和多个介电层，电极结构 沿平行于衬底的顶表面的第二方向延伸，电极结构在连接区上具有阶 梯部分；蚀刻停止图案，覆盖阶梯部分；以及公共源极插塞，沿第一 方向穿透电极结构并沿第二方向延伸。公共源极插塞的侧壁与蚀刻停 止图案的侧壁之间的第一距离可以不同于公共源极插塞的侧壁与电极 的侧壁之间的第二距离。
根据本发明构思的示例实施例，一种三维半导体存储器件可以包 括：衬底，包括单元阵列区和连接区；电极结构，包括交替地堆叠在 衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分； 蚀刻停止结构，覆盖阶梯部分；以及多个接触插塞，在连接区上，接 触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻 停止结构可以包括蚀刻停止图案，所述蚀刻停止图案包括与介电层的 介电材料不同的介电材料，并且在其中具有沿阶梯部分限定的界面。
根据本发明构思的示例实施例，一种三维半导体存储器件可以包 括：衬底，包括单元阵列区和连接区；电极结构，包括交替地堆叠在 衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分； 水平阻挡介电层，覆盖电极的顶表面和底表面二者；蚀刻停止结构， 在阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻 停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包 括蚀刻停止图案和水平介电层，水平介电层覆盖蚀刻停止图案的顶表 面和底表面二者，并且包括与水平阻挡介电层的材料相同的材料。
根据本发明构思的示例实施例，一种制造三维半导体存储器件的 方法可以包括：设置包括单元阵列区和连接区的衬底；在衬底上形成 模制结构，模制结构包括交替地彼此堆叠的多个牺牲层和多个介电层， 模制结构在连接区上具有阶梯部分；形成焊盘牺牲层以共形地覆盖模 制结构的阶梯部分；用电极替换牺牲层；以及用蚀刻停止层替换焊盘 牺牲层。
一些示例实施例的细节包括在说明书和附图中。
附图说明
图1示出了根据本发明构思的示例实施例的三维半导体存储器件 的平面视图。
图2A、图2B和图2C示出了沿图1的IIA-IIA’线、IIB-IIB’线和 IIC-IIC’线截取的、示出根据本发明构思的示例实施例的三维半导体存 储器件的截面视图。
图3A、图3B、图3C和图3D示出了图2A中所示的截面III的放 大视图。
图4A、图4B和图4C示出了图2B中所示的截面IV的放大视图。
图5A和图5B示出了图2C中所示的截面V的放大视图。
图6至图12示出了示出根据本发明构思的一些示例实施例的三维 半导体存储器件的截面视图。
图13A至图21A、图13B至图21B和图13C至图21C示出了沿 图1的IIA-IIA’线、IIB-IIB’线和IIC-IIC’线截取的、示出根据本发明 构思的示例实施例的制造三维半导体存储器件的方法的截面视图。
具体实施方式
在下文中将结合附图详细讨论根据本发明构思的一些示例实施例 的三维半导体存储器件及其制造方法。
尽管在示例实施例的描述中使用了术语“相同”或“完全相同”， 但应理解可能存在一些不精确性。因此，当一个元件被称为与另一个 元件相同时，应当理解，一个元件或值是在期望的制造或操作公差范 围(例如，±10％)内与另一个元件相同。
当在本说明书中结合数值使用术语“大约”或“基本”时，旨在 相关数值包括围绕所述数值的制造或操作公差(例如，±10％)。此外， 当词语“大体上”和“基本”与几何形状结合使用时，不旨在要求该 几何形状的精度，而在对该形状的宽容度在本公开的范围内。
图1示出了示出根据本发明构思的示例实施例的三维半导体存储 器件的平面视图。图2A、图2B和图2C示出了沿图1的IIA-IIA’线、 IIB-IIB’线和IIC-IIC’线截取的、示出根据本发明构思的示例实施例的 三维半导体存储器件的截面图。
图3A、图3B、图3C和图3D示出了图2A中所示的截面III的放 大视图。图4A、图4B和图4C示出了图2B中所示的截面IV的放大 视图。图5A和图5B示出了图2C中所示的截面V的放大视图。
参照图1、图2A、图2B和图2C，衬底10可以包括单元阵列区 CAR和与单元阵列区CAR相邻的连接区CNR。衬底10可以是半导 体材料(例如，硅晶片)、介电材料(例如，玻璃)和覆盖有介电材料 的半导体或导体中的一种。例如，衬底10可以是具有第一导电类型的 硅晶片。
单元阵列区CAR可以包括由多个三维地布置的存储器单元组成 的存储器单元阵列。连接区CNR可以包括将存储器单元阵列电连接 到行解码器的连接线结构。
在某些示例实施例中，三维半导体存储器件可以是竖直NAND闪 存器件。单元阵列区CAR上可以设置有沿垂直于第一方向D1和第二 方向D2的第三方向D3延伸的单元串。每个单元串可以包括串联连接 的串选择晶体管、存储单元晶体管和地选择晶体管。每个存储单元晶 体管可以包括数据存储元件。
电极结构ST可以设置在衬底10上并且可以包括沿垂直于衬底10 的顶表面的第三方向D3交替地堆叠的介电层ILD和电极EL。电极结 构ST可以沿第一方向D1从单元阵列区CAR朝向连接区CNR延伸。 缓冲介电层11可以包括在电极结构ST与衬底10之间的氧化硅层。
电极EL可以具有相同或基本相似的厚度，介电层ILD可以具有 取决于半导体存储器件的特性而改变的厚度。每个介电层ILD可以比 每个电极EL更薄。在介电层ILD中，覆盖最下面的电极EL的一个 介电层ILD(下文中被称为最下面的介电层ILDa)可以比其他的介电 层ILD厚。
电极EL可以例如包括选自掺杂半导体(例如，掺杂硅)、金属(例 如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡 金属(例如，钛或钽)中的至少一种。介电层ILD可以例如包括氧化 硅层。
电极结构ST可以在连接区CNR上具有阶梯部分，每个电极EL 可以在连接区CNR上具有焊盘部分。当在平面视图中时，电极EL的 焊盘部分可以沿彼此相交的第一方向D1和第二方向D2布置，并且可 以位于与衬底10的顶表面不同的水平高度处。
电极EL可以具有沿第一方向D1的长度，该长度随着距衬底10 的距离的增加而减小。电极EL可以具有沿第一方向D1以规则的间距 间隔开的侧壁。在连接区CNR上，每个电极EL的侧壁可以与直接覆 盖介电层ILD的侧壁竖直对齐。另外，两个竖直相邻的电极EL的侧壁可以彼此对齐。在某些示例实施例中，电极结构ST的阶梯部分可 以改变成多种形状。
在连接区CNR上，平坦化掩埋介电层55可以覆盖电极结构ST 的阶梯部分。例如，平坦化掩埋介电层55可以覆盖电极EL的焊盘部 分。平坦化掩埋介电层55可以具有基本平坦的顶表面，并且包括单个 介电层或多个堆叠的介电层。平坦化掩埋介电层55可以包括氧化硅 层。
在某些示例实施例中，在连接区CNR上，蚀刻停止结构ES可以 设置在平坦化掩埋介电层55与电极结构ST之间。焊盘介电层25也 可以设置在蚀刻停止结构ES与电极结构ST之间。
蚀刻停止结构ES和焊盘介电层25可以沿第一方向D1延伸，并 且可以共形地覆盖电极结构ST的阶梯部分。蚀刻停止结构ES可以包 括相对于电极结构ST的电极EL和介电层ILD、焊盘介电层25和平 坦化掩埋介电层55具有蚀刻选择性的材料。焊盘介电层25可以包括 与电极结构ST的介电层ILD的介电材料相同的介电材料。
参照图4A和图5A，蚀刻停止结构ES可以包括蚀刻停止图案45、 水平介电层HL和第一缓冲介电层41。
蚀刻停止图案45可以包括相对于电极结构ST的介电层ILD具有 蚀刻选择性的材料。在电极EL的焊盘部分上，蚀刻停止图案45的厚 度可以大于介电层ILD的厚度。蚀刻停止图案45的厚度可以大于电 极EL的厚度。蚀刻停止图案45可以包括与水平介电层HL的介电材 料不同的介电材料。例如，蚀刻停止图案45可以包括氮化硅层或氮氧 化硅层。
蚀刻停止图案45可以在其内部具有不连续的界面S。在本说明书 中，术语“不连续界面S”可以表示在材料的成分差异、材料的颗粒差 异或空隙方面通过分析工具(例如，透射电子显微镜(TEM)或扫描 电子显微镜(SEM))检测到的材料或边界的存在。蚀刻停止图案45 的不连续界面S可以沿电极结构ST的阶梯部分形成。例如，蚀刻停 止图案45的不连续界面S可以是接缝。又例如，蚀刻停止图案45可 以包括在其内部的部分中形成的空隙。
水平介电层HL可以具有基本均匀的厚度，并且可以覆盖蚀刻停 止图案45的顶表面和底表面。例如，水平层HL可以具有在焊盘介电 层25与蚀刻停止图案45的底表面之间的下部区段以及在平坦化掩埋 介电层55与蚀刻停止图案45的顶表面之间的上部区段。水平介电层 HL的上部区段和下部区段可以包括相同的材料。
水平阻挡介电层HBLK可以覆盖电极EL的顶表面和底表面，并 且还覆盖电极EL的第一侧壁，其与将在下面时论的单元竖直结构 CVS和虚设竖直结构DVS相邻。水平介电层HL的上部区段和下部区 段的厚度均可以小于电极EL的第一侧壁上的水平阻挡介电层HBLK的厚度。
水平介电层HL可以包括与水平阻挡介电层HBLK的材料相同的 材料。水平介电层HL和水平阻挡介电层HBLK可以包括相对于平坦 化掩埋介电层55、焊盘介电层25和蚀刻停止图案45具有蚀刻选择性 的介电材料。在一些示例实施例中，水平介电层HL和水平阻挡介电 层HBLK可以包括与第一缓冲介电层41的介电材料不同的介电材料。 例如，水平介电层HL和水平阻挡介电层HBLK可以包括高k介电层， 例如氧化铝层或氧化铪层。
第一缓冲介电层41可以设置在蚀刻停止图案45与水平介电层HL 之间。类似地，水平介电层HL、第一缓冲介电层41可以具有基本均 匀的厚度，并且可以覆盖蚀刻停止图案45的顶表面和底表面。
第一缓冲介电层41可以包括相对于蚀刻停止图案45和水平介电 层HL具有蚀刻选择性的介电材料。例如，第一缓冲介电层41可以包 括氧化硅层。
第一缓冲介电层41可以延伸到电极结构ST的侧壁上。例如，参 照图3A、图3B、图3C和图5A，第一缓冲介电层41可以延伸到电 极EL的侧壁和介电层ILD的侧壁上，并且可以直接接触电极EL的 侧壁。在这种情况下，第一缓冲介电层41的一部分可以设置在公共源 极插塞CSP和与公共源极插塞CSP相邻的电极EL的第二侧壁之间。 第一缓冲介电层41在蚀刻停止图案45与水平介电层HL之间的厚度 可以大于第一缓冲介电层41在电极EL的第二侧壁上的厚度。第一缓 冲介电层41的厚度可以大于水平阻挡介电层HBLK的厚度。
参照图5A，公共源极插塞CSP与蚀刻停止图案45的一个侧壁之 间的第一水平距离A1可以不同于公共源极插塞CSP和与公共源极插 塞CSP相邻的电极EL的第二侧壁之间的第二水平距离A2。例如，第 一水平距离A1可以大于第二水平距离A2。蚀刻停止图案45可以具有与图1中所示的第一分离结构SS1和第三分离结构SS3相邻的圆形 侧壁。
参照图3D、图4B和图5B，蚀刻停止结构ES可以不包括第一缓 冲介电层41。例如，蚀刻停止结构ES可以包括蚀刻停止图案45和水 平介电层HL，水平介电层HL可以直接接触蚀刻停止图案45的顶表 面和底表面。
参照图4C，包括与电极EL的导电材料相同的导电材料的残留导 电图案REL可以部分地设置在蚀刻停止图案45和第一缓冲介电层41 之间。残留导电图案REL可以局部地定位在电极结构ST的一个或多 个阶梯上。
在某些示例实施例中，在单元阵列区CAR上，多个单元竖直结 构VS可以穿透电极结构ST并且与衬底10连接。当在平面视图中时， 单元竖直结构CVS可以沿一个方向或呈Z字形布置。单元竖直结构 CVS可以具有圆形顶表面。
单元竖直结构CVS可以包括半导体材料，例如硅(Si)、锗(Ge) 或其混合物。包括半导体材料的单元竖直结构CVS可以用作被包括在 竖直NAND闪存器件的单元串中的地选择晶体管、串选择晶体管和存 储单元晶体管的沟道。
每个单元竖直结构CVS可以包括下半导体图案LSP、上半导体图 案USP和竖直介电图案VP。位线接触焊盘PAD可以位于上半导体图 案USP的顶端上。位线接触焊盘PAD可以包括掺杂杂质的半导体材 料。
下半导体图案LSP可以直接接触衬底10，并且可以包括从衬底 10生长的柱状外延层。栅极介电层15可以设置在下半导体图案LSP 的侧壁的一部分上。栅极介电层15可以设置在最下面的电极EL与下 半导体图案LSP之间。栅极介电层15可以包括氧化硅层(例如，热氧化物层)。
上半导体图案USP可以直接接触下半导体图案LSP或衬底10， 并且形状可以是带有封闭底端的“U”形或管形。如图3A至图3D中 所示，上半导体图案USP可以具有填充有包括介电材料的掩埋介电图 案Vi的内部。竖直介电图案VP可以围绕上半导体图案USP的侧壁。
上半导体图案USP可以包括半导体材料，例如硅(Si)、锗(Ge) 或其混合物。上半导体图案USP可以具有与下半导体图案LSP的晶 体结构不同的晶体结构；例如，上半导体图案USP可以具有选自单晶 结构、非晶结构和多晶结构中的至少一种。
参照图3A、图3B、图3C和图3D，竖直介电图案VP可以包括 隧道介电层TIL、电荷存储层CIL和阻挡介电层BLK，并且构成NAND 闪存器件的数据存储结构。电荷存储层CIL可以是陷阱介电层、浮栅 电极或包括导电纳米点的介电层。例如，电荷存储层CIL可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层叠陷阱层中的 一个或多个。隧道介电层TIL可以是其带隙大于电荷存储层CIL的带 隙的材料之一，阻挡介电层BLK可以是高k介电层(例如，氧化铝层 或氧化铪层)。
参照图3A、图3B和图3C，第一缓冲介电层41可以直接覆盖电 极EL的侧壁。参照图3B和图3C，残留侧壁牺牲图案43R可以设置 在第一缓冲介电层41与公共源极插塞CSP之间。残留侧壁牺牲图案 43R可以包括与连接区CNR上的蚀刻停止图案45的材料相同的材料。 如图3B中所示，残留侧壁牺牲图案43R可以围绕公共源极插塞CSP 的侧壁，并且可以围绕公共源极插塞CSP的一部分。在一些示例实施 例中(例如，图3D)，在公共源极插塞CSP和电极EL的侧壁之间可 以不存在第一缓冲介电层41，残留侧壁牺牲图案43R可以填充公共源 极插塞CSP与电极EL的侧壁之间的空间。
水平阻挡介电层HBLK可以设置在竖直介电图案VP与电极EL 的侧壁之间。水平阻挡介电层HBLK可以覆盖电极EL的侧壁，并且 还可以覆盖电极EL的顶表面和底表面。水平阻挡介电层HBLK可以 是NAND闪存器件的数据存储结构的一部分，并且可以包括由诸如氧 化铝层或氧化铪层等高k介电层组成的阻挡介电层。
水平阻挡介电层HBLK可以在公共源极插塞CSP与介电层ILD 的侧壁之间连续延伸。参照图4A和5A，水平阻挡介电层HBLK可以 连接到水平介电层HL。
在连接区CNR上，虚设竖直结构DVS可以穿透平坦化掩埋介电 层55、蚀刻停止结构ES、焊盘介电层25和电极结构ST。随着虚设 竖直结构DVS变得更远离单元阵列区CAR，虚设竖直结构DVS穿透 的电极EL的数量可以减少。
虚设竖直结构DVS可以具有与单元竖直结构CVS的堆叠结构和 材料相同或基本相似的堆叠结构和材料。例如，像单元竖直结构CVS 一样，每个虚设竖直结构DVS可以包括下半导体图案、上半导体图案 和竖直介电图案。
虚设竖直结构DVS可以具有与单元竖直结构CVS的竖直长度相 同或基本相似的竖直长度。例如，虚设竖直结构DVS的顶表面可以位 于与单元竖直结构CVS的顶表面相同或基本相似的水平高度处。虚设 竖直结构DVS的宽度可以大于单元竖直结构CVS的宽度。例如，虚 设竖直结构DVS的每个顶表面的形状可以是条形或具有长轴和短轴 的椭圆形。
多个虚设竖直结构DVS可以穿透每个电极EL的焊盘部分。例如， 四个虚设竖直结构DVS可以穿透每个电极EL的焊盘部分，但是本发 明构思不限于此。虚设竖直结构DVS的布置和数量可以有多种改变。
第一层间介电层60可以设置在平坦化掩埋介电层55上，并且可 以覆盖单元竖直结构CVS的顶表面和虚设竖直结构DVS的顶表面。 第一层间介电层60还可以覆盖蚀刻停止结构ES的最上顶表面和焊盘 介电层25的最上顶表面。
当在平面视图中时，电极结构ST可以设置在沿第一方向D1延伸 并且与电极结构ST平行地设置的第一分离结构SS1之间。第一分离 结构SS1可以从单元阵列区CAR朝向连接区CNR延伸，并且可以穿 透第一层间介电层60、平坦化掩埋介电层55、蚀刻停止结构ES、焊盘介电层25以及电极结构ST。
在单元阵列区CAR上，第二分离结构SS2可以设置在第一分离 结构SS1之间并且沿第二方向D2以规则的间距彼此间隔开。第二分 离结构SS2可以穿透第一层间介电层60和电极结构ST，而沿第一方 向D1延伸。
在连接区CNR上，第三分离结构SS3可以设置在第一分离结构 SS1之间并且沿第二方向D2彼此间隔开。第三分离结构SS3可以穿 透第一层间介电层60、平坦化掩埋介电层55、蚀刻停止结构ES、焊 盘介电层25和电极结构ST，而沿第一方向D1延伸。第三分离结构 SS3可以沿第一方向D1与第二分离结构SS2间隔开。
第一分离结构SS1、第二分离结构SS2和第三分离结构SS3均可 以包括公共源极插塞CSP和在公共源极插塞CSP与电极结构ST之间 的侧壁间隔物SP，公共源极插塞CSP包括导电材料。
侧壁间隔物SP可以包括不同于蚀刻停止图案45的介电材料，并 且可以直接接触连接区CNR上的蚀刻停止图案45的侧壁。侧壁间隔 物SP可以包括朝向蚀刻停止图案45和电极EL水平突出的突出部。 参照图5A，第一缓冲介电层41可以设置在侧壁间隔物SP和电极结构ST之间。侧壁间隔物SP可以包括与第一缓冲介电层41的介电材 料相同的介电材料。
公共源极插塞CSP可以耦合到衬底10中形成的公共源极区CSR。 公共源极区CSR可以沿第一方向D1并且平行于电极结构ST延伸。 公共源极区CSR可以包括衬底10中掺杂的第二导电类型杂质。公共 源极区CSR可以例如包括N型杂质(例如，砷(As)或磷(P))。在 其他示例实施例中，第一分离结构SS1、第二分离结构SS2和第三分 离结构SS3均可以是由介电材料组成的线性柱结构。
第一层间介电层60上可以设置有第二层间介电层70，第二层间 介电层70覆盖第一分离结构SS1、第二分离结构SS2和第三分离结构 SS3的顶表面。
在单元阵列区CAR上，第一位线接触插塞BPLG1可以穿透第一 层间介电层60和第二层间介电层70，并且与对应的单元竖直结构CVS 连接。
在连接区CNR上，单元接触插塞CPLG可以穿透第一层间介电 层60和第二层间介电层70、平坦化掩埋介电层55和蚀刻停止结构 ES，并且可以与电极EL的对应焊盘部分连接。
单元接触插塞CPLG可以具有位于相同或基本相似的水平高度处 的顶表面，并且可以具有彼此不同的竖直长度。单元接触插塞CPLG 的顶表面可以基本是共面的，单元接触插塞CPLG的竖直长度可以随 着接近单元阵列区CAR而减小。
每个单元接触插塞CPLG可以与穿透电极EL的每个焊盘部分的 虚设竖直结构DVS间隔开。单元接触插塞CPLG的顶表面可以位于 比虚设竖直结构DVS的顶表面和第一分离结构SS1、第二分离结构 SS2和第三分离结构SS3的顶表面高的水平高度处。每个单元接触插塞CPLG可以具有一部分与蚀刻停止结构ES直接接触的侧壁。
每个单元接触插塞CPLG可以包括阻挡金属层和金属层，其中阻 挡金属层包括金属氮化物，例如TiN、TaN或WN，金属层例如包括 金属Al、Ti、Ta、Co或Cu。
在单元阵列区CAR上，第二层间介电层70上可以设置有辅助位 线SBL，其主轴沿第二方向D2延伸。每个辅助位线SBL可以通过第 一位线接触插塞BPLG1连接到两个相邻的单元竖直结构CVS。
在连接区CNR上，下连接线LCL可以设置在第二层间介电层70 上。下连接线LCL可以耦接到对应的单元接触插塞CPLG。下连接线 LCL可以通过单元接触插塞CPLG电连接到电极EL的对应焊盘部分。
第二层间介电层70上可以设置有覆盖辅助位线SBL和下连接线 LCL的第三层间介电层80。
在单元阵列区CAR上，位线BL可以设置在第三层间介电层80 上，上连接线UCL可以设置在连接区CNR上的第三层间介电层80 上。位线BL可以沿第二方向D2延伸，而跨越电极结构ST，并且可 以通过第二位线接触插塞BPLG2连接到辅助位线SBL。上连接线UCL 可以通过上接触插塞耦合到对应的下连接线LCL。
图6至图12示出了示出根据本发明构思的一些示例实施例的三维 半导体存储器件的截面视图。为了简化说明，可以省略对与上面参考 图3讨论的三维半导体存储器件的技术特征相同的技术特征的详细描 述，并且将描述其不同之处。
参照图6，蚀刻停止结构ES可以在电极结构ST中形成的每个阶 梯的侧壁上以及每个阶梯的顶表面上具有不同的厚度。蚀刻停止结构 ES可以在覆盖每个阶梯的部分处具有圆形轮廓。上阶梯上蚀刻停止结 构ES的厚度可以不同于下阶梯上蚀刻停止结构ES的厚度。
参照图7，蚀刻停止结构ES可以从连接区CNR朝向单元阵列区 CAR延伸。例如，在单元阵列区CAR和连接区CNR上，蚀刻停止结 构ES可以共形地覆盖电极结构ST的顶表面。蚀刻停止结构ES可以 在单元阵列区CAR的电极结构ST上具有平坦化部分以及在连接区 CNR的电极结构ST上具有阶梯部分。
平坦化掩埋介电层55可以覆盖蚀刻停止结构ES的阶梯部分，并 且其顶表面可以处于与蚀刻停止结构ES的平坦化部分的顶表面相同 的水平高度处。虚设层间介电层57可以覆盖蚀刻停止结构ES的平坦 化部分和平坦化掩埋介电层55。
单元竖直结构CVS可以穿透虚设层间介电层57、蚀刻停止结构 ES的平坦化部分和电极结构ST。
如上所述，蚀刻停止结构ES可以包括水平介电层HL、第一缓冲 介电层41和蚀刻停止图案45。蚀刻停止图案45的顶表面和底表面可 以由水平介电层HL和第一缓冲介电层41围绕。
参照图8，衬底10可以包括单元阵列区CAR、连接区CNR，并 且还包括***电路区PCR。连接区CNR可以位于单元阵列区CAR与 ***电路区PCR之间。
在***电路区PCR上，衬底10上可以设置有诸如行和列解码器、 页面缓冲器和控制电路等***逻辑电路。***逻辑电路可以例如包括 高压和低压晶体管、电阻器和电容器。在***电路区PCR上，***栅 极堆叠PGS可以设置为在衬底10上彼此间隔开。源极/漏极杂质区13 可以设置在衬底10中每个***栅极堆叠PGS的相对两侧上。在单元 阵列区CAR上，衬底10上可以设置有与***逻辑电路间隔开的电极 结构ST。
电极结构ST可以沿第一方向D1从单元阵列区CAR朝向连接区 CNR延伸，并且可以在连接区CNR上具有阶梯部分。缓冲介电层11 可以包括介于电极结构ST与衬底10之间的氧化硅层。缓冲介电层11 可以延伸到***电路区PCR上并且共形地覆盖***栅极堆叠PGS。
电极结构ST可以包括竖直和交替堆叠的电极EL和介电层ILD。 在电极结构ST中，覆盖最下面的电极EL的最下面的介电层ILDa可 以从单元阵列区CAR朝向***电路区PCR连续地延伸。最下面的电 极EL的顶表面可以低于***栅极堆叠PGS的顶表面。
在***电路区PCR上，虚设牺牲图案DP可以共形地覆盖***栅 极堆叠PGS。虚设牺牲图案DP可以包括相对于介电层ILD具有蚀刻 选择性的介电材料。例如，虚设牺牲图案DP可以包括氮化硅层。虚 设牺牲图案DP可以由电极结构ST的最下面的介电层ILDa覆盖。
在连接区CNR上，蚀刻停止结构ES可以共形地覆盖电极结构 ST。焊盘介电层25可以设置在蚀刻停止结构ES与电极结构ST之间， 并且可以延伸到***电路区PCR的最下面的介电层ILDa上。
在某些示例实施例中，残留焊盘牺牲层37可以设置在***电路区 PCR的焊盘介电层25上。残留焊盘牺牲层37可以包括与蚀刻停止图 案45的材料相同的材料，并且可以比蚀刻停止图案45厚。水平介电 层HL的一部分和第一缓冲介电层41的一部分可以介于残留焊盘牺牲 层37与蚀刻停止图案45的一个侧壁之间。
在***电路区PCR上，***接触插塞PPLG可以穿透第一层间介 电层60和第二层间介电层70、平坦化掩埋介电层55、残留焊盘牺牲 层37、焊盘介电层25、最下面的介电层ILDa和虚设牺牲图案DP， 并且可以连接到源极/漏极杂质区13。当在***电路区PCR上形成***接触插塞PPLG时，残留焊盘牺牲层37可以用作蚀刻停止层。
在***电路区PCR上，***电路连接线PCL可以设置在第二层 间介电层70上并且耦接到***接触插塞PPLG。
参照图9A和图9B，根据本发明构思的示例实施例的三维半导体 存储器件可以包括半导体衬底100上的***逻辑结构PS和***逻辑 结构PS上的单元阵列结构CS。
***逻辑结构PS可以包括集成在半导体衬底100上的***逻辑 电路PTR和覆盖***逻辑电路PTR的下掩埋介电层150。
***电路连接线33可以通过***电路接触插塞31电连接到*** 逻辑电路PTR。例如，***电路接触插塞31和***电路连接线33可 以耦接到NMOS和PMOS晶体管。
单元阵列结构CS可以包括上面参考图2A、图2B和图2C讨论 的三维半导体存储器件。例如，单元阵列结构CS可以包括***逻辑 结构PS上的衬底10、衬底10上的电极结构ST以及共形地覆盖电极 结构ST的阶梯部分的蚀刻停止结构ES。单元阵列结构CS可以通过 竖直穿透单元阵列结构CS的一部分的直通连接结构TVS连接到*** 逻辑结构PS。
参照图10、图11和图12，电极结构ST可以设置在衬底10上， 并且可以在连接区CNR上具有阶梯部分。阶梯部分的每个阶梯可以 包括一个电极EL和一个介电层ILD。
参照图10，多个蚀刻停止结构ES1和ES2可以堆叠在连接区CNR 上的电极结构ST上。例如，第一蚀刻停止结构ES1和第二蚀刻停止 结构ES2可以共形地覆盖电极结构ST的阶梯部分。
类似于上面参考图2A、图2B和图2C讨论的蚀刻停止结构ES， 第一蚀刻停止结构ES1和第二蚀刻停止结构ES2均可以包括蚀刻停止 图案45、水平介电层HL和第一缓冲介电层41。
第一蚀刻停止结构ES1和电极结构ST之间可以设置有厚度均匀 的第一焊盘介电层25，第一蚀刻停止结构ES1和第二蚀刻停止结构 ES2之间可以设置有厚度均匀的第二焊盘介电图案27。
参照图10，单元接触插塞CPLG可以穿透连接区CNR上的第一 蚀刻停止结构ES1和第二蚀刻停止结构ES2，并且可以分别连接到电 极EL的对应焊盘部分。
参照图11和图12，第一蚀刻停止结构ES1和第二蚀刻停止结构 ES2可以设置在电极结构ST的阶梯部分上，第二蚀刻停止结构ES2 可以覆盖第一蚀刻停止结构ES1的一部分(不是整体)。
例如，如图11中所示，第二蚀刻停止结构ES2可以共形地覆盖 电极结构ST的阶梯部分的上部。因此，耦接到处于相对高水平高度 处的电极EL的单元接触插塞CPLG可以穿透第一蚀刻停止结构ES1 和第二蚀刻停止结构ES2。耦接到处于相对低水平高度处的电极EL的单元接触插塞CPLG可以仅穿透第一蚀刻停止结构ES1。
另一个例子，如图12中所示，第二蚀刻停止结构ES2可以共形 地覆盖电极结构ST的阶梯部分的中间部分。因此，耦接到处于中间 水平高度处的电极EL的单元接触插塞CPLG可以穿透第一蚀刻停止 结构ES1和第二蚀刻停止结构ES2。耦接到处于比所述中间水平高度 高和更低的水平高度处的电极EL的单元接触插塞CPLG可以仅穿透 第一蚀刻停止结构ES1。
图13A至图21A、图13B至图21B和图13C至图21C示出了沿 图1的IIA-IIA’线、IIB-IIB’线和IIC-IIC’线截取的、示出根据本发明 构思的示例实施例的制造三维半导体存储器件的方法的截面视图。
参照图1、图13A、图13B和图13C，衬底10可以设置为包括单 元阵列区CAR和连接区CNR。可以形成模制结构110，以包括竖直 且交替堆叠在衬底10上的牺牲层SL和介电层ILD。抛光停止层111 和虚设介电层113可以顺序地形成在模制结构110上。可选地，可以 设置诸如氧化硅等介电材料以在衬底10与模制结构110之间形成缓冲 介电层11。
当形成模制结构110时，牺牲层SL可以由相对于介电层ILD具 有蚀刻选择性的材料形成。牺牲层SL可以包括与介电层ILD的介电 材料不同的介电材料。例如，牺牲层SL可以由氮化硅层形成，介电 层ILD可以由氧化硅层形成。每个牺牲层SL可以具有相同或基本相似的厚度，介电层ILD可以取决于其位置而具有不同的厚度。
在某些示例实施例中，模制结构110可以具有阶梯部分，在阶梯 部分中介电层ILD的端部暴露于连接区CNR上。例如，形成模制结 构110可以包括在衬底10的整个表面上形成薄层结构(未示出)，然 后在薄层结构上执行阶梯图案化工艺，在薄层结构中牺牲层SL和介电层ILD竖直且交替堆叠。
阶梯图案化工艺可以包括形成掩模图案(未示出)以覆盖单元阵 列区CAR和连接区CNR上的薄层结构，然后交替地执行部分蚀刻薄 层结构的工艺和缩小掩模图案的水平区域的工艺。阶梯图案化工艺可 以在连接区CNR上为模制结构110设置沿第一方向D1的阶梯部分。
沿第一方向D1形成的阶梯部分的斜率可以取决于在阶梯图案化 工艺中部分蚀刻薄层时蚀刻的牺牲层SL的数量。在一些示例实施例 中，当部分蚀刻薄层时，可以蚀刻两个或更多个牺牲层SL。在阶梯图 案化工艺之后，可以执行焊盘蚀刻工艺，其中模制结构110被部分地 蚀刻在连接区CNR上，以为模制结构110设置沿第二方向D2的阶梯。
参照图1、图14A、图14B和图14C，可以顺序地形成焊盘介电 层25和焊盘牺牲层35，以共形地覆盖模制结构110的表面。
焊盘介电层25可以包括相对于牺牲层SL具有蚀刻选择性的介电 材料(例如，氧化硅层)。
焊盘牺牲层35可以包括相对于焊盘介电层25具有蚀刻选择性的 介电材料。在某些示例实施例中，焊盘牺牲层35可以由与牺牲层SL 的材料相同的材料形成。例如，焊盘牺牲层35可以是氮化硅层或氮氧 化硅层。
在形成焊盘牺牲层35之后，可以在衬底10的整个表面上形成掩 埋介电层(未示出)。可以在单元阵列区CAR上沉积掩埋介电层，使 其厚度大于模制结构110的厚度。掩埋介电层可以包括相对于焊盘牺 牲层35具有蚀刻选择性的介电材料。掩埋介电层可以例如包括 PE-TEOS(等离子体增强的原硅酸四乙酯)、O3-TEOS(O3-原硅酸四 乙酯)、USG(未掺杂的硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BSG(硼 硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、FSG(氟硅酸盐玻璃)、SOG (旋涂玻璃)、TOSZ(东燃硅氮烷)或其组合。
然后，掩埋介电层可以经历平坦化工艺以形成平坦化掩埋介电层 55。平坦化工艺可以包括化学机械抛光(CMP)工艺和蚀刻工艺，单 元阵列区CAR上的抛光停止层111可以用作抛光终点。在平坦化工 艺之后，平坦化掩埋介电层55可以在连接区CNR上具有基本平坦的 顶表面。
在形成平坦化掩埋介电层55期间，可以在单元阵列区CAR上部 分地去除焊盘牺牲层35和焊盘介电层25。尽管图14A、图14B和图 14C示出其中在形成平坦化掩埋介电层55期间在单元阵列区CAR上 部分地去除焊盘牺牲层35和焊盘介电层25的示例，但是根据一些示例实施例，在形成掩埋介电层之前，焊盘牺牲层35可以经历图案化工 艺以去除单元阵列区CAR上的焊盘介电层25和焊盘牺牲层35。
在形成平坦化掩埋介电层55之后，可以形成单元竖直结构CVS 和虚设竖直结构DVS。虚设竖直结构DVS和单元竖直结构CVS可以 同时形成，并且可以具有相同或基本相似的结构。
在单元阵列区CAR上，单元竖直结构CVS可以穿透模制结构110 和缓冲介电层11，在连接区CNR上，虚设竖直结构DVS可以穿透平 坦化掩埋介电层55、焊盘牺牲层35、焊盘介电层25和模制结构110。
形成单元竖直结构CVS和虚设竖直结构DVS可以包括形成穿透 模制结构110和缓冲介电层11并暴露衬底10的竖直孔，然后在每个 竖直孔中形成下半导体图案LSP和上半导体图案USP。
在某些示例实施例中，因为焊盘介电层25包括与模制结构110 的介电层ILD的材料相同的材料，并且因为焊盘牺牲层35包括与模 制结构110的牺牲层SL的材料相同的材料，所以当执行各向异性蚀 刻工艺以形成竖直孔时，可以在单元阵列区CAR和连接区CNR上利 用相同的蚀刻条件。
可以通过执行选择性外延生长(SEG)工艺来形成下半导体图案 LSP，在选择性外延生长(SEG)工艺中暴露于竖直孔的衬底10用作 籽晶层。因此，可以形成下半导体图案LSP以具有填充竖直孔的下部 的柱形。
上半导体图案USP可以通过在形成有下半导体图案LSP的竖直 孔中沉积半导体层来形成，并且可以与下半导体图案LSP接触。在形 成上半导体图案USP之前，可以在竖直孔中形成竖直介电图案VP。 竖直介电图案VP可以是数据存储结构的一部分。
位线接触焊盘PAD可以形成在每个上半导体图案USP的顶端上。 位线接触焊盘PAD可以是杂质掺杂区，或者可以由导电材料形成。
参照图1、图15A、图15B和图15C，可以在平坦化掩埋介电层 55上形成第一层间介电层60，以覆盖单元竖直结构CVS和虚设竖直 结构DVS的顶表面。可以图案化第一层间介电层60、平坦化掩埋介 电层55和模制结构110以形成线形沟槽T。沟槽T可以沿第一方向 D1延伸并且可以沿与第一方向D1相交的第二方向D2彼此间隔开。 沟槽T可以包括从单元阵列区CAR朝向连接区CNR延伸的第一沟槽、 单元阵列区CAR上的第一沟槽之间的第二沟槽以及连接区CNR上的 第一沟槽之间的第三沟槽。
沟槽T可以与单元竖直结构CVS和虚设竖直结构DVS间隔开， 并且可以暴露牺牲层SL的侧壁和焊盘牺牲层35的侧壁。形成沟槽T 可以允许当在平面视图中观看时模制结构110具有沿第一方向D1延 伸的线性形状。
参照图1、图16A、图16B和图16C，可以去除暴露于沟槽T的 牺牲层SL，以在彼此竖直相邻的介电层ILD之间形成栅极区GR。栅 极区GR可以暴露单元竖直结构CVS的部分。
在某些示例实施例中，因为焊盘牺牲层35由与牺牲层SL的材料 相同的材料形成，所以可以在去除暴露于沟槽T的焊盘牺牲层35并 且去除牺牲层SL。因此，蚀刻停止区35R可以与栅极区GR一起形成。 蚀刻停止区35R可以是焊盘介电层25和平坦化掩埋介电层55之间的 空白空间。蚀刻停止区35R可以具有大于每个栅极区GR的竖直高度 H1的竖直高度H2。
栅极区GR和蚀刻停止区35R可以通过各向同性蚀刻工艺形成， 其中利用相对于介电层ILD、焊盘介电层25和平坦化掩埋介电层55 具有蚀刻选择性的蚀刻方案各向同性地蚀刻牺牲层SL和焊盘牺牲层 35。例如，当牺牲层SL和焊盘牺牲层35是氮化硅层时，以及当介电 层ILD、焊盘介电层25和平坦化掩埋介电层55是氧化硅层时，可以 使用包括亚磷酸的蚀刻剂，使得可以各向同性地蚀刻牺牲层SL和焊 盘牺牲层35，以形成栅极区GR和蚀刻停止区35R。
参照图1、图17A、图17B和图17C，栅极介电层15可以形成在 暴露于最下面的一个栅极区GR的下半导体图案LSP的侧壁上。栅极 介电层15可以例如通过在包括氧原子的气氛下的退火工艺形成。因 此，暴露于栅极区GR的下半导体图案LSP的侧壁可以被热氧化以形成栅极介电层15。
可以形成水平阻挡介电层HBLK和水平介电层HL，以分别共形 地覆盖栅极区GR的内壁和蚀刻停止区35R的内壁。水平阻挡介电层 HBLK和水平介电层HL可以形成为在模制结构110的形成有栅极区 GR和蚀刻停止区35R的表面上具有基本均匀的厚度。水平阻挡介电层HBLK和水平介电层HL可以通过化学气相沉积或原子层沉积形 成。
水平阻挡介电层HBLK和水平介电层HL可以包括单个薄层或多 个薄层。在某些示例实施例中，水平阻挡介电层HBLK和水平介电层 HL可以是NAND闪存器件中包括的数据存储结构的一部分。例如， 水平介电层HL可以包括高k介电层(例如，氧化铝层或氧化铪层)。
可以在其中形成有水平阻挡介电层HBLK的栅极区GR中以及其 中形成有水平介电层HL的蚀刻停止区35R中形成栅极导电层CL。 栅极导电层CL可以例如通过化学气相沉积或原子层沉积形成。
因为蚀刻停止区35R的竖直厚度大于栅极区GR的竖直厚度，所 以栅极导电层CL可以完全地填充栅极区GR以及部分地填充蚀刻停 止区35R。例如，栅极导电层CL可以在蚀刻停止区35R中限定间隙 或空白空间。另外，栅极导电层CL可以部分地或完全地填充沟槽T。
例如，形成栅极导电层CL可以包括顺序地沉积阻挡金属层和金 属层。阻挡金属层可以包括金属氮化物(例如TiN、TaN或WN)。金 属层可以包括金属(例如W、Al、Ti、Ta、Co或Cu)。
参照图1、图18A、图18B和图18C，可以部分地去除沟槽T中 的栅极导电层CL，以在对应的栅极区GR中局部地形成电极EL。
例如，可以通过各向异性地蚀刻沉积在沟槽T中的栅极导电层 CL来形成电极EL。又例如，可以通过各向同性地蚀刻沉积在沟槽T 中的栅极导电层CL来形成电极EL。当蚀刻栅极导电层CL时，水平 阻挡介电层HBLK和水平介电层HL可以用作蚀刻阻挡层，并且形成电极EL可以暴露沉积在介电层ILD的侧壁上的水平阻挡介电层 HBLK和水平介电层HL。电极EL可以具有相对于介电层ILD的侧壁 凹陷的侧壁。
从沟槽T部分地去除栅极导电层CL可以形成电极结构ST，在电 极结构ST中介电层ILD和电极EL交替和重复地堆叠。电极结构ST 可以沿第一方向D1延伸，并且电极结构ST的侧壁可以暴露于沟槽T。 衬底10也可以在相邻的电极结构ST之间暴露。
在某些示例实施例中，当在沟槽T的侧壁上蚀刻栅极导电层CL 时，也可以在蚀刻停止区35R中蚀刻栅极导电层CL以暴露在蚀刻停 止区35R中沉积的水平介电层HL。
参照图1、图19A、图19B和图19C，可以在沟槽T中顺序地形 成第一缓冲介电层41和蚀刻停止层43，以覆盖电极结构ST的侧壁。 第一缓冲介电层41和蚀刻停止层43可以例如通过化学气相沉积或原 子层沉积形成。
第一缓冲介电层41可以共形地覆盖其中形成有水平介电层HL的 蚀刻停止区35R，并且可以在电极结构ST的侧壁上延伸。例如，第 一缓冲介电层41可以延伸到介电层ILD的侧壁和暴露于沟槽T的电 极EL上。第一缓冲介电层41可以包括与水平介电层HL的介电材料不同的介电材料(例如，氧化硅)。
蚀刻停止层43可以填充其中形成有第一缓冲介电层41的蚀刻停 止区35R。蚀刻停止层43可以包括相对于第一缓冲介电层41具有蚀 刻选择性的介电材料(例如，氮化硅)。蚀刻停止层43可以完全地填 充蚀刻停止区35R并且可以覆盖其中形成有第一缓冲介电层41的沟 槽T的侧壁。蚀刻停止层43可以部分地或完全地填充沟槽T。
因为沉积技术用于形成蚀刻停止层43，所以蚀刻停止层43可以 从蚀刻停止区35R的内壁沉积，因此可以在蚀刻停止层43内部形成 接缝或空隙。
参照图1、图20A，图20B和图20C，可以从沟槽T的内壁去除 蚀刻停止层43，使得可以在蚀刻停止区35R中局部地形成蚀刻停止图 案45。可以通过在蚀刻停止层43上的各向同性蚀刻工艺来形成蚀刻 停止图案45。
当在蚀刻停止层43上执行各向同性蚀刻工艺时，覆盖沟槽T的 侧壁的第一缓冲介电层41可以用作蚀刻停止层。形成蚀刻停止图案 45可以暴露电极EL的侧壁上沉积的第一缓冲介电层41。根据一些示 例实施例(例如，图3B和图3C)，蚀刻停止层43的一部分可以保留 在沟槽T的侧壁上。
通过在蚀刻停止区35R中形成蚀刻停止图案45，可以形成包括水 平介电层HL、第一缓冲介电层41和蚀刻停止图案45的蚀刻停止结 构ES。
在形成蚀刻停止图案45之后，可以形成第二缓冲介电层(未示出) 以覆盖沟槽T的内壁。第二缓冲介电层可以覆盖暴露于沟槽的蚀刻停 止图案45的侧壁。第二缓冲介电层可以由与第一缓冲介电层41的材 料相同的材料形成。在一些实施例中，可以不形成第二缓冲介电层。
在沉积第二缓冲介电层之后，第二缓冲介电层可以经历回蚀工艺 以形成覆盖电极结构ST的侧壁的侧壁间隔物SP并且在相邻的电极结 构ST之间暴露衬底10。
可以在暴露在电极结构ST之间的衬底10中形成公共源极区 CSR。公共源极区CSR可以沿第一方向D1平行地延伸，并且可以沿 第二方向D2彼此间隔开。可以通过向衬底10掺杂导电类型不同于衬 底10的导电类型的杂质来形成公共源极区CSR。
参照图1、图21A、图21B和图21C，可以在其中形成有侧壁间 隔物SP的沟槽T中形成公共源极插塞CSP。可以通过沉积导电层以 填充其中形成有侧壁间隔物SP的沟槽T，然后执行平坦化工艺直到暴 露第一层间介电层60来形成公共源极插塞CSP。公共源极插塞CSP 可以沿第一方向D并且与电极EL平行地延伸。
可以在第一层间介电层60上形成第二层间介电层70，以覆盖公 共源极插塞CSP。在连接区CNR上，可以形成接触孔H以穿透第二 层间介电层70、第一层间介电层60和平坦化掩埋介电层55。
可以通过在第二层间介电层70上形成蚀刻掩模(未示出)，然后 执行各向异性蚀刻工艺来形成接触孔H，其中使用等离子体来各向异 性地蚀刻第一层间介电层60和第二层间介电层70以及平坦化掩埋介 电层55。在连接区CNR上，接触孔H可以暴露电极EL的对应端部。 接触孔H可以具有不同的竖直长度(或者沿垂直于衬底10的顶表面 的方向的长度)。
当执行使用等离子体的各向异性蚀刻工艺以形成竖直长度彼此不 同的接触孔H时，蚀刻停止结构ES可以用作蚀刻停止层，因此能够 更早地减轻或防止在竖直长度相对较小的接触孔H中暴露电极EL。
在通过使用蚀刻停止结构ES作为蚀刻停止层形成接触孔H之后， 可以在蚀刻停止结构ES下方部分地过蚀刻焊盘介电层25和水平介电 层HL。因此，电极EL的焊盘部分可以暴露于对应的接触孔H。
参照图2A、图2B和图2C，在连接区CNR上，可以在接触孔H 中形成单元接触插塞CPLG。形成单元接触插塞CPLG可以包括在接 触孔H中顺序地沉积阻挡金属层和金属层以及执行平坦化工艺直到暴 露第二层间介电层70的顶表面为止。
第一位线接触插塞BPLG1可以与单元接触插塞CPLG同时形成。 辅助位线SBL和下连接线LCL可以分别形成在单元阵列区CAR和连 接区CNR上，第三层间介电层80可以形成在第二层间介电层70上。 位线BL和上连接线UCL可以形成在第三层间介电层80上。
根据本发明构思的一些示例实施例，可以形成蚀刻停止结构以共 形地覆盖电极结构的阶梯部分，因此不管平坦化掩埋介电层和电极之 间的蚀刻选择性如何，能够同时形成对应地耦合到电极的单元接触插 塞。此外，当同时形成单元接触插塞以连接到对应的电极时，能够减 轻或防止竖直相邻的电极之间的不期望的连接。
此外，因为蚀刻停止结构包括介电材料，所以当在连接区上形成 穿透电极结构的多个虚设竖直结构时，可以容易地执行蚀刻工艺以形 成虚设竖直孔。
尽管已经结合附图中示出的一些示例实施例描述了本发明构思， 但是本领域技术人员将理解，可以在不脱离本发明构思的技术精神和 基本特征的情况下对示例实施例进行各种改变和修改。对于本领域技 术人员显而易见的是，在不脱离本发明构思的范围和精神的情况下， 可以对其进行各种替换、修改和改变。

Claims (25)

1.一种三维半导体存储器件，包括：
衬底，包括单元阵列区和连接区；
电极结构，包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区上具有阶梯部分；
蚀刻停止结构，在所述电极结构的阶梯部分上；以及
多个接触插塞，在所述连接区上，所述多个接触插塞穿透所述蚀刻停止结构并分别连接到所述电极的对应焊盘部分，
其中所述蚀刻停止结构包括蚀刻停止图案和水平介电层，所述水平介电层具有均匀的厚度并且覆盖所述蚀刻停止图案的顶表面和底表面。
2.根据权利要求1所述的器件，其中所述水平介电层包括：
覆盖所述蚀刻停止图案的所述顶表面的第一部分；以及
覆盖所述蚀刻停止图案的所述底表面的第二部分，
其中所述第一部分和所述第二部分包括相同的材料。
3.根据权利要求1所述的器件，其中所述蚀刻停止图案包括与所述水平介电层的介电材料和所述介电层的介电材料不同的介电材料。
4.根据权利要求1所述的器件，还包括：
竖直结构，在所述单元阵列区上，所述竖直结构穿透所述电极结构；以及
水平阻挡介质层，覆盖所述电极的顶表面和底表面二者，
其中所述水平阻挡介质层的第一部分覆盖所述电极的第一侧壁，所述电极的所述第一侧壁与所述竖直结构相邻。
5.根据权利要求4所述的器件，其中所述水平介电层包括：
覆盖所述蚀刻停止图案的所述顶表面的第一部分；以及
覆盖所述蚀刻停止图案的所述底表面的第二部分，
其中所述水平介电层的所述第一部分和所述第二部分的厚度均小于所述水平阻挡介电层的所述第一部分的厚度。
6.根据权利要求1所述的器件，还包括：
缓冲介电层，在所述蚀刻停止图案和所述水平介电层之间。
7.根据权利要求6所述的器件，其中所述缓冲介电层包括与所述蚀刻停止图案的介电材料和所述水平介电层的介电材料不同的介电材料。
8.根据权利要求6所述的器件，还包括：
公共源极插塞，穿透所述电极结构，所述公共源极插塞沿第一方向延伸并与所述电极结构平行，
其中所述缓冲介电层的一部分在所述公共源极插塞与所述电极的第二侧壁之间，所述电极的所述第二侧壁与所述公共源极插塞相邻。
9.根据权利要求8所述的器件，其中所述缓冲介电层在所述蚀刻停止图案与所述水平介电层之间的厚度大于所述缓冲介电层在所述电极的所述第二侧壁上的厚度。
10.根据权利要求1所述的器件，还包括：
公共源极插塞，穿透所述电极结构，所述公共源极插塞沿第一方向延伸并与所述电极结构平行；以及
侧壁间隔物，在所述公共源极插塞与所述电极结构之间，
其中所述侧壁间隔物覆盖所述蚀刻停止图案的侧壁。
11.根据权利要求10所述的器件，其中，
所述电极的侧壁与所述公共源极插塞的侧壁间隔开第一水平距离，
所述蚀刻停止图案的侧壁与所述公共源极插塞间隔开第二水平距离，并且
所述第二水平距离大于所述第一水平距离。
12.根据权利要求1所述的器件，其中，
所述电极中的每一个沿垂直于所述衬底的顶表面的第二方向具有第一厚度，以及
所述蚀刻停止结构在所述阶梯部分上沿所述第二方向具有第二厚度，所述第二厚度大于所述第一厚度。
13.根据权利要求1所述的器件，还包括：
焊盘介电层，在所述蚀刻停止结构与所述电极结构的所述阶梯部分之间，
其中所述焊盘介电层包括与所述蚀刻停止图案的介电材料不同的介电材料。
14.一种三维半导体存储器件，包括：
衬底，包括单元阵列区和连接区；
电极结构，包括沿垂直于所述衬底的顶表面的第一方向交替堆叠的多个电极和多个介电层，所述电极结构沿平行于所述衬底的所述顶表面的第二方向延伸，所述电极结构在所述连接区上具有阶梯部分；
蚀刻停止图案，覆盖所述电极结构的所述阶梯部分；以及
公共源极插塞，沿所述第一方向穿透所述电极结构并沿所述第二方向延伸，
其中所述公共源极插塞的侧壁与所述蚀刻停止图案的侧壁之间的第一距离不同于所述公共源极插塞的侧壁与所述电极的侧壁之间的第二距离。
15.根据权利要求14所述的器件，还包括：
多个竖直结构，穿透所述电极结构；
水平阻挡介电层，覆盖所述竖直结构、所述电极的所述侧壁以及所述电极的顶表面和底表面；以及
水平介电层，覆盖所述蚀刻停止图案的顶表面和底表面二者，
其中所述水平介电层包括与所述水平阻挡介电层相同的材料，
所述电极具有与所述竖直结构相邻的第一侧壁，以及
所述水平介电层包括，
覆盖所述电极的所述第一侧壁的第一部分，
覆盖所述蚀刻停止图案的所述顶表面的第二部分，以及
覆盖所述蚀刻停止图案的所述底表面的第三部分，所述第二部分和所述第三部分的厚度均小于所述第一部分的厚度。
16.根据权利要求15所述的器件，还包括：
缓冲介电层，在所述蚀刻停止图案与所述水平介电层之间，
其中所述缓冲介电层的一部分在所述公共源极插塞与所述电极的所述侧壁之间，以及
所述缓冲介电层在所述蚀刻停止图案与所述水平介电层之间的厚度大于所述缓冲介电层在所述电极的所述侧壁上的厚度。
17.根据权利要求14所述的器件，其中所述蚀刻停止图案具有与所述公共源极插塞相邻的圆形侧壁。
18.根据权利要求14所述的器件，还包括：
侧壁间隔物，在所述公共源极插塞与所述电极结构之间，
其中所述侧壁间隔物包括朝向所述蚀刻停止图案的所述侧壁水平突出的突出部。
19.根据权利要求14所述的器件，其中所述蚀刻停止图案包括与所述介电层的介电材料不同的介电材料。
20.根据权利要求14所述的器件，还包括：
焊盘介电层，在所述蚀刻停止图案与所述电极结构的所述阶梯部分之间，
其中所述焊盘介电层包括与所述蚀刻停止图案的介电材料不同的介电材料。
21.一种三维半导体存储器件，包括：
衬底，包括单元阵列区和连接区；
电极结构，包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区上具有阶梯部分；
蚀刻停止结构，覆盖所述电极结构的所述阶梯部分；以及
多个接触插塞，在所述连接区上，所述接触插塞穿透所述蚀刻停止结构并分别连接到所述电极的对应焊盘部分，
其中所述蚀刻停止结构包括蚀刻停止图案，所述蚀刻停止图案包括与所述介电层的介电材料不同的介电材料，并且其中具有沿所述阶梯部分限定的界面。
22.根据权利要求21所述的器件，其中所述蚀刻停止图案的界面包括接缝。
23.根据权利要求21所述的器件，还包括：
水平阻挡介电层，覆盖所述电极的顶表面和底表面二者，
其中所述蚀刻停止结构还包括水平介电层，所述水平介电层在所述连接区上并且覆盖所述蚀刻停止图案的顶表面和底表面二者，
所述水平介电层包括与所述水平阻挡介电层的材料相同的材料，以及
所述蚀刻停止图案比所述水平介电层厚。
24.根据权利要求23所述的器件，其中所述水平介电层包括与所述介电层的介电材料和所述蚀刻停止图案的介电材料不同的介电材料。
25.根据权利要求24所述的器件，还包括：
缓冲介电层，在所述蚀刻停止图案与所述水平介电层之间，
其中所述缓冲介电层包括与所述蚀刻停止图案的所述介电材料和所述水平介电层的所述介电材料不同的介电材料。
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