CN109326602A - 三维半导体存储器件及其制造方法 - Google Patents

三维半导体存储器件及其制造方法 Download PDF

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Abstract

一种三维半导体存储器件包括：衬底，包括***电路区域和单元阵列区域；多个***栅极叠层，设置在所述***电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述***电路区域中并覆盖所述***栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。

Description

三维半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2017年7月31日向韩国知识产权局递交的韩国专利申请10-2017-0097249的优先权，其公开整体合并于此以作参考。
技术领域
本发明构思的示例性实施例涉及三维半导体存储器件，并且更具体地，涉及集成密度增加且可靠性提高的三维半导体存储器件及其制造方法。
背景技术
半导体器件的集成度的增加可以降低半导体器件的制造成本并提高半导体器件的性能。由于二维或平面半导体器件的集成基本上由单元存储器单元占据的面积决定，因此集成很大程度上受精细图案形成技术水平的影响。然而，用于增加图案精细度的昂贵工艺设备对增加二维或平面半导体器件的集成度设置了实际限制。为了克服这种限制，可以利用包括三维布置的存储器单元的三维半导体存储器件。
发明内容
本发明构思的示例性实施例提供了一种具有高可靠性和高集成密度的三维半导体存储器件。
本发明构思的示例性实施例提供了一种制造具有提高的生产率的三维半导体存储器件的方法。
根据本发明构思的示例性实施例，一种三维半导体存储器件包括：衬底，包括***电路区域和单元阵列区域；多个***栅极叠层，设置在所述衬底的所述***电路区域中；以及电极结构，设置在所述衬底的所述单元阵列区域中。所述电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述***电路区域并覆盖所述***栅极叠层。所述下绝缘层包括第一下绝缘层和第二下绝缘层，并且所述第一下绝缘层和所述第二下绝缘层顺序地堆叠。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
根据本发明构思的示例性实施例，一种三维半导体存储器件包括：衬底，包括***电路区域和单元阵列区域；多个***栅极叠层，设置在所述衬底的所述***电路区域中；以及电极结构，设置在所述衬底的所述单元阵列区域中。所述电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述***电路区域中并覆盖所述***栅极叠层。所述下绝缘层的顶表面在所述单元阵列区域中比在所述***电路区域中低。
根据本发明构思的示例性实施例，一种三维半导体存储器件包括：衬底，包括***电路区域和单元阵列区域；多个***栅极叠层，设置在所述衬底的所述***电路区域中；以及电极结构，设置在所述衬底的所述单元阵列区域中。所述电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述***电路区域中并覆盖所述***栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第二下绝缘层包括在所述单元阵列区域中的第一部分和在所述***电路区域中的第二部分，并且所述第二部分比所述第一部分薄。
根据本发明构思的示例性实施例，一种制造三维半导体存储器件的方法包括：在衬底的***电路区域中形成多个***栅极叠层，以及在所述衬底的单元阵列区域中顺序地形成下牺牲层和下绝缘层。所述下牺牲层和所述下绝缘层共形覆盖所述单元阵列区域和所述***栅极叠层，并且所述下绝缘层包括设置在所述***栅极叠层上的突出部分。该方法还包括：通过在所述下绝缘层上执行平坦化工艺形成第一下绝缘层，以及通过在所述单元阵列区域中在所述第一下绝缘层上交替地堆叠多个上牺牲层和多个上绝缘层来形成模制结构。在所述下绝缘层上执行平坦化工艺包括：通过执行第一测量工艺来测量所述下绝缘层在所述单元区域中的第一厚度；基于所述第一厚度确定与蚀刻工艺有关的至少一个工艺参数；使用确定的至少一个工艺参数在所述下绝缘层上执行蚀刻工艺。
根据本发明构思的示例性实施例，一种制造三维半导体存储器件的方法包括：在衬底的***电路区域中形成多个***栅极叠层，以及在所述衬底的单元阵列区域中形成电极结构。所述电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述***电路区域中并覆盖所述***栅极叠层。所述下绝缘层包括第一下绝缘层和第二下绝缘层，并且所述第一下绝缘层和所述第二下绝缘层顺序地堆叠。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更显而易见，其中：
图1是示出了根据本发明构思的示例性实施例的三维半导体存储器件的示意配置的平面图。
图2是根据本发明构思的示例性实施例的三维半导体存储器件的存储器单元阵列的电路图。
图3是示出了根据本发明构思的示例性实施例的三维半导体存储器件的平面图。
图4A和图4B是示出了根据本发明构思的示例性实施例的三维半导体存储器件的分别沿着图3的线I-I’和II-II’截取的横截面图。
图5是根据本发明构思的示例性实施例的图4A的部分“A”的放大横截面图。
图6A和图6B是根据本发明构思的示例性实施例的图4A的部分“B”的放大横截面图。
图7是沿着图3的线I-I’截取的横截面图，并示出了根据本发明构思的示例性实施例的三维半导体存储器件。
图8是沿着图3的线II-II’截取的横截面图，并示出了根据本发明构思的示例性实施例的三维半导体存储器件。
图9是示出了根据本发明构思的示例性实施例的三维半导体存储器件的横截面图。
图10是示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法的流程图。
图11A至图11J是沿着图3的线I-I’截取的横截面图，并示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。
图12A至图12D、图13A至图13C以及图14A至图14G是沿着图3的线I-I’截取的横截面图，并示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。
具体实施方式
下文中将参照附图更全面地描述本发明构思的示例性实施例。贯穿附图的相同附图标记可以表示相同元件。
在此可以使用空间相对术语如“下方”、“之下”、“下部”、“下面”、“之上”、“上部”等，以便于描述如在附图中示出的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。将理解的是，空间上的相对术语除了包括附图中示出的方向之外，还意在包含设备在使用中或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或者特征“之下”或者“下方”或者“下面”的元件将定向在其它元件或者特征的“之上”。因此，示例性术语“之下”和“下面”可以涵盖之上和之下的定向。此外，还将理解，当层被称为在两层“之间”时，其可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
应当理解，术语“第一”、“第二”、“第三”等在本文中用于区分一个元件与另一个元件，并且元件不受这些术语限制。因此，在另一示例性实施例中，示例性实施例中的“第一”元件可以被描述为“第二”元件。
本文中，当两个或更多个元件被描述为位于基本上相同的高度时，应该理解，这两个或更多个元件位于完全相同的高度处，或者位于本领域普通技术人员所理解的测量误差内大致相同的高度处。类似地，当两个或更多个元件被描述为彼此基本对齐时，应该理解，这两个或更多个元件彼此精确对齐，或者在本领域普通技术人员所理解的测量误差内彼此大致对齐。类似地，当两个或更多个元件被描述为具有基本上相同的厚度时，应该理解，这两个或更多个元件具有完全相同的厚度，或者在本领域普通技术人员所理解的测量误差内具有大致相同的厚度。应类似地理解本文中的术语的其他使用。
图1是示出了根据本发明构思的示例性实施例的三维半导体存储器件的示意配置的平面图。
参考图1，三维半导体存储器件可以包括单元阵列区域CAR和***电路区域。***电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解码器区域COL DCR和控制电路区域。在示例性实施例中，可以在单元阵列区域CAR和每个行解码器区域ROW DCR之间提供连接区域CNR。
包括多个存储器单元的存储器单元阵列可以设置在单元阵列区域CAR中。在示例性实施例中，存储器单元阵列可以包括多个存储器块，每个存储器块被配置为独立地执行擦除操作。每个存储器块可以包括三维布置在存储器单元阵列中的多个存储器单元以及与所述存储器单元电连接的多条字线和位线。
在每个行解码器区域ROW DCR中，可以提供行解码器以选择设置在存储器单元阵列内的字线中的至少一个。在连接区域CNR中，可以提供互连结构以将存储器单元阵列与行解码器电连接。
在页缓冲器区域PBR中，可以提供页缓冲器以读出存储在存储器单元中的数据。根据操作模式，页缓冲器可以被配置为将数据临时存储在存储器单元中或者读出存储在存储器单元中的数据。
列解码器可以设置在列解码器区域COL DCR中，并且可以连接到存储器单元阵列的位线。列解码器可以提供页缓冲器和外部设备(例如，存储器控制器)之间的数据传输路径。
图2是根据本发明构思的示例性实施例的三维半导体存储器件的存储器单元阵列的电路图。
参考图2，根据本发明构思的示例性实施例的三维半导体存储器件可以包括单元阵列，单元阵列中设置了公共源极线CSL、多条位线BL0-BL2以及其间的多个单元串CSTR。
位线BL0-BL2可以被二维布置，且多个单元串CSTR可以与位线BL0-BL2中的每条并联连接。多个单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多条位线BL0-BL2和公共源极线CSL之间。在示例性实施例中，多条公共源极线CSL可以被二维地布置。公共电源线CSL可以被施加相同的电压或者可以被独立地控制。
在示例性实施例中，每个单元串CSTR可以包括彼此串联连接的多个串选择晶体管SST1和SST2、彼此串联连接的存储器单元晶体管MCT以及地选择晶体管GST。每个存储器单元晶体管MCT可以包括数据存储元件。
作为示例，每个单元串CSTR可以包括第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可以耦接到位线BLO-BL2，并且地选择晶体管GST可以耦接到公共源极线CSL。存储器单元晶体管MCT可以设置在第一串选择晶体管SST1和地选择晶体管GST之间，并且可以彼此串联连接。
此外，每个单元串CSTR还可以包括虚设单元晶体管DMC，其被设置在第一串选择晶体管SST1和存储器单元晶体管MCT之间以将第一串选择晶体管SST1和存储器单元晶体管MCT彼此连接。可以在地选择晶体管GST和存储器单元晶体管MCT之间设置另一虚设单元晶体管DMC，以将地选择晶体管GST和存储器单元晶体管MCT彼此连接。
作为另一示例，在每个单元串CSTR中，类似于串选择晶体管SST1和SST2，地选择晶体管GST可以包括彼此串联连接的多个金属氧化物半导体(MOS)晶体管。另外，每个单元串CSTR可以被配置为具有单个串选择晶体管。
第一串选择晶体管SST1可以由第一串选择线SSL1控制，并且第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储器单元晶体管MCT可以由多条字线WL0-WLn控制，并且虚设单元晶体管DMC可以由虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL控制。公共源极线CSL可以共同连接到接地选择晶体管GST的源极。
由于每个单元串CSTR包括位于与公共源极线CSL不同高度的多个存储器单元晶体管MCT，所以字线WL0-WLn和DWL可以具有公共源极线CSL与位线BL0-BL2之间的多层结构。
另外，设置在距公共源极线CSL基本相同的高度处的存储器单元晶体管MCT的栅电极可以共同连接到字线WL0-WLn中的一条，从而处于等电位状态。备选地，尽管存储器单元晶体管MCT的栅电极设置在距公共源极线CSL基本相同的高度处，但是它们中的一些(例如，设置在不同行或列中的那些栅电极)可以被独立地控制。
图3是示出了根据本发明构思的示例性实施例的三维半导体存储器件的平面图。图4A和图4B是示出了根据本发明构思的示例性实施例的三维半导体存储器件的分别沿着图3的线I-I’和II-II’截取的横截面图。图5是根据本发明构思的示例性实施例的图4A的部分“A”的放大横截面图。图6A和图6B是根据本发明构思的示例性实施例的图4A的部分“B”的放大横截面图。
参考图3、图4A和图4B，衬底10可以包括单元阵列区域CAR、连接区域CNR和***电路区域PCR。连接区域CNR可以位于单元阵列区域CAR和***电路区域PCR之间。衬底10可以包括半导体材料(例如硅)、绝缘材料(例如玻璃)、或者被绝缘材料覆盖的半导体或导电材料中的至少一种。例如，衬底10可以是第一导电类型的硅晶片。
***电路结构可以设置在衬底10的***电路区域PCR上，并且***电路结构可以包括用于向存储器单元写入数据或从存储器单元读取数据的***逻辑电路。***逻辑电路可以包括行和列解码器、页缓冲器和控制电路。***逻辑电路可以包括例如高或低电压晶体管、电阻器和电容器。
例如，***电路结构可以包括设置在衬底10的***电路区域PCR上且彼此间隔开的***栅极叠层PGS。***栅极叠层PGS可以被设置为与在衬底10的***电路区域PCR中形成的有源区ACT交叉。每个***栅极叠层PGS可以包括顺序堆叠在衬底10上的***栅极绝缘层1、掺杂多晶硅层3、栅极金属层5和硬掩模层7。可以提供间隔物以覆盖***栅极叠层PGS的两个侧壁，并且可以在***栅极叠层PGS的两侧的有源区ACT中设置源极和漏极杂质区域13。
电极结构ST可以设置在衬底10的单元阵列区域CAR上并且可以与***电路结构间隔开。电极结构ST可以沿第一方向D1从单元阵列区域CAR延伸至连接区域CNR，并且可以在连接区域CNR中具有阶梯结构。例如，在示例性实施例中，电极结构ST被设置在单元阵列区域CAR和连接区域CNR中，并且在连接区域CNR中具有阶梯结构。缓冲绝缘层11可以***在电极结构ST和衬底10之间。缓冲绝缘层11可以由氧化硅层形成或包括氧化硅层，并且可以延伸以在***电路区域PCR中共形地覆盖***栅极叠层PGS。例如，在***电路区域PCR中，缓冲绝缘层11可以设置在***栅极叠层PGS上并覆盖***栅极叠层P6S。
在示例性实施例中，电极结构ST可以包括下电极ELa、顺序地堆叠在下电极ELa上的第一下绝缘层25和第二下绝缘层27、以及交替地堆叠在第二下绝缘层27上的上电极ELb和上绝缘层ILD。在示例性实施例中，第二下绝缘层27的侧壁与上电极ELb中最下面的一个的侧壁基本对齐。根据示例性实施例，第一下绝缘层25和第二下绝缘层27可以统称为下绝缘层。
下电极ELa和上电极ELb可以具有基本上相同的厚度。下电极ELa和上电极ELb可以包括掺杂半导体(例如掺杂硅)、金属(例如、钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例如钛或钽)中的至少一种。然而，下电极ELa和上电极ELb不限于此。
电极结构ST的下电极ELa可以从单元阵列区域CAR延伸到连接区域CNR，并且可以是线形图案。例如，电极结构ST的下电极Ela的形状可以基本上是直线。在示例性实施例中，下电极ELa可以在连接区域CNR中具有开口。下电极ELa的高度可以低于***栅极叠层PGS的高度。
如图4A所示，下电极ELa的顶表面可以位于***栅极叠层PGS的顶表面下方，并且上电极ELb中最下面的一个的底表面可以位于***栅极叠层PGS的顶表面上方。例如，***栅极叠层PGS的顶表面可以位于下电极ELa和上电极ELb中最下面的一个之间。
在示例性实施例中，第一下绝缘层25和第二下绝缘层27可以从下电极ELa和上电极ELb中最下面的一个之间的区域延伸到***电路区域PCR。例如，第一下绝缘层25和第二下绝缘层27以及下电极Ela和上电极ELb中最下面的一个可以设置在单元阵列区域CAR和连接区域CNR中，并且第一下绝缘层25和第二下绝缘层27可以从连接区域CNR延伸到***电路区域PCR中，如图4A所示。下电极ELa与上电极ELb中最下面的一个之间的距离可以根据第一下绝缘层25和第二下绝缘层27的厚度而改变。考虑到图2的地选择线GSL与图2的虚设字线DWL之间的距离，可以确定或优化第一下绝缘层25和第二下绝缘层27的厚度。可以控制第一下绝缘层25和第二下绝缘层27的厚度，以允许第一下绝缘层25和第二下绝缘层27覆盖***电路区域PCR，并且允许单元阵列具有某些技术特性(例如，满足特定实现的要求的某些技术特性)。
第一下绝缘层25可以比第二下绝缘层27厚，并且可以包括与第二下绝缘层27不同的绝缘材料。例如，第一下绝缘层25可以包括第一绝缘材料，并且第二下绝缘层27可以包括与第一绝缘材料不同的第二绝缘材料。第二下绝缘层27可以从单元阵列区域CAR和连接区域CNR延伸到***电路区域PCR中，并且第二下绝缘层27在单元阵列区域CAR和连接区域CNR中的厚度可以不同于第二下绝缘层27在***电路区域PCR中的厚度。例如，第二下绝缘层27可以包括分别位于上电极ELb下方和***电路区域PCR中的第一部分和第二部分，并且第二部分可以比第一部分薄，如图4A所示。例如，在示例性实施例中，第二下绝缘层27的设置在上电极ELb下方的第一部分的厚度比第二下绝缘层27的未设置在上电极ELb下方且设置在***电路区域PCR中的第二部分的厚度大。在示例性实施例中，第二下绝缘层27的第二部分的一部分可以设置在连接区域CNR中。
第一下绝缘层25和第二下绝缘层27以及上绝缘层ILD可以由例如以下项形成：高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)、等离子体增强的原硅酸四乙酯(PE-TEOS)、O3-原硅酸四乙酯(O3-TEOS)、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、tonensilazene(TOSZ)或其任何组合。作为示例，第一下绝缘层25可以由HDP氧化物形成，并且第二下绝缘层27可以由TEOS形成。上绝缘层ILD可以由与第二下绝缘层27相同的绝缘材料形成。例如，第一下绝缘层25可以包括第一绝缘材料，第二下绝缘层27可以包括不同于第一绝缘材料的第二绝缘材料，并且上绝缘层ILD可以包括第二绝缘材料。
参考图3和图4A，在示例性实施例中，电极结构ST的上电极ELb在第一方向D1上的长度可以随着距衬底10的距离增加而减小，并且电极结构ST的高度可以随着距单元阵列区域CAR的距离增加而减小。例如，在示例性实施例中，电极结构ST的上电极Elb在第一方向D1上的长度可以随着上电极ELb被设置得更远离衬底10而减小，并且电极结构ST在第三方向D3上的高度可以随着电极结构ST被设置得更远离单元阵列区域CAR而减小。
电极结构ST可以具有形成在连接区域CNR中的各种形状的阶梯结构。作为示例，电极结构ST可以具有第一阶梯结构和第二阶梯结构，第一阶梯结构由在连接区域CNR中上电极ELb沿第一方向D1布置的端部限定，第二阶梯结构由上电极ELb沿第二方向D2布置的端部限定。在第一方向D1上限定的第一阶梯结构可以具有比在第二方向D2上限定的第二阶梯结构更大的斜率。
下电极ELa和上电极ELb中的每一个可以在连接区域CNR中具有焊盘部分，并且下电极ELa和上电极ELb的焊盘部分可以位于水平和竖直方向上的不同位置处。当在平面图中观看时，奇数编号的上电极ELb的焊盘部分可以沿第一方向D1布置。类似地，当在平面图中观看时，偶数编号的上电极ELb的焊盘部分可以沿第一方向D1布置。奇数编号的上电极ELb的焊盘部分可以沿第二方向D2与偶数编号的上电极ELb的焊盘部分相邻定位。两个相邻上电极ELb的侧壁可以彼此竖直对齐。此外，在电极结构ST中，位于最高水平的上电极ELb可以通过绝缘分离图案50彼此间隔开，并且可以具有沿第一方向D1延伸的线形状。
在示例性实施例中，虚设牺牲图案DP可以在***电路区域PCR中共形地覆盖***栅极叠层PGS。虚设牺牲图案DP可以由相对于第一下绝缘层25和第二下绝缘层27具有蚀刻选择性的绝缘材料形成或包括这样的绝缘材料。例如，第一下绝缘层25可以包括第一绝缘材料，第二下绝缘层27可以包括与第一绝缘材料不同的第二绝缘材料，并且虚设牺牲图案DP可以包括与第一和第二绝缘材料不同的第三绝缘材料。在示例性实施例中，虚设牺牲图案DP可以由氮化硅层形成或包括氮化硅层。
虚设牺牲图案DP的一部分可以位于第一下绝缘层25和衬底10之间，并且虚设牺牲图案DP的另一部分可以位于第二下绝缘层27和***栅极叠层PGS之间。虚设牺牲图案DP的最上表面可以与第二下绝缘层27接触(例如，直接接触)。另外，第一下绝缘层25可以包括位于虚设牺牲图案DP上并且在***栅极叠层PGS之间的部分。
参考图6A和图6B，第一下绝缘层25可以在***栅极叠层PGS之间具有气隙25a或25b。第一下绝缘层25可以限定气隙25a。例如，气隙25a可以存在于包括在第一下绝缘层25中的空间内(例如，气隙25a可以由包括在第一下绝缘层25中的空间的内表面限定)。根据第一下绝缘层25的厚度，第二下绝缘层27可以与气隙25a间隔开，如图6A所示，或者可以限定气隙25b的顶部部分，如图6B所示。例如，在示例性实施例中，第一下绝缘层25设置在气隙25a与第二下绝缘层27之间，如图6A所示。在示例性实施例中，第一下绝缘层25不设置在气隙25b和第二下绝缘层27之间，如图6B所示。
参考图4A，上绝缘平坦化层45可以设置在衬底10上，并且可以覆盖电极结构ST以及***电路区域PCR中的第二下绝缘层27。上绝缘平坦化层45可以具有基本平坦的顶表面并且可以在***电路区域PCR中具有最大厚度。例如，上绝缘平坦化层45的厚度可以变化，并且可以在***电路区域PCR中最大。上绝缘平坦化层45可以包括单个绝缘层或多个堆叠的绝缘层(例如，氧化硅层和/或低k电介质层)。
多个竖直结构VS可以在单元阵列区域CAR中穿透电极结构ST并且可以连接到衬底10。当在平面图中观看时，竖直结构VS可以成行布置或者以锯齿形式布置。此外，虚设竖直结构DVS可以形成在连接区域CNR中，并且可以具有与竖直结构VS基本相同的结构。虚设竖直结构DVS可以穿透上电极ELb和下电极ELa的端部。
竖直结构VS和虚设竖直结构DVS可以由半导体材料(例如，硅(Si)、锗(Ge)或其混合物)中的至少一种形成或包括其中的至少一种。另外，竖直结构VS可以由掺杂半导体材料或本征半导体材料形成或包括掺杂半导体材料或本征半导体材料。包含半导体材料的竖直结构VS可以用作参考图2描述的串选择晶体管SST1和SST2、地选择晶体管GST和存储器单元晶体管MCT的沟道区域。
竖直结构VS和虚设竖直结构DVS中的每一个可以包括下半导体图案LSP和上半导体图案USP。例如，参考图5，下半导体图案LSP可以是通过选择性外延生长(SEG)工艺形成的外延层，其中由竖直孔暴露的衬底10的部分被用作籽晶层。下半导体图案LSP可以是填充每个竖直孔的下部区域的柱形图案。下半导体图案LSP的顶表面可以位于下电极ELa的顶表面上方。在示例性实施例中，下半导体图案LSP的顶表面可以位于下电极ELa的顶表面与上电极ELb中最下面的一个的底表面之间。
下半导体图案LSP可以形成为具有单晶或多晶结构。然而，本发明构思的示例性实施例不限于此。下半导体图案LSP可以由例如碳纳米结构、有机半导体材料和/或化合物半导体材料形成。下半导体图案LSP可以具有与衬底10相同的导电类型。
上半导体图案USP可以与下半导体图案LSP接触。例如，如图5所示，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以被耦接到下半导体图案LSP并且可以被成形为像底部封闭的管道或通心粉那样的形状。第一半导体图案SP1的内部空间可以填充有绝缘间隙填充图案VI。此外，第一半导体图案SP1可以与第二半导体图案SP2的内表面和下半导体图案LSP的顶表面接触。例如，第一半导体图案SP1可以将第二半导体图案SP2电连接到下半导体图案LSP。第二半导体图案SP2可以被成形为像顶部和底部敞开的中空管或通心粉那样的形状。第二半导体图案SP2可以与下半导体图案LSP间隔开。例如，在示例性实施例中，第二半导体图案SP2和下半导体图案LSP彼此不接触。
上半导体图案USP可以处于未掺杂状态或者可以被掺杂为具有与衬底10相同的导电类型。上半导体图案USP可以由硅(Si)、锗(Ge)或其化合物中的至少一种形成或包括其中的至少一种。另外，上半导体图案USP可以具有单晶、非晶和多晶结构之一。如图4A所示，导电焊盘PAD可以形成在每个上半导体图案USP的顶部上。导电焊盘PAD可以是掺杂杂质区域，或者可以由导电材料形成。
参考图5，可以在电极结构ST和上半导体图案USP之间设置竖直绝缘图案VP。竖直绝缘图案VP可以沿第三方向D3延伸并且可以围绕上半导体图案USP的侧表面。例如，竖直绝缘图案VP可以被成形为像顶部和底部敞开的中空管或通心粉那样的形状。
竖直绝缘图案VP可以包括单层或多层。在示例性实施例中，竖直绝缘图案VP可以用作数据存储层DS的一部分。例如，竖直绝缘图案VP可以包括用作NAND闪存器件的数据存储层DS的隧道绝缘层、电荷存储层和阻挡绝缘层。例如，电荷存储层可以是陷阱绝缘层、浮置栅电极或具有导电纳米点的绝缘层。电荷存储层可以包括例如氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层或层叠陷阱层中的至少一种。隧道绝缘层可以由带隙大于电荷存储层的带隙的材料中的至少一种形成，并且阻挡绝缘层可以由高k电介质材料(例如，氧化铝和氧化铪)形成。在示例性实施例中，竖直绝缘层可以包括相变或可变电阻层。
水平绝缘图案HP可以设置在下电极ELa和上电极ELb的侧表面与竖直绝缘图案VP之间。水平绝缘图案HP可以部分地覆盖下电极ELa和上电极ELb的侧表面，并且可以延伸以覆盖下电极ELa和上电极ELb的顶表面和底表面。水平绝缘图案HP的一部分可以从栅极绝缘层15和下电极ELa之间的区域延伸以覆盖下电极ELa的顶表面和底表面。栅极绝缘层15可以设置在下半导体图案LSP的侧表面上。水平绝缘图案HP可以用作NAND闪存器件的数据存储层DS的一部分，并且可以包括电荷存储层和阻挡绝缘层。在示例性实施例中，水平绝缘图案HP可以包括阻挡绝缘层。
参考图3、图4A和图4B，公共源极区域CSR可以基本平行于电极结构ST延伸(例如，沿第一方向D1延伸)，并且可以通过用第二导电类型的杂质对衬底10掺杂来形成。公共源极区域CSR可以包含例如n型杂质(例如，砷(As)或磷(P))。
可以在电极结构ST之间设置公共源极插塞CSP，并且可以将公共源极插塞CSP耦接到公共源极区域CSR。作为示例，公共源极插塞CSP可以沿第一方向D1延伸并且可以具有基本均匀的上部宽度。绝缘间隔物SP可以***在公共源极插塞CSP和电极结构ST的两个侧表面之间。备选地，公共源极插塞CSP可以设置在绝缘间隔物SP之间并且可以局部耦接到公共源极区域CSR。
第一层间绝缘层51可以设置在上绝缘平坦化层45上并且可以覆盖竖直结构VS的顶表面。第二层间绝缘层53可以设置在第一层间绝缘层51上并且可以覆盖公共源极插塞CSP的顶表面。
单元接触插塞CPLG可以穿透第一层间绝缘层51和第二层间绝缘层53以及上绝缘平坦化层45，并且可以分别耦接到上电极ELb的焊盘部分。单元接触插塞CPLG之一可以穿透第一层间绝缘层51和第二层间绝缘层53、上绝缘平坦化层45、第一下绝缘层25和第二下绝缘层27，并且可以耦接到下电极ELa的端部。单元接触插塞CPLG的竖直长度可以随着距单元阵列区域CAR的距离减小而减小。例如，随着单元接触插塞CPLG被设置为更靠近单元阵列区域CAR，单元接触插塞CPLG的竖直长度(例如，沿第三方向D3的长度)可以减小。单元接触插塞CPLG的顶表面可以基本上彼此共面。
***接触插塞PPLG可以穿透第一层间绝缘层51和第二层间绝缘层53、上绝缘平坦化层45、第一下绝缘层25、第二下绝缘层27和虚设牺牲图案DP，并且可以耦接到***电路结构。例如，***接触插塞PPLG可以耦接到源极和漏极杂质区域13和***栅极叠层PGS。
子位线SBL可以设置在单元阵列区域CAR中的第二层间绝缘层53上，并且可以通过接触插塞PLG电连接到竖直结构VS。连接线CL可以设置在连接区域CNR中的第二层间绝缘层53上，并且可以耦接到单元接触插塞CPLG。***电路线PCL可以设置在***电路区域PCR中的第二层间绝缘层53上，并且可以耦接到***接触插塞PPLG。
第三层间绝缘层60可以设置在第二层间绝缘层53上并且可以覆盖子位线SBL、连接线CL和***电路线PCL。位线BL可以设置在第三层间绝缘层60上，并且可以与电极结构ST交叉并沿第二方向D2延伸。位线BL可以通过位线接触插塞BPLG耦接到子位线SBL。
图7是沿着图3的线I-I’截取的横截面图，并示出了根据本发明构思的示例性实施例的三维半导体存储器件。图8是沿着图3的线II-II’截取的横截面图，并示出了根据本发明构思的示例性实施例的三维半导体存储器件。图9是示出了根据本发明构思的示例性实施例的三维半导体存储器件的横截面图。为了便于解释，可以省略之前参考图3、图4A和图4B描述的元件的进一步描述。
参考图7，第一下绝缘层25和第二下绝缘层27可以设置在下电极ELa和上电极ELb中最下面的上电极之间。第二下绝缘层27可以比第一下绝缘层25薄，并且可以由与第一下绝缘层25不同的绝缘材料形成。例如，第一下绝缘层25可以包括第一绝缘材料，并且第二下绝缘层27可以包括与第一绝缘材料不同的第二绝缘材料。
在图7所示的示例性实施例中，第一下绝缘层25从单元阵列区域CAR延伸到***电路区域PCR中，并覆盖***电路区域PCR中的***电路结构。此外，第二下绝缘层27不从单元阵列区域CAR延伸到***电路区域PCR中，并且具有与上电极ELb中最下面的一个的侧表面基本对齐的侧表面。在这种情况下，上绝缘平坦化层45可以与虚设牺牲图案DP的部分直接接触。
参考图8，在示例性实施例中，省略了图4A和图4B中所示的竖直结构VS的下半导体图案LSP，并且上半导体图案USP与衬底10直接接触。
参考图9，在示例性实施例中，沟道结构CHS可以在单元阵列区域CAR中穿透电极结构ST。在示例性实施例中，每个沟道结构CHS可以包括穿透电极结构ST的第一竖直沟道VS1和第二竖直沟道VS2、以及设置在电极结构ST下方并将第一竖直沟道VS1和第二竖直沟道VS2彼此连接的水平沟道HS。第一竖直沟道VS1和第二竖直沟道VS2可以设置在穿透电极结构ST的竖直孔中。水平沟道HS可以设置在形成在衬底10的上部中的凹陷区域中。水平沟道HS可以设置在衬底10和电极结构ST之间，并且可以将第一竖直沟道VS1和第二竖直沟道VS2彼此连接。
在示例性实施例中，水平沟道HS可以是连续连接到第一竖直沟道VS1和第二竖直沟道VS2的空心图案(例如，成形为像管道或通心粉那样的形状)。例如，第一竖直沟道VS1和第二竖直沟道VS2以及水平沟道HS可以连接以形成单个管状结构。例如，第一竖直沟道VS1和第二竖直沟道VS2以及水平沟道HS可以是实质上不存在任何接口的单个连续半导体图案。半导体层可以具有例如单晶、非晶和多晶结构中的一种。此外，如上所述，数据存储层可以***在沟道结构CHS与下电极ELa和上电极ELb之间。
在示例性实施例中，每个沟道结构CHS的第一竖直沟道VS1可以连接到位线BL，并且第二竖直沟道VS2可以连接到公共源极线CSL。包含半导体材料的沟道结构CHS可以彼此电断开，并且每个沟道结构CHS的电势可以由电极结构ST施加的电压来控制。每个沟道结构CHS可以用作位线BL和公共源极线CSL之间的电流路径。
图10是示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法的流程图。图11A至图11J是沿着图3的线I-T’截取的横截面图，并示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。
参考图3、图10和图11A，可以在衬底10的***电路区域PCR中形成***电路结构(S1)。
例如，器件隔离层12可以形成在***电路区域PCR中，并且可以在衬底10中限定有源区ACT。器件隔离层12可以通过在衬底10的***电路区域PCR中形成沟槽并用绝缘材料填充沟槽来形成。
***栅极叠层PGS可以形成在衬底10上，并且可以与***电路区域PCR中的有源区ACT交叉。可以通过在衬底10上顺序地堆叠***栅极绝缘层1、掺杂多晶硅层3、栅极金属层5和硬掩模层7，然后对这些层进行图案化来形成每个***栅极叠层PGS。可以形成间隔物以覆盖每个***栅极叠层PGS的侧表面，并且可以通过用第一杂质(例如硼(B)或磷(P))对有源区ACT掺杂来形成源极和漏极杂质区域13。在示例性实施例中，***栅极叠层PGS可以用作用于形成源极和漏极杂质区域13的掺杂工艺中的离子掩模。
参考图3、图10和图11B，可以在衬底10上沉积下牺牲层，然后可以将其图案化以形成下牺牲图案LP和虚设牺牲图案DP(S2)。
例如，形成下牺牲图案LP和虚设牺牲图案DP可以包括：在下牺牲层上形成掩模图案以在***电路区域PCR上具有开口，然后使用掩模图案作为蚀刻掩模来各向异性地蚀刻下牺牲层。掩模图案的开口可以形成为与***栅极叠层PGS间隔开。此外，在形成下牺牲层之前，可以形成缓冲绝缘层11以覆盖设置有***栅极叠层PGS的衬底10。缓冲绝缘层11可以包括介于下牺牲层和衬底10之间的部分以及介于下牺牲层和***栅极叠层PGS之间的另一部分。缓冲绝缘层11可以是氧化硅层，其例如通过热氧化工艺或沉积工艺来形成。
下牺牲层可以形成为共形地覆盖衬底10的顶表面和***栅极叠层PGS。在示例性实施例中，下牺牲层可以形成为具有小于***栅极叠层PGS的竖直厚度的厚度。在***栅极叠层PGS形成为彼此相邻的情况下，***电路区域PCR中的下牺牲层可以填充***栅极叠层PGS之间的空间。下牺牲层可以由相对于缓冲绝缘层11具有蚀刻选择性的材料形成或包括该材料。例如，下牺牲层可以由氮化硅、氮氧化硅、碳化硅或硅锗中的至少一种形成或包括其中的至少一种。
在示例性实施例中，下牺牲图案LP可以是板状结构，其被设置为在单元阵列区域CAR和连接区域CNR中覆盖衬底10，或者可以是线形结构，其被设置为从单元阵列区域CAR延伸到连接区域CNR中，或者可以在连接区域CNR上具有开口。
虚设牺牲图案DP可以形成为在***电路区域PCR中覆盖衬底10和***栅极叠层PGS，并且下牺牲图案LP可以形成为在单元阵列区域CAR和连接区域CNR中覆盖衬底10。
参考图3、图10和图11C，可以形成下绝缘层20以覆盖衬底10(S3)。
下绝缘层20可以具有均匀的厚度并且可以沉积在下牺牲图案LP和虚设牺牲图案DP上。下绝缘层20可以是氧化硅层(例如，HDP氧化物)。
单元阵列区域CAR中的下绝缘层20的顶表面可以位于***电路区域PCR中的虚设牺牲图案DP的最上顶表面的上方。在示例性实施例中，单元阵列区域CAR中的下绝缘层20的顶表面可以位于***电路区域PCR中的虚设牺牲图案DP的最上顶表面的下方。
由于***栅极叠层PGS和下牺牲图案LP之间的厚度差异，下绝缘层20的顶表面在***电路区域PCR中可能不均匀。例如，下绝缘层20可以在单元阵列区域CAR和连接区域CNR中具有基本平坦的顶表面，但是在***电路区域PCR中可以具有突起部分20P。因此，下绝缘层20在***电路区域PCR中的顶表面可以高于在单元阵列区域CAR中的顶表面。
参考图3、图10和图11C至图11E，可以在下绝缘层20上执行包括操作S4、S5、S6和S7的平坦化工艺以形成第一下绝缘层25。第一下绝缘层25可以通过例如先进工艺控制(APC)方法形成。例如，可以将APC***连接到用于执行半导体制造工艺(例如，蚀刻、沉积或抛光工艺)或用于测量工艺结果的制造或测量设备，并且半导体制造工艺可以由APC***控制。
可以考虑地选择线GSL和与其相邻的虚设字线DWL之间的距离(例如参见图2)来确定或优化第一下绝缘层25的厚度。例如，如之前参考图4A和图4B所描述的，下电极ELa与上电极ELb中最下面的一个之间的距离可以根据第一下绝缘层25的厚度来确定。
例如，在形成下绝缘层20之后，可以形成蚀刻停止图案30以在单元阵列区域CAR和连接区域CNR中覆盖下绝缘层20并且在***电路区域PCR中暴露下绝缘层20。形成蚀刻停止图案30可以包括：在下绝缘层20上共形地沉积蚀刻停止层，然后图案化蚀刻停止层以在***电路区域PCR中暴露下绝缘层20。例如，蚀刻停止图案30可以形成为在***电路区域PCR中暴露下绝缘层20的突出部分20P。蚀刻停止图案30可以由相对于下绝缘层20具有蚀刻选择性的材料(例如，氮化硅或氮氧化硅)形成。
在形成蚀刻停止图案30之后，可以在下绝缘层20上执行抛光工艺以去除下绝缘层20的突出部分20P。作为去除突出部分20P的结果，可以减小下绝缘层20的顶表面在单元阵列区域CAR与***电路区域PCR之间的高度差。可以使用例如化学机械抛光(CMP)工艺来执行抛光工艺。相对于蚀刻停止图案30具有蚀刻选择性的浆料(例如，二氧化硅和/或二氧化铈基浆料)可以用于针对下绝缘层20的CMP工艺。
在CMP工艺期间，蚀刻停止图案30可以用于检测CMP工艺的停止点，或者可以用作蚀刻停止层。因此，可以防止在CMP工艺中下绝缘层20在单元阵列区域CAR和连接区域CNR中暴露。例如，可以防止下绝缘层20在单元阵列区域CAR和连接区域CNR中的厚度在对下绝缘层20执行的平坦化工艺期间改变。
在CMP工艺之后，可以使用相对于下绝缘层20具有蚀刻选择性的蚀刻配方来去除蚀刻停止图案30。因此，暴露在单元阵列区域CAR和连接区域CNR中的下绝缘层20可以具有基本均匀的厚度。
参考图10和图11D，可以执行第一测量工艺以测量下绝缘层20在单元阵列区域CAR中的第一厚度T1(S4)。第一测量工艺可以使用测量设备来执行，并且可以向APC***发送关于由测量设备测量的第一厚度T1的信息。
在示例性实施例中，测量下绝缘层20的第一厚度T1的第一测量工艺可以在沉积下绝缘层20之后直接执行。例如，可以在形成参考图11C描述的蚀刻停止图案30之前通过第一测量工艺来测量下绝缘层20的厚度。
为了获得下绝缘层20在单元阵列区域CAR中的期望厚度(例如，目标厚度)，APC***可以基于关于下绝缘层20的第一厚度T1的测量信息来确定用于下绝缘层20上的蚀刻工艺的至少一个工艺参数(S5)。工艺参数可以包括例如蚀刻工艺的工艺时间、蚀刻剂的量、蚀刻剂的混合比等。
参考图10和图11E，可以基于由APC***确定的工艺参数对下绝缘层20执行蚀刻工艺(S6)。可以执行下绝缘层20的蚀刻以对下绝缘层20的整个顶表面进行各向同性蚀刻(例如，使用湿蚀刻方法)。因此，可以在整个衬底10中减小下绝缘层20的厚度，以形成在***电路区域PCR中暴露虚设牺牲图案DP的最上表面的第一下绝缘层25。第一下绝缘层25的一部分可以设置在***栅极叠层PGS之间并且设置在虚设牺牲图案上。第一下绝缘层25的顶表面可以位于与虚设牺牲图案DP的最上表面基本相等或者更低的水平。例如，在示例性实施例中，第一下绝缘层25不在虚设牺牲图案DP的最上表面上方延伸。
可以执行第二测量工艺以测量下绝缘层20在单元阵列区域CAR中的第二厚度T2，或者确定蚀刻工艺中下绝缘层20的蚀刻量(S7)。
在第二测量工艺之后，APC***可以将第二厚度T2的测量值与目标厚度进行比较，以控制对下绝缘层20的蚀刻工艺。如果第二厚度T2的测量值超过目标厚度范围，则可以使用第二厚度T2的测量值来重新确定用于蚀刻工艺的工艺参数，并且可以再次对下绝缘层20执行蚀刻工艺。如果第二厚度T2的测量值在目标厚度范围内，则可以在第一下绝缘层25上沉积第二下绝缘层27(S8)。
参考图3、图10和图11F，第二下绝缘层27可以被沉积为在整个衬底10中具有基本均匀的厚度。第二下绝缘层27可以覆盖虚设牺牲图案DP的顶表面。第二下绝缘层27可以由与第一下绝缘层25的绝缘层不同的绝缘层(例如，TEOS)形成。
在示例性实施例中，可以形成第一下绝缘层25或第二下绝缘层27以减小单元阵列区域CAR和***电路区域PCR之间的高度差。例如，第二下绝缘层27可以形成为具有基本平坦的顶表面。
参考图3、图10和图11G，可以在第二下绝缘层27上形成其中上牺牲层SL和上绝缘层ILD竖直交替堆叠的模制结构110(S9)。
例如，形成模制结构110可以包括：在第二下绝缘层27上形成其中上牺牲层SL和上绝缘层ILD交替堆叠的分层结构，并且对分层结构执行修整工艺。修整工艺可以包括以下步骤：在单元阵列区域CAR和连接区域CNR中形成覆盖分层结构的掩模图案，使用掩模图案作为蚀刻掩模来蚀刻分层结构，蚀刻掩模图案以减小掩模图案的平面区域，以及去除掩模图案。蚀刻分层结构和掩模图案的步骤可以在去除掩模图案的步骤之前重复多次。作为修整工艺的结果，模制结构110可以具有阶梯结构，该阶梯结构具有沿从连接区域CNR朝向***电路区域PCR的方向以阶梯方式减小的高度。
模制结构110的上牺牲层SL可以由能够以相对于上绝缘层ILD的高蚀刻选择性蚀刻的材料形成。作为示例，上牺牲层SL和上绝缘层ILD可以由相对于彼此具有刻蚀选择性的绝缘材料形成。例如，上牺牲层SL可以由与上绝缘层ILD不同的绝缘材料形成。此外，上牺牲层SL可以由与下牺牲图案LP相同的材料形成，并且上绝缘层ILD可以由与第二下绝缘层27相同的材料形成。例如，上牺牲层SL可以由氮化硅层形成，且上绝缘层ILD可以由TEOS层形成。
在示例性实施例中，模制结构110可以以上牺牲层SL的最下层与第二下绝缘层27接触的方式形成。此外，在用于形成模制结构110的修整工艺期间，由上牺牲层SL的最下层暴露的第二下绝缘层27可以部分地凹陷。因此，在***电路区域PCR中，第二下绝缘层27的厚度可以减小。在示例性实施例中，在用于形成模制结构110的修整工艺期间，可以蚀刻由上牺牲层SL中最下面的一层暴露的第二下绝缘层27的一部分，以在***电路区域PCR中部分地暴露第一下绝缘层25，如参考图7所描述的。在示例性实施例中，省略第二下绝缘层27。当省略第二下绝缘层27时，上牺牲层SL中最下面的一层可以在衬底10的整个区域内与第一下绝缘层25接触。
参考图3、图10和图11H，可以在衬底10上形成上绝缘平坦化层45。上绝缘平坦化层45可以形成为具有基本上平坦的顶表面。可以通过在衬底10上形成比模制结构110厚的绝缘填隙层，然后对绝缘填隙层执行平坦化工艺来形成上绝缘平坦化层45。
在形成上绝缘平坦化层45之后，可以在单元阵列区域CAR中形成竖直结构VS以穿透模制结构110、第二下绝缘层27、第一下绝缘层25、下牺牲图案LP和缓冲绝缘层11(S10)。
形成竖直结构VS可以包括：形成竖直孔以穿透模制结构110、第二下绝缘层27、下绝缘层20、下牺牲图案LP和缓冲绝缘层11以暴露衬底10，以及在每个竖直孔中形成下半导体图案LSP和上半导体图案USP。
可以例如通过使用由竖直孔暴露的衬底10作为籽晶层的选择性外延生长(SEG)工艺来形成下半导体图案LSP。下半导体图案LSP可以具有位于下牺牲图案LP的顶表面上方的顶表面。在示例性实施例中，下半导体图案LSP的顶表面可以位于下牺牲图案LP的顶表面和第一下绝缘层25的顶表面之间。
下半导体图案LSP可以形成为具有单晶或多晶结构。然而，本发明构思的示例性实施例不限于此。下半导体图案LSP可以由例如碳纳米结构、有机半导体材料和/或化合物半导体材料形成。下半导体图案LSP可以具有与衬底10相同的导电类型。可以在选择性外延生长工艺期间对下半导体图案LSP原位掺杂。备选地，可以在形成下半导体图案LSP之后通过附加的离子注入工艺来对下半导体图案LSP掺杂。
上半导体图案USP可以形成在设置有下半导体图案LSP的竖直孔中。上半导体图案USP可以与下半导体图案LSP接触。上半导体图案USP可以通过在竖直孔中均匀沉积半导体层来形成。半导体层可以被形成为具有共形厚度，但是在一些情况下，半导体层可能太薄而不能完全填充竖直孔。因此，上半导体图案USP可以限定位于竖直孔中且填充有绝缘填隙层或气态材料的空区域或间隙区域。另外，导电焊盘PAD可以形成在每个上半导体图案USP的顶部中或顶部上。导电焊盘PAD可以是掺杂杂质区域，或者可以由导电材料形成。
在示例性实施例中，在形成上半导体图案USP之前，可以在竖直孔中形成竖直绝缘图案VP，如参考图5所述。形成竖直绝缘图案VP可以包括：均匀地沉积竖直绝缘层和第一半导体层以共形地覆盖设置有下半导体图案LSP的竖直孔的内表面，并且对竖直绝缘层和第一半导体层执行各向异性蚀刻工艺，直到下半导体图案LSP被部分暴露为止。
参考图3、图10和图11I，第一层间绝缘层51可以形成在上绝缘平坦化层45上，并且可以覆盖竖直结构VS的顶表面。在形成第一层间绝缘层51之后，可以通过用电极替换下牺牲图案LP和上牺牲层SL的替换工艺来形成电极结构ST(S11)。
例如，在形成第一层间绝缘层51之后，可以通过对第一层间绝缘层51、上绝缘平坦化层45、模制结构110、第一下绝缘层25和下牺牲图案LP进行图案化来形成线性沟槽。沟槽可以形成为沿第一方向D1延伸，并且可以沿与第一方向D1交叉的第二方向D2彼此间隔开。在示例性实施例中，沟槽可以具有至少两个不同的长度，并且由于形成沟槽，当在平面图中观察时，模制结构110可以具有“H”形。沟槽可以与竖直结构VS间隔开，并且可以形成为暴露上牺牲层SL和下牺牲图案LP的侧壁。
如图11I所示，可以去除由沟槽暴露的上牺牲层SL以形成上栅极区域GRb，并且可以去除下牺牲图案LP以形成下栅极区域GRa。可以通过各向同性地蚀刻上牺牲层SL和下牺牲图案LP来形成下栅极区域GRa和上栅极区域GRb。可以使用选择为相对于缓冲绝缘层11、第一下绝缘层25、上绝缘层ILD、竖直结构VS和衬底10具有蚀刻选择性的蚀刻配方来执行各向同性蚀刻工艺。在示例性实施例中，可以执行各向同性蚀刻工艺以完全去除上牺牲层SL和下牺牲图案LP。在上牺牲层SL和下牺牲图案LP由氮化硅形成并且缓冲绝缘层11、第一下绝缘层25和上绝缘层ILD由氧化硅形成的情况下，可以使用含有磷酸的蚀刻溶液来执行各向同性蚀刻工艺。
上栅极区域GRb可以是在竖直相邻的上绝缘层ILD之间以及在沟槽和竖直结构VS之间形成的间隙区域。例如，每个上栅极区域GRb可以形成为部分地暴露竖直结构VS的侧壁。下栅极区域GRa可以是形成在缓冲绝缘层11与第一下绝缘层25之间以部分地暴露下半导体图案LSP的侧壁的间隙区域。
参考图11J，下电极ELa可以形成在下栅极区域GRa中，并且上电极ELb可以形成在上栅极区域GRb中。下电极ELa和上电极ELb可以形成为分别部分或全部地填充下栅极区域GRa和上栅极区域GRb。下电极ELa和上电极ELb的形成可以包括顺序地沉积阻挡金属层和金属层。阻挡金属层可以由至少一种金属氮化物材料(例如，TiN、TaN或WN)形成，或可以包括所述至少一种金属氮化物材料。金属层可以由至少一种金属材料(例如W、Al、Ti、Ta、Co或Cu)形成，或可以包括所述至少一种金属材料。
在形成下电极ELa和上电极ELb之前，可以形成水平绝缘图案HP以共形地覆盖下栅极区域GRa和上栅极区域GRb的内表面，如图5所示。在NAND闪存晶体管中，水平绝缘图案HP可以用作存储器晶体管的数据存储层的一部分。此外，在形成水平绝缘图案HP之前，可以通过对由下栅极区域GRa暴露的下半导体图案LSP进行热氧化来形成栅极绝缘层15。作为形成下电极ELa和上电极ELb的结果，可以在衬底10的单元阵列区域CAR中形成电极结构ST，并且电极结构ST可以在连接区域CNR中具有阶梯结构。
此外，可以在由沟槽暴露的衬底10中形成公共源极区域CSR。公共源极区域CSL可以在第一方向D1上大致平行于彼此延伸并且在第二方向D2上彼此间隔开。例如，可以通过用与衬底10的类型不同的杂质掺杂衬底10来形成公共源极区域CSR。公共源极区域CSR可以包含例如n型杂质(例如，砷(As)或磷(P))。
在形成电极结构ST之后，可以形成公共源极插塞CSP以连接到公共源极区域CSR，如图4B所示。另外，可以在公共源极插塞CSP和电极结构ST之间或在沟槽的侧壁上形成绝缘间隔物SP。
第二层间绝缘层53可以形成在第一层间绝缘层51上并且可以覆盖公共源极插塞CSP的顶表面。之后，可以分别在单元阵列区域CAR、连接区域CNR和***电路区域PCR中形成接触插塞PLG、单元接触插塞CPLG和***接触插塞PPLG，如参考图4A和图4B所述。
之后，子位线SBL、连接线CL和***电路线PCL可以分别形成在单元阵列区域CAR、连接区域CNR和***电路区域PCR中。第三层间绝缘层60可以形成在第二层间绝缘层53上，并且位线BL可以形成在第三层间绝缘层60上。
图12A至图12D是沿着图3的线I-I’截取的横截面图，并示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。为了便于解释，可以省略之前参考图11A至图11J描述的元件和工艺的进一步描述。
参考图12A，如图11E所述，可以平坦化下绝缘层20以形成第一下绝缘层25，然后可以执行蚀刻工艺以调整下绝缘层20在单元阵列区域CAR和连接区域CNR中的厚度。
例如，在形成第一下绝缘层25之后，可以形成掩模图案MP以在单元阵列区域CAR和连接区域CNR中暴露下绝缘层20。可以通过使用掩模图案MP作为蚀刻掩模各向异性地蚀刻下绝缘层20来形成第一下绝缘层25。因此，第一下绝缘层25在单元阵列区域CAR和连接区域CNR中可以比在***电路区域PCR中更薄。例如，第一下绝缘层25可以在单元阵列区域CAR中具有第一厚度，在***电路区域PCR中具有第二厚度，并且第一厚度可以小于第二厚度。例如，第一下绝缘层25可以延伸为使得其覆盖单元阵列区域CAR以及***电路区域PCR，并且第一下绝缘层25的顶表面在单元阵列区域CAR中可以比在***电路区域PCR中更低。例如，第一下绝缘层25在单元阵列区域CAR中的第一高度/第一厚度可以小于第一下绝缘层25在***电路区域PCR中的第二高度/第二厚度。
参考图12B，具有均匀厚度的第二下绝缘层27可以形成在第一下绝缘层25上。第二下绝缘层27可以形成为覆盖虚设牺牲图案DP的最上表面。
参考图12C，模制结构110可以在单元阵列区域CAR和连接区域CNR中形成在第二下绝缘层27上，如之前参考图11G所述。之后，下牺牲图案LP和上牺牲层SL可以用电极代替，结果，可以形成电极结构ST，如图12D所示。
参考图12D，第一下绝缘层25和第二下绝缘层27可以设置在下电极ELa与上电极ELb中最下面的一个之间，并且第一下绝缘层25在单元阵列区域CAR中可以比在***电路区域PCR中薄。例如，第一下绝缘层25在单元阵列区域CAR中的顶表面可以位于比在***电路区域PCR中低的水平。类似地，第二下绝缘层27在单元阵列区域CAR中的顶表面可以位于比在***电路区域PCR中低的水平。第一下绝缘层25在单元阵列区域CAR中的第一厚度小于第一下绝缘层25在***电路区域中的第二厚度。此外，虚设牺牲图案DP的最上表面可以位于比上电极ELb中最下面的一个的底表面更高的水平。第二下绝缘层27可以延伸以包括布置在第一下绝缘层25和上电极ELb中最下面的一个之间并且在虚设牺牲图案DP和上绝缘平坦化层45之间的部分。
图13A至图13C是沿着图3的线I-I’截取的横截面图，并示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。为了便于解释，可以省略先前描述的元件和工艺的进一步描述。
参考图13A，如参考图11C所述，可以执行抛光工艺以去除下绝缘层20的突出部分，然后可以在下绝缘层20上形成掩模图案MP以暴露单元阵列区域CAR和连接区域CNR。例如，下绝缘层20可以保留在虚设牺牲图案DP上，并且掩模图案MP可以形成在下绝缘层20中保留在***电路区域PCR中的一部分上。之后，可以通过使用掩模图案MP作为蚀刻掩模各向异性地蚀刻下绝缘层20来形成第一下绝缘层25。
参考图13B，在去除掩模图案MP之后，可以执行蚀刻工艺以蚀刻第一下绝缘层25的整个顶表面。上述APC方法可以用于获得第一下绝缘层25的期望厚度。
参考图13C，第二下绝缘层27可以形成在第一下绝缘层25上。在示例性实施例中，第一下绝缘层25可以介于第二下绝缘层27和下牺牲图案LP之间以及第二下绝缘层27和虚设牺牲图案DP之间。之后，如上所述，可以执行用于形成模制结构和电极结构的工艺。
图14A至图14G是沿着图3的线I-I’截取的横截面图，并示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。为了便于解释，可以省略先前描述的元件和工艺的进一步描述。
参考图14A，掩模图案MP可以形成在衬底10上，并且可以覆盖单元阵列区域CAR和连接区域CNR并且暴露***电路区域PCR。可以使用掩模图案MP作为蚀刻掩模来蚀刻衬底10。衬底10的顶表面可以在***电路区域PCR中凹陷。
参考图14B，参考图11A描述的***电路结构可以形成在衬底10的凹陷顶表面上。例如，***栅极叠层PGS可以形成在衬底10的凹陷顶表面上。***栅极叠层PGS的顶表面可以位于比衬底10的单元阵列区域CAR的顶表面更高的水平。栅极叠层PGS的顶表面的水平高度可以取决于衬底10在***电路区域PCR处的凹陷深度。
参考图14C，可以将下牺牲层沉积在衬底10上，然后可以对下牺牲层进行图案化以形成下牺牲图案LP和虚设牺牲图案DP，如参考图11B所述。
参考图14D，下绝缘层20可以形成为用下牺牲图案LP和虚设牺牲图案DP整体覆盖衬底10。下绝缘层20可以具有均匀的厚度并且可以沉积在下牺牲图案LP和虚设牺牲图案DP上。
参考图14E，可以对下绝缘层20执行平坦化工艺以形成第一下绝缘层25，如参考图11C至图11E所述。之后，第二下绝缘层27可以形成为共形地覆盖第一下绝缘层25(例如，具有恒定的厚度)。
参考图14F和图14G，可以执行如上所述的用于形成模制结构110和电极结构ST的工艺。衬底10在***电路区域PCR中的顶表面可以位于比在单元阵列区域CAR或连接区域CNR中更低的水平。因此，***栅极叠层PGS的底表面可以位于下电极ELa的底表面的下方。另外，***栅极叠层PGS的顶表面可以位于下电极ELa的顶表面和上电极ELb中最下面的一个之间。
根据本发明构思的示例性实施例，可以在衬底的单元阵列区域中以及在竖直相邻的电极之间设置下绝缘层，并且该下绝缘层可以延伸以在***电路区域中覆盖***电路结构。因此，可以省略在单元阵列区域中去除下绝缘层的工艺，并且可以在覆盖***电路结构的下绝缘层的平坦化表面上交替地堆叠上电极和上绝缘层。因此，可以简化制造三维半导体存储器件的工艺，并且可以降低制造成本。
另外，可以更精确地控制下绝缘层在包括单元阵列区域和***电路区域在内的区域中的厚度，由此提高三维单元阵列的可靠性。
在本发明构思的示例性实施例中，提供了三维存储器阵列。三维存储器阵列在存储器单元阵列的一个或多个物理层级中单片地形成，所述存储器单元阵列具有设置在硅衬底上方的有源区以及与那些存储器单元的操作相关联的电路，而不论这种相关联的电路在衬底上方还是在衬底内。术语“单片”意味着阵列的每一层级的层直接沉积在阵列的每一下层级的层上。在本发明构思的示例性实施例中，三维存储阵列包括竖直取向的竖直NAND串，使得至少一个存储器单元位于另一存储器单元之上。所述至少一个存储器单元可以包括电荷俘获层。以下专利文献(通过引用并入本文)描述了用于三维存储器阵列的适当构造，其中三维存储器阵列被构造为多个层级，并在层级之间共享字线和/或位线：美国专利No’s.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。
尽管可能未示出相应的平面图和/或一些横截面图的透视图，但是本文所示的器件结构的横截面图提供对沿着如在平面图中示出的两个不同方向延伸和/或沿着如在透视图中示出的三个不同方向延伸的多个器件结构的支撑。两个不同方向可以彼此正交或可以不正交。三个不同方向可以包括可与两个不同方向正交的第三方向。多个器件结构可以集成在同一电子设备中。例如，当在横截面图中示出器件结构(例如，存储器单元结构或晶体管结构)时，电子设备可以包括如通过电子设备的平面图所示出的多个器件结构(例如，多个存储器单元结构或多个晶体管结构)。多个器件结构可以以阵列和/或以二维图案来布置。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的改变。

Claims (23)

1.一种三维半导体存储器件，包括：
衬底，包括***电路区域和单元阵列区域；
多个***栅极叠层，设置在所述衬底的所述***电路区域中；以及
电极结构，设置在所述衬底的所述单元阵列区域中，其中所述电极结构包括：下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层，
其中所述下绝缘层从所述单元阵列区域延伸到所述***电路区域中并覆盖所述***栅极叠层，
其中所述下绝缘层包括第一下绝缘层和第二下绝缘层，并且所述第一下绝缘层和所述第二下绝缘层顺序地堆叠，
其中所述第一下绝缘层包括第一绝缘材料，所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
2.根据权利要求1所述的三维半导体存储器件，其中，所述第二下绝缘层的厚度小于所述第一下绝缘层的厚度。
3.根据权利要求1所述的三维半导体存储器件，其中，所述第二下绝缘层包括：
设置在所述单元阵列区域中的第一部分；以及
设置在所述***电路区域中的第二部分，
其中所述第二部分的厚度小于所述第一部分的厚度。
4.根据权利要求1所述的三维半导体存储器件，其中，所述第二下绝缘层的侧壁与所述上电极中最下面的上电极的侧壁基本对齐。
5.根据权利要求1所述的三维半导体存储器件，其中，所述上绝缘层包括所述第二绝缘材料。
6.根据权利要求1所述的三维半导体存储器件，其中，所述第一下绝缘层在所述单元阵列区域中的厚度比在所述***电路区域中的厚度薄。
7.根据权利要求1所述的三维半导体存储器件，其中所述***栅极叠层的底表面位于所述下电极的底表面下方。
8.根据权利要求1所述的三维半导体存储器件，其中，所述***栅极叠层的顶表面位于所述下电极的顶表面和所述上电极中最下面的上电极的底表面之间。
9.根据权利要求1所述的三维半导体存储器件，其中，所述第一下绝缘层包括设置在所述***栅极叠层中的相邻***栅极叠层之间的部分。
10.根据权利要求1所述的三维半导体存储器件，其中，所述第一下绝缘层限定设置在所述***栅极叠层中的相邻***栅极叠层之间的气隙。
11.根据权利要求1所述的三维半导体存储器件，还包括：
虚设牺牲图案，设置在所述***电路区域中并共形地覆盖所述***栅极叠层，
其中所述虚设牺牲图案包括与第一绝缘材料和第二绝缘材料不同的第三绝缘材料。
12.根据权利要求11所述的三维半导体存储器件，其中，所述第一下绝缘层包括设置在所述***栅极叠层之间并在所述虚设牺牲图案上的部分，以及
所述第二下绝缘层从所述第一下绝缘层的顶表面延伸到所述虚设牺牲图案的一部分的顶表面。
13.根据权利要求12所述的三维半导体存储器件，其中，所述第一下绝缘层位于与所述虚设牺牲图案的最上表面基本相等或更低的水平。
14.根据权利要求1所述的三维半导体存储器件，还包括：
多个竖直结构，其中所述竖直结构在所述单元阵列区域中穿透所述电极结构并连接到所述衬底。
15.一种三维半导体存储器件，包括：
衬底，包括***电路区域和单元阵列区域；
多个***栅极叠层，设置在所述衬底的所述***电路区域中；以及
电极结构，设置在所述衬底的所述单元阵列区域中，其中所述电极结构包括：下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层，
其中所述下绝缘层从所述单元阵列区域延伸到所述***电路区域中并覆盖所述***栅极叠层，
其中所述下绝缘层的顶表面在所述单元阵列区域中比在所述***电路区域中低。
16.根据权利要求15所述的三维半导体存储器件，其中所述下绝缘层包括第一下绝缘层和第二下绝缘层，并且所述第一下绝缘层和所述第二下绝缘层顺序地堆叠，
其中所述第一下绝缘层包括第一绝缘材料，所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
17.根据权利要求16所述的三维半导体存储器件，其中，所述第一下绝缘层在所述单元阵列区域中的第一厚度小于所述第一下绝缘层在所述***电路区域中的第二厚度。
18.根据权利要求16所述的三维半导体存储器件，其中，所述上绝缘层包括所述第二绝缘材料。
19.根据权利要求16所述的三维半导体存储器件，还包括：
虚设牺牲图案，设置在所述***电路区域中并共形地覆盖所述***栅极叠层，
其中所述虚设牺牲图案包括与第一绝缘材料和第二绝缘材料不同的第三绝缘材料。
20.根据权利要求19所述的三维半导体存储器件，其中，所述第一下绝缘层包括设置在所述***栅极叠层之间并在所述虚设牺牲图案上的部分，以及
所述第二下绝缘层从所述第一下绝缘层的顶表面延伸到所述虚设牺牲图案的一部分的顶表面。
21.一种三维半导体存储器件，包括：
衬底，包括***电路区域和单元阵列区域；
多个***栅极叠层，设置在所述衬底的所述***电路区域中；以及
电极结构，设置在所述衬底的所述单元阵列区域中，其中所述电极结构包括：下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层，
其中所述下绝缘层从所述单元阵列区域延伸到所述***电路区域中并覆盖所述***栅极叠层，
其中所述下绝缘层包括顺序地彼此堆叠的第一下绝缘层和第二下绝缘层，
其中所述第二下绝缘层包括在所述单元阵列区域中的第一部分和在所述***电路区域中的第二部分，并且所述第二部分比所述第一部分薄。
22.根据权利要求21所述的三维半导体存储器件，其中所述第一下绝缘层包括第一绝缘材料，所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料，
其中所述第二下绝缘层的所述第一部分的厚度小于所述第一下绝缘层的厚度。
23.根据权利要求21所述的三维半导体存储器件，还包括：
虚设牺牲图案，设置在所述***电路区域中并共形地覆盖所述***栅极叠层，
其中所述虚设牺牲图案包括第一绝缘材料，并且所述下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112204742A (zh) * 2020-08-28 2021-01-08 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
CN112768488A (zh) * 2021-02-04 2021-05-07 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
CN113169180A (zh) * 2019-02-18 2021-07-23 桑迪士克科技有限责任公司 具有弯曲存储器元件的三维平坦nand存储器器件及其制造方法
CN113206102A (zh) * 2020-01-31 2021-08-03 爱思开海力士有限公司 半导体存储器装置及其制造方法
US11716843B2 (en) 2020-03-19 2023-08-01 Yangtze Memory Technologies Co., Ltd. Method for forming contact structures in three-dimensional memory devices

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
KR102600999B1 (ko) * 2018-04-20 2023-11-13 삼성전자주식회사 수직형 메모리 장치
KR102608833B1 (ko) * 2018-06-07 2023-12-04 에스케이하이닉스 주식회사 반도체 장치의 제조방법
CN109690776B (zh) * 2018-12-07 2020-01-10 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
KR20200116573A (ko) * 2019-04-01 2020-10-13 삼성전자주식회사 반도체 소자
KR102207215B1 (ko) * 2019-04-23 2021-01-25 삼성전자주식회사 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
CN113302738B (zh) * 2019-09-10 2024-02-09 铠侠股份有限公司 存储器装置
KR20210081051A (ko) 2019-12-23 2021-07-01 삼성전자주식회사 워드 라인 분리층을 갖는 반도체 소자
JP2021150346A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
WO2021237643A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
US11903220B2 (en) 2020-06-12 2024-02-13 SK Hynix Inc. Electronic device and method for fabricating the same
TWI728877B (zh) * 2020-07-23 2021-05-21 旺宏電子股份有限公司 記憶元件及其製造方法
KR20220018776A (ko) * 2020-08-07 2022-02-15 삼성전자주식회사 반도체 메모리 장치
CN115643748A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068648A (ja) * 1999-08-30 2001-03-16 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
US20060011964A1 (en) * 2004-07-14 2006-01-19 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20110049611A1 (en) * 2009-08-27 2011-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and manufacturing method of nonvolatile semiconductor storage device
JP2012094694A (ja) * 2010-10-27 2012-05-17 Toshiba Corp 不揮発性半導体記憶装置
CN102646678A (zh) * 2011-02-17 2012-08-22 海力士半导体有限公司 半导体存储器件及其制造方法
US20140084384A1 (en) * 2012-09-21 2014-03-27 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN105280560A (zh) * 2014-05-26 2016-01-27 三星电子株式会社 制造存储器装置的方法以及制造电子装置的方法
CN105304633A (zh) * 2014-07-23 2016-02-03 三星电子株式会社 半导体装置和制造半导体装置的方法
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same
CN106169477A (zh) * 2015-05-22 2016-11-30 三星电子株式会社 包括阻挡层的存储器件
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
CN107871743A (zh) * 2016-09-23 2018-04-03 三星电子株式会社 制造三维半导体器件的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212280A (ja) * 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
KR102024723B1 (ko) 2013-01-02 2019-09-24 삼성전자주식회사 3차원 반도체 장치
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR20140108982A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9425208B2 (en) * 2014-04-17 2016-08-23 Samsung Electronics Co., Ltd. Vertical memory devices
KR102258369B1 (ko) 2014-06-23 2021-05-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
US9780104B2 (en) * 2015-09-10 2017-10-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR102629347B1 (ko) * 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6674406B2 (ja) * 2017-03-23 2020-04-01 キオクシア株式会社 半導体装置及びその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068648A (ja) * 1999-08-30 2001-03-16 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
US20060011964A1 (en) * 2004-07-14 2006-01-19 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20110049611A1 (en) * 2009-08-27 2011-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and manufacturing method of nonvolatile semiconductor storage device
JP2012094694A (ja) * 2010-10-27 2012-05-17 Toshiba Corp 不揮発性半導体記憶装置
CN102646678A (zh) * 2011-02-17 2012-08-22 海力士半导体有限公司 半导体存储器件及其制造方法
US20140084384A1 (en) * 2012-09-21 2014-03-27 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN105280560A (zh) * 2014-05-26 2016-01-27 三星电子株式会社 制造存储器装置的方法以及制造电子装置的方法
CN105304633A (zh) * 2014-07-23 2016-02-03 三星电子株式会社 半导体装置和制造半导体装置的方法
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same
CN106169477A (zh) * 2015-05-22 2016-11-30 三星电子株式会社 包括阻挡层的存储器件
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
CN106601752A (zh) * 2015-10-08 2017-04-26 三星电子株式会社 三维半导体存储装置和竖直集成电路装置
CN107871743A (zh) * 2016-09-23 2018-04-03 三星电子株式会社 制造三维半导体器件的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113169180A (zh) * 2019-02-18 2021-07-23 桑迪士克科技有限责任公司 具有弯曲存储器元件的三维平坦nand存储器器件及其制造方法
CN113206102A (zh) * 2020-01-31 2021-08-03 爱思开海力士有限公司 半导体存储器装置及其制造方法
US11716843B2 (en) 2020-03-19 2023-08-01 Yangtze Memory Technologies Co., Ltd. Method for forming contact structures in three-dimensional memory devices
CN112204742A (zh) * 2020-08-28 2021-01-08 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
CN112204742B (zh) * 2020-08-28 2022-11-22 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
US11728303B2 (en) 2020-08-28 2023-08-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional NAND memory device and method of forming the same
CN112768488A (zh) * 2021-02-04 2021-05-07 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
CN112768488B (zh) * 2021-02-04 2021-11-09 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法

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US20220189991A1 (en) Three-dimensional semiconductor memory device
US10672787B2 (en) Three-dimensional semiconductor device and method of manufacturing the same

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