KR102381342B1 - 게이트를 갖는 반도체 소자의 형성 방법 - Google Patents

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Abstract

반도체 소자의 형성 방법은 반도체 기판의 내부에 게이트 트렌치를 형성하고, 게이트 트렌치 상에 게이트 유전체를 형성하고, 게이트 유전체 상에 제1 도전성 물질 층을 형성하고, 제1 도전성 물질 층 상에 소스 물질 층을 형성하되, 소스 물질 층은 제1 원소를 포함한다. 반도체 소자의 형성 방법은 열처리 공정을 진행하여 소스 물질 층 내의 제1 원소를 제1 도전성 물질 층 내로 확산시키어 도전성의 도우프트 물질 층을 형성하고, 게이트 트렌치의 상부에서 전체적으로 도우프트 물질 층 상의 소스 물질 층을 제거하고, 및 도오프트 물질 층과 물리적으로 콘택되도록 도우프트 물질 층 상에 제2 도전성 물질 층을 형성한다. 열처리 공정 동안에, 소스 물질 층 내의 제1 원소는 제1 도전성 물질 층 내로 확산되고 게이트 유전체 내로 확산되지 않는 것을 포함한다.

Description

게이트를 갖는 반도체 소자의 형성 방법{Method of Forming a Semiconductor Device Having a Gate}
본 발명의 기술적 사상은 게이트를 갖는 반도체 소자의 형성 방법에 관한 것이다.
최근, 3차원 트랜지스터가 활발히 연구되고 있다. 이러한 3차원 트랜지스터의 크기가 점점 작아지면서 문턱 전압 특성 및 게이트 유전체의 신뢰성이 점점 악화되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트를 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 트랜지스터의 특성을 개선할 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
삭제
삭제
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 형성 방법은 반도체 기판을 선택적으로 식각하여 상기 반도체 기판의 내부에 게이트 트렌치를 형성하고, 상기 반도체 기판 내의 상기 게이트 트렌치 상에 게이트 유전체를 형성하고, 상기 게이트 유전체 상에 제1 도전성 물질 층을 형성하고, 상기 제1 도전성 물질 층 상에 소스 물질 층을 형성하되, 상기 소스 물질 층은 제1 원소를 포함한다. 반도체 소자의 형성 방법은 열처리 공정을 진행하여 상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 도전성 물질 층 내로 확산시키어 도전성의 도우프트 물질 층을 형성하고, 상기 게이트 트렌치의 상부에서 전체적으로 상기 도우프트 물질 층 상의 상기 소스 물질 층을 제거하고, 및 상기 도오프트 물질 층과 물리적으로 콘택되도록 상기 도우프트 물질 층 상에 제2 도전성 물질 층을 형성하되, 상기 열처리 공정 동안에, 상기 소스 물질 층 내의 상기 제1 원소는 상기 제1 도전성 물질 층 내로 확산되고 상기 게이트 유전체 내로 확산되지 않는 것을 포함한다.
삭제
일 실시예에서, 상기 소스 물질 층을 제거한 후에, 상기 도우프트 물질 층의 일부를 식각하여 상기 도우프트 물질 층의 두께를 감소시키는 것을 더 포함할 수 있다.
삭제
일 실시예에서, 상기 도우프트 물질 층 내에 도핑된 상기 제1 원소는 상기 게이트 유전체에 가까운 부분 보다 상기 게이트 유전체에 멀리 떨어진 부분의 도핑 농도가 높을 수 있다.
삭제
일 실시예에서, 상기 게이트 트렌치는 상기 반도체 기판의 활성 영역을 가로지르게 형성하고, 상기 게이트 유전체는 상기 게이트 트렌치의 내벽 상에 형성될 수 있다.
일 실시예에서, 상기 제2 도전성 물질 층 및 상기 도우프트 물질 층을 식각하여 게이트 전극을 형성하는 것을 더 포함하되, 상기 제1 도전성 물질 층은 상기 게이트 유전체 상에 콘포멀하게 형성되고, 상기 제2 도전성 물질 층은 상기 게이트 트렌치를 채우고, 상기 게이트 전극은 상기 게이트 트렌치를 부분적으로 채울 수 있다.
일 실시예에서, 상기 게이트 전극의 상기 제1 도전성 물질 층의 상부 끝 부분은 상기 게이트 전극의 상기 제2 도전성 물질 층의 상부 끝 부분 보다 낮을 수 있다.
삭제
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 형성 방법은 반도체 기판 내의 활성 영역에 게이트 트렌치를 형성하고, 상기 게이트 트렌치의 내벽 상에 게이트 유전체를 형성하고, 상기 게이트 유전체 상에 제1 도전성 물질 층을 형성하고, 상기 제1 도전성 물질 상에 제2 도전성 물질층을 형성하고, 상기 제1 및 제2 제1 도전성 물질 층을 식각하여 상기 게이트 트렌치를 부분적으로 채우고, 상기 제1 및 제2 도전성 물질 층 상에 소스 물질 층을 형성하되, 상기 소스 물질 층은 제1 원소를 포함하고, 상기 소스 물질 층은 상기 게이트 유전체와 콘택하지 않게 떨어져 위치하고, 상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 및 제2 도전성 물질 층 내로 확산시키어 제1 및 제2 도우프트 물질 층을 형성하되, 상기 제1 도우프트 물질 층은 상기 제1 도전성 물질 층과 다른 일함수를 갖고, 및 상기 제1 및 제2 도우프트 물질 층 상의 상기 소스 물질 층을 제거하는 것을 포함한다.
일 실시 예에서, 상기 도우프트 물질 층을 부분 식각하여 상기 도우프트 물질 층의 두께를 감소시키는 것을 더 포함할 수 있다.
일 실시 예에서, 상기 제1 및 제2 도우프트 물질 층은 상기 게이트 트렌치를 부분적으로 채우는 게이트 전극을 구성할 수 있다.
삭제
일 실시 예에서, 상기 제1 및 제2 도우프트 물질 층을 형성한 후에, 상기 게이트 유전체는 상기 제1 원소를 포함하지 않을 수 있다.
일 실시 예에서, 상기 절연성의 버퍼 스페이서는 상기 소스 물질 층과 상기 게이트 유전체 사이에 개재되면서 상기 소스 물질 층과 상기 게이트 유전체 사이의 직접적인 접촉을 방지할 수 있다.
삭제
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 형성 방법은 반도체 기판 내의 활성 영역을 가로지르는 게이트 트렌치를 형성하고, 상기 게이트 트렌치의 내벽 상에 게이트 유전체를 형성하고, 상기 게이트 유전체 상에 제1 도전성 물질 층을 콘포멀하게 형성하고, 상기 제1 도전성 물질 층 상에 소스 물질 층을 형성하되, 상기 소스 물질 층은 제1 원소를 포함하고, 상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 도전성 물질 층 내로 확산시키어 상기 제1 도전성 물질 층과 다른 일함수를 갖는 도우프트 물질 층을 형성하고, 상기 도우프트 물질 층 상의 상기 소스 물질 층을 제거하고, 상기 도우프트 물질 층 상에 제2 도전성 물질 층을 형성하고, 및 상기 제2 도전성 물질 층 및 상기 도우프트 물질 층을 식각하여 상기 게이트 트렌치를 부분적으로 채우는 게이트 전극을 형성하는 것을 포함한다.
일 실시예에서, 상기 도우프트 물질 층은 상기 제1 도전성 물질 층 보다 일함수가 낮을 수 있다.
일 실시예에서, 상기 제2 도전성 물질 층을 형성하기 전에, 상기 도우프트 물질 층을 부분 식각하여 상기 도우프트 물질 층의 두께를 감소시키는 것을 더 포함할 수 있다.
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기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 게이트를 갖는 반도체 소자의 형성 방법 및 이러한 방법에 의해 제조된 반도체 소자를 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 상기 게이트는 제1 원소를 포함하는 않는 게이트 유전체 및 상기 제1 원소를 포함하는 게이트 전극을 포함할 수 있다. 상기 게이트 전극은 상기 제1 원소를 포함하는 도우프트 물질 층을 포함할 수 있다. 상기 도우프트 물질 층을 형성하는 것은 상기 제1 원소를 포함하지 않는 제1 도전성 물질 층 상에 상기 제1 원소를 포함하는 소스 물질 층을 형성하고, 열처리 공정을 진행하여 상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 도전성 물질 층 내부로 확산시키어 형성하는 것을 포함할 수 있다.
상기 제1 원소는 상기 제1 도전성 물질 층 내부로 확산되어 상기 제1 도전성 물질 층의 일 함수(work function)을 변화시킬 수 있다. 예를 들어, 앤모스 트랜지스터의 경우에, 상기 제1 원소는 상기 제1 도전성 물질 층 내로 확산되어 상기 제1 도전성 물질 층의 유효 일 함수(effective work function)를 낮출 수 있는 원소 주기율표의 원소, 예를 들어 La 일 수 있다. 따라서, 트랜지스터의 문턱 전압 특성을 개선할 수 있는 게이트를 갖는 반도체 소자를 제공할 수 있다.
상기 제1 도전성 물질 층은 균일한 두께로 형성될 수 있다. 그리고, 상기 소스 물질 층은 균일할 두께로 형성될 수 있다. 따라서, 상기 제1 원소는 상기 제1 도전성 물질 층의 표면으로부터 균일하게 상기 제1 도전성 물질 층의 내부로 확산될 수 있다. 따라서, 상기 도우프트 물질 층은 균일한 물성을 갖도록 형성될 수 있기 때문에, 반도체 소자의 산포 특성을 개선할 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 상기 게이트는 트랜지스터의 문턱 전압 특성을 개선할 수 있는 상기 도우프트 물질 층 및 게이트의 전기 저항 특성을 개선할 수 있는 도전성 물질 층을 구비하는 게이트 전극을 포함할 수 있다. 상기 도전성 물질 층은 상기 도우프트 물질 층 보다 낮은 비저항의 도전성 물질로 형성될 수 있다.
상기 제1 도전성 물질 층 내에 상기 제1 원소를 공급하기 위한 소스 물질 층은 상기 게이트 유전체와 직접적인 접촉할 수 없도록 형성할 수 있다. 또한, 상기 소스 물질 층 내의 상기 제1 원소는 열처리 공정을 이용하여 상기 제1 도전성 물질 층 내로 확산시킬 수 있다. 따라서, 상기 제1 원소는 상기 게이트 유전체 내로 확산되지 않을 수 있다. 따라서, 상기 제1 원소를 상기 제1 도전성 물질 층 내로 확산시키는 공정에 의하여, 상기 게이트 유전체는 특성이 변경되거나 신뢰성이 열화되지 않을 수 있다. 즉, 상기 게이트 유전체의 특성 및 신뢰성을 열화시키지 않으면서도 상기 제1 도전성 물질 층 내에 선택적으로 상기 제1 원소를 확산시키어 상기 도우프트 물질 층을 형성할 수 있다. 따라서, 상기 게이트 유전체의 신뢰성 및 특성을 열화시키지 않으면서도 상기 게이트 유전체와 접촉하는 게이트 전극의 물질 층의 유효 일함수(effective work function)를 변경시킬 수 있는 방법을 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이고, 도 2b는 도 2a의 "A" 부분을 확대한 부분 확대도이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 예를 나타낸 단면도이고, 도 3b는 도 3a의 "A" 부분을 확대한 부분 확대도이다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 4b는 도 4a의 "A" 부분을 확대한 부분 확대도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 5b는 도 2a의 "A" 부분을 확대한 부분 확대도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 6b는 도 6a의 "A" 부분을 확대한 부분 확대도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 7b는 도 7a의 "A" 부분을 확대한 부분 확대도이다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 8b는 도 8a의 "A" 부분을 확대한 부분 확대도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 11 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 단면도들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 다른 예를 나타낸 단면도이다.
도 19 내지 도 24는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 또 다른 예를 나타낸 단면도들이다.
도 25 내지 도 32는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 또 다른 예를 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이이고, 도 2b는 도 2a의 "A"로 표시된 부분을 확대한 부분 확대도이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 예를 나타낸 단면도이고, 도 3b는 도 3a의 "A" 부분을 확대한 부분 확대도이다. 도 4a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 4b는 도 4a의 "A" 부분을 확대한 부분 확대도이다. 도 5a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 5b는 도 2a의 "A" 부분을 확대한 부분 확대도이다. 도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 6b는 도 6a의 "A" 부분을 확대한 부분 확대도이다. 도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 7b는 도 7a의 "A" 부분을 확대한 부분 확대도이다. 도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이고, 도 8b는 도 8a의 "A" 부분을 확대한 부분 확대도이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(3)이 제공될 수 있다. 상기 반도체 기판(3)은 실리콘 함유 반도체일 수 있다. 예를 들어, 상기 반도체 기판(3)은 단결정 실리콘 기판일 수 있다.
상기 반도체 기판(3) 내에 활성 영역(6a)을 한정하는 필드 영역(6s)이 배치될 수 있다. 상기 필드 영역(6s)은 얕은 트렌치 아이솔레이션(shallow trench isolation)일 수 있다. 예를 들어, 상기 필드 영역(6s)은 상기 반도체 기판(3) 내에 형성된 필드 트렌치 및 필드 트렌치를 채우는 절연성 물질을 포함할 수 있다. 상기 활성 영역(6a)은 제1 도전형일 수 있다. 상기 제1 도전형은 P형 또는 N형일 수 있다.
상기 반도체 기판(3) 내에 게이트 트렌치(15)가 형성될 수 있다. 상기 게이트 트렌치(15)는 상기 활성 영역(6a)을 가로지르며 상기 필드 영역(6s) 내로 연장될 수 있다. 상기 게이트 트렌치(15)에서, 상기 활성 영역(6a) 내에 위치하는 부분의 바닥은 상기 필드 영역(6s) 내에 위치하는 부분의 바닥 보다 높은 레벨에 위치할 수 있다.
상기 게이트 트렌치(15) 양 옆의 상기 활성 영역(6a) 내에 제1 소스/드레인 영역(9a) 및 제2 소스/드레인 영역(9b)이 배치될 수 있다. 상기 제1 소스/드레인 영역(9a) 및 상기 제2 소스/드레인 영역(9b)은 서로 이격될 수 있다.
상기 게이트 트렌치(15) 내에 차례로 적층된 게이트 전극(36) 및 게이트 캐핑 패턴(39)이 배치될 수 있다. 상기 게이트 캐핑 패턴(39)은 실리콘 질화물로 형성될 수 있다. 상기 게이트 전극(36)은 상기 게이트 트렌치(15)를 부분적으로 채울 수 있다. 상기 게이트 전극(36)의 상부면은 상기 활성 영역(6a)의 상부면 보다 낮을 수 있다.
상기 게이트 전극(36)은 도우프트 물질 층(22) 및 상기 도우프트 물질 층(22) 상의 도전성 물질 층(34)을 포함할 수 있다. 상기 도우프트 물질 층(22)은 상기 도전성 물질 층(34)의 측면 및 바닥면을 덮을 수 있다. 상기 도우프트 물질 층(22)은 균일한 두께로 형성될 수 있다.
상기 도우프트 물질 층(22)은 제1 원소가 도핑된 금속 질화물로 형성될 수 있다. 상기 금속 질화물은 TiN 또는 WN 등과 같은 물질을 포함할 수 있다. 상기 제1 원소는 상기 금속 질화물 내로 도핑되어 상기 금속 질화물의 일함수를 변경시킬 수 있는 원소 주기율 표의 원소일 수 있다. 예를 들어, 상기 활성 영역(6a)이 피형의 도전형이고, 상기 제1 및 제2 소스/드레인 영역들(9a, 9b)이 앤형의 도전형일 때, 상기 도우프트 물질 층(22) 내의 상기 제1 원소는 "La" 일 수 있다. 그렇지만, 본 발명의 기술적 사상은 상기 "La"에 한정되지 않고, 상기 금속 질화물의 일함수를 변경시킬 수 있는 원소를 모두 포함할 수 있다. 상기 도전성 물질 층(34)은 상기 도우프트 물질 층(22) 보다 낮은 비저항의 금속, 예를 들어 텅스텐으로 형성될 수 있다. 상기 도전성 물질 층(34)은 상기 제1 원소를 포함하지 않을 수 있다.
본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 일 예에서, 상기 게이트 전극(36)은 트랜지스터의 문턱 전압 특성을 개선할 수 있는 상기 도우프트 물질 층(22) 및 전기 저항 특성을 개선할 수 있는 상기 도전성 물질 층(34)을 포함할 수 있다.
상기 게이트 트렌치(15)의 내벽 상에 게이트 유전체(18)가 배치될 수 있다. 상기 게이트 유전체(18)는 상기 게이트 트렌치(15)에 의해 노출되는 활성 영역(6a)의 표면 상에 형성될 수 있다. 상기 게이트 유전체(18)는 실리콘 산화물 또는 질소 함유하는 실리콘 산화물로 형성될 수 있다. 상기 게이트 유전체(18)는 상기 게이트 전극(36)과 상기 활성 영역(6a) 사이에 개재되면서 상기 게이트 캐핑 패턴(39)과 상기 활성 영역(6a) 사이에 개재될 수 있다. 상기 게이트 유전체(18)는 상기 도우프트 물질 층(22)과 접촉할 수 있다. 상기 도우프트 물질 층(22)은 상기 제1 원소를 포함하고, 상기 게이트 유전체(18)는 상기 제1 원소를 포함하지 않을 수 있다.
상기 도우프트 물질 층(22)을 형성하는 것은 상기 제1 원소를 포함하지 않는 제1 도전성 물질 층 상에 상기 제1 원소를 포함하는 소스 물질 층을 형성하고, 열처리 공정을 진행하여 상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 도전성 물질 층 내부로 확산시키어 상기 제1 도전성 물질 층의 유효 일함수(effective work function)을 변화시키고, 상기 소스 물질 층을 제거하는 것을 포함할 수 있다. 따라서, 상기 도우프트 물질 층(22)은 상기 제1 원소가 도핑된 상기 제1 도전성 물질 층일 수 있다.
일 예에서, 앤모스 트랜지스터의 경우에, 상기 제1 원소는 La 등과 같이 상기 제1 도전성 물질 층 내로 확산되어 상기 제1 도전성 물질 층의 유효 일 함수(effective work function)를 낮출 수 있는 원소 주기율표의 원소일 수 있다. 따라서, 트랜지스터의 문턱 전압 특성을 개선할 수 있는 상기 게이트 전극(36)을 갖는 반도체 소자를 제공할 수 있다.
상기 제1 도전성 물질 층 내에 상기 제1 원소를 공급하기 위한 소스 물질 층은 상기 게이트 유전체(18)와 직접적인 접촉할 수 없도록 형성할 수 있다. 또한, 상기 소스 물질 층 내의 상기 제1 원소는 열처리 공정을 이용하여 상기 제1 도전성 물질 층 내로 확산시킬 수 있다. 따라서, 상기 제1 원소는 상기 게이트 유전체(18) 내로 확산되지 않을 수 있다. 상기 도우프트 물질 층(22)을 형성하기 위하여 상기 제1 원소를 상기 제1 도전성 물질 층 내로 확산시키는 공정에 의하여, 상기 게이트 유전체(18)는 특성이 변경되거나 신뢰성이 열화되지 않을 수 있다.
상기 제1 소스/드레인 영역(9a) 상에 차례로 적층된 비트라인 구조체(212) 및 비트라인 캐핑 패턴(215)이 배치될 수 있다. 상기 비트라인 구조체(212)는 상기 제1 소스/드레인 영역(9a)과 물리적 및/또는 전기적으로 연결되는 비트라인 콘택 부분(203) 및 상기 비트라인 콘택 부분(203) 상의 배선 부분(209)을 포함할 수 있다. 상기 비트라인 구조체(212)는 상기 비트라인 콘택 부분(203)과 상기 배선 부분(209) 사이의 중간 부분(206)을 포함할 수 있다. 상기 비트라인 구조체(212)에서, 상기 비트라인 콘택 부분(203)은 폴리 실리콘으로 형성될 수 있고, 상기 배선 부분(209)은 텅스텐 등과 같은 금속으로 형성될 수 있고, 상기 중간 부분(206)은 금속 실리사이드 및/또는 금속 질화물을 포함하는 물질로 형성될 수 있다. 상기 비트라인 캐핑 패턴(215)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 비트라인 구조체(212) 및 상기 비트라인 캐핑 패턴(215)의 측면 상에 층간 절연 층(220)이 배치될 수 있다. 상기 층간 절연 층(220)을 관통하며 상기 제2 소스/드레인 영역(9b)과 물리적 및/또는 전기적으로 연결되는 콘택 구조체(235)가 배치될 수 있다.
상기 콘택 구조체(235)는 하부 콘택 패턴(223), 상기 하부 콘택 패턴(223) 상의 금속 실리사이드 층(226), 상기 금속 실리사이드 층(226) 상의 상부 콘택 패턴(232), 상기 상부 콘택 패턴(232)의 측면 및 바닥면을 덮는 도전성 배리어 층(229)을 포함할 수 있다. 상기 하부 콘택 패턴(223)은 폴리 실리콘으로 형성될 수 있다. 상기 상부 콘택 패턴(232)은 금속 물질로 형성될 수 있다. 상기 도전성 배리어 층(229)은 금속 질화물을 포함할 수 있다.
상기 콘택 구조체(235) 상에 도전성 패드(238)가 배치될 수 있다. 상기 도전성 패드(238) 상에 정보를 저장할 수 있는 정보 저장 요소(250)가 배치될 수 있다. 예를 들어, 디램 소자와 같은 경우에, 상기 정보 저장 요소(250)는 디램 셀 커패시터일 수 있다. 예를 들어, 상기 정보 저장 요소(250)는 상기 도전성 패드(238) 상의 제1 전극(241), 상기 하부 전극(241) 상의 커패시터 유전체(244) 및 상기 커패시터 유전체(244) 상의 제2 전극(247)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 DRAM 소자에 한정되지 않고, 다른 메모리 소자, 예를 들어 MRAM 소자 등과 같은 메모리 소자에 적용될 수도 있다.
본 발명의 기술적 사상은 도 2a 및 도 2b에서 설명한 상기 게이트 전극(36)에 한정되지 않고, 도 3a 및 도 3b에 개시된 것과 같은 게이트 전극(36')을 포함할 수 있다. 이러한 게이트 전극(36')에 대하여 도 3a 및 도 3b 를 참조하여 설명하기로 한다.
도 3a 및 도 3b를 참조하면, 게이트 전극(36')은 상부 끝 부분들의 높이가 다른 도우프트 물질 층(22') 및 도전성 물질 층(34)을 포함할 수 있다. 상기 도우프트 물질 층(22')의 상부 끝 부분은 상기 도전성 물질 층(34)의 상부 끝 부분 보다 낮을 수 있다. 따라서, 상기 게이트 전극(36')의 가장자리 모서리에 의해 발생하는 전계 집중에 의한 누설 전류, 예를 들어 GIDL(gate induced drain leakage)를 감소시킬 수 있다.
본 발명의 기술적 사상은 도 2a 및 도 2b에서 설명한 상기 게이트 유전체(18)에 한정되지 않고, 도 4a 및 도 4b에 개시된 것과 같은 게이트 유전체(18')을 포함할 수 있다. 이러한 게이트 유전체(18')에 대하여 도 4a 및 도 4b 를 참조하여 설명하기로 한다.
도 4a 및 도 4b를 참조하면, 게이트 유전체(18')는 적어도 두 개 이상의 층들을 포함할 수 있다. 예를 들어, 상기 게이트 유전체(18')는 제1 게이트 유전체(17a) 및 제2 게이트 유전체(17b)를 포함할 수 있다.
상기 제1 게이트 유전체(17a)는 상기 게이트 트렌치(15)에 의해 노출되는 활성 영역(6a)을 열 산화(thermal oxidation)시키어 형성될 수 있다. 상기 제2 게이트 유전체(17b)는 상기 게이트 트렌치(15)의 내벽을 따라 콘포멀하게 형성될 수 있다. 상기 제2 게이트 유전체(17b)는 상기 제1 게이트 유전체(17a)를 덮으며 상기 필드 영역(6s) 내에 위치하는 게이트 트렌치(15)의 내벽을 콘포멀하게 덮을 수 있다.
상기 제2 게이트 유전체(17b)는 실리콘 산화물 보다 유전율이 큰 유전체를 포함할 수 있다. 상기 제2 게이트 유전체(17b)는 ALD 공정을 이용하여 증착하는 막일 수 있다. 상기 제2 게이트 유전체(17b)는 SiON 또는 금속 원소를 포함하는 산화물일 수 있다.
본 발명의 기술적 사상은 도 2a 및 도 2b에서 설명한 상기 게이트 유전체(18) 및 상기 게이트 전극(36)에 한정되지 않고, 도 5a 및 도 5b에 개시된 것과 같은 게이트 유전체(18') 및 게이트 전극(36')을 포함할 수 있다. 이러한 게이트 유전체(18') 및 게이트 전극(36')에 대하여 도 5a 및 도 5b 를 참조하여 설명하기로 한다.
도 5a 및 도 5b를 참조하면, 게이트 유전체(18')는, 도 4a 및 도 4b에서 설명한 것과 같은, 상기 제1 게이트 유전체(17a) 및 상기 제2 게이트 유전체(17b)를 포함할 수 있다. 게이트 전극(36')는 도 3a 및 도 3b에서 설명한 것과 같은, 상기 도우프트 물질 층(22') 및 상기 도전성 물질 층(34)을 포함할 수 있다.
다음으로, 도 6a 및 도 6b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 예에 대하여 설명하기로 한다.
도 6a 및 도 6b를 참조하면, 도 2a 및 도 2b에서 설명한 것과 실질적으로 동일한 상기 활성 영역(6a), 상기 필드 영역(6s), 상기 게이트 트렌치(15), 상기 게이트 유전체(18), 상기 제1 및 제2 소스/드레인 영역들(9a, 9b), 상기 비트라인 구조체(212), 상기 콘택 구조체(235), 상기 도전성 패드(238), 및 상기 정보 저장 요소(250)가 제공될 수 있다.
상기 게이트 트렌치(15) 내에 게이트 전극(136), 게이트 캐핑 패턴(148), 소스 물질 층(145) 및 절연성의 버퍼 스페이서(142)가 배치될 수 있다.
상기 게이트 전극(136)은 상기 게이트 트렌치(15)를 부분적으로 채울 수 있다. 상기 게이트 캐핑 패턴(148)은 상기 게이트 전극(136) 상에 배치될 수 있다.
상기 소스 물질 층(145)은 상기 게이트 전극(136)과 상기 게이트 캐핑 패턴(148) 사이에 배치되면서 상기 게이트 캐핑 패턴(148)의 측면을 덮을 수 있다. 상기 절연성의 버퍼 스페이서(142)는 상기 게이트 캐핑 패턴(148)과 상기 게이트 트렌치(15)의 내벽 사이에 배치될 수 있다. 상기 절연성의 버퍼 스페이서(142)는 상기 소스 물질 층(145)과 상기 게이트 유전체(18) 사이에 개재되어 상기 소스 물질 층(145)과 상기 게이트 유전체(18)를 이격시킬 수 있다.
상기 게이트 전극(136)은 제1 도우프트 물질 층(122) 및 상기 제1 도우프트 물질 층(122) 상의 제2 도우프트 물질 층(134)을 포함할 수 있다.
상기 제1 도우프트 물질 층(122)은 상기 게이트 유전체(18)와 접촉하며 콘포멀하게 형성될 수 있다. 상기 제1 도우프트 물질 층(122)은 상기 제2 도우프트 물질 층(134)의 측면 및 바닥면을 덮을 수 있다. 상기 제1 도우프트 물질 층(122)은 금속 질화물에 제1 원소가 도핑된 물질로 형성될 수 있고, 상기 제2 도우프트 물질 층(134)은 금속 물질에 상기 제1 원소가 도핑된 물질로 형성될 수 있다.
앤모스 트랜지스터인 경우에, 상기 제1 도우프트 물질 층(122)은, 도 2a 및 도 2b에서 설명한 상기 도우프트 물질 층(22)과 동일한 물질, 예를 들어 "La" 등과 같은 제1 원소가 TiN 또는 WN 등과 같은 금속 질화물 내에 도핑되어 상기 금속 질화물 보다 유효 일함수가 낮은 물질로 형성될 수 있다. 상기 제2 도우프트 물질 층(134)은 텅스텐 등과 같은 금속 물질 내에 "La" 등과 같은 상기 제1 원소가 도핑된 물질로 형성될 수 있다. 상기 소스 물질 층(145)은 상기 제1 원소를 포함하는 물질로 형성될 수 있다. 예를 들어, 상기 소스 물질 층(145)은 "La"을 포함하는 물질, 예를 들어 LaO 등과 같은 금속 산화물로 형성될 수 있다.
상기 절연성의 버퍼 스페이서(142)는 상기 소스 물질 층(145)과 상기 게이트 유전체(18) 사이에 개재되면서 상기 소스 물질 층(145)과 상기 게이트 유전체(18) 사이의 직접적인 접촉을 방지할 수 있다. 상기 절연성의 버퍼 스페이서(142)는 고유전체(high-k)로 형성될 수 있다. 예를 들어, 상기 절연성의 버퍼 스페이서(142)는 HfSiON 등과 같은 물질로 형성될 수 있다.
본 발명의 기술적 사상은 도 6a 및 도 6b에서 설명한 상기 게이트 전극(136) 및 상기 소스 물질 층(145)에 한정되지 않고, 도 7a 및 도 7b에 개시된 것과 같은 게이트 전극(136') 및 소스 물질 층(145')을 포함할 수 있다. 이러한 게이트 전극(136') 및 소스 물질 층(145')에 대하여 도 7a 및 도 7b 를 참조하여 설명하기로 한다.
도 7a 및 도 7b를 참조하면, 게이트 전극(136')은 부분적으로 도핑된 제1 도전성 물질 층(122') 및 부분적으로 도핑된 제2 도전성 물질 층(134')을 포함할 수 있다.
상기 제1 도전성 물질 층(122')은 금속 질화물 층으로 형성되며 도핑되지 않은 제1 부분(122a) 및 금속 질화물 층 내에 제1 원소가 도핑된 제2 부분(122b)을 포함할 수 있다. 상기 제1 도전성 물질 층(122')에서 상기 제2 부분(122b)은 상기 제1 부분(122a) 상에 배치될 수 있다. 상기 금속 질화 물 층은 TiN 또는 WN 등과 같은 물질일 수 있다. 상기 제1 원소는 상기 금속 질화물 층의 일함수를 변경, 예를 들어 낮출 수 있는 원소일 수 있다. 예를 들어, 상기 제1 원소는 "La" 등과 같은 원소일 수 있다.
상기 제2 도전성 물질 층(134')은 금속 층으로 형성되며 도핑되지 않은 제1 부분(134a) 및 상기 금속 층 내에 상기 제1 원소가 도핑된 제2 부분(134b)을 포함할 수 있다. 상기 제2 도전성 물질 층(134')에서 상기 제2 부분(134b)은 상기 제1 부분(134a) 상에 배치될 수 있다. 상기 금속 층은 텅스텐 등과 같은 물질 일 수 있다. 따라서, 상기 제1 및 제2 도전성 물질 층들(122', 134')의 상기 제2 부분들(122b, 134b)은 공통적으로 상기 제1 원소가 도핑되어 형성될 수 있다.
상기 소스 물질 층(145')은 상기 제1 및 제2 도전성 물질 층들(122', 134')의 상기 제2 부분들(122b, 134b)에 상기 제1 원소를 공급할 수 있는 소스 역할을 할 수 있다. 상기 소스 물질 층(145')은 상기 제1 도전성 물질 층(122') 보다 얇은 두께로 형성될 수 있다.
본 발명의 기술적 사상은 도 6a 및 도 6b에서 설명한 상기 게이트 전극(136) 및 상기 절연성의 버퍼 스페이서(142)에 에 한정되지 않고, 도 8a 및 도 8b에 개시된 것과 같은 게이트 전극(136") 및 절연성의 버퍼 스페이서(145")을 포함할 수 있다. 이러한 게이트 전극(136") 및 절연성의 버퍼 스페이서(145")에 대하여 도 8a 및 도 8b 를 참조하여 설명하기로 한다.
도 8a 및 도 8b를 참조하면, 게이트 전극(136")은 상부 끝 부분들의 높이가 다른 제1 도전성 물질 층(123) 및 제2 도전성 물질 층(135)을 포함할 수 있다. 상기 제1 도전성 물질 층(123)의 상부 끝 부분은 상기 제2 도전성 물질 층(135)의 상부 끝 부분 보다 낮을 수 있다.
상기 제1 도전성 물질 층(123)은 금속 질화물 층으로 형성되며 도핑되지 않은 제1 부분(123a) 및 금속 질화물 층 내에 제1 원소가 도핑된 제2 부분(123b)을 포함할 수 있다. 상기 제1 도전성 물질 층(123)에서 상기 제2 부분(123b)은 상기 제1 부분(123a) 상에 배치될 수 있다. 상기 금속 질화 물 층은 TiN 또는 WN 등과 같은 물질일 수 있다. 상기 제1 원소는 상기 금속 질화물 층의 일함수를 변경, 예를 들어 낮출 수 있는 원소일 수 있다. 예를 들어, 상기 제1 원소는 "La" 등과 같은 원소일 수 있다.
상기 제2 도전성 물질 층(135)은 금속 층으로 형성되며 도핑되지 않은 제1 부분(135a) 및 상기 금속 층 내에 상기 제1 원소가 도핑된 제2 부분(135b)을 포함할 수 있다. 상기 제2 도전성 물질 층(135)에서 상기 제2 부분(135b)은 상기 제1 부분(135a) 상에 배치될 수 있다. 상기 금속 층은 텅스텐 등과 같은 물질 일 수 있다. 따라서, 상기 제1 및 제2 도전성 물질 층들(123, 135)의 상기 제2 부분들(123b, 135b)은 공통적으로 상기 제1 원소가 도핑되어 형성될 수 있다.
상기 절연성의 버퍼 스페이서(142')는 제1 버퍼 스페이서(142a) 및 제2 버퍼 스페이서(142b)를 포함할 수 있다. 상기 제1 버퍼 스페이서(142a)는 상기 게이트 전극(136")의 상기 제1 도전성 물질 층(123) 상에 배치되며 상기 게이트 유전체(18)와 상기 게이트 캐핑 패턴(148) 사이에 개재될 수 있다. 상기 제2 버퍼 스페이서(142b)는 상기 제1 도전성 물질 층(123) 상에 배치되며 상기 제2 도전성 물질 층(135)의 돌출된 부분의 측면 상에 배치될 수 있다.
다음으로, 도 9 및 도 10을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예에 대하여 설명하기로 한다. 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예의 단면도이다. 도 10은 도 9의 II-II'선, III-III'선, IV-IV'선 및 V-V'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 9 및 도 10을 참조하면, 제1 트랜지스터 영역(TR1) 및 제2 트랜지스터 영역(TR2)을 갖는 반도체 기판(303)이 제공될 수 있다. 상기 제1 트랜지스터 영역(TR1)은 앤모스 트랜지스터 영역일 수 있고, 상기 제2 트랜지스터 영역(TR2)은 피모스 트랜지스터 영역일 수 있다.
상기 반도체 기판(303)의 상기 제1 트랜지스터 영역(TR1) 내에 배치되는 제1 활성 영역(306a) 및 상기 반도체 기판(303)의 상기 제2 트랜지스터 영역(TR2) 내에 배치되는 제2 활성 영역(306b)을 한정하는 필드 영역(306s)가 배치될 수 있다. 상기 필드 영역(306s)은 얕은 트렌치 아이솔레이션(shallow trench isolation)일 수 있다. 상기 제1 및 제2 활성 영역들(306a, 306b)은 서로 다른 도전형일 수 있다.
일 예에서, 상기 제1 및 제2 활성 영역들(306a, 306b)의 각각은 상기 필드 영역(306s)으로부터 돌출되는 부분을 갖는 핀 활성 구조(fin active structure)로 형성될 수 있다.
상기 반도체 기판(303)의 상기 제1 트랜지스터 영역(TR1) 상에 제1 게이트 전극(366a)이 배치될 수 있다. 상기 반도체 기판(303)의 상기 제2 트랜지스터 영역(TR2) 상에 제2 게이트 전극(366b)이 배치될 수 있다.
상기 제1 게이트 전극(366a)은 상기 제1 활성 영역(306a)을 가로지르며 상기 필드 영역(306s) 상으로 연장될 수 있고, 상기 제2 게이트 전극(366b)은 상기 제2 활성 영역(306b)을 가로지르며 상기 필드 영역(306s) 상으로 연장될 수 있다.
상기 제1 게이트 전극(366a)은 상기 제1 활성 영역(306a)의 돌출되는 부분을 상부면 및 측면과 중첩 또는 마주볼 수 있고, 상기 제2 게이트 전극(366b)은 상기 제2 활성 영역(306b)의 돌출되는 부분을 상부면 및 측면과 중첩 또는 마주볼 수 있다.
상기 제1 게이트 전극(366a)은 제1 도우프트 물질 층(358) 및 제1 도전성 물질 층(364)을 포함할 수 있고, 상기 제2 게이트 전극(366b)은 제2 도우프트 물질 층(361) 및 제2 도전성 물질 층(365)을 포함할 수 있다.
상기 제1 도우프트 물질 층(358)은 상기 제1 도전성 물질 층(364)의 바닥면 및 측면을 콘포멀하게 덮을 수 있고, 상기 제2 도우프트 물질 층(361)은 상기 제2 도전성 물질 층(365)의 바닥면 및 측면을 콘포멀하게 덮을 수 있다. 상기 제1 및 제2 도전성 물질 층들(364, 365)은 동일한 금속 물질, 예를 들어 텅스텐으로 형성될 수 있다.
상기 제1 및 제2 도우프트 물질 층들(358, 361)은 서로 다른 일함수를 갖는 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 도우프트 물질 층(358)은 La 등과 같은 제1 원소가 도핑될 금속 질화물로 형성될 수 있고, 상기 제2 도우프트 물질 층(361)은 Al, Hf 또는 Zr 등과 같은 제2 원소가 도핑된 금속 질화물로 형성될 수 있다. 따라서, 상기 제1 및 제2 게이트 전극들(366a, 366b)은 서로 다른 일함 수를 가질 수 있다. 상기 제1 도우프트 물질 층(358)은 상기 제1 원소를 포함할 수 있고, 상기 제2 도우프트 물질 층(361)은 상기 제2 원소를 포함할 수 있고, 상기 제1 및 제2 도전성 물질 층들(364, 365)은 상기 제1 원소 및 상기 제2 원소를 포함하지 않을 수 있다.
제1 게이트 유전체(342a) 및 제2 게이트 유전체(342b)가 배치될 수 있다. 상기 제1 게이트 유전체(342a)는 상기 제1 게이트 전극(366a)과 상기 제1 활성 영역(306a) 사이에 개재되는 제1 하부 게이트 유전체(336a) 및 상기 제1 하부 게이트 유전체(366a) 상에 배치되며 상기 제1 게이트 전극(366a)의 바닥면 및 측면을 덮는 제1 상부 게이트 유전체(339a)를 포함할 수 있다. 상기 제1 하부 게이트 유전체(366a)는 상기 제1 활성 영역(306a)으로부터 성장된 열 산화물(thermal oxide)을 포함할 수 있다. 상기 제1 상부 게이트 유전체(366a)는 ALD 공정 등과 같은 증착 공정을 이용하여 형성한 유전체, 예를 들어 실리콘 산화물 보다 유전상수가 큰 고유전체(high-k dielectric)으로 형성할 수 있다.
상기 제2 게이트 유전체(342b)는 상기 제2 게이트 전극(366b)과 상기 제2 활성 영역(306b) 사이에 개재되는 제2 하부 게이트 유전체(336b) 및 상기 제2 하부 게이트 유전체(366b) 상에 배치되며 상기 제2 게이트 전극(366b)의 바닥면 및 측면을 덮는 제2 상부 게이트 유전체(339b)를 포함할 수 있다. 상기 제2 하부 게이트 유전체(366b)는 상기 제2 활성 영역(306b)으로부터 성장된 열 산화물(thermal oxide)을 포함할 수 있다. 상기 제2 상부 게이트 유전체(366b)는 ALD 공정 등과 같은 증착 공정을 이용하여 형성한 유전체, 예를 들어 실리콘 산화물 보다 유전상수가 큰 고유전체(high-k dielectric)으로 형성할 수 있다.
상기 반도체 기판(303) 상에 층간 절연 층(330)이 배치될 수 있다. 상기 제1 및 제2 게이트 전극들(366a, 366b)은 상기 층간 절연 층(330)을 관통할 수 있다.
상기 제1 게이트 전극(366a)의 측면과 상기 층간 절연 층(330) 사이에 절연성의 제1 게이트 스페이서(321a)가 배치될 수 있고, 상기 제2 게이트 전극(366b)의 측면과 상기 층간 절연 층(330) 사이에 절연성의 제2 게이트 스페이서(321b)가 배치될 수 있다.
상기 제1 게이트 전극(366a) 양 옆의 상기 제1 활성 영역(306a) 내에 제1 소스/드레인 영역들(324)이 배치될 수 있고, 상기 제2 게이트 전극(366b) 양 옆의 상기 제2 활성 영역(306b) 내에 제2 소스/드레인 영역들(327)이 배치될 수 있다.
상기 제1 게이트 전극(366a), 상기 제1 게이트 유전체(342a) 및 상기 제1 소스/드레인 영역들(324)는 제1 트랜지스터를 구성할 수 있고, 상기 제2 게이트 전극(366b), 상기 제2 게이트 유전체(342b) 및 상기 제2 소스/드레인 영역들(327)는 제2 트랜지스터를 구성할 수 있다.
다음으로, 도 1, 도 2a 및 도 2b를 참조하여 설명한 반도체 소자의 구조를 형성하는 방법의 일 예에 대하여 도 11 내지 도 17을 참조하여 설명하기로 한다. 도 11 내지 도 17은 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1 및 도 11을 참조하면, 반도체 기판(3)을 준비할 수 있다. 상기 반도체 기판(3)은 실리콘 함유 반도체일 수 있다. 예를 들어, 상기 반도체 기판(3)은 단결정 실리콘 기판일 수 있다. 상기 반도체 기판(3) 내에 활성 영역(6a)을 한정하는 필드 영역(6s)을 형성할 수 있다. 상기 필드 영역(6s)은 얕은 트렌치 아이솔레이션(shallow trench isolation; STI)일 수 있다. 예를 들어, 상기 필드 영역(6s)을 형성하는 것은 상기 반도체 기판(3) 내에 필드 트렌치를 형성하고, 상기 필드 트렌치를 채우는 절연성 물질을 형성하는 것을 포함할 수 있다.
소스/드레인 이온 주입 공정을 진행하여, 상기 활성 영역(6a) 내에 제1 소스/드레인 영역(9a) 및 제2 소스/드레인 영역(9b)을 형성할 수 있다. 상기 제1 및 제2 소스/드레인 영역들(9a, 9b)은 상기 활성 영역(6a)과 반대의 도전형일 수 있다. 예를 들어, 상기 활성 영역(6a)은 P형의 도전형일 수 있고, 상기 제1 및 제2 소스/드레인 영역들(9a, 9b)은 N형의 도전형일 수 있다.
상기 활성 영역(6a) 및 상기 필드 영역(6s)을 갖는 기판 상에 게이트 마스크(12)를 형성할 수 있다. 상기 게이트 마스크(12)는 상기 활성 영역(6a)을 구성하는 물질 및 상기 필드 영역(6s)을 구성하는 물질과 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
상기 게이트 마스크(12)를 식각 마스크로 이용하여 상기 활성 영역(6a) 및 상기 필드 영역(6s)을 식각하여 게이트 트렌치(15)를 형성할 수 있다. 상기 게이트 트렌치(15)는 상기 활성 영역(6a)을 가로지르며 상기 필드 영역(6s) 내로 연장될 수 있다. 상기 게이트 트렌치(15)에서, 상기 필드 영역(6s) 내에 형성되는 부분은 상기 활성 영역(6a) 내에 형성되는 부분 보다 깊을 수 있다. 예를 들어, 상기 게이트 트렌치(15)를 형성하기 위하여 상기 게이트 마스크(12)를 식각 마스크로 이용하여 상기 활성 영역(6a) 및 상기 필드 영역(6s)을 식각하는 경우에, 상기 활성 영역(6a) 보다 상기 필드 영역(6s)을 보다 깊게 식각할 수 있다. 따라서, 상기 게이트 트렌치(15)의 바닥면에서, 상기 활성 영역(6a)의 측면이 노출될 수 있다. 상기 게이트 트렌치(15)는 상기 제1 소스/드레인 영역(9a)과 상기 제2 소스/드레인 영역(9b) 사이를 지나면서 상기 제1 소스/드레인 영역(9a)과 상기 제2 소스/드레인 영역(9b)을 분리시킬 수 있다.
도 1 및 도 12를 참조하면, 상기 게이트 트렌치(15)를 갖는 반도체 기판 상에 게이트 유전체(18)를 형성할 수 있다. 상기 게이트 유전체(18)는 상기 게이트 트렌치(15)에 의하여 노출된 상기 활성 영역(6a) 상에 형성될 수 있다. 상기 게이트 유전체(18)는 상기 게이트 트렌치(15)의 내벽 상에 형성될 수 있다. 상기 게이트 유전체(18)는 상기 게이트 트렌치(15)에 의해 노출되는 활성 영역(6a)의 표면 상에 형성될 수 있다.
일 예에서, 상기 게이트 유전체(18)를 형성하는 것은 상기 게이트 트렌치(15)를 갖는 반도체 기판에 대하여 산화 공정을 진행하여, 상기 게이트 트렌치(15)에 의해 노출된 상기 활성 영역(6a) 상에 산화물을 형성하는 것을 포함할 수 있다. 상기 산화 공정은 열 산화 공정(thermal oxidation process)를 포함할 수 있다.
상기 게이트 유전체(18)는 실리콘 산화물 또는 질소를 함유하는 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 게이트 유전체(18)를 질소를 함유하는 실리콘 산화물로 형성하는 것은 열 산화 공정을 진행하여 상기 게이트 트렌치(15)에 의해 노출된 상기 활성 영역(6a) 상에 실리콘 산화물을 형성하고, 상기 실리콘 산화물에 대하여 질화 처리 공정을 진행하여 질소를 상기 실리콘 산화물 내에 도핑시키는 것을 포함할 수 있다.
상기 게이트 유전체(18)를 갖는 반도체 기판 상에 제1 도전성 물질 층(21)을 콘포멀하게 형성할 수 있다. 상기 제1 도전성 물질 층(21)은 상기 게이트 유전체(18)를 균일한 두께로 덮도록 형성될 수 있다. 상기 제1 도전성 물질 층(21)은 금속 질화물, 예를 들어 TiN 또는 WN으로 형성할 수 있다.
상기 제1 도전성 물질 층(21) 상에 소스 물질 층(24)을 형성할 수 있다. 상기 소스 물질 층(24)은 제1 원소를 포함하는 물질로 형성될 수 있다. 상기 소스 물질 층(24)은 제1 원소를 포함하는 금속 산화물일 수 있다. 일 예에서, 상기 제1 원소는 금속 원소일 수 있다. 상기 제1 원소는 상기 제1 도전성 물질 층(21)의 일함수를 변경할 수 있는 원소 주기율표 상의 원소일 수 있다.
앤모스 트랜지스터의 경우에, 상기 소스 물질 층(24)은 LaO 를 포함하는 물질로 형성될 수 있다. 상기 제1 원소는 상기 제1 도전성 물질 층(21)의 일함수를 낮출수 있는 "La"일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 도전성 물질 층(21)의 일함수를 낮출 수 있는 원소를 포함하는 물질은 본 발명의 기술적 사상의 일 실시예에 따른 상기 소스 물질 층(21)으로 이용될 수 있다.
도 1 및 도 13을 참조하면, 열처리 공정(27)을 진행하여, 상기 소스 물질 층(24) 내의 상기 제1 원소를 상기 제1 도전성 물질 층(21) 내로 확산시키어, 상기 제1 도전성 물질 층(21)을 도우프트 물질 층(21a)으로 형성할 수 있다.
일 예에서, 앤모스 트랜지스터의 경우에, 상기 도우프트 물질 층(21a)은 상기 제1 원소를 포함하면서 상기 제1 도전성 물질 층(도 12의 21) 보다 유효 일함수(effective work function)가 낮아질 수 있다.
도 1, 도 14a 및 도 14b를 참조하면, 식각 공정을 진행하여 상기 도우프트 물질 층(도 13의 21a) 상의 상기 소스 물질 층(도 13의 24)을 제거할 수 있다.
상기 소스 물질 층(도 13의 24)을 제거한 후에, 두께가 감소된 도우프트 물질 층(21b)을 형성할 수 있다. 상기 두께가 감소된 도우프트 물질 층(21b)을 형성하는 것은 상기 소스 물질 층(24)을 제거한 후에 상기 도우프트 물질 층(도 13의 21a)을 부분 식각하여 상기 도우프트 물질 층(도 13의 21a)의 두께를 감소시키는 것을 포함할 수 있다. 예를 들어, 상기 소스 물질 층(도 13의 24)을 제거한 후에, 제1 두께(t0)의 상기 도우프트 물질 층(도 13의 21a)은 부분 식각되어 상기 제1 두께(t0) 보다 작은 제2 두께(t1)를 갖는 도우프트 물질 층(21b)으로 형성될 수 있다.
도 14b에서, "E"로 나타낸 영역은 상기 도우프트 물질 층(도 13의 21a)의 두께가 감소된 영역을 의미할 수 있다.
도 1 및 도 15를 참조하면, 두께가 감소된 상기 도우프트 물질 층(21b) 상에 상에 제2 도전성 물질 층(33)을 형성할 수 있다. 상기 제2 도전성 물질 층(33)은 상기 게이트 트렌치(15)를 채울 수 있다. 상기 제2 도전성 물질 층(33)은 상기 도우프트 물질 층(21b) 보다 낮은 비저항의 금속으로 형성될 수 있다. 예를 들어, 상기 제2 도전성 물질 층(33)은 텅스텐을 포함할 수 있다.
도 1 및 도 16을 참조하면, 상기 제2 도전성 물질 층(도 15의 33) 및 상기 도우프트 물질 층(도 15의 21b)을 부분식각하여, 부분 식각된 도전성 물질 층(34) 및 부분 식각된 도우프트 물질 층(22)을 갖는 게이트 전극(36)을 형성할 수 있다. 상기 게이트 전극(36)은 상기 게이트 트렌치(15)를 부분적으로 채울 수 있다. 상기 게이트 전극(36)의 상부면은 상기 활성 영역(6a)의 상부면 보다 낮을 수 있다.
도 1 및 도 17을 참조하면, 상기 게이트 전극(36) 상에 상기 게이트 트렌치(15)의 나머지 부분을 채우는 절연성의 게이트 캐핑 패턴(39)을 형성할 수 있다. 상기 게이트 캐핑 패턴(39)은 실리콘 질화물로 형성될 수 있다.
일 예에서, 상기 게이트 캐핑 패턴(39)을 형성하는 것은 상기 게이트 전극(36)을 갖는 반도체 기판 상에 절연성 물질 층을 증착하고, 상기 게이트 마스크(도 16의 12)가 노출될 때까지 상기 절연성 물질 층을 평탄화하고, 상기 게이트 마스크(도 16의 12)를 제거하는 것을 포함할 수 있다.
도 1과 함께 도 2a 및 도 2b를 참조하면, 상기 제1 소스/드레인 영역(9a) 상에 비트라인 구조체(212) 및 상기 상기 비트라인 구조체(212) 상의 비트라인 캐핑 패턴(215)을 형성할 수 있다.
상기 비트라인 구조체(212)는 상기 제1 소스/드레인 영역(9a)과 물리적 및/또는 전기적으로 연결되는 콘택 부분(203) 및 상기 콘택 부분(203) 상의 배선 부분(209)을 포함할 수 있다. 상기 비트라인 구조체(212)는 상기 콘택 부분(203)과 상기 배선 부분(209) 상의 중간 부분(206)을 포함할 수 있다. 상기 비트라인 구조체(212)에서, 상기 콘택 부분(203)은 폴리 실리콘으로 형성될 수 있고, 상기 배선 부분(209)은 텅스텐 등과 같은 금속으로 형성될 수 있고, 상기 중간 부분(206)은 금속 실리사이드 및/또는 금속 질화물을 포함하는 물질로 형성될 수 있다. 상기 비트라인 캐핑 패턴(215)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 비트라인 구조체(212) 및 상기 비트라인 캐핑 패턴(215)의 측면 상에 층간 절연 층(220)이 형성될 수 있다.
상기 층간 절연 층(220)을 관통하며 상기 제2 소스/드레인 영역(9b)과 물리적 및/또는 전기적으로 연결되는 콘택 구조체(235)를 형성할 수 있다. 상기 콘택 구조체(235)는 하부 콘택 패턴(223), 상기 하부 콘택 패턴(223) 상의 금속 실리사이드 층(226), 상기 금속 실리사이드 층(226) 상의 상부 콘택 패턴(232), 상기 상부 콘택 패턴(232)의 측면 및 바닥면을 덮는 도전성 배리어 층(229)을 포함할 수 있다. 상기 하부 콘택 패턴(223)은 폴리 실리콘으로 형성될 수 있다. 상기 상부 콘택 패턴(232)은 금속 물질로 형성될 수 있다. 상기 도전성 배리어 층(229)은 금속 질화물을 포함할 수 있다.
상기 콘택 구조체(235) 상에 도전성 패드(238)을 형성할 수 있다. 상기 도전성 패드(238) 상에 정보를 저장할 수 있는 정보 저장 요소(250)을 형성할 수 있다. 예를 들어, 디램 소자와 같은 경우에, 상기 정보 저장 요소(250)는 디램 셀 커패시터일 수 있다. 예를 들어, 상기 정보 저장 요소(250)는 상기 도전성 패드(238) 상의 제1 전극(241), 상기 하부 전극(241) 상의 커패시터 유전체(244) 및 상기 커패시터 유전체(244) 상의 제2 전극(247)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 DRAM 소자에 한정되지 않고, 다른 메모리 소자, 예를 들어 MRAM 소자 등과 같은 메모리 소자에 적용될 수도 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 게이트를 갖는 반도체 소자의 형성 방법 및 이러한 방법에 의해 제조된 반도체 소자를 제공할 수 있다. 상기 게이트는 제1 원소를 포함하는 않는 게이트 유전체(18) 및 상기 제1 원소를 포함하는 게이트 전극(36)을 포함할 수 있다. 상기 게이트 전극(36)은 상기 제1 원소를 포함하는 도우프트 물질 층(22)을 포함할 수 있다. 상기 도우프트 물질 층(22)을 형성하는 것은 상기 제1 원소를 포함하지 않는 제1 도전성 물질 층(도 12의 21) 상에 상기 제1 원소를 포함하는 소스 물질 층(도 12의 24)을 형성하고, 열처리 공정(도 13의 27)을 진행하여 상기 소스 물질 층(도 12의 24) 내의 상기 제1 원소를 상기 제1 도전성 물질 층(도 12의 21) 내부로 확산시키어 형성하는 것을 포함할 수 있다.
상기 열처리 공정(도 13의 27)에 의해서 상기 소스 물질 층(도 12의 24) 내의 상기 제1 원소는 상기 제1 도전성 물질 층(도 12의 21) 내부로 확산되어 상기 제1 도전성 물질 층(도 12의 21)의 유효 일 함수(effective work function)을 변화시킬 수 있다. 예를 들어, 앤모스 트랜지스터의 경우에, 상기 제1 원소는 상기 제1 도전성 물질 층(도 12의 21) 내로 확산되어 상기 제1 도전성 물질 층(도 12의 21)의 유효 일 함수(effective work function)를 낮출 수 있는 원소 주기율표의 원소, 예를 들어 La일 수 있다. 따라서, 트랜지스터의 문턱 전압 특성을 개선할 수 있는 게이트를 갖는 반도체 소자를 제공할 수 있다.
상기 제1 도전성 물질 층(도 12의 21)은 균일한 두께로 형성될 수 있다. 그리고, 상기 소스 물질 층(도 12의 24)은 균일할 두께로 형성될 수 있다. 따라서, 상기 열처리 공정(도 13의 27)에 의해서 상기 소스 물질 층(도 13의 24) 내의 상기 제1 원소가 상기 제1 도전성 물질 층(도 12의 21)의 표면으로부터 균일하게 상기 제1 도전성 물질 층(도 12의 21)의 내부로 확산되어 상기 제1 원소를 포함하는 상기 도우프트 물질 층(도 13의 21a)이 형성될 수 있다. 따라서, 상기 도우프트 물질 층(도 13a의 21a 및 도 2a의 22)은 균일한 물성을 갖도록 형성될 수 있기 때문에, 반도체 소자의 산포 특성을 개선할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 상기 게이트는 상기 제1 원소를 포함함으로써 트랜지스터의 문턱 전압 특성을 개선할 수 있는 상기 도우프트 물질 층(22) 및 전기 저항 특성이 우수한 도전성 물질 층(34)을 구비하는 상기 게이트 전극(36)을 포함할 수 있다. 상기 도전성 물질 층(34)은 상기 제1 원소를 포함하지 않으며 상기 도우프트 물질 층(22) 보다 낮은 비저항의 금속 물질, 예를 들어 W 으로 형성될 수 있다.
상기 제1 도전성 물질 층(도 12의 21) 내에 상기 제1 원소를 공급하기 위한 소스 물질 층(도 12의 24)은 상기 게이트 유전체(도 12의 18)와 직접적인 접촉할 수 없도록 형성할 수 있다. 또한, 상기 소스 물질 층(도 12의 24) 내의 상기 제1 원소는 상기 열처리 공정(도 13의 27)을 이용하여 상기 제1 도전성 물질 층(도 12의 21) 내로 확산되어, 상기 제1 도전성 물질 층(도 12의 21)은 상기 제1 원소를 포함하는 상기 도우프트 물질 층(도 13의 24)으로 형성될 수 있으며, 상기 제1 원소는 상기 게이트 유전체(도 13의 18) 내로 확산되지 않을 수 있다. 따라서, 상기 제1 원소를 상기 제1 도전성 물질 층(도 12의 21) 내로 확산시키는 상기 열처리 공정(도 13의 27)에 의하여, 상기 게이트 유전체(도 13의 18)는 특성이 변경되거나 신뢰성이 열화되지 않을 수 있다. 즉, 상기 게이트 유전체(도 13의 18)의 특성 및 신뢰성을 열화시키지 않으면서도 상기 제1 도전성 물질 층(도 12의 21) 내에 선택적으로 상기 제1 원소를 확산시키어 상기 도우프트 물질 층(도 13의 24)을 형성할 수 있다. 따라서, 상기 게이트 유전체(18)의 신뢰성 및 특성을 열화시키지 않으면서도 상기 게이트 유전체(18)와 접촉하는 게이트 전극(36)의 물질의 유효 일함수(effective work function)를 변경시킬 수 있는 방법을 제공할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예에서, 상기 게이트 전극(36)을 형성하는 방법은 도 12 내지 도 16에서 설명한 방법에 한정되지 않는다. 상기 게이트 전극(36)을 형성하는 방법의 다른 예에 대하여 도 18을 참조하여 설명하기로 한다. 도 18은 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 18을 참조하면, 도 11 내지 도 15에서 설명한 것과 같은 방법을 이용하여 상기 제2 도전성 물질 층(도 15의 33)을 갖는 반도체 기판을 준비할 수 있다. 이어서, 상기 제2 도전성 물질 층(도 15의 33) 및 상기 도우프트 물질 층(도 15의 21b)을 부분 식각하여, 부분 식각되어 형성된 도전성 물질 층(34) 및 부분 식각되어 형성된 도우프트 물질 층(22')을 포함하는 게이트 전극(36')을 형성할 수 있다. 상기 도우프트 물질 층(22')의 상부 끝 부분은 상기 도전성 물질 층(34)의 상부 끝 부분 보다 낮을 수 있다. 이어서, 도 17에서 설명한 것과 같은 상기 절연성의 캐핑 패턴(39)을 형성하는 공정을 진행할 수 있다. 따라서, 도3a 및 도 3b에서 설명한 것과 같은 상기 게이트 전극(36')을 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예에서, 상기 게이트 유전체(18)를 형성하는 방법은 도 12에서 설명한 방법에 한정되지 않는다. 상기 게이트 유전체(18)를 형성하는 방법의 다른 예에 대하여 도 4a 및 도 4b를 참조하여 설명하기로 한다.
도 4a 및 도 4b를 참조하면, 도 11에서 설명한 것과 같은 상기 게이트 트렌치(도 11의 15)를 갖는 반도체 기판을 준비할 수 있다. 이어서, 열 산화 공정을 진행하여, 상기 게이트 트렌치(15)에 의해 노출되는 상기 활성 영역(6a)을 산화시키어 제1 게이트 유전체(17a)를 형성할 수 있다.
일 예에서, 상기 제1 게이트 유전체(17a) 내에 질소를 포함시키는 공정, 예를 들어 플라즈마 질화 처리 공정을 진행할 수도 있다.
증착 공정을 진행하여, 상기 제1 게이트 유전체(17a)를 갖는 반도체 기판 상에 제2 게이트 유전체(17b)를 콘포멀하게 형성할 수 있다. 상기 제2 게이트 유전체(17b)는 실리콘 산화물 보다 유전율이 큰 유전체를 포함할 수 있다. 상기 제2 게이트 유전체(17b)는 ALD 공정을 이용하여 증착하는 막일 수 있다. 상기 제2 게이트 유전체(17b)는 SiON 또는 금속 원소를 포함하는 산화물일 수 있다.
이어서, 도 12에서 설명한 상기 제1 도전성 물질 층(21) 및 상기 소스 물질 층(24)을 형성하는 공정을 진행한 후에, 도 13 내지 도 17에서 설명한 방법을 이용하여 반도체 공정을 진행할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예에서, 상기 게이트 유전체(18) 및 상기 게이트 전극(36)을 형성하는 방법은 도 12 내지 도 16에서 설명한 방법에 한정되지 않는다. 상기 게이트 유전체(18) 및 상기 게이트 전극(36)을 형성하는 방법의 다른 예에 대하여 도 5a 및 도 5b를 참조하여 설명하기로 한다.
도 5a 및 도 5b를 참조하면, 도 11에서 설명한 것과 같은 상기 게이트 트렌치(도 11의 15)를 갖는 반도체 기판을 준비할 수 있다. 이어서, 열 산화 공정을 진행하여, 상기 게이트 트렌치(15)에 의해 노출되는 상기 활성 영역(6a)을 산화시키어 제1 게이트 유전체(17a)를 형성하고, 증착 공정을 진행하여 상기 제1 게이트 유전체(17a)를 갖는 반도체 기판 상에 제2 게이트 유전체(17b)를 콘포멀하게 형성할 수 있다. 따라서, 상기 제1 및 제2 게이트 유전체들(17a, 17b)을 포함하는 게이트 유전체(18')를 형성할 수 있다.
이어서, 도 12에서 설명한 상기 제1 도전성 물질 층(도 12의 21) 및 상기 소스 물질 층(도 12의 24)을 형성하는 공정을 진행한 후에, 도 13 내지 도 15에서 설명한 방법을 이용하여 상기 도우프트 물질 층(도 15의 21b) 및 상기 제2 도전성 물질 층(33)을 형성할 수 있다.
이어서, 상기 제2 도전성 물질 층(도 15의 33) 및 상기 도우프트 물질 층(도 15의 21b)을 부분 식각하여, 부분 식각되어 형성된 도전성 물질 층(34) 및 부분 식각되어 형성된 도우프트 물질 층(22')을 포함하는 게이트 전극(36')을 형성할 수 있다. 상기 도우프트 물질 층(22')의 상부 끝 부분은 상기 도전성 물질 층(34)의 상부 끝 부분 보다 낮을 수 있다. 이어서, 도 17에서 설명한 것과 같은 상기 절연성의 캐핑 패턴(39)을 형성하는 공정을 진행할 수 있다. 따라서, 도 5a 및 도 5b에서 설명한 것과 같은 상기 게이트 유전체(18') 및 상기 게이트 전극(36')을 형성할 수 있다.
다음으로, 도 19 내지 도 24를 참조하여 도 6a 및 도 6b에서 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예의 형성 방법에 대하여 설명하기로 한다. 도 19 내지 도 24는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1과 함께 도 19를 참조하면, 도 11에서 설명한 것과 마찬가지로, 반도체 기판(3) 내에 활성 영역(6a)을 한정하는 필드 영역(6s)을 형성하고, 상기 활성 영역(6a) 내에 제1 소스/드레인 영역(9a) 및 제2 소스/드레인 영역(9b)을 형성하고, 상기 활성 영역(6a) 및 상기 필드 영역(6s)을 갖는 기판 상에 게이트 마스크(12)를 형성하고, 상기 게이트 마스크(12)를 식각 마스크로 이용하여 상기 활성 영역(6a) 및 상기 필드 영역(6s)을 식각하여 게이트 트렌치(15)를 형성할 수 있다.
도 12에서 설명한 것과 마찬가지로, 상기 게이트 트렌치(15)를 갖는 반도체 기판 상에 게이트 유전체(18)를 형성하고, 상기 게이트 유전체(18)를 갖는 반도체 기판 상에 제1 도전성 물질 층(121)을 콘포멀하게 형성할 수 있다. 상기 게이트 유전체(18)는 상기 게이트 트렌치(15)에 의하여 노출된 상기 활성 영역(6a) 상에 형성될 수 있다. 상기 제1 도전성 물질 층(121) 상에 상기 게이트 트렌치(15)를 채우는 제2 도전성 물질 층(133)을 형성할 수 있다. 상기 제1 도전성 물질 층(121)은 금속 질화물, 예를 들어 TiN 또는 WN으로 형성할 수 있고, 상기 제2 도전성 물질 층(133)은 금속 물질, 예를 들어 텅스텐으로 형성할 수 있다.
도 1과 함께 도 20을 참조하면, 상기 제2 도전성 물질 층(도 19의 133) 및 상기 제1 도전성 물질 층(도 19의 121)을 부분 식각하여, 부분 식각된 제2 도전성 물질 층(133a) 및 부분 식각된 제1 도전성 물질 층(121a)을 형성할 수 있다. 상기 제2 도전성 물질 층(133a) 및 상기 제1 도전성 물질 층(121a)은 상기 게이트 트렌치(15)를 부분적으로 채울 수 있다.
도 21을 참조하면, 상기 제1 및 제2 도전성 물질 층들(121a, 133a)의 상부에 위치하는 상기 게이트 트렌치(15)의 측벽 상에 절연성의 버퍼 스페이서(142)를 형성할 수 있다. 상기 절연성의 버퍼 스페이서(142)는 고유전체(high-k)로 형성될 수 있다. 예를 들어, 상기 절연성의 버퍼 스페이서(142)는 HfSiON 등과 같은 물질로 형성될 수 있다.
도 22를 참조하면, 상기 절연성의 버퍼 스페이서(142)를 갖는 기판 상에 소스 물질 층(145)을 형성할 수 있다. 상기 소스 물질 층(145)은 제1 원소를 포함하는 물질, 예를 들어 La 등과 같은 원소를 포함하는 금속 산화물로 형성될 수 있다.
도 23을 참조하면, 열처리 공정(148)을 진행하여, 상기 소스 물질 층(145) 내의 상기 제1 원소, 예를 들어 La 등과 같은 원소를 상기 제1 및 제2 도전성 물질 층들(도 22의 121a, 133a) 내로 확산시키어 제1 및 제2 도우프트 물질 층들(122, 134)을 형성할 수 있다. 상기 제1 도전성 물질 층(도 22의 121a)은 상기 제1 원소가 포함되면서 일함수가 변경되는 제1 도우프트 물질 층(122)으로 형성될 수 있다. 상기 제2 도전성 물질 층(도 22의 133a)은 상기 제1 원소가 포함되면서 제2 도우프트 물질 층(134)으로 형성될 수 있다. 상기 제1 및 제2 도우프트 물질 층들(122, 134)은 게이트 전극(136)을 구성할 수 있다.
이어서, 상기 소스 물질 층(145) 상에 상기 게이트 트렌치(15)의 나머지 부분을 채우는 절연성의 게이트 캐핑 패턴(148)을 형성할 수 있다. 상기 게이트 캐핑 패턴(148)은 실리콘 질화물로 형성될 수 있다.
일 예에서, 상기 게이트 캐핑 패턴(148)을 형성하는 것은 상기 게이트 전극(136)을 갖는 반도체 기판 상에 절연성 물질 층을 증착하고, 상기 게이트 마스크(도 23의 12)가 노출될 때까지 상기 절연성 물질 층을 평탄화하고, 상기 게이트 마스크(도 23의 12)를 제거하는 것을 포함할 수 있다.
일 예에서, 상기 게이트 전극(136)을 형성하고, 상기 소스 물질 층(145)을 제거한 후에, 상기 게이트 캐핑 패턴(148)을 형성하는 공정을 진행할 수도 있다.
도 1과 함께 도 6a 및 도 6b를 참조하면, 상기 게이트 전극(236) 및 상기 게이트 캐핑 패턴(148)을 형성한 후에, 도 2a 및 도 2b에서 설명한 것과 같은 상기 비트라인 구조체(212), 상기 콘택 구조체(235) 및 상기 정보 저장 요소(250)를 형성하는 공정을 차례로 진행할 수 있다.
본 발명의 기술적 사상은 도 22 및 도 23에서 설명한 상기 소스 물질 층(145) 및 상기 게이트 전극(136)을 형성하는 방법에 한정되지 않는다. 상기 소스 물질 층(145) 및 상기 게이트 전극(136)을 형성하는 방법의 다른 예에 대하여, 도 7a 및 도 7b를 참조하여 설명하기로 한다.
도 1과 함께, 도 7a 및 도 7b를 참조하면, 도 19 내지 도 21에서 설명한 것과 같은 형성 방법을 이용하여, 상기 제1 및 제2 도전성 물질 층들(121a, 133a), 및 상기 절연성의 버퍼 스페이서(142)를 갖는 반도체 기판을 준비할 수 있다. 상기 절연성의 버퍼 스페이서(142)를 갖는 반도체 기판 상에 소스 물질 층을 형성한 후, 열처리 공정을 진행하여 상기 소스 물질 층 내의 제1 원소를 상기 제1 및 제2 도전성 물질 층들(121a, 133a)의 상부 영역들 내로 확산시키어 부분 도핑된 제1 및 제2 도전성 물질 층들(122', 134')을 포함하는 게이트 전극(136')을 형성할 수 있다. 상기 제1 도전성 물질 층(122')은 상기 제1원소가 도핑되지 않은 제1 부분(122a) 및 상기 제1 원소가 도핑된 제2 부분(122b)을 포함할 수 있다. 상기 제2 도전성 물질 층(134')은 상기 제1 원소가 도핑되지 않은 제1 부분(134a) 및 상기 제1 원소가 도핑된 제2 부분(134b)을 포함할 수 있다.
본 발명의 기술적 사상은 도 20 내지 도 23에서 설명한 상기 소스 물질 층(145) 및 상기 게이트 전극(136)을 형성하는 방법에 한정되지 않는다. 상기 소스 물질 층(145) 및 상기 게이트 전극(136)을 형성하는 방법의 또 다른 예에 대하여, 도 8a 및 도 8b를 참조하여 설명하기로 한다.
도 1과 함께, 도 8a 및 도 8b를 참조하면, 도 19에서 설명한 것과 같은 상기 제1 및 제2 도전성 물질 층들(121, 133)을 갖는 반도체 기판을 준비할 수 있다.
상기 제1 및 제2 도전성 물질 층들(121, 133)을 부분 식각하여 부분 식각된 제1 도전성 물질 층 및 부분 식각된 제2 도전성 물질 층을 형성할 수 있다. 상기 부분 식각된 제1 도전성 물질 층의 상부 끝 부분은 상기 부분 식각된 제2 도전성 물질 층의 상부 끝 부분 보다 낮을 수 있다.
상기 부분 식각된 제1 및 제2 도전성 물질 층들을 갖는 기판 상에 절연성의 스페이서 물질 층을 콘포멀하게 형성하고, 상기 스페이서 물질 층을 이방성 식각하여 절연성의 버퍼 스페이서(142')를 형성할 수 있다.
이어서, 상기 절연성의 버퍼 스페이서(142')을 갖는 기판 상에 소스 물질 층(145')을 콘포멀하게 형성하고, 열처리 공정을 진행하여 상기 소스 물질 층(145') 내의 제1 원소를 상기 제1 및 제2 도전성 물질 층들의 상부 영역들 내로 확산시키어 부분적으로 도핑된 제1 및 제2 도우프트 물질 층들(123, 135)을 형성할 수 있다. 따라서, 도 8a 및 도 8b에서 설명한 것과 같은 상기 제1 및 제2 도우프트 물질 층들(123, 135)을 포함하는 게이트 전극(136")을 형성할 수 있다.
다음으로, 도 9 및 도 10을 참조하여 설명한 반도체 소자의 구조를 형성하는 방법의 일 예에 대하여 도 25 내지 도 32를 참조하여 설명하기로 한다. 도 25 내지 도 32는 도 9의 II-II'선, III-III'선, IV-IV'선 및 V-V'선을 따라 취해진 영역들을 나타낸 단면도들이다.
도 9 및 도 25를 참조하면, 제1 트랜지스터 영역(TR1) 및 제2 트랜지스터 영역(TR2)을 갖는 반도체 기판(303)을 준비할 수 있다. 상기 제1 트랜지스터 영역(TR1)은 앤모스 트랜지스터 영역일 수 있고, 상기 제2 트랜지스터 영역(TR2)은 피모스 트랜지스터 영역일 수 있다.
상기 반도체 기판(303)의 상기 제1 트랜지스터 영역(TR1) 내의 제1 활성 영역(306a) 및 상기 반도체 기판(303)의 상기 제2 트랜지스터 영역(TR2) 내의 제2 활성 영역(306b)을 한정하는 필드 영역(306s)을 형성할 수 있다. 상기 필드 영역(306s)은 얕은 트렌치 아이솔레이션(shallow trench isolation)일 수 있다.
일 예에서, 상기 제1 및 제2 활성 영역들(306a, 306b)의 각각은 상기 필드 영역(306s)으로부터 돌출되는 부분을 갖는 핀 활성 구조(fin active structure)로 형성될 수 있다.
상기 제1 활성 영역(306a)을 가로지르며 상기 필드 영역(306s) 상으로 연장되는 제1 희생 게이트 구조체(318a) 및 상기 제2 활성 영역(306b)을 가로지르며 상기 필드 영역(306s) 상으로 연장되는 제2 희생 게이트 구조체(318b)를 형성할 수 있다.
상기 제1 희생 게이트 구조체(318a)는 차례로 적층된 베이스 절연 패턴(312a), 하부 희생 패턴(314a) 및 상부 희생 패턴(316a)을 포함할 수 있다. 상기 제2 희생 게이트 구조체(318b)는 차례로 적층된 베이스 절연 패턴(312b), 하부 희생 패턴(314b) 및 상부 희생 패턴(316b)을 포함할 수 있다. 상기 베이스 절연 패턴(312a, 312b)은 실리콘 산화물로 형성할 수 있고, 상기 하부 희생 패턴(314a, 314b)은 폴리 실리콘으로 형성할 수 있고, 상기 상부 희생 패턴(316a, 316b)은 실리콘 질화물로 형성할 수 있다.
상기 제1 희생 게이트 구조체(318a)의 측면 상에 제1 게이트 스페이서(321a) 및 상기 제2 희생 게이트 구조체(318b)의 측면 상에 제2 게이트 스페이서(321b)를 형성할 수 있다. 상기 제1 및 제2 게이트 스페이서들(321a, 321b)은 절연성 물질로 형성될 수있다.
상기 제1 게이트 전극(366a) 양 옆의 상기 제1 활성 영역(306a) 내에 제1 소스/드레인 영역들(324)을 형성할 수 있다. 상기 제2 게이트 전극(366b) 양 옆의 상기 제2 활성 영역(306b) 내에 제2 소스/드레인 영역들(327)을 형성할 수 있다.
도 9 및 도 26을 참조하면, 상기 제1 및 제2 게이트 스페이서들(321a, 321b)을 갖는 기판 상에 절연 층을 형성하고, 상기 제1 및 제2 희생 게이트 구조체들(318a, 318b)의 상부면들이 노출될 때까지 상기 절연 층을 평탄화하여 층간 절연 층(330)을 형성할 수 있다.
도 9 및 도 27을 참조하면, 상기 제1 희생 게이트 구조체(318a)를 제거하여 제1 게이트 트렌치(333a)를 형성함과 아울러, 상기 제2 희생 게이트 구조체(318b)를 제거하여 제2 게이트 트렌치(333b)를 형성할 수 있다.
상기 제1 게이트 트렌치(333a)의 내벽 상에 제1 게이트 유전체(342a)를 형성할 수 있고, 상기 제2 게이트 트렌치(333b)의 내벽 상에 제2 게이트 유전체(342b)를 형성할 수 있다.
상기 제1 게이트 유전체(342a)는 상기 제1 게이트 전극(366a)과 상기 제1 활성 영역(306a) 사이에 개재되는 제1 하부 게이트 유전체(336a) 및 상기 제1 하부 게이트 유전체(366a) 상에 배치되며 상기 제1 게이트 전극(366a)의 바닥면 및 측면을 덮는 제1 상부 게이트 유전체(339a)를 포함할 수 있다. 상기 제1 하부 게이트 유전체(366a)는 열 산화 공정을 진행하여 상기 제1 활성 영역(306a)으로부터 성장된 열 산화물(thermal oxide)을 포함할 수 있다. 상기 제1 상부 게이트 유전체(366a)는 ALD 공정 등과 같은 증착 공정을 이용하여 형성한 유전체, 예를 들어 실리콘 산화물 보다 유전상수가 큰 고유전체(high-k dielectric)로 형성할 수 있다.
상기 제2 게이트 유전체(342b)는 상기 제2 게이트 전극(366b)과 상기 제2 활성 영역(306b) 사이에 개재되는 제2 하부 게이트 유전체(336b) 및 상기 제2 하부 게이트 유전체(366b) 상에 배치되며 상기 제2 게이트 전극(366b)의 바닥면 및 측면을 덮는 제2 상부 게이트 유전체(339b)를 포함할 수 있다. 상기 제2 하부 게이트 유전체(366b)는 열 산화 공정을 진행하여 상기 제2 활성 영역(306b)으로부터 성장된 열 산화물(thermal oxide)을 포함할 수 있다. 상기 제2 상부 게이트 유전체(366b)는 ALD 공정 등과 같은 증착 공정을 이용하여 형성한 유전체, 예를 들어 실리콘 산화물 보다 유전상수가 큰 고유전체(high-k dielectric)로 형성할 수 있다.
상기 제1 및 제2 게이트 유전체들(342a, 342b)을 갖는 반도체 기판 상에 하부 도전성 물질 층(345)을 형성할 수 있다. 상기 하부 도전성 물질 층(345)는 질소를 포함하는 도전성 물질, 예를 들어 TiN을 포함할 수 있다.
도 9 및 도 28을 참조하면, 상기 하부 도전성 물질 층(345) 상에 제1 원소를 포함하는 제1 소스 물질 층(348)을 형성할 수 있다. 상기 제1 소스 물질 층(348)은 La 등과 같은 제1 원소를 포함하는 LaO 등과 같은 금속 산화물로 형성될 수 있다.
도 9 및 도 29를 참조하면, 상기 제2 트랜지스터 영역(TR2) 상에 위치하는 제1 소스 물질 층(348)을 선택적으로 제거할 수 있다. 따라서, 상기 제1 트랜지스터 영역(TR1) 상에 잔존하는 제1 소스 물질 층(348a)이 형성될 수 있다.
도 9 및 도 30을 참조하면, 상기 제2 트랜지스터 영역(TR2) 상의 상기 하부 도전성 물질 층(345) 상에 선택적으로 제2 소스 물질 층(351b)을 형성할 수 있다. 예를 들어, 상기 잔조하는 상기 제1 소스 물질 층(348a)을 갖는 반도체 기판 상에 제2 원소를 포함하는 제2 소스 물질 층을 형성한 후에, 상기 제1 트랜지스터 영역(TR1) 상에 위치하는 제2 소스 물질 층을 선택적으로 제거하여 상기 제2 트랜지스터 영역(TR2) 상에 잔존하는 제2 소스 물질 층(351b)을 형성할 수 있다.
상기 제2 소스 물질 층(351b)는 상기 제1 소스 물질 층(348a)과 다른 물질일 수 있다. 예를 들어, 상기 제1 소스 물질 층(348a)은 제1 원소, 예를 들어 La을 포함하는 금속 산화물일 수 있고, 상기 제2 소스 물질 층(351b)은 상기 제1 원소와 다른 제2 원소, 예를 들어 Al, Hf 또는 Zr을 포함하는 금속 산화물일 수 있다.
도 9 및 도 31을 참조하면, 열처리 공정(354)를 진행하여, 상기 제1 소스 물질 층(348a) 내의 상기 제1 원소를 상기 하부 도전성 물질 층(도 30의 345) 내로 확산시키어 제1 도우프트 물질 층(357)을 형성할 수 있고, 상기 제2 소스 물질 층(351b) 내의 상기 제2 원소를 상기 하부 도전성 물질 층(도 30의 345) 내로 확산시키어 제2 도우프트 물질 층(360)을 형성할 수 있다. 따라서, 상기 제1 및 제2 도우프트 물질 층들(357, 360)은 서로 다른 원소들을 포함하는 물질들로 형성될 수 있다. 예를 들어, 상기 제1 도우프트 물질 층(357)은 La을 포함하는 금속 질화물로 형성될 수 있고, 상기 제2 도우프트 물질 층(360)은 Al, Hf 또는 Zr을 포함하는 금속 질화물로 형성될 수 있다.
도 9 및 도 32를 참조하면, 상기 제1 및 제2 도우프트 물질 층들(357, 360)을 갖는 기판 상에 상기 제1 및 제2 게이트 트렌치들(333a, 333b)을 채우는 상부 도전성 물질 층(363)을 형성할 수 있다. 상기 상부 도전성 물질 층(363)은 텅스텐 등과 같은 금속 물질로 형성될 수 있다.
다시, 도 10을 참조하면, 상기 층간 절연 층(330)이 노출될 때까지 상기 상부 도전성 물질 층(363), 및 상기 제1 및 제2 도우프트 물질 층들(357, 360)을 평탄화 하여 상기 제1 게이트 트렌치(333a) 내에 한정된 제1 게이트 전극(366a) 및 상기 제2 게이트 트렌치(333b) 내에 한정된 제2 게이트 전극(366b)을 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 형성 방법 및 이러한 방법을 이용하여 형성된 반도체 소자는 반도체 패키지로 부품화할 수 있으며, 이러한 부품은 다양한 전자 시스템에 채택되어 제품화될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 반도체 소자의 형성 방법 및 이러한 방법을 이용하여 형성된 반도체 소자는 휴대용 통신 기기, 스마트 폰, 테블릿 PC, 인터넷 웹 서핑이 가능하며 휴대할 수 있는 전자 시스템, 음악 또는 영상 파일을 저장하고 실행할 수 있는 전자 시스템, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6a : 활성 영역
6s : 필드 영역 9a/9b : 소스/드레인 영역
12 : 게이트 마스크 15 : 게이트 트렌치
18 : 게이트 유전체 21, 33, 34, 121 : 도전성 물질 층
24, 145 : 소스 물질 층 21a, 22 : 도우프트 물질 층
27, 148 : 열처리 공정 36, 136 : 게이트 전극
39, 148 : 게이트 캐핑 패턴 212 : 비트라인 구조체
235 : 콘택 구조체 250 : 정보 저장 요소
TR1 : 제1 트랜지스터 영역 TR2 : 제2 트랜지스터 영역
306a : 제1 활성 영역 306b : 제2 활성 영역
306s : 필드 영역 318a, 318b : 희생 게이트
324 : 제1 소스/드레인 영역 327 : 제2 소스/드레인 영역
330 : 층간 절연 층 345 : 도전성 물질 층
348a : 제1 소스 물질 층 351b : 제2 소스 물질 층
354 : 열처리 공정 357 : 제1 도우프트 물질 층
360 : 제2 도우프트 물질 층 363 : 도전성 물질 층

Claims (20)

  1. 반도체 기판을 선택적으로 식각하여 상기 반도체 기판의 내부에 게이트 트렌치를 형성하고,
    상기 반도체 기판 내의 상기 게이트 트렌치 상에 게이트 유전체를 형성하고,
    상기 게이트 유전체 상에 제1 도전성 물질 층을 형성하고,
    상기 제1 도전성 물질 층 상에 소스 물질 층을 형성하되, 상기 소스 물질 층은 제1 원소를 포함하고,
    열처리 공정을 진행하여 상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 도전성 물질 층 내로 확산시키어 도전성의 도우프트 물질 층을 형성하고,
    상기 게이트 트렌치의 상부에서 전체적으로 상기 도우프트 물질 층 상의 상기 소스 물질 층을 제거하고, 및
    상기 도우프트 물질 층과 물리적으로 콘택되도록 상기 도우프트 물질 층 상에 제2 도전성 물질 층을 형성하되,
    상기 열처리 공정 동안에, 상기 소스 물질 층 내의 상기 제1 원소는 상기 제1 도전성 물질 층 내로 확산되고 상기 게이트 유전체 내로 확산되지 않는 것을 포함하는 반도체 소자 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 소스 물질 층을 제거한 후에, 상기 도우프트 물질 층의 일부를 식각하여 상기 도우프트 물질 층의 두께를 감소시키는 것을 더 포함하는 반도체 소자 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 도우프트 물질 층 내에 도핑된 상기 제1 원소는 상기 게이트 유전체에 가까운 부분 보다 상기 게이트 유전체에 멀리 떨어진 부분의 도핑 농도가 높은 반도체 소자 형성 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 게이트 트렌치는 상기 반도체 기판의 활성 영역을 가로지르게 형성하고,
    상기 게이트 유전체는 상기 게이트 트렌치의 내벽 상에 형성되는 반도체 소자 형성 방법.
  8. 제 1 항에 있어서,
    상기 제2 도전성 물질 층 및 상기 도우프트 물질 층을 식각하여 게이트 전극을 형성하는 것을 더 포함하되,
    상기 제1 도전성 물질 층은 상기 게이트 유전체 상에 콘포멀하게 형성되고,
    상기 제2 도전성 물질 층은 상기 게이트 트렌치를 채우고,
    상기 게이트 전극은 상기 게이트 트렌치를 부분적으로 채우는 반도체 소자 형성 방법.
  9. 제 8 항에 있어서,
    상기 게이트 전극의 상기 제1 도전성 물질 층의 상부 끝 부분은 상기 게이트 전극의 상기 제2 도전성 물질 층의 상부 끝 부분 보다 낮은 반도체 소자 형성 방법.
  10. 삭제
  11. 반도체 기판 내의 활성 영역에 게이트 트렌치를 형성하고,
    상기 게이트 트렌치의 내벽 상에 게이트 유전체를 형성하고,
    상기 게이트 유전체 상에 제1 도전성 물질 층을 형성하고,
    상기 제1 도전성 물질 상에 제2 도전성 물질층을 형성하고,
    상기 제1 및 제2 제1 도전성 물질 층을 식각하여 상기 게이트 트렌치를 부분적으로 채우고,
    상기 제1 및 제2 도전성 물질 층 상에 소스 물질 층을 형성하되, 상기 소스 물질 층은 제1 원소를 포함하고, 상기 소스 물질 층은 상기 게이트 유전체와 콘택하지 않게 떨어져 위치하고,
    상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 및 제2 도전성 물질 층 내로 확산시키어 제1 및 제2 도우프트 물질 층을 형성하되, 상기 제1 도우프트 물질 층은 상기 제1 도전성 물질 층과 다른 일함수를 갖고, 및
    상기 제1 및 제2 도우프트 물질 층 상의 상기 소스 물질 층을 제거하는 것을 포함하는 반도체 소자 형성 방법.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 제1 및 제2 도우프트 물질 층은 상기 게이트 트렌치를 부분적으로 채우는 게이트 전극을 구성하는 반도체 소자 형성 방법.
  15. 제 11 항에 있어서,
    상기 제1 및 제2 도우프트 물질 층을 형성한 후에, 상기 게이트 유전체는 상기 제1 원소를 포함하지 않는 반도체 소자 형성 방법.
  16. 제 11 항에 있어서,
    상기 소스 물질 층을 형성하기 전에, 상기 게이트 트렌치의 측벽 상의 상기 게이트 유전체 상에 절연성의 버퍼 스페이서를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  17. 제 16 항에 있어서,
    상기 절연성의 버퍼 스페이서는 상기 소스 물질 층과 상기 게이트 유전체 사이에 개재되면서 상기 소스 물질 층과 상기 게이트 유전체 사이의 직접적인 접촉을 방지하는 반도체 소자 형성 방법.
  18. 반도체 기판 내의 활성 영역을 가로지르는 게이트 트렌치를 형성하고,
    상기 게이트 트렌치의 내벽 상에 게이트 유전체를 형성하고,
    상기 게이트 유전체 상에 제1 도전성 물질 층을 콘포멀하게 형성하고,
    상기 제1 도전성 물질 층 상에 소스 물질 층을 형성하되, 상기 소스 물질 층은 제1 원소를 포함하고,
    상기 소스 물질 층 내의 상기 제1 원소를 상기 제1 도전성 물질 층 내로 확산시키어 상기 제1 도전성 물질 층과 다른 일함수를 갖는 도우프트 물질 층을 형성하고,
    상기 도우프트 물질 층 상의 상기 소스 물질 층을 제거하고,
    상기 도우프트 물질 층 상에 제2 도전성 물질 층을 형성하고, 및
    상기 제2 도전성 물질 층 및 상기 도우프트 물질 층을 식각하여 상기 게이트 트렌치를 부분적으로 채우는 게이트 전극을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  19. 제 18 항에 있어서,
    상기 도우프트 물질 층은 상기 제1 도전성 물질 층 보다 일함수가 낮은 반도체 소자 형성 방법.
  20. 제 18 항에 있어서,
    상기 제2 도전성 물질 층을 형성하기 전에, 상기 도우프트 물질 층을 부분 식각하여 상기 도우프트 물질 층의 두께를 감소시키는 것을 더 포함하는 반도체 소자 형성 방법.
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