KR101950867B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 이의 제조 방법을 제공한다. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판이 제공된다. 상기 셀 어레이 영역의 기판 내에 매립된 셀 게이트 구조체가 제공되고, 상기 셀 게이트 구조체의 양단에 배치된 제 1 불순물 영역 및 제 2 불순물 영역이 제공된다. 상기 기판 상에 배치되고 상기 제 1 불순물 영역에 접속되는 도전 라인이 제공된다. 상기 주변 회로 영역 상의 주변 게이트 구조체가 제공된다. 상기 도전 라인 및 상기 주변 게이트 구조체는 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하고, 상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of forming the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 집적도가 향상된 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역의 기판 내에 매립된 셀 게이트 구조체; 상기 셀 게이트 구조체의 양단에 배치된 제 1 불순물 영역 및 제 2 불순물 영역; 상기 기판 상에 배치되고 상기 제 1 불순물 영역에 접속되는 도전 라인; 및 상기 주변 회로 영역 상의 주변 게이트 구조체를 포함하고, 상기 도전 라인 및 상기 주변 게이트 구조체는 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하고, 상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함할 수 있다.
상기 금속-실리콘 질화물은 티타늄 실리콘 질화물, 텅스텐 실리콘 질화물, 또는 탄탈륨 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 도전 패턴은 폴리 실리콘을 포함하고 상기 제 2 도전 패턴은 금속을 포함할 수 있다.
상기 오믹 배리어 패턴의 평균 결정립 크기는 상기 제 2 도전 패턴의 평균 결정립 크기보다 작을 수 있다.
상기 오믹 배리어 패턴의 결정립들의 평균 직경은 약 30Å이하일 수 있다.
상기 오믹 배리어 패턴의 두께는 상기 제 1 도전 패턴의 두께의 약 1/10배 내지 약1/4배일 수 있다.
상기 제 2 도전 패턴은 상기 오믹 배리어 패턴보다 두껍고, 상기 제 1 도전 패턴은 상기 제 2 도전 패턴보다 두꺼울 수 있다.
상기 오믹 배리어 패턴 내의 실리콘 농도는 약10atm% 이상일 수 있다.
상기 오믹 배리어 패턴 내의 실리콘 농도는 상기 제 2 도전 패턴과의 계면으로부터 상기 1 도전 패턴과의 계면까지 연속적으로 증가될 수 있다.
상기 제 2 도전 패턴에 인접한 상기 오믹 배리어 패턴의 실리콘 농도는 약10atm% 내지 약 30atm%이고, 상기 제 1 도전 패턴에 인접한 상기 층가 패턴의 실리콘 농도는 약 30atm% 내지 약 50atm%일 수 있다.
상기 도전 라인은 상기 제 2 도전 패턴 상의 캐핑 패턴 및 상기 제 1 및 제 2 도전 패턴들의 측벽을 덮는 스페이서를 더 포함할 수 있다.
상기 제 2 불순물 영역에 접속되는 정보 저장부를 더 포함하고, 상기 정보 저장부는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 절연층을 포함할 수 있다.
상기 도전 라인은 상기 셀 게이트 구조체와 교차하여 연장되는 비트라인일 수 있다.
상기 제 2 불순물 영역에 접속되는 정보 저장부를 더 포함하고, 상기 정보 저장부는 자기 터널 접합을 포함할 수 있다.
상기 기판 내에 매립되고 상기 셀 게이트 구조체를 따라 연장되는 분리 게이트 구조체를 더 포함하고, 평면적 관점에서, 상기 셀 게이트 구조체는 상기 분리 게이트 구조체와 상기 도전 라인 사이에 제공될 수 있다.
상기 제 2 불순물 영역은 상기 분리 게이트 구조체와 상기 셀 게이트 구조체 사이에 제공될 수 있다.
상기 셀 게이트 구조체는 상기 기판 상부의 트렌치 내에 차례로 제공되는 게이트 절연층, 게이트 도전층, 및 게이트 캐핑 패턴을 포함할 수 있다.
상기 제 1 불순물 영역 및 상기 제 2 불순물 영역은 상기 셀 게이트 구조체에 의하여 수평적으로 분리될 수 있다.
상기 제 1 불순물 영역과 상기 제 2 불순물 영역은 상기 셀 게이트 구조체를 사이에 두고 수직적으로 이격될 수 있다.
상기 제 1 불순물 영역은 상기 셀 게이트 구조체 아래에 배치되고, 상기 도전 라인과 상기 제 1 불순물 영역을 연결하고 상기 셀 게이트 구조체와 절연되는 콘택 패턴을 더 포함할 수 있다.
상기 셀 게이트 구조체는 복수의 셀 게이트 구조체들을 포함하고, 상기 셀 게이트 구조체들은 상기 콘택 패턴을 사이에 두고 경면 대칭일 수 있다.
셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역의 기판 내에 매립된 셀 게이트 구조체들; 상기 셀 게이트 구조체들의 양단에 배치된 제 1 불순물 영역들 및 제 2 불순물 영역들; 상기 기판 상에 배치되고 상기 제 1 불순물 영역들에 접속되는 도전 라인들; 및 상기 주변 회로 영역 상의 주변 게이트 구조체를 포함하고, 상기 도전 라인들 및 상기 주변 게이트 구조체 각각은 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하고, 상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함할 수 있다.
상기 제 1 불순물 영역들은 상기 셀 게이트 구조체들 사이의 영역과 상기 도전 라인들이 교차하는 지점에 제공될 수 있다.
상기 도전 라인들은 상기 제 1 불순물 영역들을 연결할 수 있다.
상기 도전 라인들은 상기 오믹 배리어 패턴과 상기 기판 사이에 분리 패턴을 더 포함하고, 상기 제 1 도전 패턴과 상기 분리 패턴은 상기 도전 라인들의 연장 방향을 따라 교대로 반복하여 제공될 수 있다.
상기 제 1 불순물 영역들과 수직적으로 오버랩되는 상기 도전 라인들의 제 1 부분은 상기 제 1 도전 패턴, 상기 오믹 배리어 패턴, 및 상기 제 2 도전 패턴이 차례로 제공되고, 상기 소자 분리막과 수직적으로 오버랩되는 상기 도전 라인들의 제 2 부분은 상기 분리 패턴, 상기 오믹 배리어 패턴, 및 상기 제 2 도전 패턴이 차례로 제공될 수 있다.
상기 분리 패턴은 도핑되지 않은 실리콘을 포함할 수 있다.
상기 분리 패턴은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 기판의 활성 영역을 한정하는 소자 분리 패턴을 더 포함하고, 상기 제 1 불순물 영역들은 상기 셀 게이트 구조체들 및 상기 소자 분리 패턴에 의하여 정의된 기판의 상부에 제공될 수 있다.
상기 도전 라인들은 상기 복수의 제 1 불순물 영역들을 연결하는 소스 라인일 수 있다.
상기 제 2 불순물 영역들에 접속되는 정보 저장부들; 및 상기 정보 저장부들을 연결하는 비트 라인을 더 포함할 수 있다.
기판 내에 매립된 게이트 구조체들; 상기 게이트 구조체들의 양단에 배치된 제 1 불순물 영역들 및 제 2 불순물 영역들; 상기 제 1 불순물 영역들에 연결되고, 제 1 도전 패턴, 상기 제 1 도전 패턴 상의 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하는 도전 라인들; 및 상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함하고 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴과 접촉하고, 상기 제 1 도전 패턴은 상기 제 1 불순물 영역들 각각 상에 분리된 복수의 제 1 도전 패턴들을 포함하고, 상기 도전 라인은 상기 복수의 제 1 도전 패턴들 사이의 분리 패턴들을 더 포함할 수 있다.
상기 분리 패턴들은 도핑되지 않은 실리콘, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 금속-실리콘 질화물은 티타늄 실리콘 질화물, 텅스텐 실리콘 질화물, 또는 탄탈륨 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 도전 패턴은 폴리 실리콘을 포함하고 상기 제 2 도전 패턴은 금속을 포함할 수 있다.
상기 오믹 배리어 패턴의 결정립들의 평균 직경은 약 30Å이하일 수 있다.
상기 오믹 배리어 패턴의 두께는 상기 제 1 도전 패턴의 두께의 약 1/10배 내지 약1/4배일 수 있다.
상기 오믹 배리어 패턴 내의 실리콘 농도는 상기 제 2 도전 패턴과의 계면으로부터 상기 1 도전 패턴과의 계면까지 연속적으로 증가될 수 있다.
상기 도전 라인들은 상기 제 2 도전 패턴 상의 캐핑 패턴 및 상기 제 1 및 제 2 도전 패턴들의 측벽을 덮는 스페이서를 더 포함할 수 있다.
셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 제공하는 것; 상기 기판 내에 매몰된 셀 게이트 구조체들을 형성하는 것; 상기 게이트 구조체들 사이에 제 1 불순물 영역을 형성하는 것; 상기 셀 어레이 영역 및 상기 주변 회로 영역 상에 제 1 반도체층, 금속층, 및 상기 제 1 반도체층과 상기 금속층 사이의 오믹 배리어 패턴을 포함하는 복합층 형성하는 것; 및 상기 복합층을 패터닝하여 상기 셀 어레이 영역에 도전라인을 형성하고 상기 주변 회로 영역에 주변 게이트 구조체를 형성하는 것을 포함하고, 상기 오믹 배리어 패턴은 금속-실리콘 질화물로 형성될 수 있다.
상기 복합층을 형성하는 것은: 상기 셀 어레이 영역에서, 상기 제 1 반도체층 관통하여 상기 제 1 불순물 영역들과 접촉하는 제 2 반도체 패턴들을 형성하는 것을 더 포함할 수 있다.
상기 제 2 반도체 패턴들은 상기 제 1 반도체층을 관통하여 상기 제 1 불순물 영역들을 노출하는 콘택홀들 내에 제공될 수 있다.
상기 제 1 반도체층은 상기 콘택홀들 사이에 잔류될 수 있다.
상기 제 1 반도체층은 도핑되지 않은 실리콘층으로 형성되고, 상기 오믹 배리어 패턴을 형성하기 전에, 상기 주변 회로 영역 상의 상기 제 1 반도체층에 불순물 이온을 주입하는 것을 더 포함할 수 있다.
상기 복합층을 형성하는 것은: 상기 제 1 반도체층 형성 이전에, 상기 셀 어레이 영역의 기판 상에 분리 절연막을 형성하는 것을 더 포함하고, 상기 제 1 반도체층은 상기 분리 절연막을 관통하여 상기 제 1 불순물 영역들을 노출하는 콘택홀들 내에 형성될 수 있다.
상기 제 1 반도체층은 제 1 도전형의 불순물로 도핑된 폴리 실리콘으로 형성될 수 있다.
상기 오믹 배리어 패턴을 형성하기 전에, 상기 주변 회로 영역 상의 상기 제 1 반도체층에 상기 제 1 도전형과는 다른 제 2 도전형의 불순물 이온을 주입하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 전기적 특성이 향상된 반도체 장치를 제공할 수 있다. 본 발명의 실시예들에 따르면, 집적도가 향상된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A'선 및 B-B'선에 따른 단면도들이고, 도 2b 내지 도 13b는 도 1의 C-C'선에 따른 단면도들이다.
도 13c는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14a 내지 도 17a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A'선 및 B-B'선에 따른 단면도들이고, 도 14a 내지 도 17b는 도 1의 C-C'선에 따른 단면도들이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 19a 내지 도 24a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 18의 G-G'선에 따른 단면도들이다고, 도 19b 내지 도 24b는 도 18의 H-H'선 및 I-I'선에 따른 단면도들이다.
도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 26a 내지 도 36a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 25의 D-D'선에 따른 단면도들이다
도 26b 내지 도 36b는 도 25의 E-E'선 및 F-F'선에 따른 단면도들이다.
도 37은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 38은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한 게이트 전극이 채널 영역 상에 있다고 언급되어 지는 경우에 그것은 게이트 전극이 채널 영역의 위 또는 옆에 배치될 수 있음을 의미한다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A'선 및 B-B'선에 따른 단면도들이고, 도 2b 내지 도 13b는 도 1의 C-C'선에 따른 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하여, 기판(100) 내에 소자 분리막들(101)이 형성되어 셀 어레이 영역(CAR)에 제 1 활성 영역들(AR1)을 정의하고, 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의할 수 있다. 상기 기판(100)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 제 1 활성 영역들(AR1)들은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, x방향)및 제 2 방향(이하, y방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s)으로 연장될 수 있다. 상기 x 방향 및 상기 y 방향은 서로 교차되는 방향일 수 있다.
상기 제 1 활성 영역들(AR1)의 상부에 불순물 영역(20)이 형성될 수 있다. 상기 불순물 영역(20)은 상기 기판(100)과 다른 도전형의 불순물 이온들을 상기 기판(100)의 상부에 이온주입하여 형성될 수 있다. 상기 불순물 영역(20)은 상기 소자 분리막들(101)의 형성 후 또는 형성 전에 형성될 수 있다. 다른 실시예에 있어서, 상기 불순물 영역(20)은 본 단계가 아닌 이후의 단계에서 형성될 수 있다.
도 1, 도 3a 및 3b를 참조하여, 상기 셀 어레이 영역(CAR)의 기판(100)의 상부에 트렌치들(11)이 형성될 수 있다. 상기 트렌치들(11)은 y 방향으로 연장되며 상기 x 방향으로 상호 이격되도록 형성되어, 상기 불순물 영역(20)을 제 1 불순물 영역들(21) 및 제 2 불순물 영역들(22)으로 분리할 수 있다. 즉, 하나의 제 1 활성 영역(AR1) 에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 상기 트렌치들(11)에 의하여 분리될 수 있다.
상기 트렌치들(11)은 상기 기판(100)의 상면에 마스크 패턴(111)을 형성 한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 일 예로, 상기 마스크 패턴(111)은 포토레지스트, 실리콘 질화막, 및 실리콘산화막 중 적어도 하나를 포함할 수 있다. 상기 트렌치들(11)의 깊이는 상기 소자 분리막들(101)의 깊이보다 얕을 수 있다.
도 1, 도 4a 및 도 4b를 참조하여, 상기 트렌치들(11)이 형성된 결과물 상에, 제 1 절연층(120), 도전층(125), 및 매립층(128)이 차례로 형성될 수 있다. 상기 트렌치들(11) 내에 상기 제 1 절연층(120) 및 상기 도전층(125)이 형성된 후, 상기 트렌치들(11)을 채우도록 상기 매립층(128)이 형성될 수 있다. 상기 매립층(128)의 형성 공정은 상기 도전층(125) 상에 절연층을 형성한 후, 평탄화 공정을 수행하는 것을 포함할 수 있다.
일 예로, 상기 제 1 절연층(120)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 도전층(125)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 매립층(128)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 절연층(120), 상기 도전층(125) 및 상기 매립층(128)은 각각 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
도 1, 도 5a, 및 도 5b를 참조하여, 상기 제 1 절연층(120) 및 상기 도전층(125)이 식각되어 상기 트렌치들(11) 내로 한정될 수 있다. 상기 식각 공정에 의하여 상기 제 1 절연층(120)은 상호 분리된 게이트 절연막들(121)이 될 수 있고, 상기 도전층(125)은 상호 분리된 게이트 전극들(126)이 될 수 있다. 상기 식각 공정은 상기 매립층(128)이 제거될 때까지 수행될 수 있으며, 그 결과 상기 게이트 절연막들(121)의 상단들 및 상기 게이트 전극들(126)의 상면은 상기 트렌치들(11)의 상단들보다 낮게 형성될 수 있다.
상기 게이트 전극들(126) 상에 게이트 캐핑 패턴들(129)이 형성될 수 있다. 상기 게이트 캐핑 패턴들(129)은 상기 게이트 전극들(126)이 형성된 상기 트렌치들(11)의 나머지 부분을 채우는 절연막을 형성한 후, 상기 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 게이트 캐핑 패턴들(129)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴들(129)의 형성 결과, 상기 트렌치들(11) 내에 셀 게이트 구조체들이 형성될 수 있다. 상기 각 셀 게이트 구조체는 상기 각 트렌치(11) 내에 차례로 적층된 상기 게이트 절연막(121), 상기 게이트 전극(126), 및 상기 게이트 캐핑 패턴(129)을 포함할 수 있다. 상기 셀 게이트 구조체들은 반도체 장치의 워드라인들(WL)일 수 있다.
도 1, 도 6a, 및 도 6b를 참조하여, 상기 주변 회로 영역(PCR) 상에 제 2 절연층(131)이 형성될 수 있다. 상기 제 2 절연층(131)은 실리콘 산화물, 실리콘 산화질화물, 및 상기 실리콘 산화물보다 유전상수가 높은 고유전층 중 적어도 하나를 포함할 수 있다. 상기 제 2 절연층(131)이 형성되기 전에, 상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(112)이 형성될 수 있다. 상기 마스크 패턴(112)은 상기 주변 회로 영역(PCR)은 덮지 않을 수 있다. 상기 셀 어레이 영역(CAR)의 상기 제 2 절연막(131)은 상기 마스크 패턴(112) 상에 형성될 수 있다. 일 예로, 상기 마스크 패턴(112)은 포토레지스트, 실리콘 질화막, 및 실리콘산화막 중 적어도 하나를 포함할 수 있다.
도 1, 도 7a, 및 도 7b를 참조하여, 상기 셀 어레이 영역(CAR)의 상기 제 2 절연막(131) 및 상기 마스크 패턴(112)이 제거된 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 제 1 반도체층(141)이 형성될 수 있다. 일 예로, 상기 제 1 반도체층(141)은 도핑되지 않은 실리콘층일 수 있다. 상기 제 1 반도체층(141)을 관통하여 상기 제 1 불순물 영역들(21)을 노출하는 관통홀들(12)이 형성될 수 있다. 일 예로, 상기 관통홀들(12)은 평면적 관점에서 원형 또는 타원형일 수 있다. 상기 관통홀들(12)은 상기 제 1 반도체층(141) 상에 마스크 패턴(113)을 형성한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 상기 관통홀들(12)의 하면은 제 1 반도체층(141)의 하면과 공면을 이루는 것으로 도시되었으나, 과 식각(over-etch)에 의하여 상기 제 1 반도체층(141)의 하면보다 낮은 하면을 가질 수 있다.
도 1, 도 8a, 및 도 8b를 참조하여, 상기 관통홀들(12)을 채우는 제 2 반도체 패턴들(146)이 형성될 수 있다. 일 예로, 상기 제 2 반도체 패턴들(146)은 도핑된 실리콘층일 수 있다. 상기 제 2 반도체 패턴들(146)은 상기 마스크 패턴(113)을 제거한 뒤, 상기 관통홀들(12)을 채우는 제 2 반도체층을 형성한 후, 평탄화 공정에 의하여 형성될 수 있다. 상기 제 2 반도체 패턴들(146)은 상기 제 1 불순물 영역들(21)과 동일한 불순물로 인-시츄(in-situ) 도핑될 수 있다.
도 1, 도 9a, 및 도 9b를 참조하여, 상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(114)을 형성한 후, 상기 주변 회로 영역(PCR) 상의 상기 제 1 반도체층(141)에 불순물 주입 공정을 수행할 수 있다. 불순물이 주입된 제 1 반도체층(142)은 상기 주변 회로 영역(PCR)의 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 따라 p형 또는 n형의 도전형을 가질 수 있다.
도 1, 도 10a, 및 도 10b를 참조하여, 상기 마스크 패턴(114)이 제거된 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 오믹 배리어층(151), 금속층(161) 및 캐핑층(171)이 차례로 형성될 수 있다. 상기 오믹 배리어층(151)은 금속-실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속-실리콘 질화물은 TiSiN, TaSiN, 또는 WSiN 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 오믹 배리어층(151)은 TiCl4, DCS(Di-ChloroSilane), 및 NH3 소스를 이용한 CVD 또는 ALD 공정에 의하여 수행될 수 있다. 일 예로, 상기 오믹 배리어층(151)의 형성은 약 560℃ 내지 약 680℃에서 수행될 수 있다. 상기 DCS 대신 SiH4 소스가 사용될 수 있다. 상기 오믹 배리어층(151) 내의 실리콘 농도는 약10atm% 이상일 수 있다. 상기 오믹 배리어층(151)의 실리콘 농도는 상기 오믹 배리어층(151)의 상부에서 하부까지 연속적으로 증가되도록 형성될 수 있다. 일 예로, 상기 오믹 배리어층(151) 상부의 실리콘 농도는 약10atm% 내지 약30atm%이고, 상기 오믹 배리어층(151) 하부의 실리콘 농도는 약 30atm% 내지 약 50atm%일 수 있다. 실리콘 농도가 상대적으로 큰 상기 오믹 배리어층(151)의 하부는 상기 셀 어레이 영역(CAR)의 상기 제 2 반도체 패턴들(146) 및 상기 주변 회로 영역(PCR)의 상기 불순물이 주입된 제 1 반도체층(142)과의 오믹 접촉을 위한 부분일 수 있다. 실리콘 농도가 상대적으로 작은 상기 오믹 배리어층(151)의 상부는 상기 반도체층들(146, 142)로부터 도펀트들이 상기 금속층(161)으로 확산되는 것을 방지하기 위한 부분일 수 있다.
일 예로, ALD 공정에 의하여 상기 오믹 배리어층(151)을 형성하는 경우, TiCl4 및 NH3 펄스를 이용한 TiN층, 및 DCS 및 NH3 펄스를 이용한 SiN층이 교대로 반복하여 형성될 수 있다. 이 경우, ALD 공정의 하나의 루프(loop) 내의 TiN 사이클 수와 SIN 사이클 수를 조절하여 상기 오믹 배리어층(151)의 실리콘 농도를 조절할 수 있다. 다른 예로, CVD 공정에 의하여 상기 오믹 배리어층(151)을 형성하는 경우, DCS 가스의 플로우량 및/또는 압력 조절을 통하여 실리콘 함량을 조절할 수 있다.
상기 오믹 배리어층(151)의 결정립 크기는 상당히 작을 수 있다. 일 예로, 상기 오믹 배리어층(151)의 결정립들의 평균 직경은 30Å이하일 수 있다. 일 예로, 상기 오믹 배리어층(151)의 결정립은 미세한 TiN 결정립들과 이들 사이의 계면을 채우는 SiN을 포함할 수 있다. 이와 같은 상기 오믹 배리어층(151)의 미세 구조는 상기 반도체층들(146, 142)로부터 상기 금속층(161)으로 확산되는 도펀트들의 확산 경로를 증가시킬 수 있다. 상기 오믹 배리어층(151)은 상기 제 2 반도체 패턴들(146)의 두께의 약 1/10 배 내지 약1/4배의 두께로 형성될 수 있다. 일 예로, 상기 오믹 배리어층(151)의 두께는 약 30Å 내지 약 70 Å일 수 있고, 상기 제 2 반도체 패턴들(146)의 두께는 약 200Å 내지 약400Å일 수 있다.
상기 금속층(161)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다. 일 예로, 상기 금속층(161)은 W, Ti, Ta, 또는 이들의 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑층(171)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 금속층(161) 및 상기 캐핑층(171)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 1, 도 11a 및 도 11b를 참조하여, 상기 오믹 배리어층(151), 상기 금속층(161) 및 상기 캐핑층(171)이 패터닝되어, 상기 셀 어레이 영역(CAR) 상에 도전 라인들이 형성되고, 상기 주변 회로 영역(PCR)에 주변 게이트 구조체(PG)가 형성될 수 있다. 상기 도전 라인들은 반도체 소자의 비트라인들(BL)일 수 있다. 상기 비트라인들(BL)은 상기 제 1 불순물 영역들(21)에 각각 접속된 복수의 제 1 도전 패턴들(147), 및 상기 제 1 도전 패턴들(147) 상에 차례로 형성된 오믹 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함할 수 있다. 상기 제 1 반도체층(141)은 상기 패터닝 공정에 의하여 상기 제 1 도전 패턴들(147)을 사이에 두고 분리된 제 1 반도체 패턴들(140)이 될 수 있다. 상기 주변 게이트 구조체(PG)는 상기 기판(100) 상에 차례로 형성된 게이트 절연막(132), 제 1 도전 패턴(143), 오믹 배리어 패턴(153), 제 2 도전 패턴(163) 및 캐핑 패턴(173)을 포함할 수 있다. 상기 비트라인들(BL) 및 상기 주변 게이트 구조체(PG)를 형성하는 것은 상기 비트라인들(BL) 및 상기 주변 게이트 구조체(PG)의 측벽들 상에 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 형성하는 것을 포함할 수 있다. 상기 주변 회로 영역(PCR)에 상기 주변 게이트 구조체(PG)에 인접한 제 3 불순물 영역(23)이 형성될 수 있다. 상기 제 3 불순물 영역(23)은 상기 제 1 도전 패턴(143)의 도전형과 동일한 도전형의 불순물 이온을 상기 주변 게이트 구조체(PG)에 의하여 노출된 상기 기판(100) 상에 주입하여 형성될 수 있다. 상기 제 3 불순물 영역(23) 형성 시, 상기 셀 어레이 영역(CAR)은 마스크 패턴에 의하여 보호되거나, 상기 제 2 불순물 영역(22)에도 상기 불순물 주입 공정이 수행될 수 있다.
도 1, 도 12a, 및 도 12b를 참조하여, 상기 비트라인들(BL)과 상기 주변 게이트 구조체(PG)를 덮는 제 1 층간 절연막(116)을 형성한 후, 상기 제 1 층간 절연막(116)을 관통하여 상기 제 2 불순물 영역들(22)과 접속하는 제 1 콘택들(181)이 형성될 수 있다. 상기 제 1 콘택들(181)을 덮는 제 2 층간 절연막(117)을 형성한 후, 상기 제 2 층간 절연막(117)을 관통하여 상기 제 1 콘택들(181)에 접속되는 하부 전극들(182)이 형성될 수 있다. 일 예로, 상기 하부 전극들(182)은 하부면이 막힌 실린더 형태로 형성될 수 있다. 상기 하부 전극들(182)의 형성 공정은 상기 제 2 층간 절연막(117) 상에 상기 제 1 콘택들(181)을 노출하는 가이드 홀들을 형성하고, 상기 가이드 홀들을 갖는 희생막 상에 컨포멀하게 도전층을 형성하는 것 및 상기 도전층 상에 매립막을 형성하는 것을 포함할 수 있다. 이 후, 상기 도전층은 식각 공정에 의하여 상기 제 1 콘택들(181) 각각 상에 분리된 하부 전극들(182)이 되고, 상기 희생막 및 상기 매립막은 제거될 수 있다.
상기 제 1 콘택들(181) 및 상기 하부 전극들(182)은 금속, 도전성 금속 화합물, 또는 도핑된 반도체 중 적어도 하나로 형성될 수 있다. 상기 층간 절연막들(116, 117)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중 적어도 하나로 형성될 수 있다. 상기 제 1 콘택들(181), 상기 하부 전극들(182) 및 상기 층간 절연막들(116, 117)의 형성은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 1, 도 13a 및 도 13b를 참조하여, 상기 하부 전극들(182) 상에 차례로 절연층(183) 및 상부 전극(184)이 형성될 수 있다. 상기 하부 전극들(182), 상기 절연층(183) 및 상기 상부 전극(184)은 반도체 장치의 커패시터를 구성할 수 있다. 상기 상부 전극(184)은 상기 하부 전극들(182)과 실질적으로 동일한 물질로 형성될 수 있다. 상기 주변 회로 영역(PCR)의 제 3 불순물 영역(23)에 접속되는 제 2 콘택(186)이 형성될 수 있다. 상기 제 2 콘택(186)은 상기 제 2 층간 절연막(117) 상의 주변 도전 라인(185)과 상기 제 3 불순물 영역(23)을 전기적으로 연결할 수 있다. 상기 주변 도전 라인(185)은 상기 비트라인들(BL)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
도 1, 도 13a 및 도 13b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 장치가 설명된다.
셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 상기 기판(100)은 상기 셀 어레이 영역(CAR)에 제 1 활성 영역들(AR1)을 정의하고, 상기 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의하는 소자 분리막들(101)을 포함할 수 있다. 상기 제 1 활성 영역들(AR1)들은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, x방향)및 제 2 방향(이하, y방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s)으로 연장될 수 있다.
상기 제 1 활성 영역들(AR1)의 상부에 제 1 및 제 2 불순물 영역들(21, 22)이 제공될 수 있다. 상기 불순물 영역들(21, 22)은 상기 기판(100)과 다른 도전형의 불순물 이온들로 도핑된 영역일 수 있다. 하나의 제 1 활성 영역(AR1) 에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 트렌치들(11)에 의하여 분리될 수 있다.
상기 셀 어레이 영역(CAR)의 기판(100) 내에 매립된 셀 게이트 구조체들이 제공될 수 있다. 상기 셀 게이트 구조체들은 워드라인들(WL)일 수 있다. 상기 워드라인들(WL)은 상기 트렌치들(11) 내에 제공되고, y 방향을 따라 연장될 수 있다. 상기 워드라인들(WL)은 상기 트렌치들(11) 내에 차례로 형성된 게이트 절연막들(121), 게이트 전극들(126) 및 게이트 캐핑 패턴들(129)을 포함할 수 있다.
상기 셀 어레이 영역(CAR) 상에, 상기 제 1 불순물 영역들(21)에 접속되고 x 방향으로 연장되는 도전 라인들이 제공될 수 있다. 상기 도전 라인들은 비트라인들(BL)일 수 있다. 상기 주변 회로 영역(PCR) 상에 주변 게이트 구조체(PG)가 제공될 수 있다. 상기 비트라인들(BL)과 상기 주변 게이트 구조체(PG) 각각은 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함할 수 있다. 일 예로, 상기 비트라인들(BL)은 상기 제 1 불순물 영역들(21)과 접하는 제 1 도전 패턴들(147), 상기 제 1 도전 패턴들(147) 층 상에 차례로 형성된 오믹 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함할 수 있다. 상기 주변 게이트 구조체(PG)는 상기 기판(100) 상에 차례로 형성된 게이트 절연막(132), 제 1 도전 패턴(143), 오믹 배리어 패턴(153), 제 2 도전 패턴(163) 및 캐핑 패턴(173)을 포함할 수 있다. 상기 비트라인들(BL) 및 상기 주변 게이트 구조체(PG)는 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 더 포함할 수 있다.
상기 셀 어레이 영역(CAR) 상의 제 1 도전 패턴들(147) 및 상기 주변 회로 영역(PCR) 상의 제 1 도전 패턴(143)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전 패턴들(147, 143)은 폴리 실리콘일 수 있다. 상기 셀 어레이 영역(CAR) 상의 제 1 도전 패턴들(147) 및 상기 주변 회로 영역(PCR) 상의 제 1 도전 패턴(143)의 도전형은 서로 다르거나, 이와는 달리 서로 동일할 수 있다.
상기 셀 어레이 영역(CAR) 상의 제 2 도전 패턴(162) 및 상기 주변 회로 영역(PCR) 상의 제 2 도전 패턴(163)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전 패턴들(162, 163)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴들(172, 173)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 비트라인들(BL)은 상기 제 1 도전 패턴들(147)들 사이에 분리 패턴들을 포함할 수 있다. 일 예로 상기 분리 패턴들은 제 1 반도체 패턴들(140)일 수 있다. 상기 제 1 반도체 패턴들(140)은 도핑되지 않은 폴리 실리콘을 포함할 수 있다. 상기 셀 어레이 영역(CAR) 상의 오믹 배리어 패턴(152)은 하면이 상기 제 1 도전 패턴들(147) 및 상기 제 1 반도체 패턴들(140)과 교대로 접촉하며 x 방향으로 연장될 수 있다.
상기 셀 어레이 영역(CAR) 상의 오믹 배리어 패턴(152) 및 상기 주변 회로 영역(PCR) 상의 오믹 배리어 패턴(153)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 오믹 배리어 패턴들(152, 153)은 금속-실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속-실리콘 질화물은 TiSiN, TaSiN, 또는 WSiN 중 적어도 하나를 포함할 수 있다. 상기 오믹 배리어 패턴들(152, 153) 내의 실리콘 농도는 약10atm% 이상일 수 있다. 상기 오믹 배리어 패턴(152, 153)의 실리콘 농도는 상기 제 2 도전 패턴들(162, 163)과의 계면으로부터 상기 제 1 도전 패턴들(147, 143)과의 계면까지 연속적으로 증가될 수 있다. 일 예로, 상기 제 2 도전 패턴들(162, 163)에 인접한 상기 오믹 배리어 패턴들(152, 153)의 실리콘 농도는 약 약10atm% 내지 약30atm%이고, 상기 제 1 도전 패턴들(147, 143)에 인접한 상기 오믹 배리어 패턴들(152, 153)의 실리콘 농도는 약 30atm% 내지 약 50atm%일 수 있다. 실리콘 농도가 상대적으로 큰 상기 오믹 배리어 패턴들(152, 153)의 하부는 상기 제 1 도전 패턴들(147, 143)과의 오믹 접촉을 위한 부분일 수 있다. 실리콘 농도가 상대적으로 작은 상기 오믹 배리어 패턴들(152, 153)의 상부는 제 1 도전 패턴들(147, 143)의 도펀트들이 상기 제 2 도전 패턴들(162, 163)로 확산되는 것을 방지하기 위한 부분일 수 있다.
상기 오믹 배리어 패턴들(152, 153)의 결정립 크기는 상당히 작을 수 있다. 일 예로, 상기 오믹 배리어 패턴들(152, 153)의 결정립들의 평균 직경은 30Å이하일 수 있다. 일 예로, 상기 오믹 배리어 패턴들(152, 153)의 결정립은 미세한 TiN 결정립들과 이들 사이의 계면을 채우는 SiN을 포함할 수 있다. 이와 같은 상기 오믹 배리어 패턴들(152, 153)의 미세 구조는 상기 제 1 도전 패턴들(147, 143)로부터 상기 제 2 도전 패턴들(162, 163)로 확산되는 도펀트들의 확산 경로를 증가시킬 수 있다. 따라서, 상대적으로 얇은 두께로 형성된 경우에도 도펀트 배리어의 역할을 수행할 수 있어 반도체 장치의 적층 두께를 줄일 수 있다. 일 예로, 상기 오믹 배리어 패턴들(152, 153)은 상기 제 1 도전 패턴(147)의 두께의 약 1/10 배 내지 약1/4배의 두께로 형성될 수 있다. 일 예로, 상기 제 2 도전 패턴들(162, 163)은 상기 오믹 배리어 패턴들(152, 153)보다 두껍고, 상기 제 1 도전 패턴들(147, 143)은 상기 제 2 도전 패턴들(162, 163)보다 두꺼울 수 있다. 상기 제 1 불순물 영역(21)과 수직적으로 오버랩되는 상기 비트 라인들(BL)의 제 1 부분은 차례로 적층된 상기 제 1 도전 패턴(147), 상기 오믹 배리어 패턴(152), 및 상기 제 2 도전 패턴(162)을 포함하고, 상기 소자 분리막(101)과 수직적으로 오버랩되는 상기 비트 라인들(BL)의 제 2 부분은 차례로 적층된 상기 분리 패턴(140), 상기 오믹 배리어 패턴(152), 및 상기 제 2 도전 패턴(162)을 포함할 수 있다.
상기 제 2 불순물 영역들(22)에 연결되는 정보 저장부들이 제공될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치가 디램(DRAM) 소자인 경우, 상기 제 2 불순물 영역들(22)과 전기적으로 연결되는 커패시터들이 제공될 수 있다. 상기 커패시터들은 하부 전극들(182), 상부 전극(184), 및 상기 하부 전극들과 상기 상부 전극(184) 사이의 절연층(183)을 포함할 수 있다. 상기 하부 전극들(182)은 제 1 층간 절연막(116)을 관통하는 제 1 콘택들(181)을 통하여 상기 제 2 불순물 영역들(22)에 연결될 수 있다.
상기 제 1 층간 절연막(116) 및 제 2 층간 절연막(117)을 관통하여 상기 주변 회로 영역(PCR)의 제 3 불순물 영역(23)에 접속되는 제 2 콘택(186)이 제공될 수 있다. 상기 제 2 콘택(186)은 주변 도전 라인(185)에 접속될 수 있다. 상기 주변 도전 라인(185)은 상기 비트라인들(BL)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
본 발명의 일 실시예에 따르면, 셀 어레이 영역 상의 도전 라인과 주변 회로 영역 상의 주변 게이트 구조를 동시에 형성할 수 있다. 상기 도전 라인과 상기 주변 게이트 구조는 제 1 도전 패턴과 제 2 도전 패턴 사이에 오믹 배리어 패턴을 포함할 수 있다. 상기 오믹 배리어 패턴은 실리콘 농도 조절에 의하여 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 접촉 및 도펀트 확산을 동시에 달성할 수 있다. 상기 오믹 배리어 패턴의 미세 구조에 의하여 상대적으로 얇은 두께로도 상기 효과들을 달성할 수 있다. 따라서 반도체 소자의 적층 높이를 줄일 수 있으며, 기생 커패시턴가 감소되어 반도체 소자의 동작 속도가 향상될 수 있다.
도 13c는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로, 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 상기 비트라인들(BL)의 측벽 및 상기 주변 게이트 구조체(PG)의 측벽들 각각에 복수의 스페이서들이 형성될 수 있다. 상기 비트라인들(BL)의 측벽 상에 차례로 제 3 스페이서(SP3) 및 제 1 스페이서(SP1)가 제공되고, 상기 게이트 구조체(PG)의 측벽 상에 차례로 제 4 스페이서(SP4) 및 제 2 스페이서(SP2)가 제공될 수 있다. 상기 제 3 스페이서(SP3) 및 제 4 스페이서(SP4)는 동일한 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 3 스페이서(SP3) 및 제 4 스페이서(SP4)는 도 11a 및 도 11b를 참조하여 설명한 패터닝 공정에 의하여 형성된 상기 제 1 도전 패턴들(147, 143)의 측벽 상에 열산화 공정을 수행하여 형성될 수 있다. 상기 제 3 스페이서(SP3) 및 제 4 스페이서(SP4)의 형성 후, 상기 제 3 스페이서(SP3) 및 제 4 스페이서(SP4) 상에 각각 상기 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)가 형성될 수 있다. 일 예로, 상기 제 3 스페이서(SP3) 및 제 4 스페이서(SP4)는 실리콘 산화물을 포함할 수 있고, 상기 제 1 스페이서(SP1) 및 상기 제 2 스페이서(SP2)는 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
도 14a 내지 도 17b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법이 설명된다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
도 14a 내지 도 17a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A'선 및 B-B'선에 따른 단면도들이고, 도 14b 내지 도 17b는 도 1의 C-C'선에 따른 단면도들이다.
도 1, 도 14a 및 도 14b를 참조하여, 도 6a 및 도 6b를 참조하여 설명된 결과물로부터 마스크 패턴(112)이 제거된 후, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에 제 2 반도체 패턴들(146)이 형성될 수 있다. 일 예로, 상기 제 2 반도체 패턴들(146)은 도핑된 폴리 실리콘을 포함할 수 있다.
상기 제 2 반도체 패턴들(146)은 제 1 불순물 영역들(21)을 덮고, 제 2 불순물 영역들(22)을 노출할 수 있다. 일 예로, 상기 제 2 반도체 패턴들(146)은 평면적 관점에서 원형 또는 타원형일 수 있다. 상기 제 2 반도체 패턴들(146) 각각은 상기 제 1 불순물 영역들(21) 상에 분리되어 제공될 수 있다. 상기 제 2 반도체 패턴들(146)은 상기 기판(100) 상에 반도체층을 형성한 후, 마스크 패턴(191)을 이용한 식각 공정에 의하여 형성될 수 있다.
도 1, 도 15a 및 도 15b를 참조하여, 상기 제 2 반도체 패턴들(146) 사이의 영역을 채우는 분리 절연층(118)이 형성될 수 있다. 일 예로, 상기 분리 절연층(118)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 분리 절연층(118)은 상기 제 2 반도체 패턴들(146)을 덮는 절연층을 형성한 후, 평탄화 공정에 의하여 상기 제 2 반도체 패턴들(146)을 노출하는 것을 포함할 수 있다.
상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(192)이 형성된 후, 상기 마스크 패턴(192)에 의하여 노출된 상기 주변 회로 영역(PCR) 상에 이온 주입 공정이 수행될 수 있다. 불순물 이온이 주입된 제 2 반도체층(144)의 도전형은 상기 셀 어레이 영역(CAR) 상의 제 2 반도체 패턴(146)의 도전형과 다를 수 있다. 일 예로, 상기 주변 회로 영역(PCR)에 형성될 트랜지스터가 PMOS 트랜지스터이고, 상기 제 2 반도체 패턴(146)이 n형인 경우, 상기 불순물 이온이 주입된 제 2 반도체층(144)의 형성은 p형 불순물로 카운터 도핑(counter doping)하는 것을 포함할 수 있다. 이와는 달리, 상기 주변 회로 영역(PCR)에 형성될 트랜지스터가 NMOS 트랜지스터이고 상기 제 2 반도체 패턴(146)이 n형인 경우, 본 이온 주입 공정은 생략될 수 있다.
도 1, 도 16a 및 도 16b를 참조하여, 상기 마스크 패턴(192)을 제거한 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 오믹 배리어층(151), 금속층(161) 및 캐핑층(171)이 차례로 형성될 수 있다. 상기 오믹 배리어층(151)은 금속-실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속-실리콘 질화물은 TiSiN, TaSiN, 또는 WSiN 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 오믹 배리어층(151)은 TiCl4, DCS(Di-ChloroSilane), 및 NH3 소스를 이용한 CVD 또는 ALD 공정에 의하여 수행될 수 있다. 일 예로, 상기 오믹 배리어층(151)의 형성은 약 560℃ 내지 약 680℃에서 수행될 수 있다. 상기 금속층(161)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 캐핑층(171)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 금속층(161) 및 상기 캐핑층(171)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 1, 도 17a 및 도 17b를 참조하여, 상기 오믹 배리어층(151), 상기 금속층(161) 및 상기 캐핑층(171)이 패터닝되어, 상기 셀 어레이 영역(CAR) 상에 도전 라인들이 형성되고, 상기 주변 회로 영역(PCR)에 주변 게이트 구조체(PG)가 형성될 수 있다. 상기 도전 라인들은 반도체 소자의 비트라인들(BL)일 수 있다. 상기 비트라인들(BL)은 상기 제 1 불순물 영역들(21)에 각각 접속된 복수의 제 1 도전 패턴들(147), 및 상기 제 1 도전 패턴들(147) 상에 차례로 형성된 오믹 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함할 수 있다. 상기 분리 절연층(118)은 상기 패터닝 공정에 의하여 상기 제 1 도전 패턴들(147)을 사이에 두고 분리된 분리 절연 패턴들(119)이 될 수 있다. 상기 각 오믹 배리어 패턴(152) 아래의 분리 절연 패턴들(119)은 상기 제 1 도전 패턴들(147) 사이에 각각 배치될 수 있다.
상기 주변 게이트 구조체(PG)는 상기 기판(100) 상에 차례로 형성된 게이트 절연막(132), 제 1 도전 패턴(145), 오믹 배리어 패턴(153), 제 2 도전 패턴(163) 및 캐핑 패턴(173)을 포함할 수 있다. 상기 비트라인들(BL) 및 상기 주변 게이트 구조체(PG)를 형성하는 것은 상기 비트라인들(BL) 및 상기 주변 게이트 구조체(PG)의 측벽들 상에 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 형성하는 것을 포함할 수 있다. 상기 주변 회로 영역(PCR)에 상기 주변 게이트 구조체(PG)에 인접한 제 3 불순물 영역(23)이 형성될 수 있다.
상기 비트라인들(BL)과 상기 주변 게이트 구조체(PG)를 덮는 제 1 층간 절연막(116)을 형성한 후, 상기 제 1 층간 절연막(116)을 관통하여 상기 제 2 불순물 영역들(22)과 접속하는 제 1 콘택들(181)이 형성될 수 있다. 상기 제 1 콘택들(181)을 덮는 제 2 층간 절연막(117)을 형성한 후, 상기 제 2 층간 절연막(117)을 관통하여 상기 제 1 콘택들(181)에 접속되는 하부 전극들(182)이 형성될 수 있다. 일 예로, 상기 하부 전극들(182)은 하부면이 막힌 실린더 형태로 형성될 수 있다.
상기 하부 전극들(182) 상에 차례로 절연층(183) 및 상부 전극(184)이 형성될 수 있다. 상기 하부 전극들(182) 및 상기 절연층(183) 및 상기 상부 전극(184)은 반도체 장치의 커패시터를 구성할 수 있다. 상기 상부 전극(184)은 상기 하부 전극들(182)과 실질적으로 동일한 물질로 형성될 수 있다. 상기 주변 회로 영역(PCR)의 제 3 불순물 영역(23)에 접속되는 제 2 콘택(186)이 형성될 수 있다. 상기 제 2 콘택(186)은 상기 제 2 층간 절연막(117) 상의 주변 도전 라인(185)과 상기 제 3 불순물 영역(23)을 전기적으로 연결할 수 있다. 상기 주변 도전 라인(185)은 상기 비트라인들(BL)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
도 1, 도 17a 및 도 17b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 장치가 설명된다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
상기 비트라인들(BL)은 상기 제 1 도전 패턴들(147)들 사이에 분리 패턴들을 포함할 수 있다. 일 예로 상기 분리 패턴들은 분리 절연 패턴들(119)일 수 있다. 일 예로, 상기 분리 절연 패턴들(119)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 셀 어레이 영역(CAR) 상의 오믹 배리어 패턴(152)은 하면이 상기 제 1 도전 패턴들(147) 및 상기 분리 절연 패턴들(119)과 교대로 접촉하며 x 방향으로 연장될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다. 도 19a 내지 도 24a는 도 18의 G-G'선에 따른 단면도들이다고, 도 19b 내지 도 24b는 도 18의 H-H'선 및 I-I'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 18, 도 19a 및 도 19b를 참조하여, 기판(300) 내에 소자 분리막들(301)이 형성되어 셀 어레이 영역(CAR)에 제 1 활성 영역들(AR1)을 정의하고, 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의할 수 있다. 상기 기판(300)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 제 1 활성 영역들(AR1)의 상부에 불순물 영역(40)이 형성될 수 있다. 상기 불순물 영역(40)은 상기 기판(300)과 다른 도전형의 불순물 이온들을 상기 기판(300)의 상부에 이온주입하여 형성될 수 있다.
상기 셀 어레이 영역(CAR) 상에 상기 불순물 영역들(40)을 노출하는 개구부들을 포함하는 마스크 패턴(311)이 형성될 수 있다. 상기 마스크 패턴(311)의 각 개구부는 y 방향을 따라 연장되며 상기 y 방향으로 배열된 상기 불순물 영역들(40)을 노출할 수 있다. 상기 마스크 패턴(311)은 상기 주변 회로 영역(PCR)을 덮을 수 있다.
도 18, 도 20a 및 도 20b를 참조하여, 상기 마스크 패턴(311)을 식각 마스크로 상기 기판(300) 내에 트렌치들(13)이 형성될 수 있다. 상기 트렌치들(13)은 y 방향을 따라 연장되고, x 방향을 따라 상호 이격될 수 있다. 상기 트렌치들(13)은 상부 폭이 하부 폭보다 좁은 형상일 수 있다. 상기 트렌치들(13)의 형성은 복수의 식각 공정을 포함할 수 있다. 일 예로, 상기 마스크 패턴(311)에 의하여 노출된 상기 기판의 상부를 이방성 식각 공정으로 식각하여 제 1 식각 영역을 형성할 수 있다. 상기 제 1 식각 영역의 측벽에 보호 스페이서(319)를 형성한 후, 상기 보호 스페이서(319)에 의하여 노출된 상기 기판(300)을 등방성 식각 공정으로 식각하여 상기 제 1 식각 영역으로부터 연장되고 상기 제 1 식각 영역보다 폭이 넓은 제 2 식각 영역이 형성될 수 있다. 상기 제 2 식각 영역의 형성 공정 시에, 상기 소자 분리막들(301)의 일부가 함께 식각될 수 있다. 상기 트렌치들(13)의 형성에 의하여 상기 불순물 영역(40)은 상호 분리된 제 2 불순물 영역들(42)이 될 수 있다.
도 18, 도 21a 및 도 21b를 참조하여, 상기 트렌치들(13) 내에 제 1 절연층(320), 도전층(325), 및 매립층(328)이 차례로 형성될 수 있다. 상기 매립층(328)은 상기 제 1 절연층(320) 및 상기 도전층(325)이 형성된 상기 트렌치들(13) 채우도록 형성된 후, 상기 기판(300)의 상면보다 낮은 상면을 갖도록 리세스 될 수 있다. 일 예로, 상기 제 1 절연층(320)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 도전층(325)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 매립층(328)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 절연층(320), 상기 도전층(325) 및 상기 매립층(328)은 각각 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
도 18, 도 22a, 및 도 22b를 참조하여, 상기 매립층(328)의 상면보다 위에 위치한 상기 도전층(325)의 일부가 제거될 수 있다. 상기 매립층(328)의 상면보다 아래에 위치한 상기 도전층(325)의 부분은 잔존할 수 있다. 상기 도전층(325)의 일부는 등방성 식각 공정으로 제거될 수 있다.
상기 매립층(328)을 제거한 후, 상기 마스크 패턴(311)을 식각 마스크로 상기 잔존하는 도전층(325)에 대하여 이방성 식각 공정을 진행하여 트렌치들(14)에 의하여 분리된 셀 게이트 구조체들이 형성될 수 있다. 일 예로, 상기 셀 게이트 구조체들은 워드라인들(WL)일 수 있다. 상기 워드라인들(WL)은 하나의 트렌치(14)를 사이에 두고 서로 경면 대칭(mirror symetry)을 이루도록 형성될 수 있다.
도 18, 도 23a, 및 도 23b를 참조하여, 상기 트렌치들(14)의 측벽 상에 상기 기판(300)을 노출하는 트렌치 스페이서(318)를 형성한 후, 상기 트렌치들(14)에 의하여 노출된 상기 기판(300)에 제 1 불순물 영역들(41)을 형성할 수 있다. 상기 제 1 불순물 영역들(41)은 상기 워드라인들(WL) 및 상기 소자 분리막들(301)에 의하여 분리되어 상기 기판(300) 상에 2차원적으로 배치될 수 있다. 상기 제 1 불순물 영역들(41)이 형성된 결과물 상에 상기 트렌치들(14)을 채우고 상기 제 1 불순물 영역들(41)과 연결되는 콘택 패턴들(387)이 형성될 수 있다. 상기 콘택 패턴들(387)은 상기 워드라인들(WL)을 따라 y 방향으로 연장될 수 있다. 상기 콘택 패턴들(387)의 형성은 상기 트렌치들(14)을 채우는 도전층을 형성한 후, 상기 마스크 패턴(311)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 트렌치 스페이서(318)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중 적어도 하나로 형성될 수 있다. 상기 콘택 패턴들(387)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 중 적어도 하나로 형성될 수 있다.
도 18, 도 24a 및 도 24b를 참조하여, 상기 셀 어레이 영역(CAR) 상에 비트라인들(BL)이 형성되고, 상기 주변 회로 영역(PCR) 상에 주변 게이트 구조체(PG)가 형성될 수 있다. 상기 비트라인들(BL) 및 상기 주변 게이트 구조체(PG)는 도 6a 내지 도 11b를 참조하여 설명된 공정들에 의하여 형성될 수 있다. 제 1 콘택들(381)에 의하여 상기 제 2 불순물 영역들(42)과 연결되는 커패시터들이 형성될 수 있다. 상기 커패시터들은 하부 전극들(382), 상부 전극(384) 및 상기 하부 전극들(382)과 상기 상부 전극(384) 사이의 절연층(383)을 포함할 수 있다. 제 2 콘택들(386)에 의하여 상기 주변 회로 영역(PCR)의 제 3 불순물 영역(43)과 연결되는 주변 도전 라인(385)형성될 수 있다. 상기 커패시터들, 상기 콘택들(381, 382), 및 상기 주변 도전 라인(385)은 도 12a 내지 도 13b를 참조하여 설명된 공정들에 의하여 형성될 수 있다.
도 18, 도 24a 및 도 24b를 다시 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(300)이 제공될 수 있다. 상기 기판(300)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다.
상기 셀 어레이 영역(CAR)의 기판(300) 내에 매립된 셀 게이트 구조체들이 제공될 수 있다. 상기 셀 게이트 구조체들은 게이트 절연막들(321), 게이트 전극들(326)을 포함하는 워드라인들(WL)일 수 있다. 일 예로, 상기 워드라인들(WL)은 반원형 단면을 가질 수 있다. 상기 워드라인들(WL)은 트렌치들(13) 내에 제공되고, y 방향을 따라 연장될 수 있다. 하나의 트렌치들(13) 내의 한 쌍의 워드라인들(WL)은 콘택 패턴들(387)을 사이에 두고 경면 대칭을 이룰 수 있다. 상기 콘택 패턴들(387)은 상기 워드라인들(WL)을 따라 y 방향으로 연장되고, 상기 트렌치들(13) 아래에 형성된 제 1 불순물 영역들(41)과 연결될 수 있다.
상기 제 1 불순물 영역들(41)과 수직적으로 이격되어 상기 제 1 활성 영역들(AR1)의 상부에 형성된 제 2 불순물 영역들(42)이 제공될 수 있다. 상기 불순물 영역들(41, 42)은 상기 기판(300)의 도전형과 다른 도전형의 불순물 이온들로 도핑된 영역들일 수 있다.
상기 셀 어레이 영역(CAR) 상에, 상기 제 1 불순물 영역들(41)과 전기적으로 연결되고 x 방향으로 연장되는 도전 라인들이 제공될 수 있다. 상기 도전 라인들은 비트라인들(BL)일 수 있다. 상기 주변 회로 영역(PCR) 상에 주변 게이트 구조체(PG)가 제공될 수 있다. 상기 비트라인들(BL)과 상기 주변 게이트 구조체(PG) 각각은 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함할 수 있다. 일 예로, 상기 비트라인들(BL)은 제 1 도전 패턴들(347), 상기 제 1 도전 패턴들(347) 층 상에 차례로 형성된 오믹 배리어 패턴(352), 제 2 도전 패턴(362), 및 캐핑 패턴(372)을 포함할 수 있다. 상기 주변 게이트 구조체(PG)는 상기 기판(300) 상에 차례로 형성된 게이트 절연막(332), 제 1 도전 패턴(343), 오믹 배리어 패턴(353), 제 2 도전 패턴(363) 및 캐핑 패턴(373)을 포함할 수 있다. 상기 비트라인들(BL) 및 상기 주변 게이트 구조체(PG)는 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 더 포함할 수 있다.
상기 비트라인들(BL)의 각각은 상기 제 1 도전 패턴들(347)들 사이에 분리 패턴들을 포함할 수 있다. 일 예로 상기 분리 패턴들은 제 1 반도체 패턴들(340)일 수 있다. 상기 제 1 반도체 패턴들(340)은 도핑되지 않은 폴리 실리콘을 포함할 수 있다. 상기 셀 어레이 영역(CAR) 상의 오믹 배리어 패턴(352)은 하면이 상기 제 1 도전 패턴들(347) 및 상기 제 1 반도체 패턴들(340)과 교대로 접촉하며 x 방향으로 연장될 수 있다.
상기 제 2 불순물 영역들(42)에 연결되는 정보 저장부들이 제공될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치가 디램(DRAM) 소자인 경우, 상기 제 2 불순물 영역들(42)과 전기적으로 연결되는 커패시터들이 제공될 수 있다. 상기 커패시터들은 하부 전극들(382), 상부 전극(384), 및 상기 하부 전극들과 상기 상부 전극(384) 사이의 절연층(383)을 포함할 수 있다. 상기 하부 전극들(382)은 제 1 층간 절연막(316)을 관통하는 제 1 콘택들(381)을 통하여 상기 제 2 불순물 영역들(42)에 연결될 수 있다.
상기 제 1 층간 절연막(316) 및 제 2 층간 절연막(317)을 관통하여 상기 주변 회로 영역(PCR)의 제 3 불순물 영역(43)에 접속되는 제 2 콘택들(386)이 제공될 수 있다. 상기 제 2 콘택들(386)은 주변 도전 라인(385)에 접속될 수 있다. 상기 주변 도전 라인(385)은 상기 비트라인들(BL)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다. 도 26a 내지 도 36a는 도 25의 D-D'선에 따른 단면도들이다고, 도 26b 내지 도 36b는 도 25의 E-E'선 및 F-F'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 25, 도 26a 및 도 26b를 참조하여, 기판(200) 내에 소자 분리막(201)이 형성되어 셀 어레이 영역(CAR)에 제 1 활성 영역(AR1)을 정의하고, 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의할 수 있다. 상기 제 1 활성 영역(AR1) 및 상기 소자 분리막(201)은 x 방향으로 연장된 라인 형태일 수 있다. 상기 제 1 활성 영역(AR1)의 상부에 불순물 영역(30)이 형성될 수 있다. 상기 불순물 영역(30)은 상기 기판(200)의 도전형과 다른 도전형의 불순물 이온으로 도핑된 영역일 수 있다.
도 25, 도 27a 및 도 27b를 참조하여, 상기 셀 어레이 영역(CAR)에 y 방향으로 연장되는 트렌치들(15)이 형성될 수 있다. 상기 트렌치들(15)은 마스크 패턴(211)에 의한 상기 기판(200)의 식각 공정에 의하여 형성될 수 있다. 상기 트렌치들(15) 내에 제 1 절연층(220), 도전층(225), 및 매립층(228)이 차례로 형성될 수 있다. 상기 트렌치들(15) 내에 상기 제 1 절연층(220) 및 상기 도전층(225)이 형성된 후, 상기 트렌치들(15)을 채우도록 상기 매립층(228)이 형성될 수 있다. 일 예로, 상기 제 1 절연층(220)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 도전층(225)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 매립층(228)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 절연층(220), 상기 도전층(225) 및 상기 매립층(228)은 각각 CVD, PVD, 또는 ALD 중 적어도 하나로 형성될 수 있다.
도 25, 도 28a, 및 도 28b를 참조하여, 상기 제 1 절연층(220) 및 상기 도전층(225)이 식각되어 상기 트렌치들(15) 내로 한정될 수 있다. 상기 식각 공정에 의하여 상기 제 1 절연층(220)은 상호 분리된 게이트 절연막들(221)이 될 수 있고, 상기 도전층(225)은 상호 분리된 게이트 전극들(226)이 될 수 있다. 상기 식각 공정은 상기 매립층(228)이 제거될 때까지 수행될 수 있으며, 그 결과 상기 게이트 절연막들(221) 및 상기 게이트 전극들(226)의 상면은 상기 기판(200)의 상면보다 낮게 형성될 수 있다. 상기 게이트 전극들(226) 상에 게이트 캐핑 패턴들(229)이 형성될 수 있다. 상기 게이트 캐핑 패턴들(229)의 형성 결과, 상기 트렌치들(15) 내에 게이트 구조체들이 형성될 수 있다. 상기 게이트 구조체들은 워드라인들(WL) 및 분리 게이트 구조체들(CI)을 포함할 수 있다. 상기 워드라인들(WL) 및 상기 분리 게이트 구조체들(CI)은 실질적으로 동일한 구조를 가질 수 있다. 평면적 관점에서, 인접하는 상기 분리 게이트 구조체들(CI) 사이에는 한 쌍의 워드라인들(WL)이 형성될 수 있다. 상기 불순물 영영들(30)은 상기 워드라인들(WL) 및 상기 분리 게이트 구조체들(CI)에 의해 분리되어, 상기 워드라인들(WL) 사이의 제 1 불순물 영역들(31) 및 상기 워드라인들(WL)과 상기 분리 게이트 구조체들(CI) 사이의 제 2 불순물 영역들(32)이 형성될 수 있다. 상기 제 1 불순물 영역들(31)은 상기 워드라인들(WL) 사이에서 y 방향을 따라 상호 분리된 불순물 영역들일 수 있다. 상기 제 2 불순물 영역들(32)은 상기 워드라인들(WL)과 상기 분리 게이트 구조체들(CI) 사이에서 y 방향을 따라 상호 분리된 불순물 영역들일 수 있다.
도 25, 도 29a 및 도 29b를 참조하여, 상기 주변 회로 영역(PCR) 상에 제 2 절연층(231)이 형성될 수 있다. 상기 제 2 절연층(231)은 실리콘 산화물, 실리콘 산화질화물, 및 상기 실리콘 산화물보다 유전상수가 높은 고유전층 중 적어도 하나를 포함할 수 있다. 상기 제 2 절연층(231)이 형성되기 전에, 상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(212)이 형성될 수 있다. 상기 마스크 패턴(212)은 상기 주변 회로 영역(PCR)을 덮지 않을 수 있다. 상기 셀 어레이 영역(CAR) 상의 상기 제 2 절연막(231)은 상기 마스크 패턴(212) 상에 형성될 수 있다. 일 예로, 상기 마스크 패턴(212)은 포토레지스트, 실리콘 질화막, 및 실리콘산화막 중 적어도 하나를 포함할 수 있다.
도 25, 도 30a, 및 도 30b를 참조하여, 상기 셀 어레이 영역(CAR) 상의 상기 제 2 절연막(231) 및 상기 마스크 패턴(212)이 제거된 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 제 1 반도체층(241)이 형성될 수 있다. 일 예로, 상기 제 1 반도체층(241)은 도핑되지 않은 실리콘층일 수 있다. 상기 제 1 반도체층(241)을 관통하여 상기 제 1 불순물 영역들(31)을 노출하는 관통홀들(12)이 형성될 수 있다. 일 예로, 상기 관통홀들(12)은 원형 또는 타원형일 수 있다. 상기 관통홀들(12)은 상기 제 1 반도체층(241) 상에 마스크 패턴(213)을 형성한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다.
도 25, 도 31a, 및 도 31b를 참조하여, 상기 관통홀들(12)을 채우는 제 2 반도체 패턴들(246)이 형성될 수 있다. 일 예로, 상기 제 2 반도체 패턴들(246)은 도핑된 실리콘층일 수 있다. 상기 제 2 반도체 패턴들(246)은 상기 마스크 패턴(213)을 제거한 뒤, 상기 관통홀들(12)을 채우는 반도체층을 형성한 후, 평탄화 공정에 의하여 형성될 수 있다. 상기 제 2 반도체 패턴들(246)은 상기 제 1 불순물 영역들(31)과 동일한 불순물로 인-시츄(in-situ) 도핑될 수 있다.
도 25, 도 32a, 및 도 32b를 참조하여, 상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(214)을 형성한 후, 상기 주변 회로 영역(PCR) 상의 상기 제 1 반도체층(241)에 불순물 주입 공정을 수행할 수 있다. 불순물이 주입된 제 1 반도체층(242)은 상기 주변 회로 영역(PCR)의 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 따라 p형 또는 n형의 도전형을 가질 수 있다.
도 25, 도 33a, 및 도 33b를 참조하여, 상기 마스크 패턴(214)이 제거된 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 오믹 배리어층(251), 금속층(261) 및 캐핑층(271)이 차례로 형성될 수 있다. 상기 오믹 배리어층(251)은 금속-실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속-실리콘 질화물은 TiSiN, TaSiN, 또는 WSiN 중 적어도 하나를 포함할 수 있다.
상기 금속층(261)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 캐핑층(271)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 금속층(261) 및 상기 캐핑층(271)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 25, 도 34a 및 도 34b를 참조하여, 상기 오믹 배리어층(251), 상기 금속층(261) 및 상기 캐핑층(271)이 패터닝되어, 상기 셀 어레이 영역(CAR) 상에 도전 라인들이 형성되고, 상기 주변 회로 영역(PCR)에 주변 게이트 구조체(PG)가 형성될 수 있다. 상기 도전 라인들은 반도체 소자의 소스라인들(SL)일 수 있다. 상기 소스라인들(SL)은 상기 제 1 불순물 영역들(31)에 각각 접속된 복수의 제 1 도전 패턴들(247), 및 상기 제 1 도전 패턴(247) 상에 차례로 형성된 오믹 배리어 패턴(252), 제 2 도전 패턴(262), 및 캐핑 패턴(272)을 포함할 수 있다. 상기 제 1 반도체층(241)은 상기 패터닝 공정에 의하여 상기 제 1 도전 패턴들(247)을 사이에 두고 분리된 제 1 반도체 패턴들(240)이 될 수 있다. 상기 주변 게이트 구조체(PG)는 상기 기판(200) 상에 차례로 형성된 게이트 절연막(232), 제 1 도전 패턴(243), 오믹 배리어 패턴(253), 제 2 도전 패턴(263) 및 캐핑 패턴(273)을 포함할 수 있다. 상기 소스라인들(SL) 및 상기 주변 게이트 구조체(PG)를 형성하는 것은 상기 소스라인들(SL) 및 상기 주변 게이트 구조체(PG)의 측벽들 상에 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 형성하는 것을 포함할 수 있다. 상기 주변 회로 영역(PCR)에 상기 주변 게이트 구조체(PG)에 인접한 제 3 불순물 영역(33)이 형성될 수 있다. 상기 제 3 불순물 영역(33)은 상기 제 1 도전 패턴(243)의 도전형과 동일한 도전형의 불순물 이온을 상기 주변 게이트 구조체(PG)에 의하여 노출된 상기 기판(200) 상에 주입하여 형성될 수 있다.
도 25, 도 35a, 및 도 35b를 참조하여, 상기 소스라인들(SL)과 상기 주변 게이트 구조체(PG)를 덮는 제 1 층간 절연막(216)을 형성한 후, 상기 제 1 층간 절연막(216)을 관통하여 상기 제 2 불순물 영역들(32)에 접속되는 제 1 콘택들(281)이 형성될 수 있다. 상기 제 1 콘택들(281)은 상기 주변 회로 영역(PCR)의 상기 제 3 불순물 영역(33)에 접속되는 제 2 콘택들(286)과 동시에 형성될 수 있다. 상기 콘택들(281, 286)은 금속, 도전성 금속질화물, 또는 도핑된 실리콘 중 적어도 하나를 포함할 수 있다. 상기 콘택들(281, 286)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 25, 도 36a, 및 도 36b를 참조하여, 상기 제 1 콘택들(281) 상에 정보 저장부들(VR)이 형성될 수 있다. 상기 정보 저장부들(VR)은 자기 터널 접합(Magnetic Tunnel Junction)을 포함할 수 있다. 일 예로, 상기 정보 저장부들(VR)은 상기 제 1 콘택들(281) 상에 차례로 형성된 제 1 전극(51), 기준 자성층(52), 터널 배리어층(53), 자유층(54), 및 제 2 전극(55)을 포함할 수 있다. 상기 정보 저장부들(VR)은 제 2 층간 절연막(217) 내에 형성될 수 있다.
상기 제 1 및 제 2 전극들(51,55)은 반응성이 낮은 도전 물질을 포함할 수 있다. 상기 제 1 및 제 2 전극들(51,55)은 도전성 금속 질화물을 포함할 수 있다. 예컨대, 상기 제 1 및 제 2 전극들(51,55)은 질화티타늄, 질화탄탈륨, 질화 텅스텐, 또는 질화티타늄알루미늄에서 선택된 적어도 하나를 포함할 수 있다.
수평 MTJ의 경우, 상기 기준 자성층(52)은 고정층(pinning layer) 및 피고정층(pinned layer)을 포함할 수 있다. 상기 고정층은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들면, 상기 고정층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 상기 피고정층은 상기 고정층에 의해 고정된 자화방향을 가질 수 있다. 상기 피고정층은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 상기 피고정층은 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 터널 배리어층(53)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 상기 터널 배리어층(53)은 비자성 물질을 포함할 수 있다. 일 예로, 상기 터널 배리어층(53)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
상기 자유층(54)은 변화가능한 자화방향을 갖는 물질을 포함할 수 있다. 상기 자유층(54)의 자화방향은, 자기 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 자유층(54)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 상기 자유층(54)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 정보 저장부들(VR) 상에, x 방향으로 연장되고 상기 정보 저장부들(VR)을 연결하는 비트라인들(BL)이 형성될 수 있다. 상기 비트라인들(BL)은 금속, 도전성 금속질화물, 또는 도핑된 반도체 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 비트라인들(BL)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 25, 도 36a 및 도 36b를 다시 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(200)이 제공될 수 있다. 상기 기판(200)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 기판(200)은 상기 셀 어레이 영역(CAR)에 제 1 활성 영역들(AR1)을 정의하고, 상기 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의하는 소자 분리막들(201)을 포함할 수 있다. 상기 제 1 활성 영역들(AR1)들은 x 방향으로 연장되고 y 방향으로 상호 이격된 라인형상일 수 있다.
상기 기판(200) 내에 매립된 게이트 구조체들이 제공될 수 있다. 상기 게이트 구조체들은 워드라인들(WL) 및 분리 게이트 구조체들(CI)을 포함할 수 있다. 평면적 관점에서, 인접한 한 쌍의 분리 게이트 구조체들(Cl) 사이에 한 쌍의 워드라인들(WL)이 배치될 수 있다. 상기 워드라인들(WL)과 상기 분리 게이트 구조체들(CI)은 실질적으로 동일한 구조를 가질 수 있다.
상기 분리 게이트 구조체들(CI)은 상기 워드라인들(WL) 사이의 절연을 위한 구조일 수 있다. 상기 분리 게이트 구조체들(CI)은 반도체 장치의 읽기 및 쓰기 동작 모두에 있어서 접지(GND) 또는 음 전압(negative voltage)이 인가될 수 있다. 일 예로, 상기 도전성 분리 패턴들(CI)에는 비선택 워드라인(Unselected-WL)과 실질적으로 동일한 전압이 인가될 수 있다. 다른 실시예에서, 상기 도전성 분리 패턴들(CI)에는 비선택 워드라인(Useectedl-WL)에 인가되는 전압보다 작은 전압이 인가될 수 있다. 상기 분리 게이트 구조체들(CI)은 연결 도전 패턴(GL)에 의하여 상호 연결되어 실질적으로 등전위 상태를 이룰 수 있다.
상기 워드라인들(WL) 사이에 제 1 불순물 영역들(31)이 제공되고, 상기 워드라인들(WL)과 상기 도전성 분리 패턴들(CI) 사이에 제 2 불순물 영역들(32)이 제공될 수 있다. 상기 제 1 불순물 영역들(31)은 상기 워드라인들(WL) 사이에서 y 방향을 따라 상호 분리된 불순물 영역들일 수 있다. 상기 제 2 불순물 영역들(32)은 상기 워드라인들(WL)과 상기 분리 게이트 구조체들(CI) 사이에서 y 방향을 따라 상호 분리된 불순물 영역들일 수 있다. 상기 불순물 영역들(31, 32)은 상기 기판(200)의 도전형과 다른 도전형의 불순물 이온으로 도핑된 영역들일 수 있다.
상기 셀 어레이 영역(CAR) 상에, 상기 제 1 불순물 영역들(31)에 접속되고 x 방향으로 연장되는 도전 라인들이 제공될 수 있다. 상기 도전 라인들은 상기 제 1 불순물 영역들(31)을 연결하는 소스라인들(SL)일 수 있다. 일 예로, 반도체 장치의 동작 시에, 상기 소스라인들(SL)에 1V 또는 접지전압(GND)의 소스전압(Vsl)이 인가될 수 있다. 상기 주변 회로 영역(PCR) 상에 주변 게이트 구조체(PG)가 제공될 수 있다. 상기 소스라인들(SL)과 상기 주변 게이트 구조체(PG) 각각은 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함할 수 있다. 일 예로, 상기 소스라인들(SL)은 상기 제 1 불순물 영역들(31)과 접하는 제 1 도전 패턴들(247), 상기 제 1 도전 패턴들(247) 층 상에 차례로 형성된 오믹 배리어 패턴(252), 제 2 도전 패턴(262), 및 캐핑 패턴(272)을 포함할 수 있다. 상기 주변 게이트 구조체(PG)는 상기 기판(200) 상에 차례로 형성된 게이트 절연막(232), 제 1 도전 패턴(243), 오믹 배리어 패턴(253), 제 2 도전 패턴(263) 및 캐핑 패턴(273)을 포함할 수 있다. 상기 소스라인들(SL) 및 상기 주변 게이트 구조체(PG)는 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 더 포함할 수 있다.
상기 소스라인들(SL)은 상기 제 1 도전 패턴들(247)들 사이에 분리 패턴들을 포함할 수 있다. 일 예로 상기 분리 패턴들은 제 1 반도체 패턴들(240)일 수 있다. 상기 제 1 반도체 패턴들(240)은 도핑되지 않은 폴리 실리콘을 포함할 수 있다. 상기 셀 어레이 영역(CAR) 상의 오믹 배리어 패턴(252)은 하면이 상기 제 1 도전 패턴들(247) 및 상기 제 1 반도체 패턴들(240)과 교대로 접촉하며 x 방향으로 연장될 수 있다.
상기 제 2 불순물 영역들(32)에 연결되는 정보 저장부들이 제공될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치가 자기저장소자(MRAM)인 경우, 상기 제 2 불순물 영역들(32)과 전기적으로 연결되는 상기 정보 저장부들(VR)은 자기 터널 접합을 포함할 수 있다. 일 예로, 상기 정보 저장부들(VR)은 상기 제 1 콘택들(281) 상에 차례로 형성된 제 1 전극(51), 기준 자성층(52), 터널 배리어층(53), 자유층(54), 및 제 2 전극(55)을 포함할 수 있다. 상기 정보 저장부들(VR)은 제 2 층간 절연막(217) 내에 형성될 수 있다. 상기 정보저장부들(VR) 상에, x방향으로 연장되고 상기 정보저장부들(VR)을 연결하는 비트라인들(BL)이 제공될 수 있다.
본 발명의 기술적 사상은 DRAM 또는 MRAM 장치에 한정되지 않으며, 상변화 메모리 장치(PRAM), 강유전체 메모리 장치(FRAM), 저항 메모리 장치(RRAM) 등을 포함할 수 있다. 일 예로, 상기 가변 저항 메모리 장치가 상변화 메모리 장치(PRAM)일 경우, 상기 정보 저장부들(VR)은 상기 전극들(51, 55) 사이에 기준 자성층(52), 터널 배리어층(53), 및 자유층(54) 대신에 상변화 물질막을 포함할 수 있다. 다른 실시예에 있어서, 상기 가변 저항 메모리 장치가 강유전체 메모리 장치일 경우, 상기 정보 저장부들(VR)은 상기 전극들(51, 55) 사이에 기준 자성층(52), 터널 배리어층(53), 및 자유층(54) 대신에 강유전체막을 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 37은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 37을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 38은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 38을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역의 기판 내에 매립된 셀 게이트 구조체;
    상기 셀 게이트 구조체의 양단에 배치된 제 1 불순물 영역 및 제 2 불순물 영역;
    상기 기판 상에 배치되고 상기 제 1 불순물 영역에 접속되는 도전 라인; 및
    상기 주변 회로 영역 상의 주변 게이트 구조체를 포함하고,
    상기 도전 라인 및 상기 주변 게이트 구조체는 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하고,
    상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함하고,
    상기 오믹 배리어 패턴 내의 실리콘 농도는 상기 제 2 도전 패턴과의 계면으로부터 상기 제1 도전 패턴과의 계면까지 연속적으로 증가되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 금속-실리콘 질화물은 티타늄 실리콘 질화물, 텅스텐 실리콘 질화물, 또는 탄탈륨 실리콘 질화물 중 적어도 하나를 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 도전 패턴은 폴리 실리콘을 포함하고 상기 제 2 도전 패턴은 금속을 포함하는 반도체 소자.
  4. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역의 기판 내에 매립된 셀 게이트 구조체;
    상기 셀 게이트 구조체의 양단에 배치된 제 1 불순물 영역 및 제 2 불순물 영역;
    상기 기판 상에 배치되고 상기 제 1 불순물 영역에 접속되는 도전 라인; 및
    상기 주변 회로 영역 상의 주변 게이트 구조체를 포함하고,
    상기 도전 라인 및 상기 주변 게이트 구조체는 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하고,
    상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함하고,
    상기 오믹 배리어 패턴의 평균 결정립 크기는 상기 제 2 도전 패턴의 평균 결정립 크기보다 작은 반도체 소자.
  5. 제 4 항에 있어서,
    상기 오믹 배리어 패턴의 결정립들의 평균 직경은 30Å이하인 반도체 소자.
  6. 제 4 항에 있어서,
    상기 오믹 배리어 패턴의 두께는 상기 제 1 도전 패턴의 두께의 1/10배 내지 1/4배인 반도체 소자.
  7. 제 4 항에 있어서,
    상기 제 2 도전 패턴은 상기 오믹 배리어 패턴보다 두껍고,
    상기 제 1 도전 패턴은 상기 제 2 도전 패턴보다 두꺼운 반도체 소자.
  8. 제 4 항에 있어서,
    상기 오믹 배리어 패턴 내의 실리콘 농도는 10atm% 이상인 반도체 소자.
  9. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역의 기판 내에 매립된 셀 게이트 구조체;
    상기 셀 게이트 구조체의 양단에 배치된 제 1 불순물 영역 및 제 2 불순물 영역; 및
    상기 기판 상에 배치되고 상기 제 1 불순물 영역에 접속되는 도전 라인을 포함하고,
    상기 도전 라인은 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하고,
    상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함하고,
    상기 오믹 배리어 패턴 내의 실리콘 농도는 상기 제 2 도전 패턴과의 계면으로부터 상기 1 도전 패턴과의 계면까지 연속적으로 증가되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 2 도전 패턴에 인접한 상기 오믹 배리어 패턴의 실리콘 농도는 10atm% 내지 30atm%이고, 상기 제 1 도전 패턴에 인접한 상기 오믹 배리어 패턴의 실리콘 농도는 30atm% 내지 50atm%인 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제 2 불순물 영역에 접속되는 정보 저장부를 더 포함하고,
    상기 정보 저장부는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 절연층을 포함하고,
    상기 도전 라인은 상기 셀 게이트 구조체와 교차하여 연장되는 비트라인인 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제 2 불순물 영역에 접속되는 정보 저장부를 더 포함하고,
    상기 정보 저장부는 자기 터널 접합을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 기판 내에 매립되고 상기 셀 게이트 구조체를 따라 연장되는 분리 게이트 구조체를 더 포함하고,
    평면적 관점에서, 상기 셀 게이트 구조체는 상기 분리 게이트 구조체와 상기 도전 라인 사이에 제공되는 반도체 소자.
  14. 제 9 항에 있어서,
    상기 셀 게이트 구조체는 상기 기판 상부의 트렌치 내에 차례로 제공되는 게이트 절연층, 게이트 도전층, 및 게이트 캐핑 패턴을 포함하는 반도체 소자.
  15. 제 9 항에 있어서,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역은 상기 셀 게이트 구조체를 사이에 두고 수직적으로 이격된 반도체 소자.
  16. 기판 내에 매립된 게이트 구조체들;
    상기 게이트 구조체들의 양단에 배치된 제 1 불순물 영역들 및 제 2 불순물 영역들;
    상기 제 1 불순물 영역들에 연결되고, 제 1 도전 패턴, 상기 제 1 도전 패턴 상의 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 오믹 배리어 패턴을 포함하는 도전 라인들; 및
    상기 오믹 배리어 패턴은 금속-실리콘 질화물을 포함하고 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴과 접촉하고,
    상기 제 1 도전 패턴은 상기 제 1 불순물 영역들 각각 상에 분리된 복수의 제 1 도전 패턴들을 포함하고,
    상기 도전 라인은 상기 복수의 제 1 도전 패턴들 사이의 분리 패턴들을 더 포함하고,
    상기 오믹 배리어 패턴 내의 실리콘 농도는 상기 제 2 도전 패턴과의 계면으로부터 상기 1 도전 패턴과의 계면까지 연속적으로 증가되는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 분리 패턴들은 도핑되지 않은 실리콘, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함하는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 금속-실리콘 질화물은 티타늄 실리콘 질화물, 텅스텐 실리콘 질화물, 또는 탄탈륨 실리콘 질화물 중 적어도 하나를 포함하는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 제 1 도전 패턴은 폴리 실리콘을 포함하고 상기 제 2 도전 패턴은 금속을 포함하는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 오믹 배리어 패턴의 두께는 상기 제 1 도전 패턴의 두께의 1/10배 내지 1/4배인 반도체 소자.
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