CN106935508B - 具有栅极的半导体器件及形成其的方法 - Google Patents

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Abstract

本发明提供了具有栅极的半导体器件和形成该半导体器件的方法。该方法包括形成栅电介质、在栅电介质上形成第一导电材料层、在第一导电材料层上形成源材料层、和通过执行热处理工艺将源材料层中包含的第一元素扩散到第一导电材料层中以形成掺杂材料层。

Description

具有栅极的半导体器件及形成其的方法
技术领域
本发明构思的实施方式涉及具有栅极的半导体器件和形成该半导体器件的方法、以及结合该半导体器件的电子***。
背景技术
近来，已经积极进行了对三维晶体管的研究。随着三维晶体管的尺寸逐渐减小，栅电介质的阈值电压特性和可靠性正逐渐劣化。
发明内容
根据本发明构思的实施方式，提供了一种形成半导体器件的方法。该方法包括：形成栅电介质；在栅电介质上形成第一导电材料层；在第一导电材料层上形成源材料层，该源材料层包含第一元素；和通过执行热处理工艺，将第一元素扩散到第一导电材料层中以形成导电的掺杂材料层。
在一实施方式中，该方法可以还包括去除形成在掺杂材料层上的源材料层。
在一实施方式中，该方法可以还包括在去除源材料层之后，部分地蚀刻掺杂材料层以减小掺杂材料层的厚度。
在一实施方式中，该方法可以还包括在掺杂材料层上形成第二导电材料层。
在一实施方式中，在掺杂材料层的第一部分中的第一元素的掺杂浓度可以高于在掺杂材料层的第二部分中的第一元素的掺杂浓度。第一部分比第二部分更远离栅电介质。
在一实施方式中，在热处理工艺期间，源材料层中包含的第一元素可以扩散到第一导电材料层中并且可以不扩散到栅电介质中。
在一实施方式中，该方法可以还包括形成横过有源区的栅沟槽。栅电介质可以形成在栅沟槽的内壁上。
在一实施方式中，该方法可以还包括去除形成在掺杂材料层上的源材料层、在掺杂材料层上形成第二导电材料层、和蚀刻第二导电材料层和掺杂材料层以形成栅电极。第一导电材料层可以共形地形成在栅电介质上，第二导电材料层可以填充栅沟槽，以及栅电极可以部分地填充栅沟槽。
在一实施方式中，相对于栅电介质，栅电极的第一导电材料层的上端部分可以形成在比栅电极的第二导电材料层的上端部分低的水平。
在一实施方式中，该方法可以还包括在半导体基板上形成牺牲栅极、在牺牲栅极的侧表面上形成层间绝缘层、以及去除牺牲栅极从而形成栅沟槽。栅电介质可以形成在具有栅沟槽的半导体基板上，第一导电材料层可以共形地形成在栅电介质上，以及第二导电材料层可以填充栅沟槽。
根据本发明构思的实施方式，提供了一种形成半导体器件的方法。该方法包括：在有源区中形成栅沟槽；在栅沟槽的内壁上形成栅电介质；在栅电介质上形成导电材料层；在导电材料层上形成源材料层，该源材料层包含第一元素；以及将第一元素扩散到导电材料层中以形成具有与导电材料层不同的功函数的掺杂材料层。
在一实施方式中，该方法可以还包括：在形成掺杂材料层之后，去除源材料层；以及部分地蚀刻掺杂材料层以减小掺杂材料层的厚度。
在一实施方式中，导电材料层是第一导电材料层，并且该方法可以还包括：在形成掺杂材料层之后，去除源材料层；以及在掺杂材料层上形成填充栅沟槽的第二导电材料层。
在一实施方式中，该方法可以还包括蚀刻第二导电材料层和掺杂材料层以形成栅电极。栅电极可以部分地填充栅沟槽。
在一实施方式中，在形成掺杂材料层之后，栅电介质可以不包含第一元素。
在一实施方式中，导电材料层可以形成在栅电介质上并部分地填充栅沟槽。
在一实施方式中，该方法可以还包括在形成源材料层之前，在栅沟槽的形成在导电材料层上的侧壁上形成绝缘缓冲间隔物。
根据本发明构思的实施方式，提供了一种形成半导体器件的方法。该方法包括：形成横过有源区的栅沟槽；在栅沟槽的内壁上形成栅电介质；在栅电介质上共形地形成第一导电材料层；在第一导电材料层上形成源材料层，该源材料层包含第一元素；将第一元素扩散到第一导电材料层中以形成具有与第一导电材料层不同的功函数的掺杂材料层；去除在掺杂材料层上形成的源材料层；在掺杂材料层上形成第二导电材料层；以及蚀刻第二导电材料层和掺杂材料层以形成部分地填充栅沟槽的栅电极。
在一实施方式中，掺杂材料层可具有比第一导电材料层低的功函数。
在一实施方式中，该方法可以还包括在形成第二导电材料层之前，部分地蚀刻掺杂材料层以减小掺杂材料层的厚度。
根据本发明构思的实施方式，提供一种半导体器件。该器件包括：横过有源区的栅沟槽；在栅沟槽的内壁上的栅电介质；在栅电介质上并部分地填充栅沟槽的栅电极；以及在栅电极上并填充栅沟槽的剩余部分的绝缘盖图案。栅电极包括掺杂材料层和形成在掺杂材料层上的导电材料层。掺杂材料层由其中第一元素被掺杂在金属氮化物中的材料形成。栅电介质由不包含第一元素的氧化物形成。第一元素是元素周期表中的减小该金属氮化物的功函数的元素。
在一实施方式中，在掺杂材料层的第一部分中的第一元素的掺杂浓度高于在掺杂材料层的第二部分中的第一元素的掺杂浓度。第一部分比第二部分更远离栅电介质。
在一实施方式中，掺杂材料层可以包括WN材料或TiN，第一元素可以包括La。
在一实施方式中，掺杂材料层可以覆盖导电材料层的侧表面和底表面。
在一实施方式中，相对于栅电介质，掺杂材料层的上端部分可以形成在比导电材料层的上端部分低的水平。
根据本发明构思的实施方式，一种形成半导体器件的方法包括：形成栅电介质；在栅电介质上形成导电材料层；在导电材料层上形成源材料层，该源材料层与栅电介质分开以便不接触栅电介质并且包含第一元素；以及通过执行热处理工艺将第一元素扩散到导电材料层中以形成掺杂材料层。
在一实施方式中，导电材料层可具有基本均匀的厚度，并且源材料层可具有基本均匀的厚度。
在一实施方式中，导电材料层的功函数可以高于掺杂材料层的功函数。
在一实施方式中，在掺杂材料层的第一部分中的第一元素的掺杂浓度可以高于在掺杂材料层的第二部分中的第一元素的掺杂浓度。第一部分比第二部分更远离栅电介质。
在一实施方式中，掺杂材料层可以包括WN和TiN中的其中之一，并且第一元素可以是La。
注意到，关于一个实施方式描述的本发明构思的多个方面可以并入不同的实施方式，尽管没有关于其特别地描述。即，所有的实施方式和/或任意实施方式的特征可以以任意方式和/或组合被结合。本发明构思的这些及其它方面在以下阐述的说明书中详细说明。
附图说明
本发明构思的上述及其它特征和优点将自如附图中所示的本发明构思的实施方式的更详细描述而明显，在图中相同的参考符号遍及不同的图指代相同的部件。附图不必按比例，而是重点在于示出本发明构思的原理。附图中：
图1是示出根据本发明构思的实施方式的半导体器件的平面图；
图2A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图2B是图2A的部分A的局部放大图；
图3A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图3B是图3A的部分A的局部放大图；
图4A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图4B是图4A的部分A的局部放大图；
图5A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图5B是图5A的部分A的局部放大图；
图6A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图6B是图6A的部分A的局部放大图；
图7A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图7B是图7A的部分A的局部放大图；
图8A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图8B是图8A的部分A的局部放大图；
图9是示出根据本发明构思的实施方式的半导体器件的一示例的平面图；
图10是示出根据本发明构思的实施方式的半导体器件的一示例的截面图；
图11至17是示出根据本发明构思的实施方式的形成半导体器件的方法的一示例的截面图；
图18是示出根据本发明构思的实施方式的形成半导体器件的方法的一示例的截面图；
图19至24是示出根据本发明构思的实施方式的形成半导体器件的方法的一示例的截面图；和
图25至32是示出根据本发明构思的实施方式的形成半导体器件的方法的一示例的截面图。
具体实施方式
参考附图和下文将描述的一些实施方式将使得本发明构思的优点和特征以及实现它们的方法明显。然而，本发明构思可以以各种不同的形式实现，并且应该理解为不受在此阐述的实施方式的限制，而仅仅由权利要求限定。然而，提供这些实施方式使得本公开彻底和完整，并将本发明构思全面传达给本领域技术人员。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。相同的参考符号在说明书中表示相同的部件。
在此参考作为理想化的实施方式的示意图的截面图、平面图和/或框图来描述实施方式。因而，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，实施方式不应被理解为限于这里示出的区域的具体形状，而是将包括由于例如制造引起的形状的偏差。因此，在附图中示出的区域本质上是示意的，它们的形状不旨在限制本发明构思，而是仅用于示出器件的区域的特征形式。
为了清楚，可以夸大在附图中层和区域的厚度。此外，将理解，当层被称为“在”另一层或基板“上”时，该层可以直接形成在所述另一层或基板上，或者可以在其间存在居间层。在整个说明书中相同的附图标记表示相同的部件。
术语诸如“顶”、“底”、“上”、“下”、“上方”、“下方”等在此用于描述元件或特征的相对位置。例如，为了方便，当图的上部分被称为“顶”并且图的下部分被称为“底”时，实际上，“顶”也可以被称为“底”而“底”也可以被称为“顶”，而没有脱离本发明构思的教导。
此外，在整个本公开中，方向性术语诸如“上”、“中间”、“下”等可以在此用于描述一个元件或特征与另一元件或特征的关系，本发明构思不应该受到这些术语的限制。因此，这些术语诸如“上”、“中间”、“下”等可以被其它术语诸如“第一”、“第二”、“第三”等替代来描述元件和特征。
将理解，虽然术语“第一”、“第二”等可以在此用来描述不同的元件，但是这些元件不应该受这些术语限制。这些术语仅用于区别一个元件与另一元件。因此，第一元件可以被称为第二元件而没有脱离本发明构思的教导。
在此用于描述本发明的实施方式的术语不旨在限制本发明构思的范围。
如这里所用，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地指示另外的意思。将进一步理解，当在此使用时，术语“包含”、“包含……的”、“包括”和/或“包括……的”表明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、部件和/或其组。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明构思所属的领域的普通技术人员共同理解的相同意思。还将理解，诸如那些在通用字典中定义的术语应被解释为具有与它们在相关技术和本说明书的背景中的涵义一致的涵义，而将不被解释为理想化或过度正式的意义，除非在这里明确地如此界定。
如通过本发明实体将理解的，根据此处描述的不同实施方式的装置和形成装置的方法可以被包含在诸如集成电路的微电子装置中，其中根据此处描述的不同实施方式的多个装置被集成在同一微电子装置中。因此，此处示出的截面图可以在微电子装置中的两个不同方向(其不需要垂直)上重复。因而，包含根据此处描述的不同实施方式的装置的微电子装置的平面图可以包括基于微电子装置的功能而成阵列和/或二维图案的多个所述装置。
根据此处描述的不同实施方式的装置可以根据微电子装置的功能性而配置于其它装置之间。此外，根据此处描述的不同实施方式的微电子装置可以在可垂直于所述两个不同方向的第三方向上重复，以提供三维集成电路。
因此，此处示出的截面图对于根据此处描述的不同实施方式的沿着平面图中的两个不同方向和/或透视图中的三个不同方向延伸的多个装置提供支持。例如，当在装置/结构的截面图中示出单一有源区时，该装置/结构可以包括多个有源区以及在其上的晶体管结构(或根据情况而定的存储单元结构、栅极结构等等)，如将通过装置/结构的平面图示出的。
图1为示出根据本发明构思的实施方式的半导体器件的平面图。
图2A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图2B是图2A的部分A的局部放大图。
图3A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图3B是图3A的部分A的局部放大图。图4A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图4B是图4A的部分A的局部放大图。图5A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图5B是图5A的部分A的局部放大图。图6A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图6B是图6A的部分A的局部放大图。图7A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图7B是图7A的部分A的局部放大图。图8A是示出根据本发明构思的实施方式的半导体器件的一示例的截面图，图8B是图8A的部分A的局部放大图。图2A、3A、4A、5A、6A、7A和8A是示出沿图1的线I-I'截取的区域的截面图。
首先，将参考图1、2A和2B描述根据本发明构思的实施方式的半导体器件的一示例。
参考图1、2A和2B，可以提供半导体基板3。半导体基板3可以是含硅的半导体。例如，半导体基板3可以是单晶硅基板。
场区域6s可以设置在半导体基板3中以限定有源区6a。场区域6s可以是浅沟槽隔离(STI)。例如，场区域6s可以包括形成在半导体基板3中的场沟槽和填充该场沟槽的绝缘材料。有源区6a可以是第一导电类型。第一导电类型可以是P型导电类型或N型导电类型。
栅沟槽15可以形成在半导体基板3中。栅沟槽15可以横过有源区6a并延伸到场区域6s中。在栅沟槽15中，位于有源区6a中的部分的底部可以位于比位于场区域6s中的部分的底部高的水平。
第一源/漏区9a和第二源/漏区9b可以设置在位于栅沟槽15两侧的有源区6a中。第一源/漏区9a和第二源/漏区9b可以彼此间隔开。
栅电极36和栅极盖图案39可以设置在栅沟槽15中以被顺序地层叠。栅极盖图案39可以由硅氮化物形成。栅电极36可以部分地填充栅沟槽15。栅电极36的上表面可以形成在比有源区6a的上表面低的水平。
栅电极36可以包括掺杂材料层22和形成在掺杂材料层22上的导电材料层34。掺杂材料层22可以覆盖导电材料层34的侧表面和底表面。掺杂材料层22可以形成为具有大体均匀的厚度。
掺杂材料层22可以由用第一元素掺杂的金属氮化物形成。金属氮化物可以包括诸如TiN、WN等的材料。第一元素可以是元素周期表上的可以被掺杂在金属氮化物中以改变金属氮化物的功函数的元素。例如，当有源区6a是P型导电类型且第一和第二源/漏区9a和9b每个都是N型导电类型时，在掺杂材料层22中包含的第一元素可以是“La”。然而，本发明构思不限于“La”，而是可以包括任意元素，只要它可以改变金属氮化物的功函数。导电材料层34可以由具有比掺杂材料层22低的电阻率的金属形成，例如钨。导电材料层34可以不包含第一元素。
在根据本发明构思的实施方式的半导体器件的一示例中，栅电极36可以包括能够提高晶体管的阈值电压特性的掺杂材料层22以及能够提高电阻特性的导电材料层34。
栅电介质18可以设置在栅沟槽15的内壁上。栅电介质18可以形成在有源区6a的被栅沟槽15暴露的表面上。栅电介质18可以由硅氧化物或含氮的硅氧化物形成。栅电介质18可以插置在栅电极36和有源区6a之间以及在栅极盖图案39和有源区6a之间。栅电介质18可以与掺杂材料层22接触。掺杂材料层22可以包括第一元素并且栅电介质18可以不包含第一元素。
掺杂材料层22的形成可以包括在不包含第一元素的第一导电材料层上形成包含第一元素的源材料层、通过执行热处理工艺使源材料层中包含的第一元素扩散到第一导电材料层中、改变第一导电材料层的有效功函数、以及去除源材料层。因此，掺杂材料层22可以是用第一元素掺杂的第一导电材料层。例如，在图2B中，掺杂材料层22的第一部分中的第一元素的掺杂浓度高于掺杂材料层22的第二部分中的第一元素的掺杂浓度，其中第一部分比第二部分更远离栅电介质18定位。
在一示例中，在NMOS晶体管的情况下，第一元素可以是元素周期表上的可以扩散到第一导电材料层中以改变第一导电材料层的有效功函数的元素，诸如La等。因此，可以提供具有能够提高晶体管的阈值电压特性的栅电极36的半导体器件。
用于将第一元素供应到第一导电材料层中的源材料层可以被形成为不直接接触栅电介质18。此外，在源材料层中包含的第一元素可以利用热处理工艺扩散到第一导电材料层中。因此，第一元素可以不扩散到栅电介质18中。通过在其中第一元素扩散到第一导电材料层中以形成掺杂材料层22的工艺，栅电介质18的特性可以不改变和/或其可靠性可以不退化。
位线结构212和位线盖图案215可以设置在第一源/漏区9a上并且顺序地层叠。位线结构212可以包括物理和/或电地连接到第一源/漏区9a的位线接触部分203以及形成在位线接触部分203上的互连部分209。位线结构212可以包括形成在位线接触部分203和互连部分209之间的中间部分206。在位线结构212中，位线接触部分203可以由多晶硅形成，互连部分209可以由金属诸如钨等形成，中间部分206可以由包括金属硅化物和/或金属氮化物的材料形成。位线盖图案215可以由绝缘材料诸如硅氮化物等形成。
层间绝缘层220可以设置在位线结构212和位线盖图案215的侧表面上。接触结构235可以设置为穿过层间绝缘层220并且物理和/或电地连接到第二源/漏区9b。
接触结构235可以包括下接触图案223、形成在下接触图案223上的金属硅化物层226、形成在金属硅化物层226上的上接触图案232、以及覆盖上接触图案232的侧表面和底表面的导电阻挡层229。下接触图案223可以由多晶硅形成。上接触图案232可以由金属材料形成。导电阻挡层229可以包括金属氮化物。
导电垫238可以设置在接触结构235上。能够存储数据的数据存储元件250可以设置在导电垫238上。例如，在动态随机存取存储(DRAM)器件的情况下，数据存储元件250可以是DRAM单元电容器。例如，数据存储元件250可以包括形成在导电垫238上的第一电极241、形成在第一电极241上的电容器电介质244、和形成在电容器电介质244上的第二电极247。然而，本发明构思不限于DRAM器件，而是可以应用于另一存储器件，例如，诸如磁阻RAM(MRAM)器件等的存储器件。
本发明构思不限于参考图2A和2B描述的栅电极36，而是可以包括如在图3A和3B中公开的栅电极36'。栅电极36'将参考图3A和3B被描述。
参考图3A和3B，栅电极36'可以包括掺杂材料层22'和导电材料层34，掺杂材料层22'和导电材料层34的上端部分具有不同的高度。掺杂材料层22'的上端部分可以形成在比导电材料层34的上端部分低的水平。因此，因栅电极36'的拐角边缘所引起的电场集中导致的漏电流，例如，栅致漏极泄露(GIDL)可以减少。
本发明构思不限于参考图2A和2B描述的栅电介质18，而是可以包括如在图4A和4B中公开的栅电介质18'。将参考图4A和4B描述栅电介质18'。
参考图4A和4B，栅电介质18'可以包括至少两层。例如，栅电介质18'可以包括第一栅电介质17a和第二栅电介质17b。
第一栅电介质17a可以通过被栅沟槽15暴露的有源区6a的热氧化形成。第二栅电介质17b可以沿着栅沟槽15的内壁共形地形成。第二栅电介质17b可以覆盖第一栅电介质17a并可以共形地覆盖位于场区域6s中的栅沟槽15的内壁。
第二栅电介质17b可以包括具有比硅氧化物高的介电常数的高k电介质。第二栅电介质17b可以是利用原子层沉积(ALD)工艺沉积的膜。第二栅电介质17b可以是SiON或包括金属元素的氧化物。
本发明构思不限于参考图2A和2B描述的栅电介质18和栅电极36，而是可以包括如在图5A和5B中公开的栅电介质18'和栅电极36'。将参考图5A和5B描述栅电介质18'和栅电极36'。
参考图5A和5B，栅电介质18'可以包括如参考图4A和4B描述的第一栅电介质17a和第二栅电介质17b。栅电极36'可以包括如参考图3A和3B描述的掺杂材料层22'和导电材料层34。
然后，将参考图6A和6B描述根据本发明构思的实施方式的半导体器件的一示例。
参考图6A和6B，可以提供有源区6a、场区域6s、栅沟槽15、栅电介质18、第一和第二源/漏区9a和9b、位线结构212、接触结构235、导电垫238和数据存储元件250，其与参考图2A和2B描述的那些基本相同。
栅电极136、栅极盖图案148、源材料层145和绝缘缓冲间隔物142可以设置在栅沟槽15中。
栅电极136可以部分地填充栅沟槽15。栅极盖图案148可以设置在栅电极136上。
源材料层145可以设置在栅电极136和栅极盖图案148之间，并可以覆盖栅极盖图案148的侧表面。绝缘缓冲间隔物142可以设置在栅极盖图案148和栅沟槽15的内壁之间。绝缘缓冲间隔物142可以插置在源材料层145和栅电介质18之间以使源材料层145与栅电介质18隔开。
栅电极136可以包括第一掺杂材料层122和形成在第一掺杂材料层122上的第二掺杂材料层134。
第一掺杂材料层122可以与栅电介质18接触并共形地形成。第一掺杂材料层122可以覆盖第二掺杂材料层134的侧表面和底表面。第一掺杂材料层122可以由其中第一元素掺杂在金属氮化物中的材料形成，第二掺杂材料层134可以由其中第一元素掺杂在金属材料中的材料形成。
在NMOS晶体管的情况下，第一掺杂材料层122可以由与参考图2A和2B描述的掺杂材料层22相同的材料形成，例如，第一元素诸如“La”等掺杂在金属氮化物诸如TiN、WN等中并具有比金属氮化物低的有效功函数的材料。第二掺杂材料层134可以由其中第一元素诸如“La”等掺杂在金属材料诸如钨等中的材料形成。源材料层145可以由包含第一元素的材料形成。例如，源材料层145可以由包含“La”的材料例如金属氧化物，诸如LaO等形成。
绝缘缓冲间隔物142可以插置在源材料层145和栅电介质18之间并可以防止源材料层145与栅电介质18直接接触。绝缘缓冲间隔物142可以由高k电介质形成。例如，绝缘缓冲间隔物142可以由诸如HfSiON等的材料形成。
本发明构思不限于参考图6A和6B描述的栅电极136和源材料层145，而是可以包括如图7A和7B中公开的栅电极136'和源材料层145'。将参考图7A和7B描述栅电极136'和源材料层145'。
参考图7A和7B，栅电极136'可以包括部分掺杂的第一导电材料层122'和部分掺杂的第二导电材料层134'。
第一导电材料层122'可以包括形成为金属氮化物层且没有被掺杂的第一部分122a以及其中第一元素被掺杂在该金属氮化物层中的第二部分122b。在第一导电材料层122'中，第二部分122b可以设置在第一部分122a上。金属氮化物层可以是诸如TiN、WN等的材料。第一元素可以是可改变(例如，可降低)金属氮化物层的功函数的元素。例如，第一元素可以是诸如“La”等的元素。
第二导电材料层134'可以包括形成为金属层且没有被掺杂的第一部分134a以及其中第一元素被掺杂在该金属层中的第二部分134b。在第二导电材料层134'中，第二部分134b可以设置在第一部分134a上。金属层可以是诸如钨等的材料。因此，第一导电材料层122'的第二部分122b和第二导电材料层134'的第二部分134b可以通过被共同掺杂有第一元素而形成。
源材料层145'可以用作能够供应第一元素到第一和第二导电材料层122'和134'的第二部分122b和134b的源。源材料层145'可以形成为具有比第一导电材料层122'小的厚度。
本发明构思不限于参考图7A和7B描述的栅电极136'和绝缘缓冲间隔物142，而是可以包括如图8A和8B中公开的栅电极136”和绝缘缓冲间隔物142'。将参考图8A和8B描述栅电极136”和绝缘缓冲间隔物142'。
参考图8A和8B，栅电极136”可以包括第一导电材料层123和第二导电材料层135，第一导电材料层123和第二导电材料层135的上端部分具有不同的高度。第一导电材料层123的上端部分可以形成在比第二导电材料层135的上端部分低的水平。
第一导电材料层123可以包括形成为金属氮化物层且没有被掺杂的第一部分123a以及在其中第一元素被掺杂在该金属氮化物层中的第二部分123b。在第一导电材料层123中，第二部分123b可以设置在第一部分123a上。金属氮化物层可以是诸如TiN、WN等的材料。第一元素可以是可以改变(例如，可以降低)金属氮化物层的功函数的元素。例如，第一元素可以是诸如“La”等的元素。
第二导电材料层135可以包括形成为金属层且没有被掺杂的第一部分135a以及其中第一元素被掺杂在该金属层中的第二部分135b。在第二导电材料层135中，第二部分135b可以设置在第一部分135a上。金属层可以是诸如钨等的材料。因此，第一导电材料层123的第二部分123b和第二导电材料层135的第二部分135b可以通过被共同掺杂有第一元素而形成。
绝缘缓冲间隔物142'可以包括第一缓冲间隔物142a和第二缓冲间隔物142b。第一缓冲间隔物142a可以设置在栅电极136”的第一导电材料层123上，并且插置在栅电介质18和栅极盖图案148之间。第二缓冲间隔物142b可以设置在第一导电材料层123上并且在第二导电材料层135的从第一导电材料层123突出的部分的侧表面上。
然后，将参考图9和10描述根据本发明构思的实施方式的半导体器件的一示例。图9是示出根据本发明构思的实施方式的半导体器件的一示例的平面图。图10是示出根据本发明构思的实施方式的半导体器件的一示例的截面图。图10是示出沿图9的线II-II'、III-III'、IV-IV'和V-V'截取的区域的截面图。
参考图9和10，可以提供具有第一晶体管区域TR1和第二晶体管区域TR2的半导体基板303。第一晶体管区域TR1可以是NMOS晶体管区域，第二晶体管区域TR2可以是PMOS晶体管区域。
场区域306s可以设置为限定在半导体基板303的第一晶体管区域TR1中设置的第一有源区306a以及在半导体基板303的第二晶体管区域TR2中设置的第二有源区306b。场区域306s可以是STI。第一有源区306a和第二有源区306b可以是不同的导电类型。
在一示例中，第一有源区306a和第二有源区306b每个可以形成在具有从场区域306s突出的部分的鳍形有源结构中。
第一栅电极366a可以设置在半导体基板303的第一晶体管区域TR1上。第二栅电极366b可以设置在半导体基板303的第二晶体管区域TR2上。
第一栅电极366a可以横过第一有源区306a并延伸到场区域306s上，第二栅电极366b可以横过第二有源区306b并延伸到场区域306s上。
第一栅电极366a可以交叠或面对第一有源区306a的突出部分的上表面和侧表面，第二栅电极366b可以交叠或面对第二有源区306b的突出部分的上表面和侧表面。
第一栅电极366a可以包括第一掺杂材料层358和第一导电材料层364，第二栅电极366b可以包括第二掺杂材料层361和第二导电材料层365。
第一掺杂材料层358可以共形地覆盖第一导电材料层364的底表面和侧表面，第二掺杂材料层361可以共形地覆盖第二导电材料层365的底表面和侧表面。第一和第二导电材料层364和365可以由相同的金属材料例如钨形成。
第一和第二掺杂材料层358和361可以由具有不同功函数的导电材料形成。例如，第一掺杂材料层358可以由用第一元素诸如La等掺杂的金属氮化物形成，第二掺杂材料层361可以由用第二元素诸如Al、Hf、Zr等掺杂的金属氮化物形成。因此，第一和第二栅电极366a和366b可具有不同的功函数。第一掺杂材料层358可以包含第一元素，第二掺杂材料层361可以包含第二元素，第一和第二导电材料层364和365可以不包含第一元素和第二元素。
第一栅电介质342a和第二栅电介质342b可以设置在第一和第二有源区306a和306b上。第一栅电介质342a可以包括第一下栅电介质336a和第一上栅电介质339a，该第一下栅电介质336a插置在第一栅电极366a与第一有源区306a之间，该第一上栅电介质339a设置在第一下栅电介质336a上并覆盖第一栅电极366a的底表面和侧表面。第一下栅电介质336a可以包括从第一有源区306a生长的热氧化物。第一上栅电介质339a可以由利用沉积工艺诸如ALD工艺形成的电介质形成，例如，具有比硅氧化物高的介电常数的高k电介质。
第二栅电介质342b可以包括第二下栅电介质336b和第二上栅电介质339b，该第二下栅电介质336b插置在第二栅电极366b与第二有源区306b之间，该第二上栅电介质339b设置在第二下栅电介质336b上并覆盖第二栅电极366b的底表面和侧表面。第二下栅电介质336b可以包括从第二有源区306b生长的热氧化物。第二上栅电介质339b可以由利用沉积工艺诸如ALD工艺形成的电介质形成，例如，具有比硅氧化物高的介电常数的高k电介质。
层间绝缘层330可以设置在半导体基板303上。第一和第二栅电极366a和366b可以穿过层间绝缘层330。
绝缘的第一栅间隔物321a可以设置在第一栅电极366a的侧表面和层间绝缘层330之间，绝缘的第二栅间隔物321b可以设置在第二栅电极366b的侧表面和层间绝缘层330之间。
第一源/漏区324可以设置在位于第一栅电极366a两侧的第一有源区306a中，第二源/漏区327可以设置在位于第二栅电极366b两侧的第二有源区306b中。
第一栅电极366a、第一栅电介质342a和第一源/漏区324可以构成第一晶体管，第二栅电极366b、第二栅电介质342b和第二源/漏区327可以构成第二晶体管。
然后，将参考图11至17描述形成参考图1、2A和2B描述的半导体器件的结构的方法的示例。图11至17是示出沿图1的线I-I'截取的区域的截面图。
参考图1和11，可以提供半导体基板3。半导体基板3可以是含硅的半导体。例如，半导体基板3可以是单晶硅基板。场区域6s可以形成在半导体基板3中以限定有源区6a。场区域6s可以是STI。例如，场区域6s的形成可以包括在半导体基板3中形成场沟槽和形成填充该场沟槽的绝缘材料。
通过执行源/漏极离子注入工艺，第一源/漏区9a和第二源/漏区9b可以形成在有源区6a中。第一和第二源/漏区9a和9b可以是与有源区6a相反的导电类型。例如，有源区6a可以是P型导电类型，第一和第二源/漏区9a和9b每个可以是N型导电类型。
栅掩模12可以形成在具有有源区6a和场区域6s的半导体基板3上。栅掩模12可以包括相对于构成有源区6a的材料和构成场区域6s的材料具有蚀刻选择性的材料。
栅沟槽15可以通过利用栅掩模12作为蚀刻掩模蚀刻有源区6a和场区域6s而形成。栅沟槽15可以横过有源区6a并延伸到场区域6s中。在栅沟槽15中，形成在场区域6s中的部分可以形成为具有比形成在有源区6a中的部分大的深度。例如，当有源区6a和场区域6s使用栅掩模12作为蚀刻掩模被蚀刻以形成栅沟槽15时，场区域6s可以被蚀刻为具有比有源区6a大的深度。因此，在栅沟槽15的底表面中，有源区6a的侧表面可以被暴露。栅沟槽15可以穿过第一源/漏区9a和第二源/漏区9b之间并使第一源/漏区9a与第二源/漏区9b分开。
参考图1和12，栅电介质18可以形成在具有栅沟槽15的半导体基板3上。栅电介质18可以形成在被栅沟槽15暴露的有源区6a上。栅电介质18可以形成在栅沟槽15的内壁上。栅电介质18可以形成在有源区6a的被栅沟槽15暴露的表面上。
在一示例中，栅电介质18的形成可以包括通过在具有栅沟槽15的半导体基板3上执行氧化工艺而在被栅沟槽15暴露的有源区6a上形成氧化物。氧化工艺可包括热氧化工艺。
栅电介质18可以由硅氧化物或含氮的硅氧化物形成。
在一示例中，含氮的硅氧化物的栅电介质18的形成可以包括：通过执行热氧化工艺在被栅沟槽15暴露的有源区6a上形成硅氧化物、以及通过在硅氧化物上执行氮化工艺而在硅氧化物中掺杂氮。
第一导电材料层21可以共形地形成在具有栅电介质18的半导体基板3上。第一导电材料层21可以形成为覆盖栅电介质18从而具有大体均匀的厚度。第一导电材料层21可以由金属氮化物例如TiN或WN形成。
源材料层24可以形成在第一导电材料层21上。源材料层24可以由包含第一元素的材料形成。源材料层24可以是包含第一元素的金属氧化物。在一示例中，第一元素可以是金属元素。第一元素可以是元素周期表上的可以改变第一导电材料层21的功函数的元素。通过热处理工艺27，在掺杂材料层21a的第一部分中的第一元素的掺杂浓度高于在掺杂材料层21a的第二部分中的第一元素的掺杂浓度，其中第一部分比第二部分更远离栅电介质18。
在NMOS晶体管的情况下，源材料层24可以由包括LaO的材料形成。第一元素可以是“La”，其可以降低第一导电材料层21的功函数。然而，本发明构思不限于此。例如，根据本发明构思的实施方式，包括可以降低第一导电材料层21的功函数的元素的材料可以用作源材料层24。
参考图1和13，通过执行热处理工艺27，在源材料层24中包含的第一元素可以扩散到第一导电材料层21中，因此第一导电材料层21可以形成为掺杂材料层21a。
在一示例中，在NMOS晶体管的情况下，掺杂材料层21a可以包含所述第一元素并可具有比第一导电材料层21(图12中示出)低的有效功函数。
参考图1、14A和14B，形成在掺杂材料层21a(图13中示出)上的源材料层24(图13中示出)可以通过执行蚀刻工艺被去除。
在去除源材料层24(图13中示出)之后，可以形成其厚度减小的掺杂材料层21b。其厚度减小的掺杂材料层21b的形成可以包括在去除源材料层24之后部分地蚀刻掺杂材料层21a(图13中示出)以及减小掺杂材料层21a(图13中示出)的厚度。例如，在去除源材料层24(图13中示出)之后，具有第一厚度t0的掺杂材料层21a(图13中示出)可以被部分地蚀刻以形成具有比第一厚度t0小的第二厚度t1的掺杂材料层21b。
在图14B中，由“E”表示的区域可以指的是在其中掺杂材料层21a(图13中示出)的厚度减小的区域。
参考图1和15，第二导电材料层33可以形成在其厚度减小的掺杂材料层21b上。第二导电材料层33可以填充栅沟槽15。第二导电材料层33可以由具有比掺杂材料层21b低的电阻率的金属形成。例如，第二导电材料层33可以包括钨。
参考图1和16，第二导电材料层33(图15中示出)和掺杂材料层21b(图15中示出)可以被部分地蚀刻，然后可以形成具有部分蚀刻的导电材料层34和部分蚀刻的掺杂材料层22的栅电极36。栅电极36可以部分地填充栅沟槽15。栅电极36的上表面可以形成在比有源区6a的上表面低的水平。
参考图1和17，绝缘的栅极盖图案39可以形成在栅电极36上以填充栅沟槽15的剩余部分。栅极盖图案39可以由硅氮化物形成。
在一示例中，栅极盖图案39的形成可以包括在具有栅电极36的半导体基板3上沉积绝缘材料层、平坦化该绝缘材料层直到暴露栅掩模12(图16中示出)、和去除栅掩模12(图16中示出)。
参考图1、2A和2B，位线结构212和形成在位线结构212上的位线盖图案215可以形成在第一源/漏区9a上。
位线结构212可以包括物理和/或电地连接到第一源/漏区9a的接触部分203和形成在接触部分203上的互连部分209。位线结构212可以包括接触部分203和形成在互连部分209上的中间部分206。在位线结构212中，接触部分203可以由多晶硅形成，互连部分209可以由金属诸如钨等形成，中间部分206可以由包括金属硅化物和/或金属氮化物的材料形成。位线盖图案215可以由绝缘材料诸如硅氮化物等形成。
层间绝缘层220可以形成在位线结构212和位线盖图案215的侧表面上。
接触结构235可以形成为穿过层间绝缘层220并且物理和/或电地连接到第二源/漏区9b。接触结构235可以包括下接触图案223、形成在下接触图案223上的金属硅化物层226、形成在金属硅化物层226上的上接触图案232、以及覆盖上接触图案232的侧表面和底表面的导电阻挡层229。下接触图案223可以由多晶硅形成。上接触图案232可以由金属材料形成。导电阻挡层229可以包括金属氮化物。
导电垫238可以形成在接触结构235上。能够存储数据的数据存储元件250可以形成在导电垫238上。例如，在DRAM器件的情况中，数据存储元件250可以是DRAM单元电容器。例如，数据存储元件250可以包括形成在导电垫238上的第一电极241、形成在第一电极241上的电容器电介质244、和形成在电容器电介质244上的第二电极247。然而，本发明构思不限于DRAM器件，而是可以应用于其它类型的存储器件，例如，诸如MRAM器件等的存储器件。
根据本发明构思的实施方式，可以提供一种形成具有栅极的半导体器件的方法以及通过该方法制造的半导体器件。该栅极可以包括不包含第一元素的栅电介质18以及包含第一元素的栅电极36。栅电极36可以包括包含第一元素的掺杂材料层22。掺杂材料层22的形成可以包括在不包含第一元素的第一导电材料层21(图12中示出)上形成包含第一元素的源材料层24(图12中示出)，和通过执行热处理工艺27(图13中示出)将源材料层24(图12中示出)中包含的第一元素扩散到第一导电材料层21(图12中示出)中。
源材料层24(图12中示出)中包含的第一元素可以通过热处理工艺27(图13中示出)扩散到第一导电材料层21(图12中示出)中以改变第一导电材料层21(图12中示出)的有效功函数。例如，在NMOS晶体管的情况中，第一元素可以是元素周期表上的扩散到第一导电材料层21(图12中示出)中以降低第一导电材料层21(图12中示出)的有效功函数的元素，例如La。因此，可以提供具有能够提高晶体管的阈值电压特性的栅极的半导体器件。
第一导电材料层21(图12中示出)可以形成为具有大体均匀的厚度。此外，源材料层24(图12中示出)可以形成为具有大体均匀的厚度。因此，源材料层24(图13中示出)中包含的第一元素可以通过热处理工艺27(图13中示出)从第一导电材料层21(图12中示出)的表面大体均匀地扩散到第一导电材料层21(图12中示出)中以形成包含第一元素的掺杂材料层21a(图13中示出)。因此，由于掺杂材料层21a和22(图13和2A中示出)每个形成为具有大体均匀的性能，所以可以提高半导体器件的分布特性。
根据本发明的实施方式的栅极可以包括栅电极36，该栅电极36包括通过包含第一元素能够提高晶体管的阈值电压特性的掺杂材料层22以及具有提高的电阻特性的导电材料层34。导电材料层34可以不包含第一元素并且可以由具有比掺杂材料层22低的电阻率的金属材料例如W形成。
用于将第一元素供应到第一导电材料层21(图12中示出)中的源材料层24(图12中示出)可以被形成为不与栅电介质18(图12中示出)直接接触。此外，源材料层24(图12中示出)中包含的第一元素利用热处理工艺27(图13中示出)扩散到第一导电材料层21(图12中示出)中，第一导电材料层21(图12中示出)可以形成为包含第一元素的掺杂材料层24(图13中示出)，并且第一元素可以不扩散到栅电介质18(图13中示出)中。因此，通过在其中第一元素扩散到第一导电材料层21(图12中示出)中的热处理工艺27(图13中示出)，栅电介质18(图13中示出)的电特性可以没有改变或其可靠性可以没有退化。即，在栅电介质18(图13中示出)的电特性和可靠性没有退化的同时，第一元素可以选择性地扩散到第一导电材料层21(图12中示出)中以形成掺杂材料层24(图13中示出)。因此，在栅电介质18的电特性和可靠性没有降低的同时，可以提供一种改变与栅电介质18接触的栅电极36的材料的有效功函数的方法。
在根据本发明构思的实施方式的形成半导体器件的方法的一示例中，形成栅电极的方法不限于参考图12至16描述的方法。将参考图18描述根据本发明构思的一些实施方式的形成栅电极的方法的一示例。图18为示出沿图1的线I-I'截取的区域的截面图。
参考图18，具有第二导电材料层33(图15中示出)的半导体基板3可以利用与参考图11至15描述的相同方法提供。然后，第二导电材料层33(图15中示出)和掺杂材料层21b(图15中示出)可以被部分地蚀刻以形成栅电极36'，该栅电极36'包括通过部分地蚀刻形成的导电材料层34和通过部分地蚀刻形成的掺杂材料层22'。掺杂材料层22'的上端部分可以形成在比导电材料层34的上端部分低的水平。然后，如参考图17描述的，可以执行形成绝缘的栅极盖图案39的工艺。因此，如参考图3A和3B描述的，可以形成栅电极36'。
在根据本发明构思的实施方式的形成半导体器件的方法的一示例中，形成栅电介质的方法不限于参考图12描述的方法。将参考图4A和4B描述形成栅电介质的方法的一示例。
参考图4A和4B，可以提供如参考图11所描述的具有栅沟槽15(图11中示出)的半导体基板3。然后，通过执行热氧化工艺，被栅沟槽15暴露的有源区6a可以被氧化以形成第一栅电介质17a。
在一示例中，还可以执行在其中氮被包括在第一栅电介质17a中的工艺，例如，等离子体氮化工艺。
通过执行沉积工艺，第二栅电介质17b可以共形地形成在具有第一栅电介质17a的半导体基板3上。第二栅电介质17b可以包括具有比硅氧化物高的介电常数的高k电介质。第二栅电介质17b可以是利用ALD工艺沉积的膜。第二栅电介质17b可以是SiON或包含金属元素的氧化物。
然后，可以执行图12中描述的形成第一导电材料层21和源材料层24的工艺，然后半导体工艺可以利用图13至17中描述的方法执行。
在根据本发明构思的实施方式的形成半导体器件的方法的一示例中，形成栅电介质18和栅电极36的方法不限于参考图12至16描述的方法。将参考图5A和5B描述形成栅电介质和栅电极的方法的一示例。
参考图5A和5B，可以提供如图11描述的具有栅沟槽15(图11中示出)的半导体基板3。然后，被栅沟槽15暴露的有源区6a可以通过执行热氧化工艺被氧化从而形成第一栅电介质17a，第二栅电介质17b可以通过执行沉积工艺共形地形成在具有第一栅电介质17a的半导体基板3上。因此，可以形成包括第一和第二栅电介质17a和17b的栅电介质18'。
接着，可以执行参考图12描述的形成第一导电材料层21(图12中示出)和源材料层24(图12中示出)的工艺，然后掺杂材料层21b(图15中示出)和第二导电材料层33可以利用参考图13至15描述的方法形成。
接着，第二导电材料层33(图15中示出)和掺杂材料层21b(图15中示出)可以被部分地蚀刻以形成栅电极36'，该栅电极36'包括通过部分地蚀刻形成的导电材料层34和通过部分地蚀刻形成的掺杂材料层22'。掺杂材料层22'的上端部分可以形成在比导电材料层34的上端部分低的水平。然后，可以执行如图17描述的形成绝缘栅极盖图案39的工艺。因此，如参考图5A和5B描述的，可以形成栅电介质18'和栅电极36'。
然后，将参考图19至24描述根据本发明构思的实施方式的参考图6A和6B描述的半导体器件的形成方法的一示例。图19至24是示出沿图1的线I-I'截取的区域的截面图。
参考图1和19，如图11所描述，场区域6s可以形成在半导体基板3中以限定有源区6a，第一源/漏区9a和第二源/漏区9b可以形成在有源区6a中，栅掩模12可以形成在具有有源区6a和场区域6s的半导体基板3上，栅沟槽15可以通过利用栅掩模12作为蚀刻掩模来蚀刻有源区6a和场区域6s而形成。
如参考图12所描述的，栅电介质18可以形成在具有栅沟槽15的半导体基板3上，第一导电材料层121可以共形地形成在具有栅电介质18的半导体基板3上。栅电介质18可以形成在被栅沟槽15暴露的有源区6a上。第二导电材料层133可以形成在第一导电材料层121上以填充栅沟槽15。第一导电材料层121可以由金属氮化物例如TiN或WN形成，第二导电材料层133可以由金属材料例如钨形成。
参考图1和20，第二导电材料层133(图19中示出)和第一导电材料层121(图19中示出)可以被部分地蚀刻以形成部分蚀刻的第二导电材料层133a和部分蚀刻的第一导电材料层121a。第二导电材料层133a和第一导电材料层121a可以部分地填充栅沟槽15。
参考图21，绝缘缓冲间隔物142可以形成在栅沟槽15的位于第一和第二导电材料层121a和133a上方的侧壁上。绝缘缓冲间隔物142可以由高k电介质形成。例如，绝缘缓冲间隔物142可以由诸如HfSiON等的材料形成。
参考图22，源材料层145可以形成在具有绝缘缓冲间隔物142的半导体基板3上。源材料层145可以由包含第一元素的材料，例如包含诸如La等的元素的金属氧化物形成。
参考图23，通过执行热处理工艺146，在源材料层145中包含的第一元素，例如，诸如La等的元素，可以扩散到第一和第二导电材料层121a和133a(图22中示出)中以形成第一和第二掺杂材料层122和134。当包含第一元素时，第一导电材料层121a(图22中示出)可以形成为其功函数改变的第一掺杂材料层122。当包含第一元素时，第二导电材料层133a(图22中示出)可以形成为第二掺杂材料层134。第一和第二掺杂材料层122和134可以构成栅电极136。
然后，绝缘的栅极盖图案148可以形成在源材料层145上以填充栅沟槽15的剩余部分。栅极盖图案148可以由硅氮化物形成。
在一示例中，栅极盖图案148的形成可以包括在具有栅电极136的半导体基板3上沉积绝缘材料层、平坦化该绝缘材料层直到暴露栅掩模12(图23中示出)、和去除栅掩模12(图23中示出)。
在一示例中，形成栅电极136，去除源材料层145，然后可以还执行形成栅极盖图案148的工艺。
参考图1、6A和6B，形成栅电极136和栅极盖图案148，然后可以顺序地执行形成位线结构212、接触结构235和数据存储元件250的工艺，如图2A和2B所描述。
本发明构思不限于参考图22和23描述的形成源材料层145和栅电极136的方法。将参考图7A和7B描述形成源材料层和栅电极的方法的一示例。
参考图1、7A和7B，使用与参考图19至21所描述的相同方法，可以提供具有第一和第二导电材料层121a和133a以及绝缘缓冲间隔物142的半导体基板3。在源材料层形成在具有绝缘缓冲间隔物142的半导体基板3上之后，包含在源材料层中的第一元素可以通过执行热处理工艺扩散到第一和第二导电材料层121a和133a的上部区域中，从而形成包括部分掺杂的第一和第二导电材料层122'和134'的栅电极136'。第一导电材料层122'可以包括在其中没有掺杂第一元素的第一部分122a和掺杂有第一元素的第二部分122b。第二导电材料层134'可以包括在其中没有掺杂第一元素的第一部分134a和掺杂有第一元素的第二部分134b。
本发明构思不限于参考图20至23描述的形成源材料层145和栅电极136的方法。将参考图8A和8B描述形成源材料层和栅电极的方法的一示例。
参考图1、8A和8B，可以提供具有第一和第二导电材料层121和133的半导体基板3，如参考图19所描述的。
第一和第二导电材料层121和133可以被部分地蚀刻以形成部分蚀刻的第一导电材料层和部分蚀刻的第二导电材料层。部分蚀刻的第一导电材料层的上端部分可以形成在比部分蚀刻的第二导电材料层的上端部分低的水平。
绝缘间隔物材料层可以共形地形成在具有部分蚀刻的第一和第二导电材料层的半导体基板3上，间隔物材料层可以被各向异性地蚀刻以形成绝缘缓冲间隔物142'。
然后，源材料层145'可以共形地形成在具有绝缘缓冲间隔物142'的半导体基板3上，在源材料层145'中包含的第一元素可以通过执行热处理工艺被扩散到第一和第二导电材料层123和135的上部区域中以形成掺杂部分123b和135b。因此，可以形成包括第一和第二掺杂材料层123和135的栅电极136”，如参考图8A和8B所描述的。
然后，将参考图25至32描述形成参考图9和10描述的半导体器件的结构的方法的一示例。图25至32是示出沿图9的线II-II'、III-III'、IV-IV'和V-V'截取的区域的截面图。
参考图9和25，可以提供具有第一晶体管区域TR1和第二晶体管区域TR2的半导体基板303。第一晶体管区域TR1可以是NMOS晶体管区域，第二晶体管区域TR2可以是PMOS晶体管区域。
场区域306s可以形成为限定在半导体基板303的第一晶体管区域TR1中的第一有源区306a和在半导体基板303的第二晶体管区域TR2中的第二有源区306b。场区域306s可以是STI。
在一示例中，第一有源区306a和第二有源区306b每个可以形成在具有从场区域306s突出的部分的鳍形有源结构中。
可以形成第一牺牲栅结构318a和第二牺牲栅结构318b，第一牺牲栅结构318a横过第一有源区306a并延伸到场区域306s上，第二牺牲栅结构318b横过第二有源区306b并延伸到场区域306s上。
第一牺牲栅结构318a可以包括顺序地层叠的基底绝缘图案312a、下牺牲图案314a和上牺牲图案316a。第二牺牲栅结构318b可以包括顺序地层叠的基底绝缘图案312b、下牺牲图案314b和上牺牲图案316b。基底绝缘图案312a和312b可以由硅氧化物形成，下牺牲图案314a和314b可以由多晶硅形成，上牺牲图案316a和316b可以由硅氮化物形成。
第一栅间隔物321a可以形成在第一牺牲栅结构318a的侧表面上，第二栅间隔物321b可以形成在第二牺牲栅结构318b的侧表面上。第一栅间隔物321a和第二栅间隔物321b每个可以由绝缘材料形成。
第一源/漏区324可以形成在位于第一牺牲栅结构318a两侧的第一有源区306a中。第二源/漏区327可以形成在位于第二牺牲栅结构318b两侧的第二有源区306b中。
参考图9和26，绝缘层可以形成在具有第一栅间隔物321a和第二栅间隔物321b的半导体基板303上，绝缘层可以被平坦化直到暴露第一和第二牺牲栅结构318a和318b的上表面，从而形成层间绝缘层330。
参考图9和27，第一牺牲栅结构318a可以被去除以形成第一栅沟槽333a，另外，第二牺牲栅结构318b可以被去除以形成第二栅沟槽333b。
第一栅电介质342a可以形成在第一栅沟槽333a的内壁上，第二栅电介质342b可以形成在第二栅沟槽333b的内壁上。
第一栅电介质342a可以包括第一下栅电介质336a和第一上栅电介质339a，该第一下栅电介质336a插置在第一栅电极366a与第一有源区306a之间，该第一上栅电介质339a设置在第一下栅电介质336a上并覆盖第一栅电极366a的底表面和侧表面。第一下栅电介质336a可以包括通过执行热氧化工艺从第一有源区306a生长的热氧化物。第一下栅电介质336a可以由利用沉积工艺诸如ALD工艺形成的电介质形成，例如，具有比硅氧化物高的介电常数的高k电介质。
第二栅电介质342b可以包括第二下栅电介质336b和第二上栅电介质339b，该第二下栅电介质336b插置在第二栅电极366b与第二有源区306b之间，该第二上栅电介质339b设置在第二下栅电介质336b上并覆盖第二栅电极366b的底表面和侧表面。第二下栅电介质336b可以包括通过执行热氧化工艺从第二有源区306b生长的热氧化物。第二下栅电介质336b可以由利用沉积工艺诸如ALD工艺形成的电介质形成，例如，具有比硅氧化物高的介电常数的高k电介质。
下导电材料层345可以形成在具有第一和第二栅电介质342a和342b的半导体基板303上。下导电材料层345可以包括含氮的导电材料，例如TiN。
参考图9和28，包含第一元素的第一源材料层348可以形成在下导电材料层345上。第一源材料层348可以由包含第一元素诸如La等的金属氧化物诸如LaO等形成。
参考图9和29，位于第二晶体管区域TR2上的第一源材料层348可以被选择性地去除。因此，剩余的第一源材料层348a可以形成在第一晶体管区域TR1上。
参考图9和30，第二源材料层351b可以选择性地形成在位于第二晶体管区域TR2上的下导电材料层345上。例如，包含第二元素的第二源材料层可以形成在具有剩余的第一源材料层348a的半导体基板303上，然后位于第一晶体管区域TR1上的第二源材料层可以被选择性地去除以在第二晶体管区域TR2上形成剩余的第二源材料层351b。
第二源材料层351b可以是与第一源材料层348a不同的材料。例如，第一源材料层348a可以是包含第一元素例如La的金属氧化物，第二源材料层351b可以是包含不同于第一元素的第二元素例如Al、Hf或Zr的金属氧化物。
参考图9和31，通过执行热处理工艺354，包含在第一源材料层348a中的第一元素可以扩散到下导电材料层345(图30中示出)中以形成第一掺杂材料层357，包含在第二源材料层351b中的第二元素可以扩散到下导电材料层345(图30中示出)中以形成第二掺杂材料层360。因此，第一和第二掺杂材料层357和360可以由包含彼此不同的元素的材料形成。例如，第一掺杂材料层357可以由包含La的金属氮化物形成，第二掺杂材料层360可以由包含Al、Hf或Zr的金属氮化物形成。
参考图9和32，第一源材料层348a和第二源材料层351b可以被去除，然后上导电材料层363可以形成在具有第一和第二掺杂材料层357和360的半导体基板303上以填充第一和第二栅沟槽333a和333b。上导电材料层363可以由金属材料诸如钨等形成。
再次参考图10，上导电材料层363以及第一和第二掺杂材料层357和360可以被平坦化直到暴露层间绝缘层330以形成限定在第一栅沟槽333a中的第一栅电极366a和限定在第二栅沟槽333b中的第二栅电极366b。
利用根据本发明构思的实施方式的形成半导体器件的方法形成的半导体器件可以作为一部件被用于制造半导体封装，该部件可以用于各种电子***中并被商品化。例如，利用根据本发明构思的实施方式的形成半导体器件的方法形成的半导体器件可以用于便携式通讯装置、智能电话、平板PC、在其中因特网冲浪是可行的便携式电子***、用于存储并播放音乐或视频文件的电子***、导航装置、固态盘(SSD)、台式计算机、汽车和家用电器。
根据本发明构思的实施方式，可以提供一种形成具有栅极的半导体器件的方法以及通过该方法制造的半导体器件。
根据本发明构思的实施方式的栅极可以包括不包含第一元素的栅电介质和包含第一元素的栅电极。栅电极可以包括包含第一元素的掺杂材料层。掺杂材料层的形成可以包括在不包含第一元素的第一导电材料层上形成包含第一元素的源材料层、和通过执行热处理工艺将源材料层中包含的第一元素扩散到第一导电材料层中。
第一元素可以扩散到第一导电材料层中以改变第一导电材料层的功函数。例如，在N沟道MOSFET(NMOS)晶体管的情况中，第一元素可以是通过扩散到第一导电材料层中可以降低第一导电材料层的有效功函数的元素周期表上的元素，例如La。因此，可以提供具有能够提高晶体管的阈值电压特性的栅极的半导体器件。
第一导电材料层可以形成为具有大体均匀的厚度。此外，源材料层可以形成为具有大体均匀的厚度。因此，第一元素可以从第一导电材料层的表面大体均匀地扩散到第一导电材料层中。因此，由于掺杂材料层形成为具有大体均匀的性能，所以可以提高半导体器件的分布特性。
根据本发明构思的实施方式的栅极可以包括栅电极，该栅电极包括能够提高晶体管的阈值电压特性的掺杂材料层和能够提高栅极的电阻特性的导电材料层。导电材料层可以由具有比掺杂材料层低的电阻率的导电材料形成。
用于将第一元素供应到第一导电材料层中的源材料层可以被形成为不直接接触栅电介质。此外，在源材料层中包含的第一元素可以利用热处理工艺扩散到第一导电材料层中。因此，第一元素可以不扩散到栅电介质中。因此，通过将第一元素扩散到第一导电材料层中的工艺，栅电介质的电特性可以没有改变或者其可靠性可以没有退化。即，在栅电介质的电特性和可靠性没有退化的同时，第一元素可以选择性地扩散到第一导电材料层中以形成掺杂材料层。因此，在栅电介质的电特性和可靠性没有退化的同时，可以提供改变与栅电介质接触的栅电极的材料层的有效功函数的方法。
虽然已经参考附图描述了一些实施方式，但是本领域技术人员将容易理解，在实施方式中许多变形是可能的，而没有脱离本发明构思的范围且没有改变必要特征。因此，上述实施方式应当仅以描述的意思理解，而不用于限制的目的。
本申请要求于2015年9月18日提交的第10-2015-0132502号韩国专利申请的优先权，其公开通过引用整体合并于此。

Claims (12)

1.一种形成半导体器件的方法，包括：
在半导体基板中形成栅沟槽；
在所述栅沟槽上形成栅电介质；
在所述栅电介质上形成第一导电材料层；
在所述第一导电材料层上形成源材料层，所述源材料层包含第一元素；
通过执行热处理工艺将所述第一元素扩散到所述第一导电材料层中以形成掺杂材料层；
从所述栅沟槽去除形成在所述掺杂材料层上的所述源材料层；以及
直接在所述掺杂材料层上形成第二导电材料层，
其中在所述掺杂材料层的第一部分中的所述第一元素的掺杂浓度高于在所述掺杂材料层的第二部分中的所述第一元素的掺杂浓度，以及
其中所述第一部分比所述第二部分更远离所述栅电介质。
2.如权利要求1所述的方法，还包括在去除所述源材料层之后，部分地蚀刻所述掺杂材料层以减小所述掺杂材料层的厚度。
3.如权利要求1所述的方法，其中在所述热处理工艺期间，所述源材料层中包含的所述第一元素扩散到所述第一导电材料层中并且没有扩散到所述栅电介质中。
4.如权利要求1所述的方法，其中所述栅沟槽配置为横过有源区，
其中所述栅电介质形成在所述栅沟槽的内壁上。
5.如权利要求4所述的方法，还包括：
蚀刻所述第二导电材料层和所述掺杂材料层以形成栅电极，
其中：
所述第一导电材料层共形地形成在所述栅电介质上；
所述第二导电材料层填充所述栅沟槽；和
所述栅电极部分地填充所述栅沟槽。
6.如权利要求5所述的方法，其中相对于所述栅电介质，所述栅电极的所述第一导电材料层的上端部分形成在比所述栅电极的所述第二导电材料层的上端部分低的水平。
7.如权利要求1所述的方法，还包括：
在半导体基板上形成牺牲栅极；
在所述牺牲栅极的侧表面上形成层间绝缘层；和
去除所述牺牲栅极以形成栅沟槽，
其中：
所述栅电介质形成在具有所述栅沟槽的所述半导体基板上；
所述第一导电材料层共形地形成在所述栅电介质上；和
所述第二导电材料层填充所述栅沟槽。
8.一种形成半导体器件的方法，包括：
在有源区中形成栅沟槽；
在所述栅沟槽的内壁上共形地形成栅电介质；
在所述栅电介质上共形地且顺序地形成第一导电材料层和第二导电材料层，所述第一导电材料层和所述第二导电材料层填充所述栅沟槽的下部分；
在所述栅沟槽的剩余部分中共形地形成绝缘缓冲间隔物；
在所述第一和第二导电材料层上共形地形成源材料层，所述源材料层包含第一元素；和
将所述第一元素扩散到所述第一和第二导电材料层中以形成具有与所述第一和第二导电材料层不同的功函数的掺杂材料层。
9.一种半导体器件，包括：
横过有源区的栅沟槽；
在所述栅沟槽的内壁上的栅电介质；
栅电极，在所述栅电介质上并配置为部分地填充所述栅沟槽；和
绝缘盖图案，在所述栅电极上并配置为填充所述栅沟槽的剩余部分，
其中所述栅电极包括掺杂材料层和直接形成在所述掺杂材料层上的导电材料层，和
其中：
所述掺杂材料层由其中第一元素被掺杂在金属氮化物中的材料形成；
所述栅电介质由不包含所述第一元素的氧化物形成；和
所述第一元素是元素周期表中的减小所述金属氮化物的功函数的元素，
其中在所述掺杂材料层的第一部分中的所述第一元素的掺杂浓度高于在所述掺杂材料层的第二部分中的所述第一元素的掺杂浓度，
其中所述第一部分比所述第二部分更远离所述栅电介质。
10.如权利要求9所述的半导体器件，其中所述掺杂材料层包括WN材料或TiN，所述第一元素包括La。
11.如权利要求9所述的半导体器件，其中所述掺杂材料层覆盖所述导电材料层的侧表面和底表面。
12.如权利要求11所述的半导体器件，其中相对于所述栅电介质，所述掺杂材料层的上端部分形成在比所述导电材料层的上端部分低的水平。
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