JP2015012230A - 半導体装置の製造方法、及び半導体装置 - Google Patents

Abstract

【課題】本発明は、半導体装置が微細化された場合でも、ビット線とセル活性領域との間のコンタクト抵抗の上昇を抑制可能な半導体装置の製造方法、及び半導体装置を提供することを課題とする。【解決手段】第１及び第２のキャップ絶縁膜３４−１，３４−２を介した異方性ドライエッチングにより、セル活性領域１７及び周辺回路領域Ｆに配置された金属積層膜９７及びシリコン膜１２７をパターニングすることで、第１のカバー絶縁膜３４−１の下方に配置された金属積層膜９７よりなり、かつビットコンタクト孔２８Ａを埋め込むビット線３３と、第２のキャップ絶縁膜３４−２の下方に配置された金属積層膜９７、及び段差低減用シリコン膜１１５よりなる周辺回路用トランジスタのゲート電極１０９と、を一括形成する。【選択図】図１１Ａ

Description

本発明は、半導体装置の製造方法、及び半導体装置に関する。

半導体装置のうちの１つとして、ワード線及びビット線を含むメモリセル部と、メモリセル部の周囲に配置され、該メモリセル部のメモリセルを駆動させる周辺回路部と、を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
ＤＲＡＭにおいては、微細化の要求に対処するため、メモリセルを構成するワード線を半導体基板に埋め込み、半導体基板上にビット線を配置する構成が用いられている（例えば、特許文献１参照。）。

特許文献１には、メモリセル領域にビット線を形成する際に、該ビット線と共に、周辺回路領域にプレーナ型トランジスタのゲート電極を一括形成する方法が開示されている。

具体的には、始めに、メモリセル領域に、高濃度ｎ型不純物注入ポリシリコン膜、金属膜、及びシリコン窒化膜を積層させることで第１の積層膜を形成すると共に、周辺回路領域に、高濃度ｎ型不純物注入ポリシリコン膜、金属膜、及びシリコン窒化膜を積層することで第２の積層膜を形成する。

メモリセル領域に形成された高濃度ｎ型不純物注入ポリシリコン膜及び金属膜は、ビット線の母材となる導電膜である。周辺回路領域に形成された高濃度ｎ型不純物注入ポリシリコン膜及び金属膜は、周辺回路領域に配置されるプレーナ型トランジスタのゲート電極の母材となる導電膜である。

その後、フォトリソグラフィー技術及びドライエッチング技術により、第１及び第２の積層膜をパターニングすることで、メモリセル領域に配置されるビット線、及び周辺回路領域に配置されるプレーナ型トランジスタのゲート電極を一括形成する。

特開２０１１−１２９７７１号公報

ところで、上記特許文献１では、ビット線、及び周辺回路領域に配置されるプレーナ型トランジスタのゲート電極の構造として、ポリメタルゲート構造を採用している。
該ポリメタルゲート構造とは、ポリシリコン膜と、ポリシリコン膜上に積層された金属膜と、で構成される構造のことをいう。

図１５は、メモリセル領域に配置される構造体（ビット線を含む構造体）の製造工程を説明するための断面図である。図１５は、メモリセル領域に配置されるメモリセル部３００のうち、ビット線コンタクトプラグ３０６及びビット線３２１が配置される部分を拡大した断面図である。
図１６は、周辺回路領域に配置される構造体（プレーナ型トランジスタのゲート電極を含む構造体）の製造工程を説明するための断面図である。図１６は、周辺回路領域に配置される周辺回路部３３０のうち、プレーナ型トランジスタのゲート電極３３５が配置される領域を拡大した断面図である。図１６において、図１５に示すメモリセル部３００と同一構成部分には、同一符号を付す。

ここで、図１５を参照して、メモリセル領域に配置されるメモリセル部３００の製造方法について説明する。
始めに、周知のフォトリソグラフィー技術及びドライエッチング技術により、活性領域３０１の上面、及び該活性領域３０１（セル活性領域）を区画する素子分離領域３０２の上面を覆うビットコン用層間絶縁膜３０４を貫通し、かつ活性領域３０１の上面を露出するビットコンタクト孔３０４Ａを形成する。

次いで、周知の手法により、ビットコンタクト孔３０４Ａをポリシリコン膜で埋め込むことで、該ポリシリコン膜よりなり、かつ下端が活性領域３０１の上面と接触するビット線コンタクトプラグ３０６を形成する。

次いで、周知の手法により、ビット線コンタクトプラグ３０６の上端面、及びビットコン用層間絶縁膜３０４の上面を覆うＰｏｌｙ-Ｓｉ膜３０８と、金属積層膜３０９と、シリコン窒化膜３１２と、を順次積層形成する。
金属積層膜３０９は、ＴｉＳｉ膜３１４と、ＴｉＮ膜３１５と、ＷＳｉ膜３１６と、Ｗ膜３１７と、を順次積層させることで形成する。

次いで、周知の手法により、シリコン窒化膜３１２をパターニングすることで、シリコン窒化膜３１２よりなり、かつビット線３２１の形成領域に対応するＷ膜３１７の上面を覆うキャップ絶縁膜３１９を形成する。

次いで、キャップ絶縁膜３１９をエッチングマスクとする異方性ドライエッチングにより、Ｐｏｌｙ-Ｓｉ膜３０８及び金属積層膜３０９をパターニングすることで、Ｐｏｌｙ-Ｓｉ膜３０８及び金属積層膜３０９よりなるビット線３２１が形成される。
次いで、周知の手法により、ビット線３２１の側面、及びキャップ絶縁膜３１９の側面を覆うサイドウォール３２３を形成する。
その後、周知の手法により、隣接するサイドウォール３２３間に形成された空間を埋め込む容コン用層間絶縁膜３２５を形成する。これにより、メモリセル部３００が製造される。

次に、図１６を参照して、周辺回路領域に配置される周辺回路部３３０の製造方法について説明する。
始めに、周知の手法により、周辺回路領域に位置する活性領域３３１（周辺回路用トランジスタが形成される活性領域）上に、ゲート絶縁膜３３３を成膜する。
次いで、ゲート絶縁膜３３３の上面に、段差低減Ｐｏｌｙ-Ｓｉ膜３３４と、Ｐｏｌｙ-Ｓｉ膜３０８と、金属積層膜３０９と、シリコン窒化膜３１２と、を順次積層形成する。
なお、Ｐｏｌｙ-Ｓｉ膜３０８、金属積層膜３０９、及びシリコン窒化膜３１２は、周辺回路領域及びメモリセル領域に対して、同時に形成する。

次いで、周知の手法により、シリコン窒化膜３１２をパターニングすることで、シリコン窒化膜３１２よりなり、かつプレーナ型トランジスタのゲート電極３３５の形成領域に対応するＷ膜３１７の上面を覆うキャップ絶縁膜３１９を形成する。

次いで、キャップ絶縁膜３１９をエッチングマスクとする異方性ドライエッチングにより、段差低減Ｐｏｌｙ-Ｓｉ膜３３４、Ｐｏｌｙ-Ｓｉ膜３０８、及び金属積層膜３０９をパターニングすることで、段差低減Ｐｏｌｙ-Ｓｉ膜３３４、Ｐｏｌｙ-Ｓｉ膜３０８、及び金属積層膜３０９よりなるゲート電極３３５が形成される。ゲート電極３３５は、メモリセル領域に配置されるビット線３２１と同時に形成される。
その後、周知の手法により、デート電極３３５間を埋め込む層間絶縁膜３３７を形成することで、周辺回路部３３０が形成される。

上記段差低減Ｐｏｌｙ-Ｓｉ膜３３４は、メモリセル領域と周辺回路領域との間にあるビットコン用層間絶縁膜３０４の厚さ分の段差により、ビット線３２１と周辺回路領域に配置されたゲート絶縁膜３３３との高さに差ができないようにするための膜である。

上記ビット線３２１は、Ｐｏｌｙ-Ｓｉ膜３０８及び金属積層膜３０９が積層された構成とされており、周辺回路領域に配置されるゲート電極３３５は、段差低減Ｐｏｌｙ-Ｓｉ膜３３４、Ｐｏｌｙ-Ｓｉ膜３０８、及び金属積層膜３０９が積層された構成とされている。

このように、金属よりも抵抗値の高いＰｏｌｙ−Ｓｉ膜（具体的には、Ｐｏｌｙ-Ｓｉ膜３０８及び段差低減Ｐｏｌｙ-Ｓｉ膜３３４）を用いることで、微細化に伴い配線低抗が増加するという問題があった。特に、ビット線３２１にＰｏｌｙ-Ｓｉ膜３０８を用いると、この問題が顕著となる。

本発明の一観点によれば、セル活性領域及び周辺回路領域を有する半導体基板の主面のうち、前記周辺回路領域上に、周辺回路用トランジスタを構成する周辺回路用ゲート絶縁膜の母材となる絶縁膜を形成する工程と、前記絶縁膜上に、段差低減用シリコン膜の母材となるシリコン膜を形成する工程と、前記セル活性領域上の上面、及び前記シリコン膜の上面を覆う第１の層間絶縁膜を形成する工程と、異方性ドライエッチングにより、前記第１の層間絶縁膜を貫通し、前記セル活性領域の上面の一部を露出するビットコンタクト孔を形成すると共に、前記シリコン膜上に配置された前記第１の層間絶縁膜を除去する工程と、前記ビットコンタクト孔を埋め込むように、前記第１の層間絶縁膜の上面、及び前記シリコン膜の上面を覆う金属積層膜を形成する工程と、前記セル活性領域に位置する前記金属積層膜上に配置され、エッチングマスクとして機能する第１のカバー絶縁膜と、前記周辺回路領域に位置する前記金属積層膜上に配置され、エッチングマスクとして機能する第２のカバー絶縁膜と、を一括形成する工程と、前記第１及び第２のカバー絶縁膜を介した異方性ドライエッチングにより、前記セル活性領域及び前記周辺回路領域に配置された前記金属積層膜及び前記シリコン膜をパターニングすることで、前記第１のカバー絶縁膜の下方に配置された前記金属積層膜よりなり、かつ前記ビットコンタクト孔を埋め込むビット線と、前記第２のキャップ絶縁膜の下方に配置された前記金属積層膜、及び前記段差低減用シリコン膜よりなる前記周辺回路用トランジスタのゲート電極と、を一括形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

本発明の半導体装置の製造方法によれば、セル活性領域上の上面、及びシリコン膜の上面を覆う第１の層間絶縁膜を形成し、次いで、異方性ドライエッチングにより、第１の層間絶縁膜を貫通し、セル活性領域の上面の一部を露出するビットコンタクト孔を形成すると共に、シリコン膜上に配置された第１の層間絶縁膜を除去し、次いで、ビットコンタクト孔を埋め込むように、第１の層間絶縁膜の上面、及びシリコン膜の上面を覆う金属積層膜を形成し、次いで、該金属積層膜及びシリコン膜をパターニングすることで、金属積層膜よりなり、かつビットコンタクト孔を埋め込むビット線と、金属積層膜、及び段差低減用シリコン膜よりなる周辺回路用トランジスタのゲート電極と、を一括形成することにより、シリコン膜よりなるビット線コンタクトプラグを介することなく、金属積層膜よりなるビット線（言い換えれば、構成要素に金属よりも抵抗値の高いシリコン膜を含まないビット線）とセル活性領域（不純物拡散領域が形成された活性領域）とを直接接続させることが可能となる。
これにより、メモリセル部を微細化した場合（言い換えれば、ビットコンタクト孔の開口径を小さくした場合）でも、ビット線の抵抗値が上昇することを抑制できる。

また、周辺回路領域に対応する半導体基板の主面に、周辺回路用ゲート絶縁膜の母材となる絶縁膜と、段差低減用シリコン膜の母材となるシリコン膜と、第１の層間絶縁膜と、を順次形成し、次いで、第１の層間絶縁膜に、セル活性領域の上面を露出するビットコンタクト孔を形成すると共に、周辺回路領域に形成された第１の層間絶縁膜を除去し、次いで、ビットコンタクト孔を埋め込むように、第１の層間絶縁膜の上面、及びシリコン膜の上面を覆う金属積層膜を形成し、その後、金属積層膜及びシリコン膜をパターニングすることで、金属積層膜よりなるビット線と、金属積層膜及び段差低減用シリコン膜よりなる周辺回路用トランジスタのゲート電極と、を一括形成することで、第１の層間絶縁膜上に配置されるビット線の厚さを段差低減用シリコン膜の厚さ分だけ薄くすることが可能となる。
これにより、ビット線の寄生容量を低減することが可能となるので、半導体装置の動作の高精度化（具体的には、例えば、ＤＲＡＭの動作の高精度化）を実現することができる。

さらに、ビットコンタクト孔の形成時に、周辺回路領域の上方に配置された第１の層間絶縁膜を除去することで、別途、周辺回路領域の上方に配置された第１の層間絶縁膜を除去する工程を設ける必要がなくなるため、半導体装置の製造工程数を削減できる。

また、平面視した状態において、周辺回路領域の上方に配置されたシリコン膜の面積はかなり広いため、異方性ドライエッチングにより、ビットコンタクト孔を形成する際、周辺回路領域の上方に配置された第１の層間絶縁膜が無くなって、シリコン膜が露出した時点を容易にエッチングの終点として検出することが可能となる。

本発明の実施の形態に係る半導体装置の概略構成を模式的に示す平面図である。 図１に示す半導体装置のＡ−Ａ線方向の断面図である。 図１に示す半導体装置のメモリセル部のＢ−Ｂ線方向の断面図である。 図２に示すメモリセル部のうち、領域Ｃで囲まれた部分を拡大した断面図である。 図２に示すメモリセル部のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図６Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図７Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図７Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図８Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図８Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図９Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図９Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１０Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１０Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１１Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１１Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１２Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１２Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。 メモリセル領域に配置される構造体（ビット線を含む構造体）の製造工程を説明するための断面図である。 周辺回路領域に配置される構造体（プレーナ型トランジスタのゲート電極を含む構造体）の製造工程を説明するための断面図である。

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、説明の便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等が実際と同じであるとは限らない。
また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の概略構成を模式的に示す平面図である。図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。図３は、図１に示す半導体装置のメモリセル部のＢ−Ｂ線方向の断面図である。図４は、図２に示すメモリセル部のうち、領域Ｃで囲まれた部分を拡大した断面図である。図５は、図２に示すメモリセル部のうち、領域Ｄで囲まれた部分を拡大した断面図である。

図１は、本実施の形態の半導体装置１０の構成要素のうち、素子分離領域１５−１，１５−２、セル活性領域１７、周辺活性領域１８、第１及び第２の溝２１，２２、埋め込み型ゲート電極８３，９１、ビット線３３、及びゲート電極１０９の位置関係を説明するための図である。
よって、図１では、本実施の形態の半導体装置１０の構成要素のうち、素子分離領域１５−１，１５−２、セル活性領域１７、周辺活性領域１８、第１及び第２の溝２１，２２、埋め込み型ゲート電極８３，９１、ビット線３３、及びゲート電極１０９のみ図示し、これら以外の半導体装置１０の構成要素の図示を省略する。

図１〜図５では、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて図示する。図１〜図５において、同一構成部分には、同一符号を付す。
図１ないし図５において、Ｘ方向は、ビット線３３及びゲート電極１０９（周辺回路用トランジスタ４１のゲート電極）の延在方向を示しており、Ｙ方向は、第１及び第２の溝２１，２２及び埋め込み型ゲート電極８３，９１の延在方向を示している。
また、図１ないし図５において、Ｘ１方向は、セル活性領域１７の延在方向を示しており、Ｚ方向は、半導体基板１３の厚さ方向を示している。

図１〜図５を参照するに、本実施の形態の半導体装置１０は、メモリセル領域Ｅに設けられたメモリセル部１１と、メモリセル部１１の周囲に位置する周辺回路領域Ｆに設けられた周辺回路部１２と、を有する。

半導体装置１０は、半導体基板１３と、素子分離領域１５−１，１５−２と、セル活性領域１７と、周辺活性領域１８と、第１及び第２の溝２１，２２（２つの溝）と、第１及び第２のトランジスタ２５，２６と、埋め込み絶縁膜２７と、第１の層間絶縁膜２８と、ビットコンタクト孔２８Ａと、ビット線３３と、カバー絶縁膜３４−１，３４−２と、サイドウォール３６−１，３６−２と、周辺回路用トランジスタ４１と、第２の層間絶縁膜４３と、第１のコンタクト孔４５，４６と、第２のコンタクト孔４８と、容量コンタクトプラグ５１，５２と、第１のコンタクトプラグ５３と、第１の配線パターン５５と、ストッパー膜５７と、第３の層間絶縁膜５９と、シリンダ孔６２と、キャパシタ６４と、第１及び第２のメモリセルＭＣ１，ＭＣ２と、第４の層間絶縁膜６６と、第３のコンタクト孔６８と、第２のコンタクトプラグ７１と、第２の配線パターン７３と、保護絶縁膜７５と、を有する。

半導体基板１３は、板状とされた基板である。半導体基板１３は、メモリセル領域Ｅと、メモリセル領域Ｅの周囲に配置にされた周辺回路領域Ｆと、を有する。
半導体基板１３としては、例えば、ｐ型の単結晶シリコン基板、ｎ型の単結晶シリコン基板、ＴＦＴシリコン基板等を用いることができる。
以下、半導体基板１３の一例として、ｐ型の単結晶シリコン基板を用いた場合を例に挙げて説明する。

素子分離領域１５−１は、半導体基板１３のメモリセル領域Ｅに形成されおり、複数のセル活性領域１７を区画している。素子分離領域１５−１は、Ｘ１方向に延在し、かつＹ方向に所定の間隔で配置された第１の部分と、Ｙ方向に延在し、かつＸ方向に所定の間隔で配置された第２の部分と、を有する。
素子分離領域１５−１は、メモリセル領域Ｅに配置された第１の素子分離用溝（図示せず）と、該第１の素子分離用溝を埋め込み、かつ上面が半導基板１３の主面１３ａの主面に対して面一とされた第１の素子分離用絶縁膜（図示せず）と、で構成されている。

半導基板１３の主面１３ａの主面を基準としたときの第１の素子分離用溝（図示せず）の深さは、第１及び第２の溝２１，２２の深さよりも深くなるように構成されている。
第１の素子分離用絶縁膜（図示せず）としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）、窒化シリコン膜（ＳｉＮ膜）、或いはこれらの積層膜等を用いることができる。

素子分離領域１５−２は、半導体基板１３の周辺回路領域Ｆに形成されおり、複数の周辺活性領域１８を区画している。素子分離領域１５−２は、Ｘ方向に延在し、かつＹ方向に所定の間隔で配置された第１の部分と、Ｙ方向に延在し、かつＸ方向に所定の間隔で配置された第２の部分と、を有する。
素子分離領域１５−２は、周辺回路領域Ｆに配置された第２の素子分離用溝（図示せず）と、該第２の素子分離用溝を埋め込み、かつ上面が半導基板１３の主面１３ａの主面に対して面一とされた第２の素子分離用絶縁膜（図示せず）と、で構成されている。
上記素子分離領域１５−１，１５−２は、一括性可能な素子分離領域である。

半導基板１３の主面１３ａの主面を基準としたときの第２の素子分離用溝（図示せず）の深さは、メモリセル領域Ｅに形成された第１の素子分離用溝（図示せず）の深さと同じ深さにすることができる。
第２の素子分離用絶縁膜（図示せず）としては、第１の素子分離用絶縁膜（図示せず）と同じ絶縁膜を用いることができる。

セル活性領域１７は、素子分離領域１５−１で区画された半導体基板１３で構成されている。１つのセル活性領域１７は、Ｙ方向に隣接して配置された２つの第１の部分（素子分離領域１５−１の構成要素）と、Ｘ方向に隣接して配置された２つの第２の部分（素子分離領域１５−１の構成要素）と、により区画されている。これにより、セル活性領域１７は、Ｘ１方向に延在している。

セル活性領域１７は、Ｘ１方向及びＹ方向に対して、所定の間隔で複数配置されている。セル活性領域１７は、第１及び第２のトランジスタ２５，２６が配置される領域（言い換えれば、２つのトランジスタが配置される領域）である。
Ｙ方向に隣接して配置されたセル活性領域１７の間隔は、例えば、Ｙ方向におけるセル活性領域１７の幅と同じ値にすることができるが、これよりも小さい値にしてもよく、特に制限されない。

なお、図１では、セル活性領域１７の形状の一例として、Ｘ１方向に長辺を有し、かつ角が丸い形状とされた平行四辺形を図示したが、セル活性領域１７の形状は、これに限定されない。例えば、セル活性領域１７の形状として、平行四辺形を用いてもよい。

周辺活性領域１８は、素子分離領域１５−２で区画された半導体基板１３で構成されている。１つの周辺活性領域１８は、Ｙ方向に隣接して配置された２つの第１の部分（素子分離領域１５−２の構成要素）と、Ｘ方向に隣接して配置された２つの第２の部分（素子分離領域１５−２の構成要素）と、により区画されている。周辺活性領域１８は、Ｙ方向に延在している。

周辺活性領域１８は、Ｘ方向及びＹ方向に対して、所定の間隔で複数配置されている。周辺活性領域１８は、１つの周辺回路用トランジスタ４１が配置される領域である。
なお、図１に示す周辺活性領域１８の形状、数、及び配置等は、一例であって、これに限定されない。

第１及び第２の溝２１，２２は、Ｙ方向に延在する溝であり、半導体基板１３のメモリセル領域Ｅに設けられている。第１及び第２の溝２１，２２は、１つのセル活性領域１７の上部を３分割するように配置されている。
第１及び第２の溝２１，２２は、Ｙ方向に配置された複数のセル活性領域１７、及び該セル活性領域１７間に配置された素子分離領域１５−１に跨るように配置されている。
半導体基板１３の主面１３ａを基準としたときの第１及び第２の溝２１，２２の深さは、素子分離領域１５−１，１５−２の深さよりも浅くなるように構成されている。第１及び第２の溝２１，２２の深さは、例えば、１５０ｎｍとすることができる。

第１及び第２のトランジスタ２５，２６は、セルトランジスタ（選択トランジスタ）であり、セル活性領域１７に設けられている。第１及び第２のトランジスタ２５，２６は、同一のセル活性領域１７にそれぞれ１つ設けられている。第１及び第２のトランジスタ２５，２６は、セル活性領域１７の延在方向（Ｘ１方向）に対して配置されている。

第１のトランジスタ２５は、ゲート絶縁膜８１と、埋め込み型ゲート電極８３と、第１の容量用不純物拡散領域８５と、ビット線用不純物拡散領域８７と、を有する。
ゲート絶縁膜８１は、セル活性領域１７に形成された第１の溝２１の内面を覆うように配置されている。

ゲート絶縁膜８１としては、例えば、単層のシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜（ＳｉＯ_２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。

埋め込み型ゲート電極８３は、ゲート絶縁膜８１を介して第１の溝２１の下部を埋め込むように配置されている。
埋め込み型ゲート電極８３を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。

第１の容量用不純物拡散領域８５は、第１の溝２１の上部と素子分離領域１５−１との間に位置するセル活性領域１７の一方の端部１７Ａ（言い換えれば、第１の溝２１の一方の側面（図３において、素子分離領域１５−１側に位置する第１の溝２１の側面）を構成するセル活性領域１７）に配置されている。第１の容量用不純物拡散領域８５は、第１のトランジスタ２５のソース／ドレイン領域として機能する。

第１の溝２１の深さが１５０ｎｍで、かつＺ方向における埋め込み型ゲート線８３の高さが８０ｎｍの場合、半導体基板１３の主面１３ａを基準としたときの第１の容量不純物拡散領域８５の深さは、例えば、７０ｎｍとすることができる。

ビット線用不純物拡散領域８７は、第１の溝２１の上部と第２の溝２２の上部との間に位置するセル活性領域１７の中央部（言い換えれば、第１の溝２１の他方の側面（図３において、第２の溝２２側に位置する第１の溝２１の側面）を構成するセル活性領域１７）に配置されている。
ビット線用不純物拡散領域８７は、セル活性領域１７（同一活性領域）に配置された第１及び第２のトランジスタ２５，２６に対して共通の不純物拡散領域（ソース／ドレイン領域）として機能する。

第１及び第２の溝２１，２２の深さが１５０ｎｍで、かつＺ方向における埋め込み型ゲート線８３の高さが８０ｎｍの場合、半導体基板１３の主面１３ａを基準としたときのビット線用不純物拡散領域８７の深さは、例えば、７０ｎｍとすることができる。
半導体基板１３がｐ型単結晶シリコン基板の場合、第１の容量不純物拡散領域８５及びビット線用不純物拡散領域８７としては、例えば、ｎ型不純物拡散領域を用いることができる。

第２のトランジスタ２６は、ゲート絶縁膜８１と、埋め込み型ゲート電極９１と、第２の容量用不純物拡散領域９３と、ビット線用不純物拡散領域８７と、を有する。
ゲート絶縁膜８１は、セル活性領域１７に形成された第２の溝２２の内面を覆うように配置されている。

埋め込み型ゲート電極９１は、ゲート絶縁膜８１を介して第２の溝２２の下部を埋め込むように配置されている。
埋め込み型ゲート電極９１を構成する金属膜としては、例えば、埋め込み型ゲート電極８３を構成する金属膜と同じ膜を用いることができる。

第２の容量用不純物拡散領域９３は、第２の溝２２の上部と素子分離領域１５−１との間に位置するセル活性領域１７の他方の端部１７Ｂ（言い換えれば、第２の溝２２の一方の側面（図３において、素子分離領域１５−１側に位置する第２の溝２２の側面）を構成するセル活性領域）に配置されている。第２の容量用不純物拡散領域９３は、第２のトランジスタ２６のソース／ドレイン領域として機能する。

第２の溝２２の深さが１５０ｎｍで、かつＺ方向における埋め込み型ゲート線９１の高さが８０ｎｍの場合、半導体基板１３の主面１３ａを基準としたときの第２の容量不純物拡散領域９３の深さは、例えば、７０ｎｍとすることができる。
半導体基板１３がｐ型単結晶シリコン基板の場合、第２の容量用不純物拡散領域９３としては、例えば、ｎ型不純物拡散領域を用いることができる。

埋め込み絶縁膜２７は、第１及び第２の溝２１，２２の上部を埋め込むように配置されている。これにより、第１の溝２１の下部に配置された埋め込み型ゲート電極８３の上面、及び第２の溝２２の下部に配置された埋め込み型ゲート電極９１の上面は、埋め込み絶縁膜２７で覆われる。埋め込み絶縁膜２７の上面は、半導体基板１３の主面１３ａに対して面一とされている。
埋め込み絶縁膜３４としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）やシリコン窒化膜（ＳｉＮ膜）、或いは、これらの膜を積層させた積層膜等を用いることができる。

第１の層間絶縁膜２８は、メモリセル領域Ｅ（セル活性領域１７も含む）に設けられており、素子分離領域１５−１の上面、及び埋め込み絶縁膜２７の上面を覆うように配置されている。
第１の層間絶縁膜２８としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ_２膜）、或いは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を用いることができる。

ビットコンタクト孔２８Ａは、ビット線用不純物拡散領域８７上に位置する第１の層間絶縁膜２８を貫通し、かつビット線用不純物拡散領域８７の上面８７ａ（セル活性領域１７の上面１７ａの一部）を露出するように、第１の層間絶縁膜２８に設けられている。

ビット線３３は、ビットコンタクト孔２８Ａを埋め込み、かつＸ方向に延在するように、第１の層間絶縁膜２８上に配置されている。
これにより、ビット線３３は、その下端がビット線用不純物拡散領域８７の上面８７ａ（半導体基板１３の主面１３ａ、及びセル活性領域１７の上面１７ａと一致する面）と直接接続されている。
ビット線３３は、金属膜以外の膜（例えば、金属膜と比較して抵抗の高いシリコン膜等）を含んでいない第１の金属積層膜９７−１で構成されている。

このように、シリコン膜よりなるビット線コンタクトプラグを介することなく、第１の金属積層膜９７−１よりなるビット線３３（言い換えれば、構成要素に金属よりも抵抗値の高いシリコン膜を含まないビット線）とセル活性領域１７に形成されたビット線用不純物拡散領域８７とを直接接続させることが可能となる。
これにより、メモリセル部１１を微細化した場合（言い換えれば、ビットコンタクト孔２８Ａの開口径を小さくした場合）でも、ビット線３３の抵抗値が上昇することを抑制できる。

第１の金属積層膜９７−１は、金属シリサイド膜１０１と、窒化チタン膜１０２と、タングステンシリサイド膜１０３と、タングステン膜１０４と、が順次積層された構成とされている。
金属シリサイド膜１０１は、第１の金属積層膜９７−１を構成する金属膜のうち最下層に配置される金属膜である。金属シリサイド膜１０１は、ビットコンタクト孔２８Ａが露出するビット線用不純物拡散領域８７の上面８７ａを覆うように配置されている。金属シリサイド膜１０１としては、例えば、チタンシリサイド膜を用いることができる。

このように、ビット線３３を構成する第１の金属積層膜９７−１の最下層に配置される金属シリサイド膜１０１を、ビットコンタクト孔２８Ａが露出するビット線用不純物拡散領域８７の上面８７ａを覆うように配置することにより、ビット線３３とビット線用不純物拡散領域８７（ｎ型不純物を含んだ単結晶シリコンよりなる不純物拡散領域）との間のコンタクト抵抗を小さくすることができる。

第１の金属積層膜９７−１を構成する各膜の厚さは、例えば、金属シリサイド膜１０１が５ｎｍ、窒化チタン膜１０２が１０ｎｍ、タングステンシリサイド膜１０３が２ｎｍ、タングステン膜１０４が２０ｎｍとすることができる。
この場合、ビットコンタクト孔２８Ａの開口径を３０ｎｍで、深さを２０ｎｍとすると、ビットコンタクト孔２８Ａ内は金属シリサイド膜１０１、窒化チタン膜１０２、タングステンシリサイド膜１０３で埋設される。
一方、ビットコンタクト孔２８Ａの開口径が２０ｎｍ以下に微細化された場合には、ビットコンタクト孔２８Ａ内は金属シリサイド膜１０１と窒化チタン膜１０２とで埋設される。いずれの場合も第１の層間絶縁膜２８上に配置される金属積層膜は、窒化チタン膜１０２、タングステンシリサイド膜１０３、及びタングステン膜１０４からなる３層膜で構成される。

なお、本実施の形態では、第１の金属積層膜９７−１の一例として、金属シリサイド膜１０１と、窒化チタン膜１０２と、タングステンシリサイド膜１０３と、タングステン膜１０４と、が順次積層された積層膜を例に挙げて説明したが、第１の金属積層膜９７−１を構成する金属膜はこれらに限定されることなく、適宜選択することができる。

カバー絶縁膜３４−１は、ビット線３３の上面を覆うように配置されている。カバー絶縁膜３４−１の上面は、平坦な面とされている。カバー絶縁膜３４−１は、ビット線３３の上面を保護すると共に、異方性ドライエッチングにより、ビット線３３の母材となる金属積層膜（後述する図１０Ａに示す金属積層膜９７）をパターニングする際のエッチングマスクとして機能する。カバー絶縁膜３４−１の母材となる膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

カバー絶縁膜３４−２は、周辺回路用トランジスタ４１を構成するゲート電極１０９の上面を覆うように配置されている。カバー絶縁膜３４−２の上面は、平坦な面とされている。カバー絶縁膜３４−２は、ゲート電極１０９の上面を保護すると共に、異方性ドライエッチングにより、ゲート電極１０９の母材となる金属積層膜（後述する図１０Ａに示す金属積層膜９７）をパターニングする際のエッチングマスクとして機能する。
カバー絶縁膜３４−２の母材となる膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

サイドウォール３６−１は、第１の層間絶縁膜２８から露出されたビット線３３の側面、及びカバー絶縁膜３４−１の側面を覆うように配置されている。
サイドウォール３６−２は、周辺回路用トランジスタ４１を構成するゲート電極１０９の側面、及びカバー絶縁膜３４−２の側面を覆うように配置されている。Ｙ方向におけるサイドウォール３６−２の幅は、Ｙ方向における低濃度不純物拡散領域１１２の幅に等しい。

サイドウォール３６−２は、イオン注入法により、周辺活性領域１８に一対の高濃度不純物拡散領域１１３を形成する際のマスクとして機能する。
サイドウォール３６−１，３６−２を構成する絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

周辺回路用トランジスタ４１は、周辺活性領域１８に設けられたプレーナ型トランジスタである。周辺回路用トランジスタ４１は、周辺回路用ゲート絶縁膜１０８と、ゲート電極１０９と、一対の低濃度不純物拡散領域１１２と、一対の高濃度不純物拡散領域１１３と、を有する。

周辺回路用ゲート絶縁膜１０８は、周辺活性領域１８の上面１８ａ（周辺回路領域Ｆに位置する半導体基板１３の主面１３ａに一致する面）の中央に配置されている。
周辺回路用ゲート絶縁膜１０８としては、例えば、誘電率が３．９以上で、かつ熱酸化膜の比誘電率よりも高い高誘電率膜（Ｈｉｇｈ−Ｋ膜）を用いることができる。該高誘電率膜（Ｈｉｇｈ−Ｋ膜）としては、例えば、ハフニウム酸化物、タンタル酸化物、ランタン酸化物等を含んだ絶縁膜を用いることができる。

このように、周辺回路用ゲート絶縁膜１０８として、誘電率が３．９以上で、かつ熱酸化膜の比誘電率よりも高い高誘電率膜（Ｈｉｇｈ−Ｋ膜）を用いることにより、半導体装置１０が微細化された場合でもリーク電流を減少させることが可能になると共に、周辺回路用ゲート絶縁膜１０８の電流量を大きくすることができる。

ゲート電極１０９は、周辺回路用ゲート絶縁膜１０８の上面に配置されている。ゲート電極１０９は、段差低減用シリコン膜１１５と、第２の金属積層膜９７−２と、が順次積層された構成とされている。

段差低減用シリコン膜１１５は、周辺回路用ゲート絶縁膜１０８の上面を覆うように配置されている。段差低減用シリコン膜１１５としては、例えば、ポリシリコン膜を用いることができる。
段差低減用シリコン膜１１５の上面は、メモリセル領域Ｅに配置された第１の層間絶縁膜２８の上面に対して面一とされている。段差低減用シリコン膜１１５の厚さは、例えば、２０ｎｍとすることができる。

第２の金属積層膜９７−２は、先に説明したビット線３３を構成する第１の金属積層膜９７−１と同じ積層構造とされている。つまり、第２の金属積層膜９７−２は、金属シリサイド膜１０１と、窒化チタン膜１０２と、タングステンシリサイド膜１０３と、タングステン膜１０４と、が順次積層された構成とされている。

上記ゲート電極１０９は、一層のポリシリコン膜である段差低減用シリコン膜１１５と、第２の金属積層膜９７−２と、が積層された構成とされている。
このため、図１６に示す２層のポリシリコン膜（具体的には、段差低減Ｐｏｌｙ-Ｓｉ膜３３４、及びＰｏｌｙ-Ｓｉ膜３０８）を含むゲート電極３３５と比較して、ゲート電極１０９の抵抗値を小さくすることができる。

なお、図１では、一例として、周辺活性領域１８の中心を縦断するように、Ｘ方向に延在するゲート電極１０９を図示したが、ゲート電極１０９のレイアウトはこれに限定されない。

一対の低濃度不純物拡散領域１１２は、Ｙ方向から周辺回路用ゲート絶縁膜１０８を挟み込むように、周辺回路用ゲート絶縁膜１０８の両側に位置する周辺活性領域１８に設けられている。半導体基板１３としてｐ型単結晶シリコン基板を用いる場合、一対の低濃度不純物拡散領域１１２としては、例えば、低濃度のｎ型不純物拡散領域を用いることができる。
一対の低濃度不純物拡散領域１１２としては、例えば、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を用いることができる。

一対の高濃度不純物拡散領域１１３は、低濃度不純物拡散領域１１２を介して、周辺回路用ゲート絶縁膜１０８を挟み込むように、周辺活性領域１８の両端部に設けられている。
半導体基板１３の主面１３ａを基準としたときの高濃度不純物拡散領域１１３の深さは、低濃度不純物拡散領域１１２の深さよりも深くなるように構成されている。高濃度不純物拡散領域１１３は、低濃度不純物拡散領域１１２よりも不純物濃度の高い不純物拡散領域である。

半導体基板１３としてｐ型単結晶シリコン基板を用いる場合、一対の高濃度不純物拡散領域１１３としては、例えば、低濃度不純物拡散領域１１２よりもｎ型不純物濃度の高いｎ型不純物拡散領域を用いることができる。

第２の層間絶縁膜４３は、第１の層間絶縁膜２８の上面、及び素子分離領域１５−２の上面を覆うように配置されている。第２の層間絶縁膜４３の上面は、平坦な面とされている。第２の層間絶縁膜４３の上面は、カバー絶縁膜３４−１，３４−２の上面に対して面一とされている。
第２の層間絶縁膜４３としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ_２膜）、或いは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を用いることができる。

第１のコンタクト孔４５は、第１の容量用不純物拡散領域８５上に位置する第１及び第２の層間絶縁膜２８，４３を貫通するように配置されている。第１のコンタクト孔４５は、第１の容量用不純物拡散領域８５の上面を露出している。
第１のコンタクト孔４６は、第２の容量用不純物拡散領域９３上に位置する第１及び第２の層間絶縁膜２８，４３を貫通するように配置されている。第１のコンタクト孔４６は、第２の容量用不純物拡散領域９３の上面を露出している。

第２のコンタクト孔４８は、高濃度不純物拡散領域１１３上に位置する第２の層間絶縁膜４３を貫通するように配置されている。第２のコンタクト孔４８は、高濃度不純物拡散領域１１３の上面を露出している。

容量コンタクトプラグ５１は、第１のコンタクト孔４５を充填するように配置されている。これにより、容量コンタクトプラグ５１の下端は、第１の容量用不純物拡散領域８５と接触している。
容量コンタクトプラグ５１の上端面は、平坦な面とされており、第２の層間絶縁膜４３の上面に対して面一とされている。

容量コンタクトプラグ５２は、第１のコンタクト孔４６を充填するように配置されている。これにより、容量コンタクトプラグ５２の下端は、第２の容量用不純物拡散領域９３と接触している。
容量コンタクトプラグ５２の上端面は、平坦な面とされており、第２の層間絶縁膜４３の上面に対して面一とされている。

第１のコンタクトプラグ５３は、第２のコンタクト孔４８を充填するように配置されている。これにより、第１のコンタクトプラグ５３の下端は、高濃度不純物拡散領域１１３と接触している。
第１のコンタクトプラグ５３の上端面は、平坦な面とされており、第２の層間絶縁膜４３の上面に対して面一とされている。

第１の配線パターン５５は、周辺回路領域Ｆに配置された第２の層間絶縁膜４３上に設けられている。第１の配線パターン５５は、配線部と、該配線部と一体とされ、かつ配線部よりも幅広形状とされたパッド部５５Ａと、を有する。パッド部５５Ａは、第１のコンタクトプラグ５３の上端と接続されている。
これにより、第１の配線パターン５５は、第１のコンタクトプラグ５３を介して、高濃度不純物拡散領域１１３と電気的に接続されている。

ストッパー膜５７は、第１の配線パターン５５を覆うように、メモリセル領域Ｅ及び周辺回路領域Ｆに配置された第２の層間絶縁膜４３の上面に配置されている。ストッパー膜５７は、第３及び第４の層間絶縁膜５９，６６を異方性ドライエッチングする際のストッパー膜として機能する絶縁膜である。

よって、ストッパー膜５７としては、異方性ドライエッチングにより、第３及び第４の層間絶縁膜５９，６６をエッチングする条件で、エッチングされにくい絶縁膜を用いるとよい。
具体的には、第３及び第４の層間絶縁膜５９，６６として、シリコン酸化膜（ＳｉＯ_２膜）を用いる場合、ストッパー膜５７としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

第３の層間絶縁膜５９は、ストッパー膜５７の上面を覆うように配置されている。第３の層間絶縁膜５９の厚さは、ストッパー膜５７及び第３の層間絶縁膜５９に形成するシリンダ孔６２の深さが所望の深さとなるように設定する。
第３の層間絶縁膜５９としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ_２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を用いることができる。

シリンダ孔６２は、容量コンタクトプラグ５１，５２上に位置するストッパー膜５７及び第３の層間絶縁膜５９を貫通するように設けられている。シリンダ孔６２は、円柱形状とされた空間であり、容量コンタクトプラグ５１または容量コンタクトプラグ５２の上端面を露出している。

キャパシタ６４は、シリンダ孔６２内を埋め込むように配置されている。キャパシタ６４は、下部電極１１７と、容量絶縁膜１１８と、上部電極１１９と、を有する。
下部電極１１７は、クラウン形状（王冠形状）とされており、シリンダ孔６２の内壁を覆うように配置されている。下部電極１１７は、容量コンタクトプラグ５１の上端または容量コンタクトプラグ５２の上端と接続されている。

これにより、容量コンタクトプラグ５１上に配置された下部電極１１７は、容量コンタクトプラグ５１を介して、第１の容量用不純物拡散領域８５と電気的に接続されている。
また、容量コンタクトプラグ５２上に配置された下部電極１１７は、容量コンタクトプラグ５２を介して、第２の容量用不純物拡散領域９３と電気的に接続されている。
下部電極１１７を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。

容量絶縁膜１１８は、下部電極１１７の表面、及び第３の層間絶縁膜５９の上面を覆うように配置されている。容量絶縁膜１１８の厚さは、下部電極１１７の内部を埋め込まない厚さとされている。
容量絶縁膜１１８としては、例えば、酸化ハフニウム膜（ＨｆＯ_２膜）、酸化ジルコニウム膜（ＺｒＯ_２膜）、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ_３膜）、或いはこれらの積層膜等を用いることができる。

上部電極１１９は、容量絶縁膜１１８の表面を覆うように設けられている。上部電極１１９の厚さは、容量絶縁膜１１８を介して、下部電極１１７内に形成された空間を埋め込む厚さとされている。上部電極１１９の上面は、平坦な面とされている。
上部電極１１９を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。

上記構成とされたキャパシタ６４のうち、容量コンタクトプラグ５１上に配置されたキャパシタ６４は、容量コンタクトプラグ５１を介して、第１のトランジスタ２５と電気的に接続されている。
また、キャパシタ６４のうち、容量コンタクトプラグ５２上に配置されたキャパシタ６４は、容量コンタクトプラグ５２を介して、第２のトランジスタ２６と電気的に接続されている。

なお、図３では、キャパシタ６４の一例として、シリンダ孔６２内を埋め込む構成とされたシリンダ型キャパシタを例に挙げて図示したが、キャパシタ６５の形状は、これに限定されない。例えば、キャパシタ６４として、クラウン型キャパシタを用いてもよい。

第１のメモリセルＭＣ１は、第１のトランジスタ２５と、容量コンタクトプラグ５１の上方に配置され、かつ第１のトランジスタ２５と電気的に接続されたキャパシタ６４と、で構成されている。
第２のメモリセルＭＣ２は、第２のトランジスタ２６と、容量コンタクトプラグ５２の上方に配置され、かつ第２のトランジスタ２６と電気的に接続されたキャパシタ６４と、で構成されている。

第４の層間絶縁膜６６は、上部電極１１９の上面、及び周辺回路領域Ｆに配置された第３の層間絶縁膜５９の上面を覆うように配置されている。
第４の層間絶縁膜６６としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ_２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を用いることができる。

第３のコンタクト孔６８は、第１の配線パターン５５のパッド部５５Ａ上に位置するストッパー膜５７、第３の層間絶縁膜５９、及び第４の層間絶縁膜６６を貫通するように設けられている。これにより、第３のコンタクト孔６８は、第１の配線パターン５５のパッド部５５Ａの上面を露出している。

第２のコンタクトプラグ７１は、第３のコンタクト孔６８を充填するように設けられている。第２のコンタクトプラグ７１の下端は、第１の配線パターン５５のパッド部５５Ａと接続されている。
これにより、第２のコンタクトプラグ７１は、第１の配線パターン５５を介して、周辺回路用トランジスタ４１の高濃度不純物拡散領域１１３と電気的に接続されている。

第２の配線パターン７３は、周辺回路領域Ｆに位置する第４の層間絶縁膜６６の上面に配置されている。第２の配線パターン７３は、第２のコンタクトプラグ７１の上端と接続されている。
これにより、第２の配線パターン７３は、第２のコンタクトプラグ７１を介して、周辺回路用トランジスタ４１と電気的に接続されている。

保護絶縁膜７５は、第２の配線パターン７３と、メモリセル領域Ｅ及び周辺回路領域Ｆに配置された第４の層間絶縁膜６６の上面と、を覆うように設けられている。保護絶縁膜７５は、最上層に配置された第２の配線パターン７３を保護する機能を有する。
保護絶縁膜７５としては、例えば、ポリイミド樹脂よりなる絶縁膜を用いることができる。

本実施の形態の半導体装置によれば、メモリセル領域Ｅ、及びメモリセル領域Ｅの周囲に配置される周辺回路領域Ｆを有する半導体基板１３と、メモリセル領域Ｅ及び周辺回路領域Ｆに配置される素子分離領域１５−１，１５−２と、メモリセル領域Ｅに配置され、かつ素子分離領域１５−１により区画されるセル活性領域１７と、セル活性領域１７上に配置された第１の層間絶縁膜２８と、第１の層間絶縁膜２８を貫通し、かつビット線用不純物拡散領域８７の上面８７ａ（セル活性領域１７の上面１７ａの一部）を露出するビットコンタクト孔２８Ａと、ビットコンタクト孔２８Ａを埋め込むように、第１の層間絶縁膜２８上に配置され、かつ第１の金属積層膜９７−１よりなるビット線３３と、を有することにより、第１の金属積層膜９７−１よりなるビット線３３（言い換えれば、構成要素となる膜に金属膜よりも抵抗値の高いシリコン膜を含まないビット線）と、ビット線用不純物拡散領域８７と、を直接接続させることが可能となる。
これにより、メモリセル部１１を微細化した場合（言い換えれば、ビットコンタクト孔２８Ａの開口径を小さくした場合）でも、ビット線３３の抵抗値が上昇することを抑制できる。

また、第１の金属積層膜９７−１を構成する最下層の金属膜として、金属シリサイド膜を用いることで、ビット線３３とビット線用不純物拡散領域８７との間のコンタクト抵抗の上昇を抑制できる。

図６〜図１４は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、及び図１４Ａは、図１に示すＡ−Ａ線に対応する製造途中の半導体装置の断面図である。
図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、及び図１４Ｂは、図１に示すＢ−Ｂ線に対応する製造途中の半導体装置の断面図である。

図６Ｃは、図６Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。図７Ｃは、図７Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。
図８Ｃは、図８Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。図９Ｃは、図９Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。
図１０Ｃは、図１０Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。図１１Ｃは、図１１Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。
図１２Ｃは、図１２Ａに示す製造途中の半導体装置のうち、領域Ｄで囲まれた部分を拡大した断面図である。

図７Ｄは、図７Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。図８Ｄは、図８Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。
図９Ｄは、図９Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。図１０Ｄは、図１０Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。
図１１Ｄは、図１１Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。図１２Ｄは、図１２Ａに示す製造途中の半導体装置のうち、領域Ｃで囲まれた部分を拡大した断面図である。

次に、主に、図６〜図１４を参照して、本実施の形態の半導体装置の製造方法について説明する。なお、図１４に示す工程以降の半導体装置１０の製造方法の説明は、図２及び図３を参照して行う。

始めに、図６Ａ、図６Ｂ、及び図６Ｃに示す工程では、半導体基板１３としてｐ型の単結晶シリコン基板を準備する。次いで、周知の手法であるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、半導体基板１３の主面１３ａ側に、素子分離領域１５−１，１５−２を一括形成する。

具体的には、例えば、メモリセル領域Ｅ及び周辺回路領域Ｆに、フォトリソグラフィー技術及び異方性ドライエッチング技術を用いて素子分離用溝（図示せず）を形成し、その後、該素子分離用溝を埋め込む素子分離用絶縁膜を形成することで、素子分離領域１５−１，１５−２を一括形成する。

これにより、メモリセル領域Ｅに配置された素子分離領域１５−１により区画され、Ｘ１方向に延在し、かつＸ１方向及びＹ方向に所定の間隔で配置された複数のセル活性領域１７と、周辺回路領域Ｆに配置された素子分離領域１５−２により区画され、Ｙ方向に延在し、かつＸ方向及びＹ方向に所定の間隔で配置された複数の周辺活性領域１８と、が一括形成される（図１参照）。

上記素子分離用絶縁膜（図示せず）としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）、シリコン窒化膜（ＳｉＮ膜）、或いはこれらの積層膜等を用いることができる。
また、半導体基板１３の主面１３ａを基準としたときの素子分離領域１５−１，１５−２の深さは、例えば、２５０ｎｍとすることができる。

次いで、フォトリソグラフィー技術及び異方性ドライエッチング技術により、メモリセル領域Ｅに位置するセル活性領域１７に、セル活性領域１７の延在方向（Ｘ１方向）と交差するＹ方向に延在し、かつセル活性領域１７の上部を３分割する第１及び第２の溝２１，２２（２つの溝）を形成する。

このとき、第１及び第２の溝２１，２２は、Ｙ方向に配置された複数のセル活性領域１７及び素子分離領域１５−１に跨るように形成する。
半導体基板１３の主面１３ａを基準としたときの第１及び第２の溝２１，２２の深さは、例えば、１５０ｎｍとすることができる。

次いで、周知の手法により、第１及び第２の溝２１，２２の内面を覆うゲート絶縁膜８１を形成する。
具体的には、例えば、熱酸化法により、第１及び第２の溝２１，２２の内面に露出されたセル活性領域１７（言い換えれば、単結晶シリコン基板よりなる半導体基板１３）を酸化させることで、第１及び第２の溝２１，２２の内面を覆うシリコン酸化膜（ＳｉＯ_２膜）を形成する。これにより、シリコン酸化膜（ＳｉＯ_２膜）よりなるゲート絶縁膜８１が形成される。

なお、熱酸化法以外の方法を用いて、第１及び第２の溝２１，２２の内面を覆うゲート絶縁膜８１を形成してもよい。
この場合、ゲート絶縁膜８１としては、例えば、単層のシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ_２膜）、シリコン酸化膜（ＳｉＯ_２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。

次いで、周知の手法により、ゲート絶縁膜８１を介して、第１の溝２１の下部を埋め込むように配置され、Ｙ方向に延在する埋め込み型ゲート電極８３と、ゲート絶縁膜８１を介して、第２の溝２２の下部を埋め込むように配置され、Ｙ方向に延在する埋め込み型ゲート電極９１と、を一括形成する。

具体的には、例えば、以下の方法を用いて、埋め込み型ゲート電極８３，９１を形成する。始めに、第１及び第２の溝２１，２２を埋め込むように、埋め込み型ゲート電極８３，９１の母材となる窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。
その後、異方性ドライエッチングを用いたエッチバックにより、第１及び第２の溝２１，２２の下部のみに窒化チタン膜（ＴｉＮ膜）及びタングステン膜（Ｗ膜）を残存させることで、埋め込み型ゲート電極８３，９１が形成される。

次いで、周知の手法により、第１及び第２の溝２１，２２の上部を埋め込み、かつ上面２６ａが半導体基板１３の主面１３ａに対して面一とされた埋め込み絶縁膜２７を形成する。
これにより、埋め込み型ゲート電極８３，９１の上面は、埋め込み絶縁膜２７で覆われる。埋め込み絶縁膜２７としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）、シリコン窒化膜（ＳｉＮ膜）、或いはこれらの膜を積層させた積層膜等を用いることができる。

次いで、フォトリソグラフィー技術及びイオン注入技術により、セル活性領域１７の上面１７ａにｎ型不純物をイオン注入することで、セル活性領域１７の一方の端部１７Ａ（図１参照）に配置された第１の容量用不純物拡散領域８５と、セル活性領域１７の他方の端部１７Ｂ（図１参照）に配置された第２の容量用不純物拡散領域９３と、第１の溝２１と第２の溝２２との間に位置するセル活性領域１７に配置されたビット線用不純物拡散領域８７と、を一括形成する。

このとき、第１の容量用不純物拡散領域８５、第２の容量用不純物拡散領域９３、及びビット線用不純物拡散領域８７は、これらの上面がセル活性領域１７の上面１７ａ（半導体基板１３の主面１３ａ）と一致するように形成される。

これにより、第１の溝２１の内面に形成されたゲート絶縁膜８１、埋め込み型ゲート電極８３、第１の容量用不純物拡散領域８５、及びビット線用不純物拡散領域８７を有する第１のトランジスタ２５と、第２の溝２２の内面に形成されたゲート絶縁膜８１、埋め込み型ゲート電極９１、第２の容量用不純物拡散領域９３、及びビット線用不純物拡散領域８７を有する第２のトランジスタ２６と、が形成される。

次いで、周知の手法により、周辺活性領域Ｆの上面、及び素子分離領域１５−２の上面を覆う絶縁膜１２５と、絶縁膜１２５の上面を覆うポリシリコン膜１２７と、を順次成膜する。
絶縁膜１２５は、周辺回路用トランジスタ４１の構成要素の１つである周辺回路用ゲート絶縁膜１０８の母材となる膜である。絶縁膜１２５としては、例えば、高誘電率膜（Ｈｉｇｈ−Ｋ膜）を用いることができる。

具体的には、例えば、以下の方法により、周辺回路領域Ｆに配置された絶縁膜１２５及びポリシリコン膜１２７を形成する。
始めに、素子分離領域１５−１，１５−２の上面、セル活性領域１７の上面１７ａ、周辺活性領域１８の上面１８ａ、及び埋め込み絶縁膜２７の上面を覆う絶縁膜１２５（例えば、高誘電率膜）を成膜し、次いで、絶縁膜１２５の上面を覆うポリシリコン膜１２７を成膜する。

次いで、フォトリソグラフィー技術により、周辺回路領域Ｆに形成されたポリシリコン膜１２７の上面を覆うレジストマスク（図示せず）を形成する。これにより、メモリセル領域Ｅに形成されたポリシリコン膜１２７の上面が、該レジストマスク（図示せず）から露出される。

次いで、該レジストマスク（図示せず）をエッチングマスクとする異方性ドライエッチングにより、メモリセル領域Ｅに形成された絶縁膜１２５及びポリシリコン膜１２７を除去して、セル活性領域１７の上面１７ａ、及び素子分離領域１５−１の上面を露出させる。
これにより、周辺回路領域Ｆのみに、積層された絶縁膜１２５及びポリシリコン膜１２７が残存する。

絶縁膜１２５となる高誘電率膜としては、例えば、誘電率が３．９以上で、かつ熱酸化膜の比誘電率よりも高い絶縁膜を成膜する。該高誘電率膜としては、例えば、ハフニウム酸化物、タンタル酸化物、ランタン酸化物等を含んだ絶縁膜を用いることができる。
絶縁膜１２５は、後述する図１１Ａ〜図１１Ｄに示す工程において、パターニングされることで、周辺回路用ゲート絶縁膜１０８となる。
つまり、絶縁膜１２５は、周辺回路用ゲート絶縁膜１０８の母材となる絶縁膜である。絶縁膜１２５の厚さは、例えば、３ｎｍとすることができる。

ポリシリコン膜１２７は、後述する図１１Ａ〜図１１Ｄに示す工程において、パターニングされることで、周辺回路用トランジスタ４１のゲート電極１０９の一部となる。つまり、ポリシリコン膜１２７は、ゲート電極１０９の母材となる導電膜である。ポリシリコン膜１２７の厚さは、例えば、１５ｎｍとすることができる。

次いで、周知の手法により、素子分離領域１５−１、埋め込み絶縁膜２７の上面、第１の容量用不純物拡散領域８５の上面、ビット線用不純物拡散領域８７の上面８７ａ、第２の容量用不純物拡散領域９３の上面、及び周辺回路領域Ｆに形成されたポリシリコン膜１２７の上面を覆う第１の層間絶縁膜２８を成膜する。
これにより、周辺回路領域Ｆには、メモリセル領域Ｅに形成された第１の層間絶縁膜２８と同じ厚さの第１の層間絶縁膜２８が形成される。第１の層間絶縁膜２８の厚さは、例えば、２０ｎｍとすることができる。

具体的には、例えば、第１の層間絶縁膜２８として、ＳＯＧ法により、塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を形成する。
なお、これに替えて、第１の層間絶縁膜２８として、例えば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ_２膜）を成膜してもよい。

次いで、図７Ａ、図７Ｂ、図７Ｃ、及び図７Ｄに示す工程では、フォトリソグラフィー技術により、メモリセル領域Ｅに配置された第１の層間絶縁膜２８の上面に、開口部１３１Ａを有するエッチング用マスク１３１を形成する。これにより、周辺回路領域Ｆに形成されたポリシリコン膜１２７の上面は、エッチング用マスク１３１から露出される。
開口部１３１Ａは、第１の層間絶縁膜２８の上面のうち、ビット線用不純物拡散領域８７の上方に位置する面を露出するように形成する。

次いで、エッチング用マスク１３１を介した異方性ドライエッチングにより、開口部１３１Ａの下方に位置する第１の層間絶縁膜２８を除去することで、第１の層間絶縁膜２８を貫通し、かつビット線用不純物拡散領域８７の上面８７ａを露出するビットコンタクト孔２８Ａを形成する。ビットコンタクト孔２８Ａの直径は、例えば、３０ｎｍとすることができる。

ところで、エッチング用マスク１３１から露出され、かつ周辺回路領域Ｆに形成された第１の層間絶縁膜２８の厚さは、開口部１３１Ａの下方に配置された第１の層間絶縁膜２８の厚さと等しい。
このため、開口部１３１Ａの下方に位置する第１の層間絶縁膜２８を除去する際に、周辺回路領域Ｆに形成された第１の層間絶縁膜２８（図６Ａ参照）が除去され、周辺回路領域Ｆに配置されたポリシリコン膜１２７の上面が露出される。

つまり、周辺回路領域Ｆに形成された第１の層間絶縁膜２８（図６Ａ参照）を露出するように、エッチング用マスク１３１を形成し、該エッチング用マスク１３１を介して、第１の層間絶縁膜２８をエッチングすることで、別途、周辺回路領域Ｆに形成された第１の層間絶縁膜２８を除去する工程を行う必要がなくなるため、半導体装置１０の製造工程を簡略化することができる。

異方性ドライエッチングにより、ビットコンタクト孔２８Ａを形成する際に、周辺回路領域Ｆに形成されたポリシリコン膜１２７が露出された段階を検出可能なエンドポイントシステムを用いると共に、開口径の小さいビットコンタクト孔２８Ａのマイクロローディング効果の影響分、第１の層間絶縁膜２８のオーバーエッチングを行うとよい。

なお、「マイクロローディング効果」とは、マスクパターンの開口部のアスペクト比（深さと幅の比）が大きい領域に比べ、アスペクト比が小さい領域のエッチングレートが低くなる現象をいう。

平面視した状態において、周辺回路領域Ｆの上方に配置されたポリシリコン膜１２７の面積はかなり広いため、異方性ドライエッチングにより、ビットコンタクト孔２８Ａを形成する際、周辺回路領域Ｆに配置された第１の層間絶縁膜２８が無くなって、ポリシリコン膜１２７が露出した時点をエッチングの終点として検出することで、ビットコンタクト孔２８Ａのエッチング精度を向上させることができる。

さらに、ポリシリコン膜１２７が露出した時点をエッチングの終点にすると共に、該終点から所定のオーバーエッチング量を設定することで、半導体基板１３の面内に形成されるビットコンタクト孔２８Ａの底から確実にセル活性領域１７の上面の一部を露出させることが可能となるので、ビットコンタクト孔２８Ａの加工精度を向上させることができる。
これにより、ビットコンタクト孔２８Ａを埋め込むビット線３３とビット線用不純物拡散領域８７との間におけるコンタクト不良が発生しにくくなるため、半導体装置１０の歩留まりを向上させることができる。

さらに、異方性ドライエッチングにより、ビットコンタクト孔２８Ａを形成する場合、第１の層間絶縁膜２８をエッチングしやすく、かつ半導体基板１３（言い換えれば、ビット線用不純物拡散領域８７）がエッチングされにくい条件を用いるとよい。
このようなエッチング条件を用いて、異方性ドライエッチングにより、ビットコンタクト孔２８Ａを形成することで、半導体基板１３の面内において、エッチング速度の速い領域に配置されたビット線用不純物拡散領域８７がエッチングされることを抑制できる。

次いで、図８Ａ、図８Ｂ、図８Ｃ、及び図８Ｄに示す工程では、周知の手法により、図７Ａ、図７Ｂ、及び図７Ｄに示すエッチング用マスク１３１を除去する。これにより、メモリセル領域Ｅに残存する第１の層間絶縁膜２８の上面が露出される。

次いで、周知の手法により、ビットコンタクト孔２８Ａが露出するビット線用不純物拡散領域８７の上面８７ａ、及びポリシリコン膜１２７の上面に、金属シリサイド膜１０１を形成する。金属シリサイド膜１０１としては、例えば、チタンシリサイド膜（ＴｉＳｉ膜）を用いることができる。

ここで、金属シリサイド膜１０１として、チタンシリサイド膜を形成する場合を例に挙げて、金属シリサイド膜１０１の形成方法について説明する。
始めに、周知の手法により、ビットコンタクト孔２８Ａの内面、第１の層間絶縁膜２８の上面、及びポリシリコン膜１２７の上面を覆うチタン膜１３４を形成する。チタン膜１３４の厚さは、例えば、２ｎｍとすることができる。

次いで、熱処理により、ビット線用不純物拡散領域８７の上面８７ａ（言い換えれば、半導体基板１３の主面１３ａ）及びポリシリコン膜１２７とチタン膜１３４とを反応させることで、金属シリサイド膜１０１となるチタンシリサイド膜（ＴｉＳｉ膜）を形成する。
これにより、チタンシリサイド膜よりなる金属シリサイド膜１０１は、ビットコンタクト孔２８Ａが露出するビット線用不純物拡散領域８７の上面８７ａ、及びポリシリコン膜１２７の上面に形成される。

ビットコンタクト孔２８Ａが露出するビット線用不純物拡散領域８７の上面８７ａに形成されたチタンシリサイド膜１０１は、図１１Ａに示すビット線３３の構成要素の１つとなる。また、ポリシリコン膜１２７の上面に形成されたチタンシリサイド膜１０１の一部は、図１１Ｃに示すゲート電極１０９の一部を構成する。

なお、第１の層間絶縁膜２８と接触するように配置されたチタン膜１３４は、熱処理により、シリコンと反応しないため、チタンシリサイド膜にはならず、チタン膜１３４のまま残存する。

次いで、図９Ａ、図９Ｂ、図９Ｃ、及び図９Ｄに示す工程では、周知の手法により、第１の層間絶縁膜２８に残存するチタン膜１３４（図８Ａ参照）を除去する。これにより、メモリセル領域Ｅに配置された第１の層間絶縁膜２８の上面が露出される。

この段階において、ポリシリコン膜１２７上に形成された金属シリサイド膜１０１の上面と、セル活性領域１７を含むメモリセル領域Ｅに形成された第１の層間絶縁膜２８の上面と、が面一になるように、絶縁膜１２５の厚さ、ポリシリコン膜１２７の厚さ、第１の層間絶縁膜２８の厚さ、及び金属シリサイド１０１の厚さを予め調節しておくとよい。

このように、ポリシリコン膜１２７上に形成された金属シリサイド膜１０１の上面と、セル活性領域１７を含むメモリセル領域Ｅに形成された第１の層間絶縁膜２８の上面と、を面一にすることで、メモリセル領域Ｅに形成されるビット線３３と周辺回路領域Ｆに形成されるゲート電極１０９との間に高さの差が生じることを抑制できる。

次いで、図１０Ａ、図１０Ｂ、図１０Ｃ、及び図１０Ｄに示す工程では、周知の手法により、金属シリサイド膜１０１が形成されたビットコンタクト孔２８Ａの内面、第１の層間絶縁膜２８の上面、及びポリシリコン膜１２７の上面を覆う窒化チタン膜１０２を成膜する。
このとき、窒化チタン膜１０２の厚さは、金属シリサイド膜１０１が形成されたビットコンタクト孔２８Ａを埋め込まない厚さとする。窒化チタン膜１０２の厚さは、例えば、５ｎｍとすることができる。

次いで、周知の手法により、窒化チタン膜１０２の表面に、窒化チタン膜１０２を介して、ビットコンタクト孔２８Ａを埋め込む厚さとされたタングステンシリサイド膜１０３を成膜する。このとき、タングステンシリサイド膜１０３は、その上面が平坦な面となるように形成する。タングステンシリサイド膜１０３の厚さは、例えば、１０ｎｍとすることができる。

次いで、周知の手法により、タングステンシリサイド膜１０３の表面に、タングステン膜１０４（例えば、厚さが１０ｎｍ）を成膜する。
これにより、メモリセル領域Ｅ及び周辺回路領域Ｆに、金属シリサイド膜１０１と、窒化チタン膜１０２と、タングステンシリサイド膜１０３と、タングステン膜１０４と、が順次積層された金属積層膜９７が形成される。

なお、図１０Ａに示す金属積層膜９７のうち、ビット線用不純物拡散領域８７上に形成された部分は、図３に示すビット線３３を構成する第１の金属積層膜９７−１に相当し、周辺活性領域１８の中央に形成された部分は、図５に示す第２の金属積層膜９７−２に相当する。

次いで、周知の手法により、金属積層膜９７の上面（言い換えれば、タングステン膜１０４の上面）を覆うシリコン窒化膜１３６を成膜する。シリコン窒化膜１３６は、後述する図１１に示す工程でパターニングされることで、カバー絶縁膜３４−１，３４−２となる。
つまり、シリコン窒化膜１３６は、カバー絶縁膜３４−１，３４−２の母材となる絶縁膜である。シリコン窒化膜１３６の厚さは、例えば、３０ｎｍにすることができる。

次いで、図１１Ａ、図１１Ｂ、図１１Ｃ、及び図１１Ｄに示す工程では、フォトリソグラフィー技術及び異方性ドライエッチング技術により、シリコン窒化膜１３６をパターニングすることで、メモリセル領域Ｅに配置され、かつシリコン窒化膜１３６よりなるカバー絶縁膜３４−１と、周辺回路領域Ｆに配置され、かつシリコン窒化膜１３６よりなるカバー絶縁膜３４−２と、を一括形成する。

このとき、カバー絶縁膜３４−１は、ビット線３３の形成領域に対応するタングステン膜１０４の上面を覆うように形成し、カバー絶縁膜３４−２は、ゲート電極１０９の形成領域に対応するタングステン膜１０４の上面を覆うように形成する。

次いで、カバー絶縁膜３４−１，３４−２をエッチング用マスクとする異方性ドライエッチングにより、図１０Ａに示す金属積層膜９７（言い換えれば、第１及び第２の金属積層膜９７−１，９７−２）及び絶縁膜１２５のうち、不要な部分を除去することで、カバー絶縁膜３４−１の直下に配置され、かつ第１の金属積層膜９７−１（金属積層膜９７）よりなるビット線３３と、周辺活性領域１８の中央に配置され、かつ絶縁膜１２５よりなる周辺回路用ゲート絶縁膜１０８と、カバー絶縁膜３４−２の直下に配置され、かつ段差低減用シリコン膜１１５（母材がポリシリコン膜１２７）及び第２の金属積層膜９７−２（金属積層膜９７）よりなるゲート電極１０９と、を一括形成する。

これにより、ビット線３３は、図１に示すＸ方向に延在すると共に、ビットコンタクト孔２８Ａを埋め込み、かつ下端がビット線用不純物拡散領域８７の上面８７ａと接続されるように形成される。
また、ゲート電極１０９は、図１に示すＸ方向に延在するように、周辺回路用ゲート絶縁膜１０８上に形成される。

このように、ビット線用不純物拡散領域８７の上面８７ａを露出するビットコンタクト孔２８Ａを埋め込むように、第１の金属積層膜９７−１よりなるビット線３３を形成することで、シリコン膜よりなるビット線コンタクトプラグを介することなく、第１の金属積層膜９７−１よりなるビット線３３（言い換えれば、構成要素に金属よりも抵抗値の高いシリコン膜を含まないビット線）とビット線用不純物拡散領域８７の上面８７ａとを直接接続させることが可能となる。
これにより、メモリセル部１１を微細化した場合（言い換えれば、ビットコンタクト孔２８Ａの開口径を小さくした場合）でも、ビット線３３の抵抗値が上昇することを抑制できる。

また、第１の金属積層膜９７−１の最下層を構成する金属膜として、金属シリサイド膜１０１（具体的には、例えば、チタンシリサイド膜）を用いることにより、メモリセル部１１が微細化された場合でも、ビット線３３とビット線用不純物拡散領域８７（単結晶シリコン基板にｎ型不純物がイオン注入された領域）との間のコンタクト抵抗が上昇することを抑制できる。

また、周辺活性領域１８の上面１８ａ、及び素子分離領域１５−２の上面に、絶縁膜１２５と、ポリシリコン膜１２７と、を順次積層形成し、次いで、セル活性領域１７の上面、及び素子分離領域１５−１の上面を覆う第１の層間絶縁膜２８に、ビット線用不純物拡散領域８７の上面８７ａを露出するビットコンタクト孔２８Ａを形成し、次いで、ビットコンタクト孔２８Ａを埋め込むように、第１の層間絶縁膜２８の上面、及びポリシリコン膜１２７の上面を覆う金属積層膜９７を成膜し、その後、金属積層膜９７及びポリシリコン膜１２７をパターニングすることで、金属積層膜９７よりなるビット線３３と、金属積層膜９７、及びポリシリコン膜１２７を母材とする段差低減用シリコン膜１１５よりなるゲート電極１０９と、を一括形成することにより、ビット線３３のうち、第１の層間絶縁膜２８上に配置される部分の厚さを段差低減用シリコン膜１１５の厚さ分だけ薄くすることが可能となる。
これにより、ビット線３３の寄生容量を低減することが可能となるので、半導体装置１０の動作の高精度化（具体的には、例えば、ＤＲＡＭの動作の高精度化）を実現することができる。

次いで、図１２Ａ、図１２Ｂ、図１２Ｃ、及び図１２Ｄに示す工程では、カバー絶縁膜３４−１，３４−２及び第１の層間絶縁膜２８をマスクとするイオン注入法により、図１１Ａに示す周辺活性領域１８に低濃度のｎ型不純物をイオン注入することで、一対の低濃度不純物拡散領域１１２を形成する。
具体的には、一対の低濃度不純物拡散領域１１２として、例えば、ＬＤＤ領域を形成する。

なお、図示してはいないが、この段階では、図１２Ａに示す高濃度不純物拡散領域１１３の形成領域に対応する周辺活性領域１８にも低濃度不純物拡散領域１１２が形成される。

次いで、周知の手法により、第１の層間絶縁膜２８上に配置され、かつ第１の層間絶縁膜２８の上面よりも上方に配置されたビット線３３の側面、及びカバー絶縁膜３４−１を覆うサイドウォール３６−１と、低濃度不純物拡散領域１１２上に配置され、かつゲート電極１０９の側面、及びカバー絶縁膜３４−１を覆うサイドウォール３６−２と、を一括形成する。

具体的には、例えば、一対の低濃度不純物拡散領域１１２を形成後、図１１Ａに示す構造体の上面側を覆うシリコン窒化膜（ＳｉＮ膜）を成膜し、その後、異方性ドライエッチング法により、該シリコン窒化膜をエッチバックすることで、サイドウォール３６−１，３６−２を形成する。

次いで、カバー絶縁膜３４−１，３４−２、第１の層間絶縁膜２８、及びサイドウォール３６−２をマスクとするイオン注入法により、周辺活性領域１８のうち、図１に示すＹ方向において、サイドウォール３６−２と素子分離領域１５−２とで挟まれた部分（言い換えれば、高濃度不純物拡散領域１１３の形成領域に対応する部分に形成された低濃度不純物拡散領域１１２（図示せず））に高濃度のｎ型不純物をイオン注入することで、一対の高濃度不純物拡散領域１１３を形成する。

このとき、高濃度不純物拡散領域１１３は、半導体基板１３の主面１３ａを基準としたときの深さが、低濃度不純物拡散領域１１２の深さよりも深くなるように形成する。
一対の高濃度不純物拡散領域１１３は、１つの低濃度不純物拡散領域１１２を介して、Ｙ方向から周辺回路用ゲート絶縁膜１０８を挟み込むように、周辺活性領域１８の両端部に配置される。

これにより、１つの周辺活性領域１８に対して、１つの周辺回路用トランジスタ４１（プレーナ型トランジスタ）が形成される。
周辺回路用トランジスタ４１は、周辺回路用トランジスタ４１は、周辺回路用ゲート絶縁膜１０８と、ゲート電極１０９と、一対の低濃度不純物拡散領域１１２と、一対の高濃度不純物拡散領域１１３と、を有した構成とされている。

次いで、周知の手法により、サイドウォール３６−１間、サイドウォール３６−１，３６−２間、及びサイドウォール３６−２間に形成された空間を埋め込み、かつ上面がサイドウォール３６−１，３６−２の上面に対して面一とされた第２の層間絶縁膜４３を形成する。

具体的には、例えば、以下の方法により、第２の層間絶縁膜４３を形成する。
始めに、ＣＶＤ法により、メモリセル領域Ｅ及び周辺回路領域Ｆを覆うシリコン酸化膜（ＳｉＯ_２膜）を成膜する。次いで、ＣＭＰ法により、カバー絶縁膜３４−１，３４−２の上面、及びサイドウォール３６−１，３６−２の上面よりも上方に形成された余分なシリコン酸化膜（ＳｉＯ_２膜）を研磨除去することで、シリコン酸化膜（ＳｉＯ_２膜）よりなる第２の層間絶縁膜４３が形成される。

上記研磨工程では、シリコン窒化膜（ＳｉＮ膜）よりなるカバー絶縁膜３４−１，３４−２及びサイドウォール３６−１，３６−２を研磨のストッパー膜として利用することで、第２の層間絶縁膜４３の厚さを精度良くコントロールすることができる。
なお、ＣＶＤ法により形成されるシリコン酸化膜（ＳｉＯ_２膜）に替えて、ＳＯＧ法により形成される塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を用いてもよい。

次いで、フォトリソグラフィー技術及び異方性ドライエッチング技術により、第１の容量用不純物拡散領域８５上に位置する第１及び第２の層間絶縁膜２８，４３を貫通する第１のコンタクト孔４５と、第２の容量用不純物拡散領域９３上に位置する第１及び第２の層間絶縁膜２８，４３を貫通する第１のコンタクト孔４６と、高濃度不純物拡散領域１１３上に位置する第２の層間絶縁膜４３を貫通する第２のコンタクト孔４８と、を一括形成する。

これにより、第１のコンタクト孔４５は、第１の容量用不純物拡散領域８５の上面を露出するように形成され、第１のコンタクト孔４６は、第２の容量用不純物拡散領域９３の上面を露出するように形成される。
また、第２のコンタクト孔４８は、高濃度不純物拡散領域１１３の上面を露出するように形成される。

次いで、周知の手法により、第１のコンタクト孔４５に配置され、下端が第１の容量用不純物拡散領域８５の上面と接触する容量コンタクトプラグ５１と、第１のコンタクト孔４６に配置され、下端が第２の容量用不純物拡散領域９３の上面と接触する容量コンタクトプラグ５２と、第２のコンタクト孔４８に配置され、下端が高濃度不純物拡散領域１１３の上面と接触する第１のコンタクトプラグ５３と、を一括形成する。

このとき、容量コンタクトプラグ５１，５２、及び第１のコンタクトプラグ５３は、容量コンタクトプラグ５１，５２の上面、及び第１のコンタクトプラグ５３の上面が第２の層間絶縁膜４３の上面に対して面一となるように形成する。

次いで、図１３Ａ及び図１３Ｂに示す工程に示す工程では、周知の手法により、周辺回路領域Ｆに配置された第２の層間絶縁膜４３上に、配線部（図示せず）、及び第１のコンタクトプラグ５３の上端と接続されるパッド部５５Ａを有する第１の配線パターン５５を形成する。

次いで、周知の手法（例えば、ＣＶＤ法）により、第１の層間絶縁膜４３の上面、カバー絶縁膜３４−１，３４−２の上面、サイドウォール３６−１の上面、及び第１の配線パターン５５を覆うストッパー膜５７を形成する。
ストッパー膜５７は、第３及び第４の層間絶縁膜５９，６６（図２参照）を異方性ドライエッチングする際のストッパー膜として機能する絶縁膜である。

よって、ストッパー膜５７としては、異方性ドライエッチングにより、第３及び第４の層間絶縁膜５９，６６をエッチングする条件で、エッチングされにくい絶縁膜を用いるとよい。
具体的には、第３及び第４の層間絶縁膜５９，６６として、シリコン酸化膜（ＳｉＯ_２膜）を用いる場合、ストッパー膜５７としては、例えば、シリコン窒化膜（ＳｉＮ膜）を成膜することで形成するとよい。

次いで、周知の手法により、ストッパー膜５７の上面を覆う第３の層間絶縁膜５９を成膜する。具体的には、例えば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ_２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ_２膜）よりなる第３の層間絶縁膜５９を形成する。

なお、ＣＶＤ法により形成されるシリコン酸化膜（ＳｉＯ_２膜）に替えて、ＳＯＧ法により形成される塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を用いて、第３の層間絶縁膜５９を形成してもよい。

次いで、図１４Ａ及び図１４Ｂに示す工程では、フォトリソグラフィー技術及び異方性ドライエッチングにより、容量コンタクトプラグ５１，５２上に配置されたストッパー膜５７及び第３の層間絶縁膜５９を貫通するシリンダ孔６２を形成する。
このとき、シリンダ孔６２は、容量コンタクトプラグ５１の上端面、または容量コンタクトプラグ５２の上端面を露出するように形成する。

具体的には、例えば、以下の方法により、シリンダ孔６２を形成する。
始めに、フォトリソグラフィー技術により、第３の層間絶縁膜５９上にエッチング用マスク（図示せず）を形成する。次いで、シリコン酸化膜（ＳｉＯ_２膜）をエッチングしやすく、かつシリコン窒化膜（ＳｉＮ膜）をエッチングしにくい条件（言い換えれば、シリコン酸化膜（ＳｉＯ_２膜）を選択的にエッチングする条件）を用いた異方性ドライエッチングにより、第３の層間絶縁膜５９をエッチングする。

このとき、シリコン窒化膜（ＳｉＮ膜）よりなるストッパー膜５７が上記異方性エッチング時にストッパー膜として機能するため、オーバーエッチング時間を長くすることが可能となる。よって、半導体基板１３の面内においてストッパー膜５７の上面を確実に露出させることができる。

次いで、シリコン窒化膜（ＳｉＮ膜）をエッチングしやすく、かつシリコン酸化膜（ＳｉＯ_２膜）エッチングしにくい条件（言い換えれば、シリコン窒化膜（ＳｉＮ膜）を選択的にエッチングする条件）を用いた異方性ドライエッチングにより、厚さの薄いストッパー膜５７をエッチングすることで、複数のシリンダ孔６２を形成する。

次いで、周知の手法により、シリンダ孔６２の内面を覆い、かつクラウン形状（王冠形状）とされた下部電極１１７を形成する。これにより、容量コンタクトプラグ５１の上端面を露出するシリンダ孔６２に形成された下部電極１１７は、容量コンタクトプラグ５１と接続されると共に、容量コンタクトプラグ５１を介して、第１の容量用不純物拡散領域８５と電気的に接続される。

また、容量コンタクトプラグ５２の上端面を露出するシリンダ孔６２に形成された下部電極１１７は、容量コンタクトプラグ５２と接続されると共に、容量コンタクトプラグ５２を介して、第２の容量用不純物拡散領域９３と電気的に接続される。

また、下部電極１１７は、シリンダ孔６２内を埋め込まない厚さで形成する。下部電極１１７の母材となる金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。該窒化チタン膜（ＴｉＮ膜）は、例えば、ＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等の手法により形成することができる。

次いで、周知の手法により、複数の下部電極１１７の表面、及び第３の層間絶縁膜５９の上面を覆う容量絶縁膜１１８を形成する。このとき、容量絶縁膜１１８は、下部電極１１７の内部を埋め込まない厚さで形成する。
容量絶縁膜１１８としては、例えば、酸化ハフニウム膜（ＨｆＯ_２膜）、酸化ジルコニウム膜（ＺｒＯ_２膜）、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ_３膜）、或いはこれらの積層膜等を用いることができる。

次いで、周知の手法により、容量絶縁膜１１８の表面を覆うと共に、容量絶縁膜１１８を介して、シリンダ孔６２内を埋め込む上部電極１１９を形成する。このとき、上部電極１１９は、その上面が平坦な面となるように形成する。
上部電極１１９を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。また、該窒化チタン膜（ＴｉＮ膜）は、例えば、ＣＶＤ法やＡＬＤ法により形成することができる。

これにより、各シリンダ孔６２内には、下部電極１１７、容量絶縁膜１１８、及び上部電極１１９を有するキャパシタ６４が形成されると共に、第１のトランジスタ２５、及び容量コンタクトプラグ５１の上方に形成されたキャパシタ６４を有する第１のメモリセルＭＣ１と、第２のトランジスタ２６、及び容量コンタクトプラグ５２の上方に形成されたキャパシタ６４を有する第２のメモリセルＭＣ２と、が形成される（図３参照）。

上記複数のキャパシタ６４のうち、容量コンタクトプラグ５１上に形成されたキャパシタ６４は、容量コンタクトプラグ５１を介して、第１のトランジスタ２５と電気的に接続されている（図３参照）。
また、キャパシタ６４のうち、容量コンタクトプラグ５２上に形成されたキャパシタ６４は、容量コンタクトプラグ５２を介して、第２のトランジスタ２６と電気的に接続されている（図３参照）。

次の工程では、図２及び図３に示すように、周知の手法により、第３の層間絶縁膜５９の上面に、上部電極１１９を覆い、かつ上面が平坦な面とされた第４の層間絶縁膜６６を形成する。

具体的には、例えば、以下の方法により、第４の層間絶縁膜６６を形成することができる。始めに、ＣＶＤ法により、第４の層間絶縁膜６６の母材となるシリコン酸化膜（ＳｉＯ_２膜）を成膜する。次いで、ＣＭＰ法により、シリコン酸化膜（ＳｉＯ_２膜）の上部を研磨除去する。これにより、シリコン酸化膜（ＳｉＯ_２膜）よりなり、かつ上面が平坦な面とされた第４の層間絶縁膜６６が形成される。

なお、ＣＶＤ法により形成されるシリコン酸化膜（ＳｉＯ_２膜）に替えて、ＳＯＧ法により形成される塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ_２膜））を第４の層間絶縁膜６６の母材として形成してもよい。

次いで、フォトリソグラフィー技術及び異方性ドライエッチング技術により、パッド部５５Ａの上方に位置する第３及び第４の層間絶縁膜５９，６６を除去することで、パッド部５５Ａの上面を露出する第３のコンタクト孔６８を形成する。

次いで、周知の手法（例えば、容量コンタクトプラグ５１，５２及び第１のコンタクトプラグ５３の形成方法と同様な手法）により、第３のコンタクト孔６８を充填し、下端が第１の配線パターン５５のパッド部５５Ａと接続された第２のコンタクトプラグ７１を形成する。
このとき、第２のコンタクトプラグ７１は、その上面が第４の層間絶縁膜６６の上面に対して面一となるように形成する。
第２のコンタクトプラグ７１は、第１の配線パターン５５を介して、周辺回路用トランジスタ４１の高濃度不純物拡散領域１１３と電気的に接続される。

次いで、周知の手法により、周辺回路領域Ｆに位置する第４の層間絶縁膜６６の上面に、第２のコンタクトプラグ７１の上端と接続された第２の配線パターン７３を形成する。
これにより、第２の配線パターン７３は、第２のコンタクトプラグ７１を介して、周辺回路用トランジスタ４１と電気的に接続されている。

次いで、周知の手法により、第４の層間絶縁膜６６の上面に、第２の配線パターン７３を覆う保護絶縁膜７５を形成する。保護絶縁膜７５としては、例えば、ポリイミド樹脂よりなる絶縁膜を用いることができる。
これにより、メモリセル領域Ｅに配置されたメモリセル部１１と、周辺回路領域Ｆに配置された周辺回路部１２と、を有する半導体装置１０が製造される。

本実施の形態の半導体装置の製造方法によれば、ビット線用不純物拡散領域８７の上面８７ａを露出するビットコンタクト孔２８Ａを埋め込むように、金属積層膜９７よりなるビット線３３を形成することで、シリコン膜よりなるビット線コンタクトプラグを介することなく、金属積層膜９７よりなるビット線３３（言い換えれば、構成要素に金属よりも抵抗値の高いシリコン膜を含まないビット線）とビット線用不純物拡散領域８７の上面８７ａとを直接接続させることが可能となる。
これにより、メモリセル部１１を微細化した場合（言い換えれば、ビットコンタクト孔２８Ａの開口径を小さくした場合）でも、ビット線３３の抵抗値が上昇することを抑制できる。

また、金属積層膜９７の最下層を構成する金属膜として、金属シリサイド膜１０１（具体的には、例えば、チタンシリサイド膜）を成膜することで、メモリセル部１１が微細化された場合でも、ビット線３３とビット線用不純物拡散領域８７（単結晶シリコン基板にｎ型不純物がイオン注入された領域）との間のコンタクト抵抗が上昇することを抑制できる。

また、周辺活性領域１８の上面１８ａ、及び素子分離領域１５−２の上面に、絶縁膜１２５と、ポリシリコン膜１２７と、を順次積層形成し、次いで、セル活性領域１７の上面、及び素子分離領域１５−１の上面を覆う第１の層間絶縁膜２８に、ビット線用不純物拡散領域８７の上面８７ａを露出するビットコンタクト孔２８Ａを形成し、次いで、ビットコンタクト孔２８Ａを埋め込むように、第１の層間絶縁膜２８の上面、及びポリシリコン膜１２７の上面を覆う金属積層膜９７を成膜し、その後、金属積層膜９７及びポリシリコン膜１２７をパターニングすることで、金属積層膜９７よりなるビット線３３と、金属積層膜９７、及びポリシリコン膜１２７を母材とする段差低減用シリコン膜１１５よりなるゲート電極１０９と、を一括形成することにより、ビット線３３のうち、第１の層間絶縁膜２８上に配置される部分の厚さを段差低減用シリコン膜１１５の厚さ分だけ薄くすることが可能となる。
これにより、ビット線３３の寄生容量を低減することが可能となるので、半導体装置１０の動作の高精度化（具体的には、例えば、ＤＲＡＭの動作の高精度化）を実現することができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

本発明は、半導体装置の製造方法、及び半導体装置に適用可能である。

１０…半導体装置、１１…メモリセル部、１２…周辺回路部、１３…半導体基板、１３ａ…主面、１５−１，１５−２…素子分離領域、１７…セル活性領域、１７ａ，１８ａ，８７ａ…上面、１７Ａ…一方の端部、１７Ｂ…他方の端部、１８…周辺活性領域、２１…第１の溝、２２…第２の溝、２５…第１のトランジスタ、２６…第２のトランジスタ、２７…埋め込み絶縁膜、２８…第１の層間絶縁膜、２８Ａ…ビットコンタクト孔、３３…ビット線、３４−１，３４−２…カバー絶縁膜、３６−１，３６−２…サイドウォール、４１…周辺回路用トランジスタ、４３…第２の層間絶縁膜、４５，４６…第１のコンタクト孔、４８…第２のコンタクト孔、５１，５２…容量コンタクトプラグ、５３…第１のコンタクトプラグ、５５…第１の配線パターン、５５Ａ…パッド部、５７…ストッパー膜、５９…第３の層間絶縁膜、６２…シリンダ孔、６４…キャパシタ、６６…第４の層間絶縁膜、６８…第３のコンタクト孔、７１…第２のコンタクトプラグ、７３…第２の配線パターン、７５…保護絶縁膜、８１…ゲート絶縁膜、８３，９１…埋め込み型ゲート電極、８５…第１の容量用不純物拡散領域、８７…ビット線用不純物拡散領域、９３…第２の容量用不純物拡散領域、９７…金属積層膜、９７−１…第１の金属積層膜、９７−２…第２の金属積層膜、１０１…金属シリサイド膜、１０２…窒化チタン膜、１０３…タングステンシリサイド膜、１０４…タングステン膜、１０８…周辺回路用ゲート絶縁膜、１０９…ゲート電極、１１２…低濃度不純物拡散領域、１１３…高濃度不純物拡散領域、１１５…段差低減用シリコン膜、１１７…下部電極、１１８…容量絶縁膜、１１９…上部電極、１２５…絶縁膜、１２７…ポリシリコン膜、１３１…エッチング用マスク、１３１Ａ…開口部、１３４…チタン膜、１３６…シリコン窒化膜、ＭＣ１…第１のメモリセル、ＭＣ２…第２のメモリセル、Ｅ…メモリセル領域、Ｆ…周辺回路領域

Claims (25)

1. セル活性領域及び周辺回路領域を有する半導体基板の主面のうち、前記周辺回路領域上に、周辺回路用トランジスタを構成する周辺回路用ゲート絶縁膜の母材となる絶縁膜を形成する工程と、
   前記絶縁膜上に、段差低減用シリコン膜の母材となるシリコン膜を形成する工程と、
   前記セル活性領域上の上面、及び前記シリコン膜の上面を覆う第１の層間絶縁膜を形成する工程と、
   異方性ドライエッチングにより、前記第１の層間絶縁膜を貫通し、前記セル活性領域の上面の一部を露出するビットコンタクト孔を形成すると共に、前記シリコン膜上に配置された前記第１の層間絶縁膜を除去する工程と、
   前記ビットコンタクト孔を埋め込むように、前記第１の層間絶縁膜の上面、及び前記シリコン膜の上面を覆う金属積層膜を形成する工程と、
   前記セル活性領域に位置する前記金属積層膜上に配置され、エッチングマスクとして機能する第１のカバー絶縁膜と、前記周辺回路領域に位置する前記金属積層膜上に配置され、エッチングマスクとして機能する第２のカバー絶縁膜と、を一括形成する工程と、
   前記第１及び第２のカバー絶縁膜を介した異方性ドライエッチングにより、前記セル活性領域及び前記周辺回路領域に配置された前記金属積層膜及び前記シリコン膜をパターニングすることで、前記第１のカバー絶縁膜の下方に配置された前記金属積層膜よりなり、かつ前記ビットコンタクト孔を埋め込むビット線と、前記第２のキャップ絶縁膜の下方に配置された前記金属積層膜、及び前記段差低減用シリコン膜よりなる前記周辺回路用トランジスタのゲート電極と、を一括形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記金属積層膜を形成する工程は、前記ビットコンタクト孔が露出する前記セル活性領域の上面、及び前記周辺回路領域に形成された前記シリコン膜の上面に金属シリサイド膜を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記シリコン膜上に形成された前記金属シリサイド膜の上面と、前記セル活性領域に形成された前記第１の層間絶縁膜の上面と、が面一になるように、前記絶縁膜の厚さ、前記シリコン膜の厚さ、前記第１の層間絶縁膜の厚さ、前記金属シリサイドの厚さを調節することを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記周辺回路用ゲート絶縁膜は、前記ゲート電極を形成する際に実施する前記異方性ドライエッチングにより、前記絶縁膜をパターニングすることで形成することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
5. 前記金属シリサイド膜を形成する工程の前に、前記セル活性領域の延在方向と交差する方向に延在し、かつ前記セル活性領域の上部を分割する溝を形成する工程と、
   前記セル活性領域に形成された前記溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して前記溝の下部を埋め込むように配置される埋め込み型ゲート電極、前記溝の一方の側面を構成する前記セル活性領域に配置される容量用不純物拡散領域、及び前記溝の他方の側面を構成する前記セル活性領域に配置されるビット線用不純物拡散領域を有するトランジスタを形成する工程を有し、
   前記ビットコンタクト孔は、前記ビット線用不純物拡散領域の上面を露出するように形成することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
6. 前記溝を形成する工程では、前記セル活性領域を３分割するように、前記溝を２つ形成し、
   前記トランジスタを形成する工程では、前記セル活性領域に前記トランジスタを２つ形成すると共に、２つの前記溝間に位置する前記セル活性領域に前記ビット線用不純物拡散領域を形成することを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記金属シリサイド膜を形成する工程では、前記金属シリサイド膜としてチタンシリサイド膜を形成することを特徴とする請求項２ないし６のうち、いずれか１項記載の半導体装置の製造方法。
8. 前記金属積層膜を形成する工程では、前記金属シリサイド膜を形成後、窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、を順次積層形成することを特徴とする請求項２ないし７のうち、いずれか１項記載の半導体装置の製造方法。
9. 前記シリコン膜として、ポリシリコン膜を成膜することを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置の製造方法。
10. 前記容量用不純物拡散領域上に、上端が前記ビット線よりも上方に配置される容量コンタクトプラグを形成する工程と、
    前記容量コンタクトプラグ上に、キャパシタを形成する工程と、
    を有することを特徴とする請求項５ないし９のうち、いずれか１項記載の半導体装置の製造方法。
11. 前記半導体基板は、複数の前記セル活性領域が形成されるメモリセル領域を有し、
    前記メモリセル領域に、前記溝よりも深さが深く、かつ複数の前記セル活性領域を区画する素子分離領域を形成する工程を有することを特徴とする請求項１ないし１０のうち、いずれか１項記載の半導体装置の製造方法。
12. 前記周辺回路領域は、複数の前記周辺回路用トランジスタが形成される周辺活性領域を有し、
    前記周辺回路領域に、複数の前記周辺活性領域を区画する素子分離領域を形成する工程を有することを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
13. 前記周辺活性領域に、前記周辺回路用ゲート絶縁膜及び前記ゲート電極を構成要素に含む前記周辺回路用トランジスタとして、プレーナ型トランジスタを形成する工程を有することを特徴とする請求項１２項記載の半導体装置の製造方法。
14. メモリセル領域、及び該メモリセル領域の周囲に配置される周辺回路領域を有する半導体基板と、
    前記メモリセル領域及び前記周辺回路領域に配置される素子分離領域と、
    前記メモリセル領域に配置され、かつ前記素子分離領域に区画されるセル活性領域と、
    前記セル活性領域上に配置された第１の層間絶縁膜と、
    前記第１の層間絶縁膜を貫通し、かつ前記セル活性領域の上面の一部を露出するビットコンタクト孔と、
    前記ビットコンタクト孔を埋め込むように、前記第１の層間絶縁膜上に配置され、かつ第１の金属積層膜よりなるビット線と、
    を有することを特徴とする半導体装置。
15. 前記周辺回路領域に配置される前記素子分離領域により区画された周辺活性領域と、
    前記周辺活性領域に設けられた周辺回路用トランジスタと、
    を有し、
    前記周辺回路用トランジスタは、プレーナ型トランジスタであり、前記周辺活性領域の上面の中央に配置された周辺回路用ゲート絶縁膜と、該周辺回路用ゲート絶縁膜上に配置された段差低減用シリコン膜、及び該段差低減用シリコン膜上に配置された第２の金属積層膜よりなるゲート電極と、を含み、
    前記段差低減用シリコン膜の上面は、前記メモリセル領域に配置された前記第１の層間絶縁膜の上面に対して面一であることを特徴とする請求項１４記載の半導体装置。
16. 前記第１及び第２の金属積層膜は、同じ積層構造とされていることを特徴とする請求項１５記載の半導体装置。
17. 前記第１及び第２の金属積層膜を構成する金属膜のうち、最下層に配置される金属膜が金属シリサイド膜であることを特徴とする請求項１５または１６に記載の半導体装置。
18. 前記第１及び第２の金属積層膜は、前記金属シリサイド膜と、窒化チタン膜と、タングステンシリサイド膜と、タングステン膜と、が順次積層された積層膜であることを特徴とする請求項１７記載の半導体装置。
19. 前記セル活性領域の延在方向と交差する方向に延在し、かつ前記セル活性領域の上部を分割する溝と、
    前記セル活性領域に形成された溝の内面を覆うゲート絶縁膜、該ゲート絶縁膜を介して前記溝の下部を埋め込むように配置される埋め込み型ゲート電極、前記溝の一方の側面を構成する前記セル活性領域に配置される容量用不純物拡散領域、及び前記溝の他方の側面を構成する前記セル活性領域に配置されるビット線用不純物拡散領域を有するトランジスタと、
    を有することを特徴とすることを特徴とする請求項１４ないし１８のうち、いずれか１項記載の半導体装置。
20. 前記ビットコンタクト孔は、前記ビット線用不純物拡散領域の上面を露出することを特徴とする請求項１９記載の半導体装置。
21. 前記セル活性領域の上部を３分割するように、前記溝を２つ配置し、
    前記セル活性領域の延在方向に対して、前記トランジスタを２つ配置し、
    前記２つの溝間に位置する前記セル活性領域に、前記ビット線用不純物拡散領域を配置することを特徴とする請求項１９または２０記載の半導体装置。
22. 前記容量用不純物拡散領域は、前記２つの溝のうち、一方の溝と前記素子分離領域とで区画された前記セル活性領域の一方の端部と、前記２つの溝のうち、他方の溝と前記素子分離領域とで区画された前記セル活性領域の他方の端部と、にそれぞれ配置することを特徴とする請求項１９ないし２１のうち、いずれか１項記載の半導体装置。
23. 前記金属シリサイド膜は、チタンシリサイド膜であることを特徴とする請求項１７ないし２２のうち、いずれか１項記載の半導体装置。
24. 前記段差低減用シリコン膜は、ポリシリコン膜であることを特徴とする請求項１５ないし２３のうち、いずれか１項記載の半導体装置。
25. 前記容量用不純物拡散領域上に設けられ、上端が前記ビット線よりも上方に配置された容量コンタクトプラグと、
    前記容量コンタクトプラグ上に配置されたキャパシタと、
    を有することを特徴とする請求項１９ないし２４のうち、いずれか１項記載の半導体装置。

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