KR20150088813A - 장치 및 그 제조 방법 - Google Patents

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다케시 나가이
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피에스5 뤽스코 에스.에이.알.엘.
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Abstract

장치는, 하나의 도전형의 웰 영역을 포함하는 기판; 웰 영역 내에 배치된 소자 분리 절연막; 그 주위가 소자 분리 절연막으로 둘러싸인 섬 형상 활성영역; 섬 형상 활성영역 상에 배치된 두 개의 제1 게이트 구조로서, 각각 하층 게이트 절연막, 고유전율을 갖는 게이트 절연막, 금속 재료를 함유하는 제1 게이트 전극막, 제2 게이트 전극막이 차례로 적층되어 구성되는 제1 게이트 구조; 및 소자 분리 절연막의 일부와 접촉하여 이를 덮는 제2 게이트 전극막을 가지는 제2 게이트 구조를 가진다. 두 개의 제1 게이트 구조 및 제2 게이트 구조는, 일측의 제1 게이트 구조, 제2 게이트 구조, 타측의 제1 게이트 구조의 순서로 연속적으로 배치되어 있다.

Description

장치 및 그 제조 방법{DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 HKMG(high-k metal gate) 구조의 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 저전원전압화, 고속화, 고집적화가 진행됨에 따라 발생하는 다양한 문제점을 해결하기 위해, HKMG 구조가 제안된 바 있다.
HKMG 구조의 트랜지스터는, 이용되는 고유전율(high-k) 게이트 절연막 중의 산소 확산 상태에 따라 문턱값이 시프트되는 것으로 알려져 있다(예를 들면, 특허문헌 1 또는 2 참조).
특허문헌 1: 특허공개 2009-283906호 공보 특허문헌 2: 특허공개 2010-536169호 공보
HKMG 구조의 트랜지스터의 문턱값을 시프트시키는 산소는, 고유전율 게이트 절연막에 접한 산화물로부터도 공급될 수 있다.
예를 들면, 반도체 장치의 제조 도중에, 고유전율 게이트 절연막이 활성 영역을 규정하는 STI(shallow trench isolation)를 매설하는 실리콘 산화막에 접해 있는 상태에서 어닐링이 수행되면, 실리콘 산화막으로부터 고유전율 게이트 절연막으로 산소가 공급된다. 고유전율 게이트 절연막에 공급된 산소가 트랜지스터의 채널 위의 부분에까지 확산되면, 그 트랜지스터의 문턱값은 시프트된다.
주위로부터 공급되는 산소에 의해 발생하는 트랜지스터의 문턱값의 시프트량은, 트랜지스터의 채널 폭(W)에 의존하며, 또한, 채널의 면적이나 STI의 실리콘 산화막 상의 고유전율 게이트 절연막의 면적에도 크게 의존한다.
통상, 반도체 장치를 구성하는 복수의 트랜지스터는, 다양한 레이아웃을 혼재시켜 실현된다. 그렇기 때문에, 레이아웃에 따라 트랜지스터의 시프트량이 다를 수도 있다. 그 결과, 관련된 반도체 장치는, 그에 포함되는 복수의 트랜지스터의 문턱 전압을 제어하기 어렵다는 문제점이 있다.
본 발명의 일 실시형태에 따른 장치는, 하나의 도전형의 웰 영역을 포함하는 기판; 상기 웰 영역 내에 배치된 소자 분리 절연막; 그 주위가 상기 소자 분리 절연막으로 둘러싸인 섬 형상 활성영역; 상기 섬 형상 활성영역 상에 배치된 두 개의 제1 게이트 구조로서, 각각 하층 게이트 절연막, 고유전율을 가진 게이트 절연막, 금속 재료를 함유한 제1 게이트 전극막 및 제2 게이트 전극막이 차례로 적층되어 구성되는 제1 게이트 구조; 및 상기 소자 분리 절연막의 일부와 접촉하여 이를 덮는 상기 제2 게이트 전극막을 가지는 제2 게이트 구조를 포함하되, 상기 두 개의 제1 게이트 구조 및 상기 제2 게이트 구조는, 일측의 상기 제1 게이트 구조, 상기 제2 게이트 구조, 타측의 상기 제1 게이트 구조의 순서로 연속적으로 배치되어 있다.
또한, 본 발명의 다른 실시형태에 따른 장치는, 일면측에, 매립 형성된 소자 분리 절연막으로 둘러싸인 섬 형상의 제1 활성영역을 가지는 반도체 기판; 및 상기 반도체 기판의 일면 상에 형성된 게이트 구조체를 포함하되, 상기 게이트 구조체는, 상기 제1 활성영역 위를 가로지르도록 제1 방향으로 연장되는 제1 부분과, 상기 제1 부분에 접속되도록 상기 소자 분리 절연막 상에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 부분을 포함하고, 상기 제1 부분 중 적어도 상기 제1 활성영역 상에 위치한 부분은, 고유전율막, 금속을 포함하는 제1 전극막, 및 상기 제1 전극막과는 다른 제2 전극막을 순서대로 적층한 제1 구조를 채용하며, 상기 제2 부분은, 상기 고유전율막 및 상기 제1 전극막을 포함하지 않고, 상기 제2 전극막을 포함하는 제2 구조를 채용하고 있다.
본 발명의 또 다른 실시형태에 따른 장치의 제조 방법은, 반도체 기판의 일면측에, 소자 분리 절연막으로 둘러싸인 활성영역을 덮도록 고유전율막과, 금속을 포함하는 제1 전극막을 적층 형성하고, 상기 고유전율막과 상기 제1 전극막을 덮는 동시에 상기 소자 분리 절연막을 덮도록 제2 전극막을 형성하고, 상기 제2 전극막, 상기 제1 전극막 및 상기 고유전율막을 패터닝하여, 상기 활성영역을 제1 방향을 따라 가로지르는 복수의 제1 부분과, 상기 제1 방향으로 교차하는 제2 방향으로 연장되고, 상기 복수의 제1 부분을 서로 접속하는 제2 부분을 포함하며, 상기 제2 부분에서 상기 제2 전극막이 상기 소자 분리 절연막에 접해 있는 게이트 구조체를 형성한다.
본 발명에 의하면, 섬 형상 활성영역 상에 배치된 두 개의 제1 게이트 구조에 고유전율을 가지는 게이트 절연막을 채용하고, 이들 사이에 연속적으로 배치되는 제2 게이트 구조에, 소자 분리 절연막의 일부와 접촉하여 이를 덮는 제2 게이트 전극막을 채용하였다. 이에 의해, 산소의 공급원이 될 수 있는 소자 분리 절연막과 고유전율을 가지는 게이트 절연막과의 접촉 면적을 저감할 수 있다. 그 결과, 활성영역에 형성되는 트랜지스터의 문턱값의 시프트량을 저감할 수 있고, 문턱값의 제어를 정밀하게 행할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 평면 레이아웃을 나타낸 도면이다.
도 2a는 도 1의 A-A' 따른 단면도이다.
도 2b는 도 1의 B-B' 따른 단면도이다.
도 2c는 도 1의 C-C' 따른 단면도이다.
도 3a는 본 발명의 제1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 3b는 본 발명의 제1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 3c는 본 발명의 제1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 4a는 도 3a, 도 3b 및 도 3c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 4b는 도 3a, 도 3b 및 도 3c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 4c는 도 3a, 도 3b 및 도 3c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 5a는 도 4a, 도 4b 및 도 4c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 5b는 도 4a, 도 4b 및 도 4c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 5c는 도 4a, 도 4b 및 도 4c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 6a는 도 5a, 도 5b 및 도 5c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 6b는 도 5a, 도 5b 및 도 5c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 6c는 도 5a, 도 5b 및 도 5c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 7a는 도 6a, 도 6b 및 도 6c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 7b는 도 6a, 도 6b 및 도 6c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 7c는 도 6a, 도 6b 및 도 6c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 8a는 도 7a, 도 7b 및 도 7c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 8b는 도 7a, 도 7b 및 도 7c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 8c는 도 7a, 도 7b 및 도 7c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 9a는 도 8a, 도 8b 및 도 8c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 9b는 도 8a, 도 8b 및 도 8c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 9c는 도 8a, 도 8b 및 도 8c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 10a는 도 9a, 도 9b 및 도 9c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 10b는 도 9a, 도 9b 및 도 9c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 10c는 도 9a, 도 9b 및 도 9c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 11a는 도 10a, 도 10b 및 도 10c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 11b는 도 10a, 도 10b 및 도 10c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 11c는 도 10a, 도 10b 및 도 10c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 12a는 도 11a, 도 11b 및 도 11c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 A-A' 대응하는 위치에서의 단면도이다.
도 12b는 도 11a, 도 11b 및 도 11c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 B-B' 대응하는 위치에서의 단면도이다.
도 12c는 도 11a, 도 11b 및 도 11c에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면으로서, 도 1의 C-C' 대응하는 위치에서의 단면도이다.
도 13은 본 발명의 제2 실시형태에 따른 반도체 장치의 평면 레이아웃을 나타낸 도면이다.
도 14a는 도 13의 A-A' 따른 단면도이다.
도 14b는 도 13의 B-B' 따른 단면도이다.
도 14c는 도 13의 C-C' 따른 단면도이다.
도 15a는 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 13의 A-A' 대응하는 위치에서의 단면도이다.
도 15b는 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 13의 B-B' 대응하는 위치에서의 단면도이다.
도 15c는 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 13의 C-C' 대응하는 위치에서의 단면도이다.
이하, 도면을 참조하여 본 발명의 실시형태에 대해 상세하게 설명한다.
도 1은, 본 발명의 제1 실시형태에 따른 반도체 장치의 일부의 평면 레이아웃을 나타낸 도면이다. 여기에서는, 반도체 장치로서 DRAM(Dynamic Random Access Memory)을 상정하며, 도 1은 그 주변 회로의 일부를 보여주고 있다. 그러나, 본 발명은 DRAM에 한정되지 않으며, 다른 다양한 반도체 장치에 적용할 수 있다.
도 1의 상측은 n채널 트랜지스터(n-Tr) 영역, 하측은 p채널 트랜지스터(p-Tr) 영역이다. 각 트랜지스터 영역에는, 복수의 활성영역(107, 108)이 규정되어 있다. 각 활성영역(107, 108)은, 그 주위가 소자 분리 절연막(104)에 의해 둘러싸이고, 섬 형상으로 규정되어 있다. 각 트랜지스터 영역에 형성된 두 개 이상의 활성영역(107 또는 108) 중 어느 하나를 제1 섬 형상 활성영역이라고 부르며, 다른 하나를 제2 섬 형상 활성영역이라고 부르기도 한다. 소자 분리 절연막(104)은 예를 들어 SiO2로 이루어지며, 반도체 기판(도 2a 내지 도 2c의 101)의 일면측에 형성된 트렌치(STI)(도 2a 내지 도 2c의 102)에 매립 형성된다.
각 활성영역(107, 108)에는 트랜지스터가 형성된다. 각 트랜지스터의 S/D(소스/드레인) 영역(도 2a 및 도 2b의 125)에 대응하여 소스/드레인 콘택(141)이 배치된다. 소스/드레인 콘택(141)의 개수, 크기 및 배치로부터 이해할 수 있듯이, 트랜지스터의 레이아웃은 그 도전형이나 용도 등에 따라 다르다.
또한, 2종류의 음영선으로 나타낸 바와 같이, 게이트 구조체(142)가 형성되어 있다. 게이트 구조체(142)는, 하나의 음영선으로 나타난 제1 구조 부분(143)과 다른 음영선으로 나타난 제2 구조 부분(144)을 포함한다. 제1 구조 부분(143)의 구조(제1 구조 또는 제1 게이트 구조)와 제2 구조 부분(144)의 구조(제2 구조 또는 제2 게이트 구조)는, 후술하는 바와 같이 막 두께 방향의 구성이 서로 다르다. 또한, n채널 트랜지스터 영역의 제1 구조 부분(143)과 p채널 트랜지스터 영역의 제1 구조 부분(143)은 완전히 동일하지는 않으며, 유사한 구조로 되어 있다.
게이트 구조체(142) 중, 인접한 소스/드레인 콘택(141)의 사이를 지나 활성영역(107, 108)을 가로지르듯이 제1 방향(도면의 상하 방향)으로 연장되는 부분을 제1 부분이라고 지칭하기도 한다. 또한, 각 제1 부분에 대해, 전기적으로 접속된 다른 하나 이상의 제1 부분을 제3 부분이라고 부르기도 한다. 제1 부분(게이트부)은, 주로 제1 구조를 채용한다. 제1 구조 부분(143)의 도면의 상하 방향으로의 길이는, 파선으로 나타낸 제1 및 제2 게이트 스택 PR 레지스트 마스크 형성 영역(145, 146)과 일치한다.
또한, 게이트 구조체(142) 중, 제1 부분에 접속되고 제1 방향에 교차하는 제2 방향(도면의 좌우 방향)으로 연장되는 부분을 제2 부분이라고 지칭하기도 한다. 제2 부분은, 게이트 구조체(142)의 제1 부분과 제3 부분 사이를 접속한다. 도 1에서는, 제2 부분은 동일한 활성영역에 형성된 게이트 구조체(142)의 제1 부분과 제3 부분 사이를 접속하고 있지만, 상이한 활성영역에 형성된 게이트 구조체(142)의 제1 부분과 제3 부분 사이를 접속하는 경우도 있다.
게이트 구조체의 제2 부분을 포함하는 게이트 배선은, 제2 구조를 채용한다. 게이트 배선에는 게이트 콘택(147)이 접속된다.
다음으로, 도 2a, 도 2b 및 도 2c를 참조하여 도 1의 반도체 장치의 구조에 대해 더욱 상세하게 설명한다.
도 2a, 도 2b 및 도 2c는, 각각 도 1에서의 A-A' 따른 단면도, B-B' 따른 단면도, C-C' 따른 단면도이다. 단, 이들 도면은 반도체 장치의 제조 도중의 상태를 도시하고 있다. 또한, 이들 도면에 있어서, 소스/드레인 콘택(141)이나 게이트 콘택(147)은 생략되어 있다. 또한, 각 도면에 있어서, 각 부의 크기나 종횡비율은 실제의 반도체 장치와는 다르다. 더욱이, 도 2c에서는 중앙 부분이 접혀 있으며, 도시되어 있지 않다.
도 2a, 도 2b 및 도 2c를 참조하면, 반도체 기판(101)의 일면측의 n채널 트랜지스터 형성 영역에는 p형 웰(PW)(105)이, p채널 트랜지스터 영역에는 n형 웰(NW)(106)이 각각 형성되어 있다.
또한, 반도체 기판(101)에는 트렌치(102)가 형성되어 있다. 트렌치(102)의 내표면에는, 패드 산화실리콘막(103)이 형성되어 있다. 그리고, 트렌치(102)는 소자 분리 절연막(104)으로 매립되어 있다. 주위가 소자 분리 절연막(104)으로 둘러싸여, 활성영역(107, 108)이 규정된다.
활성영역(107, 108)에는, LDD(Lightly Doped Drain) 영역(123) 및 S/D 영역(125)이 이온 주입에 의해 형성되어 있다.
도 2a를 참조하면, 활성영역(107) 상에는, 하층 게이트 절연막(109), 제1 고유전율막(110), 금속 게이트 전극막(111), 비도핑 비정질 실리콘 게이트 전극막(112), 인 도핑 비정질 실리콘 게이트 전극막(119), 금속 적층막(120) 및 질화실리콘막(121)이 적층 형성되어 있다. 이 적층 구조가 n채널 트랜지스터 영역에서의 게이트 구조체(142)의 제1 구조 부분(143)에 채용되는 제1 구조이다.
한편, 도 2b를 참조하면, 활성영역(108) 상에는, 하층 게이트 절연막(109), 제1 고유전율막(110), 제2 고유전율막(115), 금속 게이트 전극막(116), 비정질 실리콘 게이트 전극막(117), 인 도핑 비정질 실리콘 게이트 전극막(119), 금속 적층막(120) 및 질화실리콘막(121)이 적층 형성되어 있다. 이 적층 구조가 p채널 트랜지스터 영역에서의 게이트 구조체(142)의 제1 구조 부분(143)에 채용되는 제1 구조이다.
n채널 트랜지스터 영역에서의 제1 구조와 p채널 트랜지스터 영역에서의 제1 구조는, 상세한 부분은 다르지만, 하층 게이트 절연막(109), 고유전율을 갖는 게이트 절연막(110, 115), 금속 재료를 함유한 제1 게이트 전극막(111), 제2 게이트 전극막(119, 120)을 구비한다는 점에서 공통되어 있다.
다음으로, 도 2c를 참조하면, 소자 분리 절연막(104) 상에는, 소자 분리 절연막에 접하여 그 일부를 덮는 인 도핑 비정질 실리콘 게이트 전극막(119)이 형성되고, 또한 그 위에 금속 적층막(120) 및 질화실리콘막(121)이 형성되어 있다. 이 적층 구조가 게이트 구조체(142)의 제2 구조 부분(144)에 채용되는 제2 구조이다. 또한, 인 도핑 비정질 실리콘 게이트 전극막(119), 금속 적층막(120) 및 질화실리콘막(121)은 제1 구조 부분(143)과 제2 구조 부분(144)에서 공통되어 있다.
상술한 적층 구조를 갖는 게이트 구조체(142)의 측면에는, 도 2a 및 도 2b에 도시된 바와 같이, 오프셋 스페이서(122) 및 측벽 스페이서(124)가 형성되어 있다.
다시 도 2a 내지 도 2c를 참조하면, 측면에 스페이서(122, 124)가 형성된 게이트 구조체(142)를 덮도록, 라이너 질화실리콘막(126)이 형성되어 있다. 또한, 라이너 질화실리콘막(126)으로 덮인 게이트 구조체(142)를 매립하도록 층간 절연막(127)이 형성되어 있다. 또한, 층간 절연막(127) 상에는 캡 산화실리콘막(128)이 형성되어 있다.
금속 적층막(120)에 접속되는 접속 플러그(129), S/D 영역(125)에 접속되는 접속 플러그(130)가 형성되며, 또한 이들 접속 플러그(129, 130)에 접속되는 배선(131)이 형성되어 있다.
이상과 같이 구성된 반도체 장치에 있어서, 제1 고유전율막(110)(또는, 제1 구조 부분(143))은, 소자 분리 절연막(104) 상에 중첩되는 면적이 가능한 한 작게 되도록 형성된다. 다시 말하면, 제1 고유전율막(110)(또는 제1 구조 부분(143))의 제1 방향(도 2c의 좌우 방향)의 길이는 가능한 한 짧게 형성된다.
구체적으로는, 도 1에서 알 수 있듯이, 게이트 구조체(142)의 제1 부분의 제1 방향 길이보다, 제1 고유전율막(110)(또는 제1 구조 부분(143))의 제1 방향 길이를 짧게 만든다. 이는, 게이트 구조체(142)의 제1 부분의 전체에 제1 구조를 채용하지 않고, 제2 부분과의 경계 부분(E)에 제2 구조(제3 구조 또는 제3 게이트 구조라고도 함)를 채용하는 것을 의미한다. 그리고, 게이트 구조체(142)의 제2 부분을 포함하는 게이트 배선(게이트부를 제외한 부분)에는 제2 구조를 채용하고 있다.
상기의 구성에 의해, 본 실시형태에서는, 소자 분리 절연막(104)에 접하는 제1 고유전율막(110)의 면적이 작아진다. 그 결과, 어닐링 처리 시, 소자 분리 절연막(104)으로부터 제1 고유전율막(110)으로의 산소 확산이 거의 일어나지 않게 할 수 있다. 이에 따라, 트랜지스터의 문턱값 변동은 거의 발생하지 않으므로, 정밀하게 문턱값을 제어할 수 있다.
다음으로 도 3a 내지 도 12c를 참조하여, 본 실시형태에 따른 반도체 장치의 제조 방법에 대해 설명한다. 여기서 도면 번호에 알파벳 a를 부가한 도면은 도 1의 A-A' 선에 대응하는 위치에서의 단면도, b를 부가한 도면은 B-B' 대응하는 위치에서의 단면도, c를 부가한 도면은 C-C' 대응하는 위치에서의 단면도이다.
우선, 도 3a, 도 3b 및 도 3c에 도시한 바와 같이, 반도체 기판(실리콘 기판)(101)의 일면에 STI용 트렌치(홈)(102)를 형성한다. 다음으로, 열산화법에 의해, 반도체 기판(101)의 표면 및 트렌치(102)의 내표면에 패드 산화실리콘막(103)을 형성한다. 이어서, 트렌치(102)의 내부를 소자 분리 절연막(실리콘 산화막)(104)으로 매설하고, 소지 분리 영역으로 이용한다. 반도체 기판(101)의 소정 영역에 각각 다른 불순물을 이온 주입에 의해 도입하고, p형 및 n형 웰(PW, NW)(105, 106)의 형성, 채널 스토퍼의 형성을 수행함과 동시에, 문턱값(Vth)을 제어하는 채널 도핑을 수행한다. 이렇게, 반도체 기판(101)의 일면측에, 주위가 소자 분리 절연막(104)으로 둘러싸인 활성영역(107, 108)을 규정한다.
다음으로, 도 4a, 도 4b 및 도 4c에 도시된 바와 같이, 활성영역(107, 108) 상의 패드 산화실리콘막(103)을 제거한다.
다음으로, 도 5a, 도 5b 및 도 5c에 도시된 바와 같이, 활성영역(107, 108) 상에 열산화에 의해 하층 게이트 절연막(산화실리콘막)(109)을 형성한다. 그리고, 제1 고유전율막(high-k막)(110), 금속 게이트 전극막(제1 게이트 전극)(111) 및 비도핑 비정질 실리콘(α-Si) 게이트 전극막(112) 및 보호 산화실리콘막(113)을 차례로 적층한다.
제1 고유전율막(110)은, 산화실리콘(SiO2)막보다 높은 유전율을 가지는 절연막이며, 예를 들어, HfO2막 혹은 HfSiO막을 이용할 수 있다. 이들 막은, ALD(Atomic Layer Deposition)법으로 형성할 수 있다.
금속 게이트 전극막(111)은, 금속을 포함하는 재료로 이루어지며, 예를 들어 TiN막 혹은 TaN막이다. 이들 막은, ALD법 또는 PVD(Physical Vapor Deposition)법에 의해 형성할 수 있다.
비도핑 비정질 실리콘 게이트막(112)은, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 형성할 수 있다.
보호 산화실리콘막(113)은, 예를 들어 플라스마 CVD법에 의해 형성할 수 있다.
다음으로, 도 6a, 도 6b 및 도 6c에 도시된 바와 같이, n채널 트랜지스터 영역의 활성영역(107)을 덮도록 제1 게이트 스택 리소그래피 레지스트 마스크(114)를 형성한다. 제1 게이트 스택 리소그래피 레지스트 마스크(114)가 형성된 영역이, 제1 게이트 스택 PR 레지스트 마스크 형성 영역(145)이다. 제1 게이트 스택 PR 레지스트 마스크 형성 영역(145)은, 도 1에 도시된 바와 같이 활성영역(107)보다 넓다. 그러나, 제1 방향(도 1의 상하 방향)으로는, 제1 게이트 스택 PR 레지스트 마스크 형성 영역(145)의 선이 가능한 한 활성영역(107)의 선에 가까워지도록, 제1 게이트 스택 리소그래피 레지스트 마스크(114)를 형성한다.
다음으로, 건식 식각에 의해, 제1 게이트 스택 리소그래피 레지스트 마스크(114)로 덮여 있지 않은 보호 산화실리콘막(113)을 제거한다. 그 다음에, 제1 게이트 스택 리소그래피 레지스트 마스크(114)와 잔존하는 보호 산화실리콘막(113)을 마스크로 이용하는 습식 식각에 의해, 노출된 비도핑 비정질 실리콘 게이트 전극막(112) 및 금속 게이트 전극막(111)을 차례로 제거한다. 이에 따라, n채널 트랜지스터 영역에 제1 게이트 스택이 형성된다.
여기서, 제1 게이트 스택은, 제1 방향(도 6c의 좌우 방향)으로, 소자 분리 절연막(104)과의 중첩이 최대한 작아지도록 형성한다. 제1 방향은, 형성되는 트랜지스터의 채널폭 방향과 일치한다.
다음으로, 제1 게이트 스택 리소그래피 레지스트 마스크(114)를 제거한 후, 도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 제1 게이트 스택 및 제1 고유전율막(110) 상에, 제2 고유전율막(115), 금속 게이트 전극막(제1 게이트 전극)(116) 및 비정질 실리콘 게이트 전극막(117)을 차례로 적층한다.
제2 고유전율막(115)은, 산화 실리콘(SiO2)막보다 높은 유전율을 가지는 절연막이며, 예를 들어 Al2O3막이다. 이 Al2O3막은 ALD법으로 형성할 수 있다.
금속 게이트 전극막(116) 및 비정질 실리콘 게이트 전극막(117)은, 각각 제1 게이트 스택의 금속 게이트 전극막(111) 및 비도핑 비정질 실리콘 게이트 전극막(112)과 동일한 재료, 방법을 이용하여 형성할 수 있다.
다음으로, 도 8a, 도 8b 및 도 8c에 도시된 바와 같이, p채널 트랜지스터 영역의 활성영역(108)을 덮도록 제2 게이트 스택 리소그래피 레지스트 마스크(118)를 형성한다. 제2 게이트 스택 리소그래피 레지스트 마스크(118)가 형성되는 영역이, 제2 게이트 스택 PR 레지스트 마스크 형성 영역(146)이다. 제2 게이트 스택 PR 레지스트 마스크 형성 영역(146)은, 도 1에 도시된 바와 같이 활성영역(108)보다 넓다. 그러나, 제1 방향(도 1의 상하 방향)으로는, 제2 게이트 스택 PR 레지스트 마스크 형성 영역(146)의 선이 가능한 한 활성영역(108)의 선에 가까워지도록, 제2 게이트 스택 리소그래피 레지스트 마스크(118)를 형성한다.
다음으로, 건식 식각에 의해, 제2 게이트 스택 리소그래피 레지스트 마스크(114)로 덮여 있지 않은 비정질 실리콘 게이트 전극막(117), 금속 게이트 전극막(116) 및 제2 고유전율막(115)을 차례로 제거한다. 이에 따라, p채널 트랜지스터 영역에 제2 게이트 스택이 형성된다.
제2 게이트 스택도 제1 게이트 스택과 동일하게 제1 방향(도 8c의 좌우 방향)으로 소자 분리 절연막(104)과의 중첩이 최대한 작아지도록 형성한다.
다음으로, 제2 게이트 스택 리소그래피 레지스트 마스크(118)를 제거한 후, 도 9a, 도 9b 및 도 9c에 도시된 바와 같이, 노출된 제1 고유전율막(110)과 제1 게이트 스택 상에 남아 있는 보호 산화실리콘막(113)을 습식 식각에 의해 제거한다.
다음으로, 도 10a, 도 10b 및 도 10c에 도시된 바와 같이, 인을 도핑한 비정질 실리콘 게이트 전극(제2 게이트 전극)막(119), 금속 적층막(120) 및 질화실리콘막(121)을 차례로 형성한다.
인 도핑 비정질 실리콘 게이트 전극막(119)은, LPCVD법에 의해 형성할 수 있다. 인 도핑 비정질 실리콘 게이트 전극막(119)은, n채널 트랜지스터 및 p채널 트랜지스터의 게이트 전극의 일부로서 사용됨과 동시에, 이들에 접속되는 게이트 배선으로서도 사용된다.
금속 적층막(120)은, 접착층으로서의 WSi막, 배리어층으로서의 WN막, 및 W막을 적층하여 구성된다. WSi막은 CVD법에 의해, WN막은 PVD 혹은 ALD법에 의해, W막은 PVD법 혹은 CVD법에 의해, 각각 형성할 수 있다.
질화실리콘막(121)은, CVD법으로 형성할 수 있다. 질화실리콘막(121)은, 다음 공정에서 하드 마스크로서 이용된다.
다음으로, 질화실리콘막(121) 상에 게이트 구조체의 패턴을 갖는 레지스트 마스크를 형성하고, 레지스트 마스크의 패턴을 질화실리콘막(121)에 전사한다. 그 다음, 레지스트 마스크와 질화실리콘막(121)으로 이루어지는 하드 마스크를 마스크로 하여, 도 11a, 도 11b 및 도 11c에 도시된 바와 같이, 노출된 금속 적층막(120), 인 도핑 비정질 실리콘 게이트 전극막(119), 비정질 실리콘 게이트 전극막(112, 117), 금속 게이트 전극막(111, 116) 및 제2 고유전율막(115)을 건식 에칭에 의해 차례로 제거한다. 이어서, 노출된 제1 고유전율막(110) 및 하층 게이트 절연막(109)을 습식 식각으로 제거한다.
이상으로, 게이트 절연막(109, 110, 115), 게이트 전극(111, 112, 116, 117) 및 게이트 배선(119, 120)을 포함하는 게이트 구조체(142)가 형성된다.
다음으로, 도 12a, 도 12b 및 도 12c에 도시된 바와 같이, 오프셋 스페이서(122)를 형성한다. 오프셋 스페이서(122)에는, 질화실리콘막이나 산질화막을 이용할 수 있다. 오프셋 스페이서(122)는, ALD법을 이용하여 질화실리콘막 등을 형성하고, 에치 백함으로써 형성할 수 있다.
이어서, n채널용 및 p채널용의 LDD(Lightly Doped Drain) 영역(123)의 형성과 할로 이온 주입을 각각 수행한다.
다음으로, 측벽 스페이서(124)를 형성한다. 측벽 스페이서(124)에는, 산화실리콘막을 이용할 수 있다. 측벽 스페이서(124)는 LPCVD법을 이용하여 산화실리콘막을 형성하고, 에치 백함으로써 형성할 수 있다.
이어서, n채널용 및 p채널용의 S/D(Source/Drain) 영역(125)의 형성을 이온 주입법에 의해 각각 수행한다.
다음으로, 불순물을 활성화하기 위한 어닐링을 수행한다. 여기에서는, 스파이크 어닐링 혹은 밀리초 단위 어닐링으로 불리는 고온 및 단시간의 어닐링을 수행한다.
본 실시형태에서는, 소자 분리 절연막(104) 상에, 제1 고유전율막(110)이 거의 존재하지 않는 구조를 채용하고 있다. 그 때문에, 불순물 활성화 어닐링을 수행하여도, 소자 분리 절연막(104)으로부터 제1 고유전율막(110)으로 확산하는 산소의 양이 매우 적다. 그러므로, 각 트랜지스터의 문턱값의 변동은 거의 발생하지 않는다. 이렇게, 본 실시형태에 의하면, 다양한 레이아웃을 채용하는 복수의 트랜지스터가 혼재하는 경우에도, 문턱값의 불균일을 억제할 수 있고, 정밀하게 문턱값을 제어할 수 있다.
다음으로, 도 2a, 도 2b 및 도 2c에 도시된 바와 같이, 전면을 덮는 라이너 질화실리콘막(126)을 형성한다. 그리고, 라이너 질화실리콘막(126) 상에 층간 절연막(127)으로서 SOD(Spin On Dielectric)막을 형성한다. 또한, 층간 절연막(127) 상에 캡 산화실리콘막(128)을 형성한다.
다음으로, 금속 적층막(120) 및 S/D 영역(125)에 각각 접속되는 접속 플러그(129, 130) 및 이들 접속 플러그(129, 130)에 접속되는 배선(131)을 형성한다. 이들 접속 플러그(129, 130) 및 배선(131)의 재료로서 W을 이용할 수 있다.
그 후, 공지의 방법으로, 보호막의 형성 등을 행하여 반도체 장치가 완성된다.
다음으로, 본 발명의 제2 실시형태에 대해 설명한다.
도 13에, 본 실시형태에 따른 반도체 장치의 일부의 평면 레이아웃을 도시한다. 또한, 도 14a, 도 14b 및 도 14c에, 도 13에서의 A-A' 따른 단면도, B-B' 따른 단면도, C-C' 따른 단면도를 각각 나타낸다. 또한, 제1 실시형태와 동일한 구성요소에는 동일한 부호를 부가하여, 그 설명을 생략한다.
도 13과 도 1을 비교하여 알 수 있듯이, 본 실시형태에서는, p채널 트랜지스터 영역에서, 게이트 구조체(142)가 전부 제1 구조 부분(143)으로 되어 있다.
여기서, CMOS 회로에서는, p채널 트랜지스터의 채널폭을 n채널 트랜지스터의 채널폭의 2 내지 3배로 하는 것이 일반적이다. 또한, 제1 고유전율막(110)으로의 산소 확산에 따른 문턱값의 변동량은, 채널폭이 커짐에 따라 점점 감소된다. 따라서, CMOS 회로에서는, 제1 고유전율막(110)으로의 산소 확산에 따른 문턱값 변동의 영향은, p채널 트랜지스터에 비해 n채널 트랜지스터가 더 크다.
따라서, 본 실시형태에서는, 산소 확산에 따른 영향이 큰, n채널 트랜지스터 영역의 게이트 구조체(142)의 일부에 제2 구조를 채용한다.
본 살시형태에서도, 제1 실시형태와 대략 동일한 효과를 얻을 수 있다. 더욱이, 본 실시형태에서는, 제2 게이트 스택의 형성에 최소 가공 치수가 큰 리소그래피 기술을 이용할 수 있다. 그 결과, 본 실시형태에서는, 제조 비용의 저감을 도모할 수 있다.
다음으로, 본 실시형태에 따른 반도체 장치의 제조 방법에 대해 설명한다.
제1 실시형태와 마찬가지로, 도 7a, 도 7b 및 도 7c에 도시된 공정까지 수행한다.
다음으로, 도 15a, 도 15b 및 도 15c에 도시된 바와 같이, p채널 트랜지스터 영역에 제2 게이트 스택 리소그래피 레지스트 마스크(151)를 형성한다. 제2 게이트 스택 리소그래피 레지스트 마스크(151)의 형성 범위는, 제1 실시형태에 비해 넓다(도 13의 146).
다음으로, 건식 식각에 의해, 제2 게이트 스택 리소그래피 레지스트 마스크(151)로 덮여 있지 않은 비정질 실리콘 게이트 전극막(117), 금속 게이트 전극막(116) 및 제2 고유전율막(115)을 차례로 제거한다. 이에 따라, p채널 트랜지스터 영역에 제2 게이트 스택이 형성된다.
그 후, 제1 실시형태와 동일한 공정에 의해, 반도체 장치가 완성된다.
이상, 본 발명에 대해 몇 가지 실시형태에 근거하여 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양한 변형, 변경이 가능하다. 예를 들어, 막의 재료나 형성 방법, 및 식각 방법 등에는 다양한 공지의 방법을 채용할 수 있다.
이 출원은 2012년 11월 26일에 출원된 일본 특허 출원 2012-257549호를 기초로 하는 우선권을 주장하며, 그 개시 내용 전부를 여기에 포함시킨다.
101 반도체 기판
102 트렌치
103 패드 산화실리콘막
104 소자 분리 절연막
105 p형 웰
106 n형 웰
107, 108 활성영역
109 하층 게이트 절연막
110 제1 고유전율막
111 금속 게이트 전극막
112 비도핑 비정질 실리콘 게이트 전극막
113 보호 산화실리콘막
114 제1 게이트 스택 리소그래피 레지스트 마스크
115 제2 고유전율막
116 금속 게이트 전극막
117 비정질 실리콘 게이트 전극막
118 제2 게이트 스택 리소그래피 레지스트 마스크
119 인 도핑 비정질 실리콘 게이트 전극막
120 금속 적층막
121 질화실리콘막
122 오프셋 스페이서
123 LDD 영역
124 측벽 스페이서
125 S/D 영역
126 라이너 질화실리콘막
127 층간 절연막
128 캡 산화실리콘막
129, 130 접속 플러그
131 배선
141 소스/드레인 콘택
142 게이트 구조체
143 제1 구조 부분
144 제2 구조 부분
145 제1 게이트 스택 PR 레지스트 마스크 형성 영역
146 제2 게이트 스택 PR 레지스트 마스크 형성 영역
147 게이트 콘택
151 제2 게이트 스택 리소그래피 레지스트 마스크

Claims (18)

  1. 하나의 도전형의 웰 영역을 포함하는 기판;
    상기 웰 영역 내에 배치된 소자 분리 절연막;
    그 주위가 상기 소자 분리 절연막으로 둘러싸인 섬 형상 활성영역;
    상기 섬 형상 활성영역 상에 배치된 두 개의 제1 게이트 구조로서, 각각 하층 게이트 절연막, 고유전율을 가진 게이트 절연막, 금속 재료를 함유한 제1 게이트 전극막 및 제2 게이트 전극막이 차례로 적층되어 구성되는 제1 게이트 구조; 및
    상기 소자 분리 절연막의 일부와 접촉하여 이를 덮는 상기 제2 게이트 전극막을 가지는 제2 게이트 구조를 포함하되,
    상기 두 개의 제1 게이트 구조 및 상기 제2 게이트 구조는, 일측의 상기 제1 게이트 구조, 상기 제2 게이트 구조, 타측의 상기 제1 게이트 구조의 순서로 연속적으로 배치되어 있는 것을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 섬 형상 활성영역은 제1 및 제2 섬 형상 활성영역을 가지고, 상기 일측의 제1 게이트 구조는 상기 제1 섬 형상 활성영역에 형성되며, 상기 타측의 제1 게이트 구조는 상기 제2 섬 형상 활성영역에 형성되어 있는 것을 특징으로 하는 장치.
  3. 제1항에 있어서,
    상기 일측의 제1 게이트 구조 및 상기 타측의 제1 게이트 구조는 동일한 섬 형상 활성영역에 형성되어 있는 것을 특징으로 하는 장치.
  4. 제1항에 있어서,
    상기 두 개의 제1 게이트 구조 및 상기 제2 게이트 구조 각각은, 그 전부가 상기 기판 상의 하나의 상기 웰 영역에 내포되는 것을 특징으로 하는 장치.
  5. 제1항에 있어서,
    상기 소자 분리 절연막과 접촉하여 이를 덮는 상기 게이트 절연막, 상기 제1 게이트 전극막, 및 상기 제2 게이트 전극막이 차례로 적층된 제3 게이트 구조를 더 구비하며,
    상기 제3 게이트 구조가, 상기 제1 게이트 구조와 상기 제2 게이트 구조 사이에 개재되어 배치되어 이루어지는 것을 특징으로 하는 장치.
  6. 제1항에 있어서,
    상기 기판은, 상기 웰 영역과는 다른 도전형의 다른 웰 영역을 더 포함하고,
    상기 다른 웰 영역에도, 상기 두 개의 제1 게이트 구조 및 상기 제2 게이트 구조와 동일한 구조가 배치되어 있는 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    상기 기판은, 상기 웰 영역과는 다른 도전형의 다른 웰 영역을 더 포함하고,
    상기 다른 웰 영역에도, 상기 두 개의 제1 게이트 구조를 상기 제2 게이트 구조로 치환한 것과 동일한 구조가 배치되어 있는 것을 특징으로 하는 장치.
  8. 일면측에, 매립 형성된 소자 분리 절연막으로 둘러싸인 섬 형상의 제1 활성영역을 가지는 반도체 기판; 및
    상기 반도체 기판의 일면 상에 형성된 게이트 구조체를 포함하되,
    상기 게이트 구조체는, 상기 제1 활성영역 위를 가로지르도록 제1 방향으로 연장되는 제1 부분과, 상기 제1 부분에 접속되도록 상기 소자 분리 절연막 상에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 부분을 포함하고,
    상기 제1 부분 중 적어도 상기 제1 활성영역 상에 위치한 부분은, 고유전율막, 금속을 포함하는 제1 전극막, 및 상기 제1 전극막과는 다른 제2 전극막을 순서대로 적층한 제1 구조를 채용하며,
    상기 제2 부분은, 상기 고유전율막 및 상기 제1 전극막을 포함하지 않고, 상기 제2 전극막을 포함하는 제2 구조를 채용하고 있는 것을 특징으로 하는 장치.
  9. 제8항에 있어서,
    상기 제2 부분의 상기 제2 전극막은, 상기 소자 분리 절연막에 접해 있는 것을 특징으로 하는 장치.
  10. 제8항에 있어서,
    상기 제1 부분은, 상기 제2 부분과의 경계 부분에 상기 제2 구조를 채용하고 있는 것을 특징으로 하는 장치.
  11. 제8항에 있어서,
    상기 게이트 구조체는 또한, 상기 제1 활성영역 위를 가로지르도록 상기 제1 부분에 거리를 두고 병치되면서 상기 제2 부분에 접속된 제3 부분을 포함하고,
    상기 제3 부분 중 적어도 상기 제1 활성영역 상에 위치하는 부분은, 상기 제1 구조를 채용하고 있는 것을 특징으로 하는 장치.
  12. 제8항에 있어서,
    상기 반도체 기판은 또한, 상기 소자 분리 절연막으로 둘러싸인 섬 형상의 제2 활성영역을 가지며,
    상기 게이트 구조체는 또한, 상기 제2 활성영역 위를 가로지르도록 상기 제1 방향으로 연장되면서 상기 제2 부분에 접속된 제3 부분을 포함하며,
    상기 제3 부분 중 적어도 상기 제2 활성영역 상에 위치하는 부분은, 상기 제1 구조를 채용하고 있는 것을 특징으로 하는 장치.
  13. 제8항에 있어서,
    상기 제1 활성영역은, 상기 반도체 기판에 형성된 웰 내에 규정되어 있고, 상기 제1 부분 및 상기 제2 부분은, 상기 웰의 상방에 배치되어 있는 것을 특징으로 하는 장치.
  14. 제13항에 있어서,
    상기 반도체 기판은 상기 웰과 다른 도전형의 다른 웰을 더 포함하고,
    상기 게이트 구조체는, 상기 다른 웰의 상방에, 상기 제1 부분 및 상기 제2 부분과 동일한 배치 및 구조를 갖는 부분을 포함하고 있는 것을 특징으로 하는 장치.
  15. 제13항에 있어서,
    상기 반도체 기판은 상기 웰과 다른 도전형의 다른 웰을 더 포함하고,
    상기 게이트 구조체는, 상기 다른 웰의 상방에, 상기 제1 부분 및 상기 제2 부분과 동일한 배치를 갖고, 상기 제2 구조를 채용하는 부분을 포함하고 있는 것을 특징으로 하는 장치.
  16. 제8항에 있어서,
    상기 고유전율막은 하프늄을 포함하며, 상기 제1 전극막은 티타늄 또는 탄탈륨을 포함하고, 상기 제2 전극막은 비정질 실리콘을 포함하는 것을 특징으로 하는 장치.
  17. 제8항에 있어서,
    상기 제1 활성영역의 표면에는 하층 게이트 절연막이 형성되어 있는 것을 특징으로 하는 장치.
  18. 반도체 기판의 일면측에, 소자 분리 절연막으로 둘러싸인 활성영역을 덮도록 고유전율막과, 금속을 포함하는 제1 전극막을 적층 형성하고,
    상기 고유전율막과 상기 제1 전극막을 덮는 동시에, 상기 소자 분리 절연막을 덮도록 제2 전극막을 형성하고,
    상기 제2 전극막, 상기 제1 전극막 및 상기 고유전율막을 패터닝하여, 상기 활성영역을 제1 방향을 따라 가로지르는 복수의 제1 부분과, 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 복수의 제1 부분을 서로 접속하는 제2 부분을 포함하며, 상기 제2 부분에서 상기 제2 전극막이 상기 소자 분리 절연막에 접해 있는 게이트 구조체를 형성하는 것을 특징으로 하는 장치의 제조 방법.
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