KR20230134287A - 반도체 소자 및 그의 제조 방법 - Google Patents

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KR20230134287A
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film
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윤태경
김영준
박훈영
이은옥
이재진
장동주
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Abstract

기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 및 상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것을 포함하는 반도체 소자의 제조 방법을 제공하되, 상기 게이트 라인들을 형성하는 것은 상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것, 상기 트렌치 내를 채우는 도전층을 형성하는 것, 및 상기 도전층에 열처리 공정을 수행하는 것을 포함하고, 상기 도전층은 제 1 금속의 질화물을 포함하고, 상기 열처리 공정에 의해 상기 도전층 내의 질소 원자가 상기 도전층의 외측면 및 하부면을 향하여 확산될 수 있다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 매립 게이트 라인들을 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자는 보다 고집적화 되고 있다. 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 및 상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것을 포함할 수 있다. 상기 게이트 라인들을 형성하는 것은 상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것, 상기 트렌치 내를 채우는 도전층을 형성하는 것, 및 상기 도전층에 열처리 공정을 수행하는 것을 포함할 수 있다. 상기 도전층은 제 1 금속의 질화물을 포함할 수 있다. 상기 열처리 공정에 의해 상기 도전층 내의 질소 원자가 상기 도전층의 외측면 및 하부면을 향하여 확산될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 상기 활성 영역들과 교차하는 트렌치들을 형성하는 것, 상기 트렌치의 하부를 채우는 도전층을 형성하는 것, 상기 도전층은 제 1 금속의 질화물을 포함하고, 상기 도전층의 외측면 및 하부면에 인접한 제 1 계면막을 형성하는 것, 상기 제 1 계면막은 상기 제 1 금속의 질화물을 포함하고, 및 상기 트렌치 상부를 채우는 캡핑막을 형성하는 것을 포함할 수 있다. 상기 제 1 계면막 내의 질소 농도는 상기 도전층 내의 질소 농도보다 높을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판의 활성 영역들을 정의하는 소자 분리막, 및 상기 활성 영역들과 교차하고 상기 기판의 트렌치에 매립되는 게이트 라인들을 포함할 수 있다. 상기 게이트 라인들 각각은 상기 트렌치의 측벽 및 바닥면을 덮는 계면막, 상기 계면막 상에서 상기 트렌치의 잔부를 채우는 도전층, 및 상기 계면막 및 상기 도전층 상에서 상기 트렌치의 상부를 채우는 캡핑막을 포함할 수 있다. 상기 도전층 및 상기 계면막 각각은 제 1 금속의 질화물을 포함할 수 있다. 상기 계면막 내의 질소 농도는 상기 도전층 내의 질소 농도보다 높을 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 도전층의 표면에 계면막을 제공하여 게이트 라인들의 플랫 밴드 전압을 낮출 수 있다. 즉, 상기 계면막에 의해 상기 게이트 라인들의 일함수가 감소되고, 반도체 소자의 문턱 전압이 낮아질 수 있다.
더욱이, 상기 계면막이 상기 게이트 라인들의 측벽에 제공되는 바, 상기 게이트 라인들의 상부로부터 불순물 주입 영역들로 발생하는 누설 전류가 감소될 수 있다.
또한, 상기 계면막과 상기 도전층은 서로 조성만 달리할 뿐 동일한 물질을 포함하여, 상기 계면막과 상기 도전층 사이의 계면 저항이 작을 수 있다.
상기 게이트 라인들 내의 구성층들 간의 계면 저항이 작으면서도, 반도체 소자의 문턱 전압이 낮을 수 있다. 이에 따라, 반도체 소자의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 트랜지스터들이 제공되는 영역들 상에서 계면막들의 구성을 서로 달리하기 때문에, 상기 각 영역들 상에서 게이트 라인들의 일함수가 서로 다를 수 있다. 즉, 상기 각 영역들 상에서 서로 다른 문턱 전압을 갖는 트랜지스터들이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 및 도 2b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 3a 및 도 3b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면이다.
도 5a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면들에 해당한다.
도 5b 내지 도 10b은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 8c는 도 8a의 A 영역을 확대 도시한 도면이다.
도 11a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면들에 해당한다.
도 11b 내지 도 13b은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도면들 참조하여 본 발명의 개념에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 2a 및 도 2b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 1, 도 2a, 및 도 2B를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 상기 반도체 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다.
제 1 방향(X) 및 제 2 방향(Y)은 기판(100)의 상부면에 평행하고, 서로 수직한 방향들일 수 있다. 제 3 방향(S)은 기판(100)의 상기 상부면에 평행하고 제 1 방향(X) 및 제 2 방향(Y) 모두와 교차하는 방향일 수 있다. 제 4 방향(Z)은 제 1 내지 제 3 방향들(X, Y, S) 모두에 대하여 수직한 방향일 수 있다. 도 2a의 단면은 Z-S 단면을 나타내고, 도 2b의 단면은 Z-Y 단면을 나타낸다.
기판(100)에 소자 분리막(110)이 배치되어 활성 영역들(105)이 정의될 수 있다. 활성 영역들(105)은 평면적으로 바(bar) 형태를 가질 수 있다. 이때, 활성 영역들(105)은 제 3 방향(S)으로 장축이 배치될 수 있다.
기판(100) 내에는 평면적으로 활성 영역들(105)과 교차하는 복수 개의 게이트 라인들(200)이 배치될 수 있다. 게이트 라인들(200)은 워드 라인(word line)일 수 있다. 게이트 라인들(200)은 제 2 방향(Y)으로 연장되고, 제 1 방향(X)에 나란하게 배치될 수 있다. 게이트 라인들(200)은 기판(100) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 게이트 라인들(200)은 활성 영역들(105)과 교차하여 연장되는 기판(100)의 트렌치들(120) 내에 배치될 수 있다. 게이트 라인들(200) 각각은 트렌치들(120) 하나의 일부를 채울 수 있다. 이때, 게이트 라인들(200)의 상부면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트 라인들(200)은 도전층(222) 및 계면막(224)을 포함할 수 있다. 도전층(222) 및 계면막(224)은 게이트 라인들(200)의 도전부(220)를 구성할 수 있다. 이하, 하나의 게이트 라인(200)을 기준으로 게이트 라인(200)의 구성에 대해 설명하도록 한다.
도전층(222)이 기판(100)의 트렌치(120) 내에 배치될 수 있다. 도전층(222)은 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 도전층(222)은 저저항(low-R)의 물질을 포함할 수 있다. 도전층(222)은 도전성을 갖는 제 1 금속의 질화물을 포함할 수 있다. 예를 들어, 상기 제 1 금속은 몰리브데넘(Mo)을 포함할 수 있다. 도전층(222)은 게이트 라인들(200)의 저항을 낮출 수 있다.
계면막(224)은 기판(100)의 트렌치(120)를 컨포멀(conformal)하게 덮을 수 있다. 계면막(224)은 트렌치(120)의 측벽 및 바닥면을 덮을 수 있다. 계면막(224)은 트렌치(120)의 측벽 및 바닥면과 도전층(222) 사이에 개재될 수 있다. 즉, 계면막(224)은 도전층(222)과 트렌치(120)의 측벽 및 바닥면을 이격시키며, 트렌치(120) 내에서 도전층(222)은 계면막(224)의 내부를 채울 수 있다. 트렌치(120)의 형상 및 도전층(222)의 형상에 따라, 계면막(224)의 단면은 U자 형태일 수 있다. 일 예로, 계면막(224)은 도전층(222)의 하부면 및 외측면을 컨포멀하게 덮을 수 있다. 계면막(224)은 도전층(222)의 상기 하부면 및 상기 외측면과 접할 수 있다. 계면막(224)의 최상단 및 도전층(222)의 최상단은 동일한 레벨에 형성될 수 있다. 즉, 계면막(224)의 상부면(224a)은 도전층(222)의 상부면(222a)과 공면(coplanar)을 이룰 수 있다. 계면막(224)의 상부면(224a) 및 도전층(222)의 상부면(222a)은 기판(100)의 상부면보다 낮은 레벨에 형성될 수 있다. 도시하지는 않았으나, 도전층(222)의 상부면(222a)은 계면막(224)의 상부면(224a)보다 높은 레벨에 제공될 수 있다. 즉, 도전층(222)의 상부가 계면막(224)의 상부면(224a) 상으로 돌출될 수 있다. 계면막(224)의 두께는 5 내지 30일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 계면막(224)은 필요에 따라 30 이상의 두께를 갖도록 제공될 수 있다.
계면막(224)은 게이트 라인들(200)의 플랫 밴드 전압(flat band voltage)을 낮추기 위한 목적으로 제공되는 라이너막일 수 있다. 본 명세서에서 플랫 밴드 전압이라 함은 물질층의 표면에서 에너지 밴드가 위치에 관계없이 평탄하게 되어 전기장이 0이 되도록 하는 게이트 전압을 의미한다. 일 예로, 계면막(224)의 표면에서의 플랫 밴드 전압은 도전층(222)의 표면에서의 플랫 밴드 전압보다 낮을 수 있다. 보다 상세하게는, 질소(N)를 몰리브데넘(Mo) 물질층 내로 주입할 경우 상기 물질층의 플랫 밴드 전압이 낮아질 수 있다. 즉, 도전층(222)의 표면에 계면막(224)이 제공되기 때문에, 게이트 라인들(200)의 플랫 밴드 전압이 낮아질 수 있다.
계면막(224)은 도전층(222)과 동일한 물질을 포함할 수 있다. 본 명세서에서 두 구성이 동일한 물질을 포함한다 함은, 상기 두 구성이 서로 동일한 원소들로 이루어진다는 것을 의미하며, 이때 상기 두 구성 내에서 상기 원소들의 조성비는 서로 같거나 또는 다를 수 있다. 계면막(224)은 도전성을 갖는 상기 제 1 금속의 질화물을 포함할 수 있다. 상기 제 1 금속은 몰리브데넘(Mo)을 포함할 수 있다. 이때, 계면막(224)의 조성은 도전층(222)의 조성과 다를 수 있다. 예를 들어, 계면막(224) 내의 질소(N)의 농도는 도전층(222) 내의 질소(N)의 농도보다 클 수 있다. 예를 들어, 계면막(224) 내의 몰리브데넘(Mo)의 농도는 도전층(222) 내의 몰리브데넘(Mo)의 농도보다 작을 수 있다. 다르게 설명하자면, 상기 제 1 금속의 질화물로 구성되는 도전부(220)에서, 계면막(224)은 질소 풍부(N rich) 영역일 수 있으며, 도전층(222)은 몰리브데넘 풍부(Mo rich) 영역일 수 있다.
계면막(224) 내에서 상기 질소(N)의 농도는 도전층(222)을 향할수록 작아질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 계면막(224) 내에서 상기 질소(N)의 농도는 실질적으로 균일할 수 있다.
계면막(224)과 도전층(222)은 서로 조성만 달리할 뿐 동일한 물질을 포함할 수 있다. 이에 따라, 계면막(224)과 도전층(222) 사이의 계면 저항이 작을 수 있다. 일 예로, 계면막(224)과 도전층(222) 간의 계면에서 계면 저항을 증가시키는 요인인 격자 부정합이 적을 수 있다.
또한, 계면막(224)이 게이트 라인들(200)의 플랫 밴드 전압을 낮추는 바, 이는 게이트 라인들(200)의 일함수(work function)가 낮다는 것을 의미할 수 있다. 일 예로, 상기 플랫 밴드 전압은 게이트 라인들(200)의 일함수와 기판(100)의 일함수의 차이에 해당할 수 있다. 즉, 계면막(224)에 의해 게이트 라인들(200)의 일함수가 감소되고, 반도체 소자의 문턱 전압(threshold voltage)이 낮아질 수 있다.
더욱이, 계면막(224)이 게이트 라인들(200)의 측벽에 제공되는 바, 게이트 라인들(200)의 상부로부터 후술되는 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)로 발생하는 누설 전류(gate induced drain leakage current; GIDL current)가 감소될 수 있다.
본원 발명의 실시예들에 따르면, 게이트 라인들(200) 내의 구성층들(222, 224) 간의 계면 저항이 작으면서도, 반도체 소자의 문턱 전압이 낮을 수 있다. 이에 따라, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1, 도 2a, 및 도 2B를 계속 참조하여, 게이트 라인들(200)과 활성 영역들(105) 사이에 게이트 절연 패턴들(210)이 개재될 수 있고, 게이트 라인들(200)과 소자 분리막(110) 사이에도 게이트 절연 패턴들(210)이 개재될 수 있다. 게이트 절연 패턴들(210)은 트렌치들(120)의 측벽 및 바닥면을 덮을 수 있다. 즉, 게이트 절연 패턴들(210)은 게이트 라인들(200)과 기판(100)을 이격시킬 수 있다. 게이트 절연 패턴들(210)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
게이트 라인들(200) 상에 제 1 캡핑 패턴들(230)이 배치될 수 있다. 제 1 캡핑 패턴들(230)은 도전층(222)의 상부면(222a) 및 계면막(224)의 상부면(224a)과 접할 수 있다. 제 1 캡핑 패턴들(230)의 상부면은 기판(100)의 상부면과 공면(coplanar)을 이룰 수 있다. 게이트 절연 패턴들(210)은 제 1 캡핑 패턴들(230)과 활성 영역들(105) 사이 또는 제 1 캡핑 패턴들(230)과 소자 분리막(110) 사이로 연장될 수 있다. 여기서, 제 1 캡핑 패턴들(230)과 활성 영역들(105) 사이에 개재된 게이트 절연 패턴들(210)은 활성 영역들(105)과 제 1 캡핑 패턴들(230) 사이의 스트레스를 완화하는 버퍼(buffer) 역할을 할 수 있다. 도 2a에 도시된 바와는 다르게, 제 1 캡핑 패턴들(230)의 하부면은 게이트 절연 패턴들(210)의 상부면과 접하고, 제 1 캡핑 패턴들(230)의 양 측면은 활성 영역들(105) 또는 소자 분리막(110)과 접할 수 있다. 제 1 캡핑 패턴들(230)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
게이트 라인들(200)의 양 측면에 인접한 활성 영역들(105) 내에 각각 제 1 불순물 주입 영역(SD1)과 제 2 불순물 주입 영역(SD2)이 배치될 수 있다. 제 1 불순물 주입 영역(SD1) 및 제 2 불순물 주입 영역(SD2)은 기판(100)의 표면으로부터 내부로 연장될 수 있다. 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)의 도전형은 기판(100)의 도전형과 다를 수 있다. 일 예로, 기판(100)이 P형인 경우, 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)은 N형일 수 있다. 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)은 각각 소스(source) 영역 또는 드레인(drain) 영역에 대응될 수 있다.
계속하여, 기판(100) 상에 제 1 불순물 주입 영역(SD1)과 연결되는 제 1 패드들(310)이 배치되고, 제 2 불순물 주입 영역(SD2)과 연결되는 제 2 패드들(320)이 배치될 수 있다. 제 1 패드들(310)과 제 2 패드들(320)은 불순물이 도핑된 폴리 실리콘 또는 금속 등의 도전 물질을 포함할 수 있다.
제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 배치될 수 있다. 제 1 층간 절연막(400)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
제 1 층간 절연막(400) 상에 비트 라인들(bit line, 510)이 배치될 수 있다. 비트 라인들(510)은 제 1 층간 절연막(400) 상의 제 2 층간 절연막(550) 내에 제공될 수 있다. 제 2 층간 절연막(550)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 비트 라인들(510)은 제 1 층간 절연막(400)을 관통하여 제 1 패드들(310)와 연결되는 다이렉트 콘택들(direct contacts, 520)과 연결될 수 있다. 비트 라인들(510)과 다이렉트 콘택들(520)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. 일 예로, 상기 도핑된 반도체 물질은 도핑된 실리콘(doped-Si) 또는 도핑된 게르마늄(doped-Ge) 등을 포함할 수 있다. 일 예로, 상기 도전성 금속 질화물은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN) 등을 포함할 수 있다. 일 예로, 상기 금속은 텅스텐(W), 타이타늄(Ti), 또는 탄탈럼(Ta) 등을 포함할 수 있다. 일 예로, 상기 금속-반도체 화합물은 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi), 또는 타이타늄 실리사이드(TiSi) 등을 포함할 수 있다.
비트 라인들(510) 상에 제 2 캡핑 패턴들(530)이 배치될 수 있고, 비트 라인들(510)의 양 측벽은 절연 스페이서들(540)로 덮일 수 있다. 제 2 캡핑 패턴들(530) 및 절연 스페이서들(540)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
기판(100) 상에 제 1 및 제 2 층간 절연막(400, 550)을 관통하고, 제 2 패드들(320)와 연결되는 매립 콘택들(buried contacts, 610)이 배치될 수 있다. 매립 콘택들(610)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
제 2 층간 절연막(550) 상에 매립 콘택들(610)과 연결되는 데이터 저장 요소가 배치될 수 있다. 일 예로, 상기 데이터 저장 요소는 캐패시터(CA)일 수 있다. 캐패시터(CA)는 제 1 전극들(620), 제 2 전극(640), 및 제 1 전극들(620)과 제 2 전극(640) 사이에 개재되는 유전막(630)을 포함할 수 있다. 제 1 전극들(620)은 하부가 막힌 실린더 형상일 수 있다. 제 2 전극(640)은 제 1 전극들(620)을 공통적으로 덮는 공통 전극일 수 있다. 제 1 전극들(620)과 제 2 전극(640)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
제 2 전극(640)과 제 2 층간 절연막(550) 사이에 지지막(700)이 배치될 수 있다. 지지막(700)은 제 1 전극(620)의 외측벽 상에 배치되어, 제 1 전극(620)의 쓰러짐을 방지할 수 있다. 지지막(700)은 절연물질을 포함할 수 있다. 유전막(630)은 일 방향으로 연장되어 지지막(700)과 제 2 전극(640) 사이에 개재될 수 있다.
도 3a 및 도 3b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다. 이하의 실시예들에서, 도 1, 도 2a, 및 도 2b의 실시예들에서 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1, 도 2a, 및 도 2b의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 1, 도 3a, 및 도 3b를 참조하여, 기판(100) 내에는 평면적으로 활성 영역들(105)과 교차하는 복수 개의 게이트 라인들(200)이 배치될 수 있다. 게이트 라인들(200)은 기판(100) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 게이트 라인들(200)은 활성 영역들(105)과 교차하여 연장되는 기판(100)의 트렌치들(120) 내에 배치될 수 있다. 게이트 라인들(200)은 도전층(222) 및 계면막(224, 226)을 포함할 수 있다. 도전층(222) 및 계면막(224, 226)은 게이트 라인들(200)의 도전부(220)를 구성할 수 있다. 이하, 하나의 게이트 라인(200)을 기준으로 게이트 라인(200)의 구성에 대해 설명하도록 한다.
도전층(222)이 기판(100)의 트렌치(120) 내에 배치될 수 있다. 도전층(222)은 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 도전층(222)은 도전성을 갖는 제 1 금속의 질화물을 포함할 수 있다. 예를 들어, 상기 제 1 금속은 몰리브데넘(Mo)을 포함할 수 있다.
계면막(224, 226)은 제 1 계면막(224) 및 제 2 계면막(226)을 포함할 수 있다.
제 1 계면막(224)은 도 1, 도 2a, 및 도 2b를 참조하여 설명한 계면막(224)과 실질적으로 동일 또는 유사할 수 있다. 제 1 계면막(224)은 기판(100)의 트렌치(120)를 컨포멀(conformal)하게 덮을 수 있다. 제 1 계면막(224)은 트렌치(120)의 측벽 및 바닥면을 덮을 수 있다. 제 1 계면막(224)은 트렌치(120)의 측벽 및 바닥면과 도전층(222) 사이에 개재될 수 있다. 트렌치(120)의 형상 및 도전층(222)의 형상에 따라, 제 1 계면막(224)의 단면은 U자 형태일 수 있다. 제 1 계면막(224)의 상부면(224a)은 도전층(222)의 상부면(222a)과 공면(coplanar)을 이룰 수 있다.
도전층(222) 및 제 1 계면막(224) 상에 제 2 계면막(226)이 배치될 수 있다. 제 2 계면막(226)은 도전층(222)의 상부면(222a) 및 제 1 계면막(224)의 상부면(224a)을 덮을 수 있다. 제 2 계면막(226)은 제 1 계면막(224)의 상부면(224a)으로부터 도전층(222)의 상부면(222a) 상으로 연장되어, 도전층(222)을 위에서부터 덮을 수 있다. 즉, 제 1 계면막(224)은 도전층(222)의 측면을 덮고, 제 2 계면막(226)은 도전층(222)의 상부면(222a)을 덮을 수 있다. 도전층(222)의 상부면(222a)은 제 2 계면막(226)에 의해 노출되지 않을 수 있다. 제 2 계면막(226)은 제 1 계면막(224)의 상부면(224a)과 접할 수 있으며, 제 2 계면막(226)과 제 1 계면막(224)은 서로 연결될 수 있다. 이에 따라, 도전층(222)은 제 1 계면막(224) 및 제 2 계면막(226)에 의해 둘러싸일 수 있다.
제 1 계면막(224) 및 제 2 계면막(226)은 도전층(222)과 동일한 물질을 포함할 수 있다. 제 1 계면막(224) 및 제 2 계면막(226)은 도전성을 갖는 상기 제 1 금속의 질화물을 포함할 수 있다. 예를 들어, 상기 제 1 금속은 몰리브데넘(Mo)을 포함할 수 있다. 이때, 제 1 계면막(224)의 조성 및 제 2 계면막(226)의 조성은 도전층(222)의 조성과 다를 수 있다. 예를 들어, 제 1 계면막(224) 내의 질소(N)의 농도 및 제 2 계면막(226) 내의 질소(N)의 농도는 도전층(222) 내의 질소(N)의 농도보다 클 수 있다. 예를 들어, 제 1 계면막(224) 내의 몰리브데넘(Mo)의 농도 및 제 2 계면막(226) 내의 몰리브데넘(Mo)의 농도는 도전층(222) 내의 몰리브데넘(Mo)의 농도보다 작을 수 있다. 다르게 설명하자면, 상기 제 1 금속의 질화물로 구성되는 도전부(220)에서, 제 1 계면막(224) 및 제 2 계면막(226)은 질소 풍부(N rich) 영역일 수 있으며, 도전층(222)은 몰리브데넘 풍부(Mo rich) 영역일 수 있다. 제 1 계면막(224) 및 제 2 계면막(226) 내에서 상기 질소(N)의 농도는 도전층(222)을 향할수록 작아질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제 1 계면막(224) 및 제 2 계면막(226) 내에서 상기 질소(N)의 농도는 실질적으로 균일할 수 있다.
제 1 계면막(224) 및 제 2 계면막(226)이 동일한 물질로 구성되고 서로 동일한 조성을 갖는 경우, 제 1 계면막(224) 및 제 2 계면막(226)은 연속적인 구성을 가질 수 있고, 제 1 계면막(224) 및 제 2 계면막(226) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제 1 계면막(224) 및 제 2 계면막(226)은 일체로 형성될 수 있다. 이와는 다르게, 제 1 계면막(224) 및 제 2 계면막(226)의 조성에 따라, 제 1 계면막(224) 및 제 2 계면막(226) 사이의 경계면은 시각적으로 나타날 수 있다.
제 1 계면막(224) 및 제 2 계면막(226)이 게이트 라인들(200)의 플랫 밴드 전압을 낮추는 바, 이는 게이트 라인들(200)의 일함수(work function)가 낮다는 것을 의미할 수 있다. 낮은 일함수를 갖는 제 2 계면막(226)이 도전부(220)의 상부를 모두 덮을 수 있으며, 이에 따라 게이트 라인들(200)의 상부의 일함수가 더욱 낮아질 수 있다. 즉, 게이트 라인들(200)의 상부로부터 불순물 주입 영역들(SD1, SD2)로 발생하는 누설 전류(GIDL)가 감소될 수 있다.
게이트 라인들(200)과 활성 영역들(105) 사이에 게이트 절연 패턴들(210)이 개재될 수 있고, 게이트 라인들(200)과 소자 분리막(110) 사이에도 게이트 절연 패턴들(210)이 개재될 수 있다. 게이트 절연 패턴들(210)은 게이트 라인들(200)과 기판(100)을 이격시킬 수 있다.
게이트 라인들(200) 상에 제 1 캡핑 패턴들(230)이 배치될 수 있다. 제 1 캡핑 패턴들(230)은 제 2 계면막(226)의 상부면과 접할 수 있다. 제 1 캡핑 패턴들(230)의 상부면은 기판(100)의 상부면과 공면(coplanar)을 이룰 수 있다. 게이트 절연 패턴들(210)은 제 1 캡핑 패턴들(230)과 활성 영역들(105) 사이또는 제 1 캡핑 패턴들(230)과 소자 분리막(110) 사이로 연장될 수 있다. 도 3a에 도시된 바와는 다르게, 제 1 캡핑 패턴들(230)의 하부면은 게이트 절연 패턴들(210)의 상부면 및 제 2 계면막(226)의 상부면과 접하고, 제 1 캡핑 패턴들(230)의 양 측면은 활성 영역들(105) 또는 소자 분리막(110)과 접할 수 있다. 제 1 캡핑 패턴들(230)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면이다.
도 4를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 가질 수 있다. 제 1 영역(R1) 및 제 2 영역(R2)은 트랜지스터들이 제공되는 기판(100) 상의 영역들일 수 있다. 일 예로, 제 1 영역(R1) 및 제 2 영역(R2) 상에는 제공되는 트랜지스터들은 서로 동일 또는 유사한 구조를 갖고 서로 다른 전기적 특성을 가질 수 있다. 이에 대해서는, 뒤에서 게이트 라인들(200)에 대한 설명과 함께 보다 상세히 설명하도록 한다.
기판(100)에 소자 분리막(110)이 배치되어 활성 영역들(105)이 정의될 수 있다. 활성 영역들(105)은 평면적으로 바(bar) 형태를 가질 수 있다.
기판(100) 내에는 평면적으로 활성 영역들(105)과 교차하는 복수 개의 게이트 라인들(200)이 배치될 수 있다. 게이트 라인들(200)은 제 2 방향(Y)으로 연장되고, 제 1 방향(X)에 나란하게 배치될 수 있다. 게이트 라인들(200)은 기판(100) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 게이트 라인들(200)은 활성 영역들(105)과 교차하여 연장되는 기판(100)의 트렌치들(120) 내에 배치될 수 있다. 제 1 영역(R1) 상의 게이트 라인들(200)은 제 1 도전층(222) 및 제 1 계면막(224)을 포함할 수 있다. 제 1 도전층(222) 및 제 1 계면막(224)은 제 1 도전부(220)를 구성할 수 있다. 제 2 영역(R2) 상의 게이트 라인들(200)은 제 2 도전층(222') 및 제 3 계면막(224')을 포함할 수 있다. 제 2 도전층(222') 및 제 3 계면막(224')은 제 2 도전부(220')를 구성할 수 있다.
제 1 도전부(220)의 구성은 도 2a 및 도 2b를 참조하여 설명한 도전부(220)의 구성과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제 1 도전층(222)이 제 1 영역(R1) 상에서 기판(100)의 트렌치(120) 내에 배치될 수 있다. 제 1 도전층(222)은 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 제 1 도전층(222)은 도전성을 갖는 제 1 금속의 질화물을 포함할 수 있다. 예를 들어, 상기 제 1 금속은 몰리브데넘(Mo)을 포함할 수 있다. 제 1 계면막(224)은 제 1 영역(R1) 트렌치(120)의 측벽 및 바닥면과 제 1 도전층(222) 사이에 개재될 수 있다. 제 1 계면막(224)은 제 1 도전층(222)의 하부면 및 외측면을 컨포멀(conformal)하게 덮을 수 있다. 제 1 계면막(224)의 최상단 및 제 1 도전층(222)의 최상단은 동일한 레벨에 형성될 수 있다. 제 1 계면막(224)의 상부면 및 제 1 도전층(222)의 상부면은 기판(100)의 상부면보다 낮은 레벨에 형성될 수 있다. 제 1 계면막(224)은 제 1 도전층(222)과 동일한 물질을 포함할 수 있다. 제 1 계면막(224)은 도전성을 갖는 상기 제 1 금속의 질화물을 포함할 수 있다. 제 1 계면막(224)의 조성은 제 1 도전층(222)의 조성과 다를 수 있다. 예를 들어, 제 1 계면막(224) 내의 질소(N)의 농도는 제 1 도전층(222) 내의 질소(N)의 농도보다 클 수 있다. 예를 들어, 제 1 계면막(224) 내의 몰리브데넘(Mo)의 농도는 제 1 도전층(222) 내의 몰리브데넘(Mo)의 농도보다 작을 수 있다.
제 2 도전부(220')의 구성은 제 1 도전부(220)의 구성과 유사할 수 있다. 예를 들어, 제 2 도전층(222')이 제 2 영역(R2) 상에서 기판(100)의 트렌치(120) 내에 배치될 수 있다. 제 2 도전층(222')은 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 제 2 도전층(222')은 도전성을 갖는 제 1 금속의 질화물을 포함할 수 있다. 예를 들어, 상기 제 1 금속은 몰리브데넘(Mo)을 포함할 수 있다. 제 3 계면막(224')은 제 1 영역(R1) 트렌치(120)의 측벽 및 바닥면과 제 2 도전층(222') 사이에 개재될 수 있다. 제 3 계면막(224')은 제 2 도전층(222')의 하부면 및 외측면을 컨포멀(conformal)하게 덮을 수 있다. 제 3 계면막(224')의 최상단 및 제 2 도전층(222')의 최상단은 동일한 레벨에 형성될 수 있다. 제 3 계면막(224')의 상부면 및 제 2 도전층(222')의 상부면은 기판(100)의 상부면보다 낮은 레벨에 형성될 수 있다. 제 3 계면막(224')은 제 2 도전층(222')과 동일한 물질을 포함할 수 있다. 제 3 계면막(224')은 도전성을 갖는 상기 제 1 금속의 질화물을 포함할 수 있다. 제 3 계면막(224')의 조성은 제 2 도전층(222')의 조성과 다를 수 있다. 예를 들어, 제 3 계면막(224') 내의 질소(N)의 농도는 제 2 도전층(222') 내의 질소(N)의 농도보다 클 수 있다. 예를 들어, 제 3 계면막(224') 내의 몰리브데넘(Mo)의 농도는 제 2 도전층(222') 내의 몰리브데넘(Mo)의 농도보다 작을 수 있다.
제 1 계면막(224)의 두께와 제 3 계면막(224')의 두께는 서로 다를 수 있다. 예를 들어, 제 1 계면막(224)의 상기 두께는 제 3 계면막(224')의 상기 두께보다 두꺼울 수 있다. 제 1 계면막(224)의 상기 두께 및 제 3 계면막(224')의 상기 두께는 5 내지 30일 수 있다.
제 1 계면막(224) 및 제 3 계면막(224')은 게이트 라인들(200)의 플랫 밴드 전압(flat band voltage)을 낮추기 위한 목적으로 제공되는 라이너막일 수 있다. 제 1 계면막(224)의 두께와 제 3 계면막(224')의 두께가 서로 다르기 때문에, 제 1 영역(R1) 상에서 게이트 라인들(200)의 일함수와 제 2 영역(R2) 상에서 게이트 라인들(200)의 일함수는 서로 다를 수 있다. 즉, 제 1 영역(R1)과 제 2 영역(R2) 상에서 서로 다른 문턱 전압(threshold voltage)을 갖는 트랜지스터들이 제공될 수 있다.
이와는 다르게, 제 1 계면막(224)의 두께와 제 3 계면막(224')의 두께가 서로 동일할 수 있다. 이 경우, 제 1 계면막(224) 내의 질소 농도와 제 3 계면막(224') 내의 질소 농도는 서로 다를 수 있다. 예를 들어, 제 1 계면막(224) 내의 상기 질소 농도는 제 3 계면막(224') 내의 상기 질소 농도보다 클 수 있다. 따라서, 제 1 영역(R1) 상에서 게이트 라인들(200)의 일함수는 제 2 영역(R2) 상에서 게이트 라인들(200)의 일함수보다 작을 수 있다. 즉, 제 1 영역(R1)과 제 2 영역(R2) 상에서 서로 다른 문턱 전압(threshold voltage)을 갖는 트랜지스터들이 제공될 수 있다.
도 5a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면들에 해당한다. 도 5b 내지 도 10b은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다. 도 8c는 도 8a의 A 영역을 확대 도시한 도면이다.
도 1, 도 5a, 및 도 5b를 참조하여, 기판(100)에 활성 영역들(105)을 정의하는 소자 분리막(110)이 형성될 수 있다. 예를 들어, 소자 분리막(110)은 STI(shallow trench isolation) 방법을 이용하여 형성될 수 있다. 소자 분리막(110)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 소자 분리막(110)은 기판(100) 내부로 연장되도록 형성될 수 있다.
기판(100)의 활성 영역들(105)에 제 2 불순물 주입 영역들(SD2)이 형성될 수 있다. 제 2 불순물 주입 영역들(SD2)은 이온 주입(ion implant) 공정에 의해 형성될 수 있다. 일 예로, 제 2 불순물 주입 영역들(SD2)은 N형 도펀트(dopant)로 도핑된 영역일 수 있다.
도 1, 도 6a, 및 도 6b를 참조하여, 기판(100) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 이하 설명될 게이트 라인들(200, 도 2a 및 도 2b 참조)이 배치되는 영역을 정의하는 개구부를 가지도록 형성될 수 있다. 마스크 패턴들(MP)은 실리콘 질화물(SiN)과 같은 하드 마스크 패턴이거나 포토 레지스트(photo resist) 패턴일 수 있다. 마스크 패턴들(MP)을 식각 마스크로 이용하여 기판(100)과 소자 분리막(110)을 식각하여 제 2 방향(Y)으로 연장되는 라인 형태의 트렌치들(120)이 형성될 수 있다. 트렌치들(120)의 바닥면들은 소자 분리막(110) 및 활성 영역(105)을 노출시킬 수 있다.
계속해서, 트렌치들(120) 내에 게이트 절연 패턴들(210)이 형성될 수 있다. 게이트 절연 패턴들(210)은 열 산화 공정, 원자층 증착(atomic layer deposition; ALD), 또는 화학 기상 증착(chemical vapor deposition; CVD)에 의해 형성될 수 있다. 예를 들어, 게이트 절연 패턴들(210)은 열 산화 공정에 의하여 기판(100)의 노출면 상에 형성된 실리콘 산화물(SiO2)로 구성될 수 있다. 이러한 경우에, 게이트 절연 패턴들(210)은 트렌치들(120)의 측벽 및 바닥면 상에 형성될 수 있다. 이때, 게이트 절연 패턴들(210)은 트렌치들(120)의 내부(즉, 트렌치들(120)의 측벽 및 바닥면)을 컨포멀(conformal)하게 덮을 수 있다. 이와는 달리, 게이트 절연 패턴들(210)은 LPCVD 공정, PECVD 공정, UHV-CVD 공정, 또는 ALD 공정 등에 의해 형성된 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 고유전 물질로 구성될 수도 있다. 이때, 게이트 절연 패턴들(210)은 트렌치들(120)의 내부 및 마스크 패턴들(MP)을 컨포멀(conformal)하게 덮을 수 있다.
도 1, 도 7a, 및 도 7b를 참조하여, 기판(100) 상에 예비 도전층(240)이 형성될 수 있다. 상세하게는, 기판(100)의 전면 상에 도전 물질을 증착하여 예비 도전층(240)이 형성될 수 있다. 이때, 상기 도전 물질은 트렌치들(120)을 채울 수 있다. 보다 상세하게는, 예비 도전층(240)은 몰리브데넘(Mo)을 포함하는 제 1 전구체 물질과 질소를 포함하는 제 2 전구체 물질을 이용하여 형성될 수 있다. 일 예로, 상기 제 1 전구체 물질은 MoxOyClz을 포함할 수 있고, 상기 제 2 전구체 물질은 암모니아(NH3)를 포함할 수 있다. 상기 제 1 전구체 물질과 상기 제 2 전구체 물질이 반응하여 MoaObNc, Nd, H2o, 및 HCl이 형성될 수 있다. 상기 도전 물질의 증착 공정은 550도 이상의 온도에서 수행될 수 있다. 상기 증착 공정의 공정 온도가 증가할수록 MoaObNc의 b 및 c는 감소할 수 있으며, Nd의 d는 증가할 수 있다. 상기 증착 공정의 공정 온도가 550도보다 낮을 경우, 예비 도전층(240) 내의 질소 농도가 낮을 수 있으며, 후술되는 공정에서 높은 질소 농도를 갖는 예비 계면막(242)이 형성되지 않을 수 있다. 상기 도전 물질의 증착은 화학 기상 증착(CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 등과 같은 다양한 증착 공정을 이용하여 수행될 수 있다. 상기 도전 물질은 저저항(low-R)의 물질을 포함할 수 있다. 상기 도전 물질은 도전성을 갖는 제 1 금속의 질화물을 포함할 수 있다. 예를 들어, 상기 도전 물질은 몰리브데넘(Mo)을 포함할 수 있다.
도 1, 도 8a 내지 도 8c를 참조하여, 제 1 공정을 수행하여 예비 계면막(242)이 형성될 수 있다. 예를 들어, 예비 계면막(242)은 예비 도전층(240) 내의 질소 원소가 예비 도전층(240)의 일부로 확산되어 형성될 수 있다. 이때, 예비 도전층(240)의 상기 일부는 예비 도전층(240)의 외면들에 인접한 일부를 의미한다. 일 예로, 상기 일부는 예비 도전층(240)과 게이트 절연 패턴들(210)의 계면에 인접한 예비 도전층(240)의 일부일 수 있다. 즉, 예비 계면막(242)은 예비 도전층(240)과 트렌치들(120) 또는 예비 도전층(240)과 게이트 절연 패턴들(210) 사이에 개재될 수 있다. 예비 계면막(242)의 두께는 5 내지 30일 수 있다.
상기 제 1 공정을 보다 상세하게 설명하자면, 상기 제 1 공정에 의해 예비 도전층(240)의 상기 질소 원소가 도 8c의 화살표(AF)를 따라 예비 도전층(240)의 외곽부로 확산될 수 있다. 질소 농도가 높아진 예비 도전층(240)의 상기 외곽부는 예비 계면막(242)을 구성할 수 있다. 예비 도전층(240)의 내부부의 질소 농도는 낮아질 수 있다. 따라서, 예비 계면막(242)의 질소 농도는 예비 도전층(240)의 상기 질소 농도보다 높을 수 있다. 상기 질소 원소의 확산 방향(AF)을 따라, 예비 도전층(240) 내의 상기 질소 농도는 예비 도전층(240)의 외측면 및 하부면으로부터 예비 도전층(240)의 내부를 향할수록 작아질 수 있다. 이와는 다르게, 예비 도전층(240) 내의 상기 질소 농도는 예비 도전층(240) 내에서 실질적으로 균일할 수 있다. 상기 제 1 공정은 열처리 공정을 포함할 수 있다. 즉, 예비 도전층(240) 내의 질소 원소는 외부에서 제공되는 열(HT)에 의해 확산될 수 있다. 상기 열처리 공정은 RTA(rapid thermal annealing) 공정을 포함할 수 있다.
도 1, 도 9a, 및 도 9b를 참조하여, 예비 도전층(240) 및 예비 계면막(242) 상에 에치 백(etch back) 공정이 수행될 수 있다. 예를 들어, 예비 도전층(240) 및 예비 계면막(242)을 식각하여 도전층(222) 및 계면막(224)이 형성될 수 있다. 상기 식각 공정 시, 도전층(222)과 계면막(224)은 함께 식각될 수 있다. 일 예로, 도전층(222)과 계면막(224)은 동일한 물질로 형성될 수 있으며, 도전층(222)과 계면막(224)을 식각하기 위한 식각액은 동일할 수 있다. 도전층(222) 및 계면막(224)이 트렌치들(120) 내에 원하는 두께로 남을 때까지, 상기 식각 공정은 계속될 수 있다. 이때, 계면막(224)의 상부면은 도전층(222)의 상부면과 동일한 레벨이 되도록 형성될 수 있다. 또는, 도전층(222) 및 계면막(224)의 식각률 차이에 따라, 계면막(224)의 상부면은 도전층(222)의 상부면은 서로 다른 높이에 위치할 수 있다. 일 예로, 계면막(224)의 상부면은 도전층(222)의 상부면보다 낮은 레벨에 위치할 수 있다.
이후, 마스크 패턴들(MP)이 제거될 수 있다. 마스크 패턴들(MP)이 제거됨에 따라, 소자 분리막(110) 및 활성 영역들(105)의 상부면들이 노출될 수 있다.
도 1, 도 10a, 및 도 10b를 참조하여, 트렌치들(120) 내에 제 1 캡핑 패턴들(230)이 형성될 수 있다. 예를 들어, 제 1 캡핑 패턴들(230)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 제 1 캡핑 패턴들(230)은 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
기판(100) 상에 이온 주입 공정을 수행하여, 서로 이웃하는 두 개의 게이트 라인들(200) 사이의 영역들 내에 제 1 불순물 주입 영역(SD1)이 형성될 수 있다. 제 1 불순물 주입 영역(SD1)은 제 2 불순물 주입 영역(SD2)과 동일한 N형의 불순물로 도핑될 수 있다. 제 1 불순물 주입 영역(SD1)은 제 2 불순물 주입 영역(SD2)보다 기판(100) 내부로 깊이 연장될 수 있다.
도 1, 도 2a, 및 도 2b를 다시 참조하여, 기판(100) 상에 불순물이 도핑된 폴리 실리콘막, 불순물이 도핑된 실리콘 단결정막, 또는 도전막을 형성하고, 그를 패터닝하여 제 1 패드들(310)과 제 2 패드들(320)이 형성될 수 있다. 제 1 패드들(310)은 제 1 불순물 주입 영역(SD1)과 연결될 수 있고, 제 2 패드들(320)은 제 2 불순물 주입 영역(SD2)과 연결될 수 있다. 제 1 패드들(310)과 제 2 패드들(320)이 불순물이 도핑된 폴리 실리콘막 또는 실리콘 단결정막을 포함할 경우, 제 1 패드들(310)과 제 2 패드들(320)은 제 1 및 제 2 불순물 주입 영역들(SD1, SD2)과 동일한 타입의 불순물로 도핑될 수 있다.
제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 형성될 수 있다. 제 1 층간 절연막(400)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 제 1 층간 절연막(400)은 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 제 1 층간 절연막(400)의 일부를 패터닝하여 다이렉트 콘택(520)이 형성될 영역을 정의하는 콘택 홀들이 형성될 수 있다. 제 1 층간 절연막(400) 상에 상기 콘택 홀들을 채우는 도전 물질이 도포되고, 그의 상에 캡핑막이 형성될 수 있다. 일 예로, 상기 도전 물질은 금속, 도핑된 반도체 등의 도전 물질을 포함할 수 있다. 일 예로, 상기 캡핑막은 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다. 캡핑막 및 상기 도전 물질을 패터닝하여 비트 라인(510)과 그 위에 배치되는 제 2 캡핑 패턴들(530)이 형성될 수 있다. 상기 콘택 홀들 안에는 다이렉트 콘택들(520)이 형성될 수 있다. 제 1 층간 절연막(400) 상에 절연 스페이서막을 컨포멀하게 증착하고 이방성 식각하여 비트 라인(510)의 측벽을 덮는 절연 스페이서들(540)이 형성될 수 있다. 절연 스페이서들(540)은 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
제 1 층간 절연막(400) 상에 제 2 층간 절연막(550)을 형성하고 평탄화 공정을 수행하여, 제 2 캡핑 패턴들(530)의 상부면이 노출될 수 있다. 이 후, 제 2 층간 절연막(550) 및 제 1 층간 절연막(400)을 관통하여 제 2 패드들(320)과 연결되는 매립 콘택들(610)이 형성될 수 있다. 매립 콘택들(610)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 제 2 층간 절연막(550) 상에 지지막(700)이 형성될 수 있다. 지지막(700)은 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다. 지지막(700)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(atomic layer deposition; ALD) 등과 같은 다양한 증착 공정을 이용하여 형성될 수 있다. 지지막(700)을 관통하여 매립 콘택들(610)과 연결되는 제 1 전극(620)이 형성될 수 있다. 제 1 전극(620)은 하부가 막힌 실린더 형상으로 형성될 수 있다. 제 1 전극(620)을 컨포멀하게 덮는 유전막(630)과 제 1 전극(620)을 공통적으로 덮는 제 2 전극(640)을 형성하여 캐패시터(CA)가 완성될 수 있다. 제 1 전극(620)과 제 2 전극(640)은 불순물이 도핑된 실리콘, 금속, 또는 금속 화합물을 포함할 수 있다. 이렇게 하여, 도 2a 및 도 2b를 참조하여 설명한 반도체 소자가 완성될 수 있다.
도 11a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면들에 해당한다. 도 11b 내지 도 13b은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 1, 도 11a, 및 도 11b를 참조하여, 도 7의 결과물 상에, 예비 도전층(240) 상에 에치 백(etch back) 공정이 수행될 수 있다. 예를 들어, 예비 도전층(240)을 식각하여 도전층(222)이 형성될 수 있다. 도전층(222)이 트렌치들(120) 내에 원하는 두께로 남을 때까지, 상기 식각 공정은 계속될 수 있다. 상기 식각 공정 후, 도전층(222)의 상부면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다.
도 1, 도 12a, 및 도 12b를 참조하여, 제 2 공정을 수행하여 제 1 계면막(224) 및 제 2 계면막(226)이 형성될 수 있다. 예를 들어, 제 1 계면막(224) 및 제 2 계면막(226)은 도전층(222) 내의 질소 원소가 도전층(222)의 일부로 확산되어 형성될 수 있다. 이때, 도전층(222)의 상기 일부는 도전층(222)의 외면들에 인접한 일부를 의미한다. 일 예로, 상기 일부는 도전층(222)과 게이트 절연 패턴들(210)의 계면에 인접한 도전층(222)의 일부 및 도전층(222)의 상부면에 인접한 일부일 수 있다. 보다 상세하게는, 제 1 계면막(224)은 도전층(222)과 트렌치들(120) 또는 도전층(222)과 게이트 절연 패턴들(210) 사이에 개재될 수 있고, 제 2 계면막(226)은 도전층(222)의 상부면에 인접하여 형성될 수 있다. 제 1 계면막(224)의 두께 및 제 2 계면막(226)의 두께는 5 내지 30일 수 있다.
상기 제 2 공정을 보다 상세하게 설명하자면, 상기 제 2 공정에 의해 도전층(222)의 상기 질소 원소가 화살표(AF)를 따라 도전층(222)의 외곽부로 확산될 수 있다. 질소 농도가 높아진 도전층(222)의 상기 외곽부는 수행하여 제 1 계면막(224) 및 제 2 계면막(226)을 구성할 수 있다. 도전층(222)의 내부부의 질소 농도는 낮아질 수 있다. 따라서, 수행하여 제 1 계면막(224) 및 제 2 계면막(226)의 질소 농도는 도전층(222)의 상기 질소 농도보다 높을 수 있다. 상기 질소 원소의 확산 방향(AF)을 따라, 수행하여 제 1 계면막(224) 및 제 2 계면막(226) 내의 상기 질소 농도는 도전층(222)의 외측면, 하부면, 및 상부면으로부터 도전층(222)의 내부를 향할수록 작아질 수 있다. 이와는 다르게, 도전층(222) 내의 상기 질소 농도는 도전층(222) 내에서 실질적으로 균일할 수 있다. 상기 제 2 공정은 열처리 공정을 포함할 수 있다. 즉, 도전층(222) 내의 질소 원소는 외부에서 제공되는 열(HT)에 의해 확산될 수 있다. 상기 열처리 공정은 RTA(rapid thermal annealing) 공정을 포함할 수 있다.
도 1, 도 13a, 및 도 13b를 참조하여, 트렌치들(120) 내에 제 1 캡핑 패턴들(230)이 형성될 수 있다. 예를 들어, 제 1 캡핑 패턴들(230)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 제 1 캡핑 패턴(230)은 제 2 계면막(226) 상에 형성될 수 있다. 제 1 캡핑 패턴들(230)은 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON) 중 어느 하나를 포함할 수 있다.
기판(100) 상에 이온 주입 공정을 수행하여, 서로 이웃하는 두 개의 게이트 라인들(200) 사이의 영역들 내에 제 1 불순물 주입 영역(SD1)이 형성될 수 있다. 제 1 불순물 주입 영역(SD1)은 제 2 불순물 주입 영역(SD2)과 동일한 N형의 불순물로 도핑될 수 있다. 제 1 불순물 주입 영역(SD1)은 제 2 불순물 주입 영역(SD2)보다 기판(100) 내부로 깊이 연장될 수 있다.
이후, 도 1, 도 2a, 및 도 2b를 참조하여 설명한 공정이 수행될 수 있다. 예를 들어, 기판(100) 상에 제 1 패드들(310)과 제 2 패드들(320)이 형성될 수 있다. 제 1 패드들(310)은 제 1 불순물 주입 영역(SD1)과 연결될 수 있고, 제 2 패드들(320)은 제 2 불순물 주입 영역(SD2)과 연결될 수 있다. 제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 형성될 수 있다. 제 1 층간 절연막(400) 내에 다이렉트 콘택(520)이 형성될 수 있다. 제 1 층간 절연막(400) 상에 비트 라인(510)과 그 위에 배치되는 제 2 캡핑 패턴들(530)이 형성될 수 있다. 제 1 층간 절연막(400) 상에 비트 라인(510)의 측벽을 덮는 절연 스페이서들(540)이 형성될 수 있다. 제 1 층간 절연막(400) 상에 제 2 층간 절연막(550)을 형성하고 평탄화 공정을 수행하여, 제 2 캡핑 패턴들(530)의 상부면이 노출될 수 있다. 이 후, 제 2 층간 절연막(550) 및 제 1 층간 절연막(400)을 관통하여 제 2 패드들(320)과 연결되는 매립 콘택들(610)이 형성될 수 있다. 제 2 층간 절연막(550) 상에 지지막(700)이 형성될 수 있다. 지지막(700)을 관통하여 매립 콘택들(610)과 연결되는 제 1 전극(620)이 형성될 수 있다. 제 1 전극(620)을 컨포멀하게 덮는 유전막(630)과 제 1 전극(620)을 공통적으로 덮는 제 2 전극(640)을 형성하여 캐패시터(CA)가 완성될 수 있다. 이렇게 하여, 도 3a 및 도 3b를 참조하여 설명한 반도체 소자가 완성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 활성 영역
110: 소자 분리막 120: 트렌치
200: 게이트 라인 210: 게이트 절연 패턴
220: 도전부 222: 도전층
224, 226: 계면막 230: 제 1 캡핑 패턴
310, 320: 패드 400, 550: 층간 절연막
510: 비트 라인 CA: 커패시터

Claims (20)

  1. 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것; 및
    상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것;
    을 포함하되,
    상기 게이트 라인들을 형성하는 것은:
    상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것;
    상기 트렌치 내를 채우는 도전층을 형성하는 것; 및
    상기 도전층에 열처리 공정을 수행하는 것;
    을 포함하고,
    상기 도전층은 제 1 금속의 질화물을 포함하고,
    상기 열처리 공정에 의해 상기 도전층 내의 질소 원자가 상기 도전층의 외측면 및 하부면을 향하여 확산되는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 열처리 공정 후, 상기 도전층 내의 질소 원자의 농도는 상기 도전층의 상기 외측면 및 상기 하부면으로부터 상기 도전층의 내부를 향할수록 작아지는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 질소 원자가 확산되는 상기 도전층의 일부는 제 1 계면막을 형성하되,
    상기 제 1 계면막은 상기 제 1 금속의 질화물을 포함하고,
    상기 제 1 계면막 내의 질소 농도는 상기 도전층 내의 질소 농도보다 높은 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 계면막은 상기 도전층의 상기 외측면 및 상기 하부면에 인접하여 형성되는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 열처리 공정 후, 상기 질소 원자가 확산되는 상기 도전층의 다른 일부는 제 2 계면막을 형성하되,
    상기 제 2 계면막은 상기 도전층의 상부면에 인접하여 형성되는 반도체 소자의 제조 방법.
  6. 제 3 항에 있어서,
    상기 제 1 계면막을 구성하는 물질의 플랫 밴드 전압(flat band voltage)은 상기 도전층을 구성하는 물질의 플랫 밴드 전압보다 낮은 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 도전층을 형성하는 것은 상기 제 1 금속을 포함하는 제 1 전구체 물질과 질소를 포함하는 제 2 전구체 물질을 반응시키는 것을 포함하고,
    상기 도전층을 형성하는 것은 550도 이상의 공정 온도에서 수행되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 금속은 몰리브데넘(Mo)을 포함하는 반도체 소자의 제조 방법.

  9. 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것;
    상기 활성 영역들과 교차하는 트렌치들을 형성하는 것;
    상기 트렌치의 하부를 채우는 도전층을 형성하는 것, 상기 도전층은 제 1 금속의 질화물을 포함하고;
    상기 도전층의 외측면 및 하부면에 인접한 제 1 계면막을 형성하는 것, 상기 제 1 계면막은 상기 제 1 금속의 질화물을 포함하고; 및
    상기 트렌치 상부를 채우는 캡핑막을 형성하는 것;
    을 포함하되,
    상기 제 1 계면막 내의 질소 농도는 상기 도전층 내의 질소 농도보다 높은 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 계면막을 형성하는 공정은:
    상기 도전층에 열처리 공정을 수행하는 것; 및
    상기 열처리 공정에 의해, 상기 도전층 내의 질소 원자가 상기 도전층의 상기 외측면 및 상기 하부면을 향하여 확산되어 상기 제 1 계면막을 형성하는 것;
    을 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 열처리 공정에 의해, 상기 도전층 내의 상기 질소 원자의 일부는 상기 도전층의 상부면을 향하여 확산되어 제 2 계면막을 형성하는 반도체 소자의 제조 방법.
  12. 제 9 항에 있어서,
    상기 도전층을 형성하는 것은 상기 제 1 금속을 포함하는 제 1 전구체 물질과 질소를 포함하는 제 2 전구체 물질을 반응시키는 것을 포함하고,
    상기 도전층을 형성하는 것은 550도 이상의 공정 온도에서 수행되는 반도체 소자의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 1 금속은 몰리브데넘(Mo)을 포함하는 반도체 소자의 제조 방법.
  14. 제 9 항에 있어서,
    상기 제 1 계면막을 구성하는 물질의 플랫 밴드 전압(flat band voltage)은 상기 도전층을 구성하는 물질의 플랫 밴드 전압보다 낮은 반도체 소자의 제조 방법.

  15. 기판의 활성 영역들을 정의하는 소자 분리막; 및
    상기 활성 영역들과 교차하고 상기 기판의 트렌치에 매립되는 게이트 라인들;
    을 포함하되,
    상기 게이트 라인들 각각은:
    상기 트렌치의 측벽 및 바닥면을 덮는 계면막;
    상기 계면막 상에서 상기 트렌치의 잔부를 채우는 도전층; 및
    상기 계면막 및 상기 도전층 상에서 상기 트렌치의 상부를 채우는 캡핑막;
    을 포함하고,
    상기 도전층 및 상기 계면막 각각은 제 1 금속의 질화물을 포함하고,
    상기 계면막 내의 질소 농도는 상기 도전층 내의 질소 농도보다 높은 반도체 소자.
  16. 제 15 항에 있어서,
    상기 계면막을 구성하는 물질의 플랫 밴드 전압(flat band voltage)은 상기 도전층을 구성하는 물질의 플랫 밴드 전압보다 낮은 반도체 소자.
  17. 제 15 항에 있어서,
    상기 계면막은 상기 도전층의 하부면 및 외측면을 컨포멀(conformal)하게 덮고,
    상기 계면막은 상기 도전층의 상기 하부면 및 상기 외측면과 접하는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 계면막은 상기 도전층의 외측면 및 하부면과 상기 트렌치 사이에 개재되고,
    상기 계면막은 상기 도전층의 외측면으로부터 상기 도전층의 상부면을 덮도록 연장되는 반도체 소자.
  19. 제 15 항에 있어서,
    상기 계면막의 두께는 5 내지 30인 반도체 소자.
  20. 제 15 항에 있어서,
    상기 제 1 금속은 몰리브데넘(Mo)을 포함하는 반도체 소자.
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