JP2010522988A - ３次元ｎａｎｄメモリおよびその作製方法 - Google Patents

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Abstract

モノリシックな３次元ＮＡＮＤストリングは、第２のメモリセルの上に位置する第１のメモリセルを含む。第１のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域である第１の支柱である。第２のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電柄半導体領域である第２の支柱である。第１の支柱の１つの第２の導電形半導体領域は、第２の支柱の１つの第２の導電形半導体領域とコンタクトしている。

Description

本発明は、一般に、半導体デバイスの分野に関し、特に、３次元ＮＡＮＤストリングおよび他の３次元デバイスに関する。
本願は、２００７年３月２７日に出願されたMokhlesiらによる「THREE DIMENSIONAL NAND MEMORY 」という米国特許出願第１１／６９１，８５８号（代理人整理番号：０３５９０５／０１４９）（特許文献１）、および２００７年３月２７日に出願されたMokhlesiらによる「METHOD OF MAKING THREE DIMENSIONAL NAND MEMORY」という米国特許出願第１１／６９１，８４０号（代理人整理番号：０３５９０５／０１５０）（特許文献２）の優先権の利益を主張するものであり、その全体が本願明細書において参照により援用されている。
３次元垂直ＮＡＮＤストリングは、T. Endohらによる論文「T. Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36」（非特許文献１）に開示されている。しかし、このＮＡＮＤストリングは、セル当たり１ビットを提供するだけである。さらに、このＮＡＮＤストリングの活性領域は、側壁スペーサの形成と基板の一部のエッチングを繰り返すことを伴う相対的に困難で時間のかかるプロセスによって形成され、得られる活性領域の形状はほぼ円錐形となる。
米国特許出願第１１／６９１，８５８号 米国特許出願第１１／６９１，８４０号 米国特許第５，９１５，１６７号 米国特許第６，８５８，８９９号
本発明の一実施形態によれば、モノリシックな３次元ＮＡＮＤストリングは、第２のメモリセルの上に位置する第１のメモリセルを含む。第１のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備える。第２のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備える。第１の支柱の１つの第２の導電形半導体領域は、第２の支柱の１つの第２の導電形半導体領域とコンタクト（接触）している。
本発明の別の実施形態によれば、モノリシックな３次元ＮＡＮＤストリングは、第２のメモリセルの上に位置する第１のメモリセルを含む。第１のメモリセルの半導体活性領域は、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備える。第２のメモリセルの半導体活性領域は、第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備える。第１の支柱の１つの第２の導電形半導体領域は、第２の支柱の１つの第２の導電形半導体領域とコンタクトしている。第２のメモリセルの半導体活性領域または選択トランジスタの半導体活性領域のうちの少なくとも１つは、基板のトレンチ内に位置している。
本発明の別の実施形態によれば、モノリシックな３次元ＮＡＮＤストリングは、第２のメモリセルの上に位置する第１のメモリセルを含む。第１のメモリセルの半導体活性領域は、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備える。第２のメモリセルの半導体活性領域は、第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備える。第１の支柱の１つの第２の導電形半導体領域は、第２の支柱の１つの第２の導電形半導体領域とコンタクトしている。第１の支柱は、第２の支柱と位置整合されず、第２の支柱を越えて横方向に延びている。
本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 図６Ａに示されるプロセス中のデバイスを示す３次元図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す上面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態によるデバイスを作製するステップを示す側断面図である。 本発明の第１の実施形態の完成した垂直ＮＡＮＤストリングのビット線方向に沿った側断面図である。 本発明の第２および第３の実施形態によるＮＡＮＤストリングのアクセストランジスタの一部を示す側断面図である。 本発明の第２および第３の実施形態によるＮＡＮＤストリングのアクセストランジスタの一部を示す側断面図である。 本発明の実施形態のＮＡＮＤストリングを示す回路図である。 図１８Ａの回路図の一部であるが、明確にするためにソース線、選択線およびワード線を取り去った回路図である。 本発明の実施形態のＮＡＮＤストリングを示す回路図である。
添付の図面を参照しながら本発明の実施形態が以下に説明される。当然ながら、以下の記載は、本発明の例示的な実施形態について説明するものであって、本発明を限定するものではない。
本発明の実施形態は、垂直ＮＡＮＤストリングのアレイのようなメモリデバイスのモノリシックな３次元アレイを提供する。ＮＡＮＤストリングは、少なくとも１つのメモリセルが別のメモリセルの上に位置するように垂直方向に置かれている。このアレイによって、ＮＡＮＤデバイスの縦方向のスケーリングが、シリコンまたは他の半導体材料による単位面積当たりより高密度のメモリセルを提供することができるようになる。このような不揮発性メモリは、各メモリレベルで４Ｆ2 当たり２つのＳＯＮＯＳセルなどの電荷トラップメモリセルを含む。したがって、４つのメモリセルレベル構成は、セル当たり０．５Ｆ2 の面積またはセル当たり０．５Ｆ2 のバイナリビットを有する。アレイは、２〜８レベルのような２つ以上のメモリセルレベルを有することもできる。したがって、Ｎメモリセルレベル構成は、セル当たり４Ｆ2 ／２Ｎの面積を有する。必要に応じて、メモリセルの上方および／または下方に、各ＮＡＮＤストリングの選択トランジスタが、各ＮＡＮＤストリングにモノリシック的に組み込まれてもよい。
モノリシックな３次元メモリアレイは、複数のメモリレベルが半導体ウェハなどの単一の基板上に中間基板を用いることなく形成されるアレイである。用語の「モノリシック」とは、アレイの各レベルの層がそのアレイの下にある各レベルの層の上に直接付着されることを意味する。一方、２次元アレイは、別々に形成された後まとめてパッケージされてモノリシックでないメモリデバイスを形成してもよい。例えば、モノリシックではない積み重ねられたメモリは、Leedy による「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献３）にあるように、別々の基板上にメモリレベルを形成しそのメモリレベルを重ね合わせて接着することによって構築されている。基板は、ボンディングの前に薄くされるかあるいはメモリレベルから取り除かれてもよいが、メモリレベルは最初に別々の基板上に形成されるので、このようなメモリは真のモノリシックな３次元メモリアレイではない。
ＮＡＮＤストリングの好適なプログラミングおよび消去方法は、ファウラー・ノルドハイム（「ＦＮ」）トンネルによる。複数ＶT 状態形またはサイフォン／ミラービット形のＮＡＮＤストリングのマルチレベルセル（「ＭＬＣ」）動作も可能である。
したがって、アレイは、各メモリレベルに４Ｆ2 当たり２ビットを含み、垂直方向に複数のメモリレベルを集積化することによってさらなるスケーリングを提供する。各電荷トラップメモリセルはバイナリ形式で動作し、広いマージンおよび高い性能を提供することができる。選択トランジスタも垂直方向に集積化することができ、一方または場合により両方の選択トランジスタを完全に省略することもできるという事実から、さらなる効率性が提供される。選択トランジスタを垂直に集積化することによって、各デバイスレベルに使用されるマスクの通常の線幅および線間のパターン化のいかなる切断もなくなる。全メモリアレイ内の通常のおよび完全に周期的な線幅および線間の導通に切断がないため、リソグラフィによって形成される狭いピッチを有する小さいデバイス形状が可能になる。従来技術による２次元平面ＮＡＮＤデバイスとは対照的に、ＮＡＮＤストリングの線幅および線間の末端に設けられる余分なスペースが必要ない。
代替の実施形態は、シリコンウェハまたは他の基板のトレンチ内に形成される選択ゲートを有する構成と、選択ゲートを有しない（すなわち、選択ゲート線および選択トランジスタがない）構成と、選択ゲートドレインのみを有する構成と、選択ゲートソースのみを有する構成と、両方の選択ゲートを有する構成とを含む。ソース線、ビット線、およびワード線の方向に対する選択ゲート線の方向は、様々な構成で変更することができる。以下に説明されるように、様々な線が互いに対して直角でない方向も可能である。幾つかの実施形態では、基板の平面の両方向に延在し、個別のソース線電圧を選択することができないことと引き替えに高い電流シンク能力を提供する共通ソース領域によってソース線を置き換えることもできる。互いにメモリレベルの方向を変更することもできる。例えば、各メモリレベルは、上のレベルおよび下のレベルと直交する方向に向けられたワード線を有することができる。
図１Ａおよび図１Ｂは、本発明の第１の実施形態によるＮＡＮＤストリングを作製する方法の最初のステップを示す。図１Ａは上面図であり、図１Ｂはワード線に対して平行に延びる図１Ａの線Ａ−Ａに沿った側断面図である。図１Ｂは、表面に隣接するｎ形シリコン層３を含むｐ形シリコン基板１を示す。ｐ形領域およびｎ形領域は逆であってもよく、例えばガリウムヒ素などのシリコン以外の半導体材料が使用されてもよいことに留意すべきである。基板１および層３は、単結晶シリコンを含むのが好ましい。層３は、ブランケットイオン注入またはｐ形基板上にｎ形層をエピタキシャルに成長させることによって形成されてもよい。基板１および層３の活性領域５は、絶縁領域７を絶縁することによって互いに分離されている。ＬＯＣＯＳシリコン酸化物またはＳＴＩ酸化物が充填されているトレンチなどの何らかの適切な絶縁領域７も使用してよい。基板１と層３との間のｐｎ接合（ジャンクション）は、他のデバイスとは無関係に各活性デバイスの電圧を駆動することができるように、ＳＴＩトレンチ底部上方などの絶縁領域７の底部上方に位置するのが好ましい。ＳＴＩ絶縁領域７は、標準ＳＴＩトレンチをパターン化してエッチングし、熱またはラジカルライナ酸化を実施し、トレンチ充填酸化物を付着し、化学的機械的研磨（ＣＭＰ）などの何らかの適切な平坦化方法によってシリコン層３の上端に合わせて充填酸化物を平坦化することによって形成されてもよい。
図２Ａおよび図２Ｂは、ＮＡＮＤストリングを作製する方法の２番目のステップを示す。図２Ａは上面図であり、図２Ｂはワード線に対して平行に延びる図２Ａの線Ａ−Ａに沿った側断面図である。図２Ｂに示されるように、絶縁領域７の間に露出される活性領域５の上にシリコン層９をエピタキシャルに成長させる。活性領域５は、層９のエピタキシャル成長のためのシードとして働く。したがって、層９の結晶粒境界１１は、絶縁領域７の上に形成され、層９の本質的単結晶シリコン領域は、活性領域５の上に形成される。
層９は、ｎ形領域１３と１７との間にｐ形領域１５を含む。層９は、前駆ガスのドーパント濃度を変更することによって成長中にその場で(in-situ) ドープされてもよい。これによってｎｐｎ構造１３、１５、１７が形成され、この構造は垂直側壁ＭＯＳ選択トランジスタのソース／チャネル／ドレイン領域を後で定義する。様々な層１３〜１７へのイオン注入または他の形態のドーピングも可能であるが、プロセスフローがさらに複雑になる。ｎ形領域１３は、層３のｎ形活性領域５と電気的および物理的にコンタクトしている。
図３Ａおよび図３Ｂは、ＮＡＮＤストリングを作製する方法の３番目のステップを示す。図３Ａは上面図であり、図３Ｂはワード線に対して平行に延びる図３Ａの線Ａ−Ａに沿った側断面図である。図３Ｂに示されるように、エピタキシャル層９は、ＣＭＰなどの何らかの適切な平坦化方法によって平坦化され、平面な上面を提供する。
図４Ａおよび図４Ｂは、ＮＡＮＤストリングを作製する方法の４番目のステップを示す。図４Ａは上面図であり、図４Ｂはワード線に対して平行に延びる図４Ａの線Ａ−Ａに沿った側断面図である。エピタキシャル層９は、ストリップ１９にパターン化される。本願明細書において用語の「ストリップ」は、その厚さまたは幅よりも大幅に長い長さを有し、その長さに沿って一方向に延びるボディを指す。以下にさらに詳しく説明されるように、第１の実施形態におけるストリップ１９は、ビット線方向に沿って延びている。
ストリップ１９は、層９の上にフォトリソグラフィでパターン化されたフォトレジスト層マスクなどのマスクを形成し、層９のマスクされていない部分をエッチングすることによって形成される。図５Ａおよび図５Ｂに示されるように、ストリップのパターン化は、下の活性領域５に必ずしも自己整合されない。必ずと言うわけではないが、ストリップ１９は、活性領域５に位置整合されず、図５Ｂに示されるように、ストップ１９が活性領域５を越えて絶縁領域７の上まで横方向に延びるようにするか、および／または図５Ａに示されるように、活性領域５の一部がストリップ１９の下で露出されるようにするのが好ましい。
図５Ａおよび図５Ｂは、ＮＡＮＤストリングを作製する方法の５番目のステップを示す。図５Ａは上面図であり、図５Ｂはワード線に対して平行に延びる図５Ａの線Ａ−Ａに沿った側断面図である。
図５Ａおよび図５Ｂに示されるように、シリコン酸化物などの絶縁層および／または別の絶縁層２１は、ストリップ間に付着されてストリップ１９の上面とともに平坦化される。絶縁層２１は、ＣＭＰまたはエッチバックなどの他の平坦化方法によって平坦化されてもよい。
図６Ａ〜図６Ｄは、ＮＡＮＤストリングを作製する方法の６番目のステップを示す。図６Ａは上面図であり、図６Ｂはワード線に対して平行に延びる図６Ａの線Ａ−Ａに沿った側断面図である。図６Ｃは、ビット線に対して平行に延びる図６Ａの線Ｂ−Ｂに沿った側断面図である。図６Ｄは、図６Ａ〜図６Ｃに示されるプロセス中のデバイスの３次元図である。
ストリップ１９およびストリップ１９間の絶縁層２１の一部はパターン化されて、ワード線方向に平行でストリップ１９に直交するように延びるストリップ２３となる。ストリップ２３は、ストリップ１９および絶縁層２１の上にフォトリソグラフィでパターン化されたフォトレジスト層マスクのようなマスクを形成し、ストリップ１９および層２１のマスクされない部分をエッチングすることによって形成される。
ストリップ２３は、絶縁層２１の一部によってワード線方向の隣接する支柱から分離される半導体支柱２５から構成される。各支柱２５は、支柱間のトレンチ２７によってビット線方向の隣接支柱から分離されている。各支柱２５は、垂直方向にｎ形導電形半導体領域１３、１７間に位置するｐ形導電形半導体領域１５を含む（すなわち、領域１５は基板１に対して領域１３の上および領域１７の下にある）。
各支柱２５は、図６Ａに示されるように、上方から見て正方形または長方形の断面を有するのが好ましい。したがって、各支柱２５は、４つの垂直な側面を有するのが好ましい。
図７Ａ〜図７Ｃは、ＮＡＮＤストリングを作製する方法の７番目のステップを示す。図７Ａは上面図であり、図７Ｂはワード線に対して平行に延びる図７Ａの線Ａ−Ａに沿った側断面図である。図７Ｃは、ビット線に対して平行に延びる図７Ａの線Ｂ−Ｂに沿った側断面図である。
図７Ｃに示されるように、支柱２５間のトレンチ２７内および支柱２５の上面の上にゲート絶縁層２９が形成される。ゲート絶縁層２９は、シリコン酸化物、シリコン窒化物または他の何らかのゲート絶縁層材料を含んでもよい。必要に応じて、層２９は、異なる組成を有する２つ以上の副層を含んでもよい。
次いで、選択ゲート層がゲート絶縁層２９の上に付着される。選択ゲート層には、ポリシリコン、シリサイド（チタンシリサイドなど）、タングステン、アルミニウムまたはこれらの材料の副層の組み合わせなどの何らかの適切なゲート電極材料のうちの１つ以上を使用してもよい。
次いで、選択ゲート層は、ＣＭＰなどの何らかの適切な平坦化方法によってゲート絶縁層２９の上端とともに平坦化される。図７Ｃに示されるように、平坦化によってゲート絶縁層２９の上にトレンチ２７の一部に位置する選択ゲート３１が残される。
図８Ａ〜図８Ｃは、ＮＡＮＤストリングを作製する方法の８番目のステップを示す。図８Ａは上面図であり、図８Ｂはワード線に対して平行に延びる図８Ａの線Ａ−Ａに沿った側断面図である。図８Ｃは、ビット線に対して平行に延びる図８Ａの線Ｂ−Ｂに沿った側断面図である。
図８Ｃに示されるように、選択ゲート３１は、部分的にエッチバックされて選択ゲートの上端が支柱２５の上端の下に位置するようにする。ゲート３１は、ゲート絶縁層２９材料の上のゲート材料を選択的にエッチングする選択エッチングを用いてエッチバックされてもよい。
図９Ａ〜図９Ｃは、ＮＡＮＤストリングを作製する方法の９番目のステップを示す。図９Ａは上面図であり、図９Ｂはワード線に対して平行に延びる図９Ａの線Ａ−Ａに沿った側断面図である。図９Ｃは、ビット線に対して平行に延びる図９Ａの線Ｂ−Ｂに沿った側断面図である。
絶縁キャップ層は、くぼんだ選択ゲート３１およびゲート絶縁層２９の上に付着される。キャップ層は、シリコン酸化物などのゲート絶縁層２９と同じ材料を含むのが好ましい。次いで、キャップ層は、ＣＭＰ平坦化などで平坦化され、選択ゲート３１の上方に位置するトレンチを充填し、各選択ゲート３１の上方に位置する絶縁キャップ３３を形成する。キャップ３３は、選択ゲートをその上方に形成されることになるＮＡＮＤストリングメモリから電気的に絶縁する。キャップ層の平坦化の間に、半導体支柱２５の上方に位置するゲート絶縁層２９の一部も取り除かれて支柱２５の上部領域１７を露出する。
図９Ａに示されるように、選択ゲート３１は、ワード線方向に延びる選択ゲート線の一部を含む。したがって、選択ゲート線は、（図６Ａに示された）トレンチ２７内に位置するストリップ状の線を含む。各選択ゲート３１は、図７Ｃのゲート３１の左側および右側にある２つの隣接する選択トランジスタ３５のゲート電極として働く。
したがって、９番目のステップは、ＮＡＮＤストリングの底部選択トランジスタ３５を完成させる。各選択電界効果トランジスタ３５は、領域１５がチャネルとして働き、領域１３および１７が「ソース」および「ドレイン」領域として働く支柱活性領域２５と、トランジスタのゲート電極として働く選択ゲート３１と、選択ゲート３１と支柱２５との間に位置するゲート絶縁層２９とを含む。各支柱２５は、２つの異なる選択ゲート３１の間に位置するため、各支柱２５の左側および右側は、支柱２５の上方に形成されることになる同一ＮＡＮＤストリングの別々の選択トランジスタ３５と見なすことができる。
図１０Ａ〜図１０Ｃは、ＮＡＮＤストリングを作製する方法の１０番目のステップを示す。図１０Ａは上面図であり、図１０Ｂはワード線に対して平行に延びる図１０Ａの線Ａ−Ａに沿った側断面図である。図１０Ｃは、ビット線に対して平行に延びる図１０Ａの線Ｂ−Ｂに沿った側断面図である。
図１０Ａ〜図１０Ｃは、選択トランジスタ３５の上方にメモリセルを形成する場合の最初のステップを示す。最初に、露出された支柱２５のシリコン面を図９ＣのＣＭＰステップの後でクリーニングするのが好ましい。ＣＭＰおよび／または乾式エッチング中に受けるダメージを伴う酸化物層を取り除いて次のエピタキシャル層の成長のためのシリコン面を用意するため、例えば、各シリコン支柱の上面を熱またはラジカル酸化によって処理し（すなわち、支柱の上にシリコン酸化物層を形成し）、続いて湿式の緩やかな酸化物エッチングを実施してもよい。このようなダメージは、その後のエピタキシャル層の成長の品質に影響を与えることもある。
次に、図１０Ａ〜図１０Ｃに示されるように、完成した選択ゲートトランジスタ３５上に次のエピタキシャル層１０９を成長させる。最初のＮＡＮＤメモリセルを形成する後続のステップは、ゲート絶縁層２９の代わりに電荷蓄積領域が形成されることを除いて、図２〜図９に示される方法のステップと同様である。
図１０Ｂおよび図１０Ｃに示されるように、絶縁層２１、２９および３３によって形成される絶縁領域の間に露出される支柱活性領域２５の上にシリコン層１０９をエピタキシャルに成長させる。例えば、プラズマ支援エピタキシ（すなわち、ＰＥＣＶＤ）を使用して、７００℃以下、例えば、約６５０℃の低温でシリコン層１０９を成長させてもよい。もっと高温の成長プロセスを使用してもよいが、低温ＰＥＣＶＤプロセスは、低熱予算金属および誘電体（すなわち、７００℃を超える温度に耐えることができない金属および誘電体）の使用を可能にするとともに、より制御された接合深さおよびチャネル長を提供する。
支柱活性領域２５の露出されたボックス状の上面は、層１０９のエピタキシャル成長のシードとして働く。したがって、層１０９の結晶粒境界１１１は、絶縁領域の上に形成されるが、層１０９の本質的な単結晶シリコン領域は、活性領域２５の上に形成される。層１０９の結晶粒の成長は下のシード２５から急速に広がり、エピタキシプロセスの間に結晶粒が互いに出会う結晶粒境界１１１を形成する。したがって、結晶粒境界１１１の位置は、ランダムな結晶粒が出会う場所にあり、結晶粒境界１１１は、一般に、図１０Ａ〜図１０Ｃに概略的に示されるほど滑らかで予測可能ではない。しかし、結晶粒境界は、後続するステップの間にエッチングで取り除かれる領域に位置している。したがって、高いレベルの滑らかさおよび予測可能性は要求されない。
層１０９は、垂直方向にｎ形領域１１３と１１７との間に位置するｐ形領域１１５を含む。層１０９は、前駆ガスのドーパント濃度を変更することによって成長中にその場でドープされてもよい。これによってｎｐｎ構造１１３、１１５、１１７が形成され、この構造は電荷トラップＭＯＳメモリデバイス（すなわち、ＮＡＮＤメモリセル）のソース／チャネル／ドレイン領域を後で定義する。様々な層１１３〜１１７へのイオン注入または他の形態のドーピングも可能であるが、プロセスフローがさらに複雑になる。ｎ形領域１１３は、支柱２５のｎ形活性領域１７と電気的および物理的にコンタクトしている。
図１１Ａ〜図１１Ｃは、ＮＡＮＤストリングを作製する方法の１１番目のステップを示す。図１１Ａは上面図であり、図１１Ｂはワード線に対して平行に延びる図１１Ａの線Ａ−Ａに沿った側断面図である。図１１Ｃは、ビット線に対して平行に延びる図１１Ａの線Ｂ−Ｂに沿った側断面図である。
図１１Ｂおよび図１１Ｃに示されるように、エピタキシャル層１０９は、ＣＭＰなどの何らかの適切な平坦化方法によって平坦化され、平面の上面を提供する。
図１２Ａ〜図１２Ｃは、ＮＡＮＤストリングを作製する方法の１２番目のステップを示す。図１２Ａは上面図であり、図１２Ｂはワード線に対して平行に延びる図１２Ａの線Ａ−Ａに沿った側断面図である。図１２Ｃは、ビット線に対して平行に延びる図１２Ａの線Ｂ−Ｂに沿った側断面図である。
エピタキシャル層１０９は、ストリップ１１９にパターン化される。本願明細書において、用語の「ストリップ」は、その厚さまたは幅よりも大幅に長い長さを有し、その長さに沿って一方向に延びるボディを指す。以下にさらに詳しく説明されるように、第１の実施形態におけるストリップ１１９は、ビット線方向に沿って延びている。
ストリップ１１９は、層１０９の上にフォトリソグラフィでパターン化されたフォトレジスト層マスクなどのマスクを形成し、層１０９のマスクされていない部分をエッチングすることによって形成される。図１２Ａ〜図１２Ｃに示されるように、ストリップのパターン化は、下の支柱活性領域２５に必ずしも自己整合されない。必ずと言うわけではないが、ストリップ１１９は、活性領域２５に位置整合されず、図１２Ｂおよび図１２Ｃに示されるように、ストリップ１１９が活性領域２５を越えて支柱２５を取り囲む層２１、２９、および３３によって形成される絶縁領域の上まで横方向に延びるようにするか、および／または図１２Ａに示されるように、活性領域２５の一部がストリップ１１９の下で露出されるようにするのが好ましい。
図１３Ａ〜図１３Ｃは、ＮＡＮＤストリングを作製する方法の１３番目のステップを示す。図１３Ａは上面図であり、図１３Ｂはワード線に対して平行に延びる図１３Ａの線Ａ−Ａに沿った側断面図である。図１３Ｃは、ビット線に対して平行に延びる図１３Ａの線Ｂ−Ｂに沿った側断面図である。
図１３Ａ〜図１３Ｂに示されるように、ストリップ１１９の露出された側面に隣接してストリップ１１９の間に、シリコン酸化物などの絶縁層および／または別の絶縁層１２１が付着される。次いで、層１２１は、ストリップ１１９の上面とともに平坦化される。絶縁層１２１は、ＣＭＰまたはエッチバックなどの他の平坦化方法によって平坦化されてもよい。
図１４Ａ〜図１４Ｃは、ＮＡＮＤストリングを作製する方法の１４番目のステップを示す。図１４Ａは上面図であり、図１４Ｂはワード線に対して平行に延びる図１４Ａの線Ａ−Ａに沿った側断面図である。図１４Ｃは、ビット線に対して平行に延びる図１４Ａの線Ｂ−Ｂに沿った側断面図である。
ストリップ１１９およびストリップ１１９間の絶縁層１２１の一部はパターン化されて、ワード線方向に平行でストリップ１１９に直交するように延びるストリップ１２３となる。ストリップ１２３は、ストリップ１１９および絶縁層１２１の上にフォトリソグラフィでパターン化されたフォトレジスト層マスクのようなマスクを形成し、ストリップ１１９および層１２１のマスクされない部分をエッチングすることによって形成される。
ストリップ１２３は、絶縁層１２１の一部によってワード線方向の隣接する支柱から分離される半導体支柱１２５から構成される。各支柱１２５は、支柱間のトレンチ１２７によってビット線方向の隣接する支柱から分離されている。各支柱１２５は、垂直方向にｎ形導電形半導体領域１１３、１１７間に位置するｐ形導電形半導体領域１１５を含む（すなわち、領域１１５は基板１に対して領域１１３の上および領域１１７の下にある）。
各支柱１２５は、図１４Ａに示されるように、上方から見て正方形または長方形の断面を有するのが好ましい。したがって、各支柱１２５は、４つの垂直な側面を有するのが好ましい。
図１５Ａ〜図１５Ｃは、ＮＡＮＤストリングを作製する方法の１５番目のステップを示す。図１５Ａは上面図であり、図１５Ｂはワード線に対して平行に延びる図１５Ａの線Ａ−Ａに沿った側断面図である。図１５Ｃは、ビット線に対して平行に延びる図１５Ａの線Ｂ−Ｂに沿った側断面図である。
図１５Ａ〜図１５Ｃに示されるように、ストリップ１２３の間に電荷蓄積領域が形成される。電荷蓄積領域は、誘電絶縁フローティングゲートまたは誘電電荷蓄積材料を含んでもよい。例えば、誘電絶縁フローティングゲートを形成するため、シリコン酸化物トンネル層およびブロック層などの２つの絶縁層の間に、ポリシリコン層が付着される。例えば、側壁スペーサ形成フローティングゲートが使用されてもよい。スペーサフローティングゲートによって得られる追加スペースは、このようなデバイスにマルチレベルセル（ＭＬＣ）プログラミングを利用することで埋め合わせることもできる。
誘電電荷蓄積領域を形成するため、トンネル誘電（すなわち、絶縁）層とブロック誘電層との間に電荷蓄積誘電層が付着される。例えば、電荷蓄積誘電層はシリコン窒化物層を含み、トンネルおよびブロック層はシリコン酸化物層を含んで、「ＳＯＮＯＳ」形デバイスの「ＯＮＯ」電荷蓄積領域を形成してもよい。トンネル誘電層は、ブロック誘電層よりも薄いのが好ましい。
しかし、シリコン窒化物およびシリコン酸化物以外の材料を代わりに使用してもよい。例えば、ＴＡＮＯＳ形デバイスを利用することもできる。その全体が本願明細書において参照により援用されている米国特許第６，８５８，８９９号（特許文献４）に開示されているように、３．９より大きい誘電率を有する材料などの高誘電率絶縁材料をシリコン酸化物の代わりにトンネルおよび／またはブロック誘電層に使用してもよい。これらの材料は、アルミニウム酸化物、タンタル酸化物、イットリウム酸化物、カルシウム酸化物、マグネシウム酸化物またはジルコニウム酸化物などの金属酸化物層を含む。電荷蓄積誘電体は、シリコン窒化物層の窒素の一部を酸素と置き換えたシリコン酸窒化物層を代わりに含んでもよい。あるいは、タンタル酸化物、ジルコニウム酸化物またはハフニウム酸化物などの金属酸化物層を電荷蓄積誘電体として使用してもよい。
以下の説明では、ＯＮＯ電荷蓄積領域が説明される。しかし、当然ながら、フローティングゲート電荷蓄積領域または他の誘電電荷蓄積材料の組み合わせを代わりに使用することもできる。
図１５Ａおよび図１５Ｃに示されるように、支柱１２５間の（すなわち、支柱の露出された側面に隣接する）トレンチ１２７内および支柱１２５の上面上に、トンネル誘電層１２８、電荷蓄積誘電層１２９およびブロック誘電層１３０がこの順序で形成される。トンネルおよびブロック誘電体はシリコン酸化物を含んでもよく、電荷蓄積誘電体はシリコン窒化物を含んでもよい。
次いで、誘電層１２８〜１３０の上にコントロールゲート層が付着される。コントロールゲート層には、ポリシリコン、シリサイド（チタンシリサイドなど）、タングステン、アルミニウムまたはこれらの材料の副層の組み合わせなどの何らかの適切なゲート電極材料のうちの１つ以上を使用してもよい。
次いで、コントロールゲート層は、ＣＭＰなどの何らかの適切な平坦化方法によってトンネル層１２８の上端とともに平坦化される。平坦化によって誘電層１２８〜１３０の上にトレンチ１２７の一部に位置するコントロールゲート１３１が残される。
コントロールゲート１３１は、部分的にエッチバックされてゲートの上端が支柱１２５の上端の下に位置するようにする。ゲート１３１は、ＯＮＯ誘電層１２８〜１３０の上のゲート材料を選択的にエッチングする選択エッチングを用いてエッチバックされてもよい。
次いで、絶縁キャップ層は、くぼんだ選択ゲート１３１およびＯＮＯ誘電体の上に付着される。キャップ層は、シリコン酸化物などのブロック誘電体１３０と同じ材料を含むのが好ましい。次いで、キャップ層は、ＣＭＰ平坦化などで平坦化され、コントロールゲート１３１の上方に位置するトレンチを充填し、各コントロールゲート１３１の上方に位置する絶縁キャップ１３３を形成する。キャップ１３３は、コントロールゲートをその上方に形成されることになる追加のＮＡＮＤストリングメモリから電気的に絶縁する。キャップ層の平坦化の間に、半導体支柱１２５の上方に位置するＯＮＯ誘電層１２８〜１３０の一部も取り除かれて支柱１２５の上部領域１１７を露出する。
図１５Ａに示されるように、コントロールゲート１３１は、キャップ１３３の下をワード線方向に延びるワード線の一部を含む。したがって、ワードゲート線は、トレンチ１２７内に位置するストリップ状の線を含む。各コントロールゲート１３１は、図１５Ｃのゲート１３１の左側および右側にある２つの隣接するメモリセル１３５のゲート電極として働く。
このステップは、ＮＡＮＤストリングの底部メモリセル１３５を完成させる。各メモリセル１３５は、領域１１５がチャネルとして働き、領域１１３および１１７が「ソース」および「ドレイン」領域として働く支柱活性領域１２５と、トランジスタのゲート電極として働くコントロールゲート／ワード線１３１と、コントロールゲート１３１と支柱１２５との間に位置するＯＮＯ誘電層１２８〜１３０などの電荷蓄積領域とを含む。各支柱１２５は、２つの異なるコントロールゲート１３１の間に位置するため、各支柱１２５の左側および右側は、メモリセルと見なすことができる。
図１６は、完成した垂直ＮＡＮＤストリングのビット線方向に沿った側断面図を示す。図１０〜図１５に関連して前に説明されたプロセスステップを繰り返すことによって、第１のメモリセル１３５と同様な第２のレベルのメモリセル２３５が第１のメモリセル１３５の上に形成され、マルチレベル垂直ＮＡＮＤストリングを形成する。必要に応じて、前に説明されたプロセスステップを繰り返すことによって、２〜６レベルのメモリセルのようなその上のレベルのメモリセルを第１のレベルのメモリセル１３５の上に形成することもできる。次いで、メモリセルの最上レベルの上に複数のビット線１３７が形成される。ビット線１３７は、上部レベルのメモリセルの支柱活性領域とコンタクトしている。例えば、図１６に示される単一のビット線１３７は、メモリセルのワード線１３１、２３１に直交するように延びている。しかし、ビット線１３７は、以下でさらに詳しく説明されるように、他の方向に延びていてもよい。
さらに、必要に応じて、下部の選択ゲートトランジスタ３５と同じ方法を用いて、ビット線１３７の下の上部レベルのメモリセルの上に上部選択トランジスタが存在してもよい。上部選択ゲートトランジスタは、下部選択ゲートトランジスタ３５に加えてまたはその代わりに形成される。
したがって、図１６は、基板上に垂直方向に形成される垂直ＮＡＮＤストリング１００を示す。一方のメモリセル２３５は、上部デバイスレベルに位置し、他方のメモリセル１３５は、基板の上で第１のデバイスレベル２３５の下に位置する下部デバイスレベルに位置する。活性領域１２５および２２５は、異なるエピタキシャル成長ステップで成長させるため、定義される境界は、半導体活性領域１２５と２２５との間に存在する。この境界は、境界において支柱１２５に対する支柱２２５の転移、結晶粒境界または横方向変位を含んでもよい。一方、T. Endohらの論文「T. Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36」（非特許文献１）に記載されている従来技術による垂直ＮＡＮＤストリングは、基板の同一領域の複数のエッチングステップによって形成される。
さらに、前に説明された方法によって作製される垂直ＮＡＮＤストリングメモリセルの支柱活性領域は、上方から見て正方形または長方形の断面を有する。これによって、各セルの各ワード線に別々の面が提供され、セル当たり２ビットの構成が可能になる。支柱活性領域は、活性層をストリップにパターン化した後、ストリップを支柱にパターン化することによって形成される。一方、非特許文献１の活性領域は上方から見て円形の断面を有する。活性領域は、セル当たり１ビットの構成のためにサラウンドゲートによって取り囲まれている。
選択トランジスタ３５の半導体活性領域２５は、支柱を含む。下部メモリセルの半導体活性領域１２５は、選択トランジスタ３５の半導体活性領域２５と位置整合がとれていない支柱を含む。図１６に示される限定されない実施形態では、活性領域１２５は、選択トランジスタ３５の半導体活性領域２５を越えて少なくとも一方向に横へ延びている。同様に、支柱活性領域２２５は、セル１３５の支柱活性領域１２５を越えて少なくとも一方向に横へ延び、支柱１２５が支柱２２５と位置整合されないようにする。
メモリセル１３５の半導体活性領域は、第２の導電形半導体領域１１３、１１７間に位置する第１の導電形半導体領域１１５を含む支柱１２５である。メモリセル２３５の半導体活性領域は、第２の導電形半導体領域２１３、２１７間に位置する第１の導電形半導体領域２１５を含む支柱２２５である。支柱２２５の第２の導電形半導体領域２１３は、支柱１２５の第２の導電形半導体領域１１７とコンタクトしている。
図１６に示されるように、下部メモリセル１３５では、第１の電荷蓄積誘電体１２９Ａは、支柱１２５の第１の導電形半導体領域１１５の１つの側面に隣接し、第１のコントロールゲート１３１Ａは、第１の電荷蓄積誘電体１２９Ａに隣接している。第２の電荷蓄積誘電体１２９Ｂは、支柱１２５の第１の導電形半導体領域１１５の反対の側面に隣接し、第２のコントロールゲート１３１Ｂは、第２の電荷蓄積誘電体１２９Ｂに隣接している。同様な構成は、上部メモリセル２３５に存在し、ここでは、２つの電荷蓄積誘電体および２つのコントロールゲートが、支柱２２５の領域２１５の両側に位置する。
図１７Ａおよび図１７Ｂは、本発明の代替の第２および第３の実施形態によるＮＡＮＤストリングの選択トランジスタの一部の側断面図を示す。
図１７Ａは、下部選択トランジスタ３５が省略されている第２の実施形態のワード線方向に沿った側断面図を示す。この場合、底部のメモリセルレベルは基板１の上に形成される。
図１７Ｂは、選択トランジスタ３５の選択ゲート３１が基板１のトレンチ内に形成されている第３の実施形態のビット線方向に沿った側断面図を示す。この実施形態では、ｐ形基板１は、基板１にｎ形イオンをイオン注入し、注入後のｎ形領域１３と１７との間に基板１５のｐ形領域を残すことによって形成されるｎ−ｐ−ｎ構造１３、１５、１７を含む。あるいは、領域１３〜１７は、エピタキシャル層の成長および成長中のその場でのドーピングによって形成されてもよい。次いで、フォトリソグラフィおよびｎｐｎ構造を貫通して基板１のｐ形部分までエッチングすることによってトレンチが形成される。トレンチは、シリコン酸化物などの絶縁材料２０で充填される。次いで、絶縁材料２０は、フォトリソグラフィおよびエッチングによってパターン化されて材料２０に追加のトレンチを形成する。これらの追加のトレンチは、選択ゲート材料で充填された後に平坦化されて選択ゲート３１を形成する。選択トランジスタ３５が省略される場合には、代わりに最も下のメモリセル１３５がトレンチ内に形成されてもよい。
代替の第４の実施形態では、選択トランジスタおよび／またはメモリセルの支柱活性領域２５、１２５などが多結晶半導体材料９、１０９などに形成される。したがって、下にある支柱の上にエピタキシャル半導体層９、１０９などを形成するのではなく、シリコン層などの非晶質、微結晶または多結晶半導体層が下にある支柱の上に形成される。次いで、この非晶質、微結晶または多結晶半導体層は再結晶されて、大粒径ポリシリコン層などの大粒径多結晶半導体材料層を形成する。再結晶は、炉内熱アニール、レーザアニールおよび／またはフラッシュランプアニールなどの何らかの適切なアニール方法によって実施されてもよい。次いで、この再結晶層は、前述した支柱活性領域２５、１２５などにパターン化される。低温付着および再結晶ポリシリコンを使用することによって、活性領域を高温に耐えることができない金属配線または電極の上に形成することができる。
したがって、下にあるメモリセルの半導体活性領域の上に上部メモリセルの半導体活性領域をエピタキシャルに形成することができ、あるいは、再結晶ポリシリコン内に１つ以上の第１のメモリセルの半導体活性領域を形成することもできる。最も下のレベルのメモリセルの活性領域は、選択トランジスタの半導体活性領域の上にエピタキシャルにまたは再結晶によって形成される。選択トランジスタの活性領域は、基板上にエピタキシャルにまたは再結晶によって形成される。
メモリアレイの横方向寸法の大きさは、ワード線、選択ゲート線、ソース線、およびビット線のＰＣ時定数によって制限される。ＮＡＮＤストリングは、垂直方向に向き、チャネル領域（Ｐ領域１１５、ＮＭＯＳメモリ、図に示される実施形態）は接地されていない。したがって、フローティングボディ電位を管理することに注意する必要がある。反対（非選択）側の発明の層を作製して利用することで、読み出し、プログラム、および／または消去などの様々な動作中のフローティングＰ形ボディの電位を固定させるのに役立てることができる。
階段接合を有する高濃度にドープされたＮおよびＰ領域を使用して、フローティングボディが薄い空乏領域を介して互いにより強く結合することができるようにすることもできる。フローティングボディ電位を決定する別の経路は、その接合リークによるものである。
さらに、プログラム禁止のためのブースティングが一層効果的なはずである。しかし、シリコン支柱活性領域は、ブーストされなくても駆動させることができ、より以上の階段接合を可能にする。
各メモリセルおよび選択トランジスタレベルは、それ自体に完全に自己整合される。言い換えれば、個別にデバイスレベル間の位置整合をとるステップは必要ない。さらに、各デバイスレベルは、第２のストリップ１１９を形成する第１のステップおよびストリップ１２３を形成する第２のステップの２つのリソグラフィステップを必要とするだけである。各デバイスレベルの残りの形状は、層付着および平坦化によって形成される。したがって、ＮＡＮＤストリング１００の少なくとも１つの領域または層、好ましくは、複数の領域または層は、ＣＭＰおよび／または他の方法によって平坦化される。例えば、セル１３５の場合、図１１Ｂおよび図１１Ｃに示されるように、半導体活性領域１２５はエピタキシャル層１０９の形態をとる場合に平坦化され、図１３Ｂに示されるように、ＮＡＮＤストリング１００を少なくとも１つの隣接ＮＡＮＤストリングから絶縁する絶縁層１２１は平坦化され、図１５Ｂおよび図１５Ｃに示されるように、電荷蓄積誘電体１２９、コントロールゲート１３１、およびキャップ層１３３は平坦化される。したがって、少なくとも５つの層（トンネルおよびブロック誘電体は数に入れない）は、各セル１３５、２３５などにおいてＣＭＰによって平坦化される。
必要に応じて、ウェハのノッチが１２時の位置でなく１時３０分の位置になるように、シリコンウェハ基板１をすべてのリソグラフィステップ中に４５°回転させてもよい。この場合、このときの垂直側壁チャネルは［１００］結晶面上にあり、高いチャネル移動度を提供する。
各デバイスレベルは、その下のレベルに自己整合されない。しかし、レベルが出会う領域は、ＮＡＮＤチェーンの不活性ソース／ドレイン領域となるように意図的に設計されているため、このことは重要ではない。各レベルの垂直寸法および各レベルのＰＮ接合の位置は、様々なレベルのアニールに関連する熱予算に基づいて他のレベルと異なる可能性がある。ＰＥＣＶＤ成長およびプラズマ酸化などの低温（７００℃より低い温度など）半導体エピタキシャル成長を用いて、レベル間の変動を最小限に抑えることもできる。さらに、これによってすべてのメモリおよび選択ゲートレベルの形成後に単一の高温アニールが可能になる。しかし、各メモリ／選択レベルに対して個別のレベル別アニールまたは複数アニールステップを使用してもよい。必要に応じて、水素雰囲気中のアニールを実施してもよい。
前述したように、支柱は、側方から見て長方形または正方形であるのが好ましい。しかし、トレンチ側壁が垂直でない場合、選択トランジスタ支柱活性領域部分５などの活性層は、上部より大きい長方形または正方形の底面を有する角錐台の形態をとる。したがって、ある程度の位置の不整合があっても、１つのシリコン支柱の上部のその上の層のシリコン支柱の底部に対するコンタクト面積は変化しない。
図１８Ａは、前述したＮＡＮＤストリングのアレイの回路図を示す。図１８Ｂは、図１８Ａの回路図の一部であるが、明確にするためにソース線、選択線およびワード線を取り去った回路図である。図１８Ａおよび図１８Ｂは、基板上または基板のトレンチ内に位置する選択トランジスタ３５、および選択トランジスタ３５の上に垂直方向に位置する少なくとも２つのレベルのメモリセルを示す。各ＮＡＮＤストリングは、単一の列として描かれ、各レベルのメモリセルは、下のレベルのメモリセルの上に位置する。例えば、列Ｍのビット線２３７によって制御される中央の垂直ＮＡＮＤストリング１００は、選択トランジスタ３５および４つのレベルの４つのメモリセル１３５、２３５、３３５、および４３５を含む。選択トランジスタ３５は、行Ｎ＋１／２でソース線ＳＬに接続されている。選択トランジスタ３５は、行ＮおよびＮ＋１の選択ゲート線３１によって制御される。最も下のメモリセル１３５は、垂直レベル１の行ＮおよびＮ＋１のワード線１３１によって制御される（図１８Ａでは、行１、レベル１のワード線の場合にはＷＬ（Ｎ，１）のように、ＷＬ（Ｎ＋Ｘ行，Ｚレベル）として示される）。他のメモリセル２３５、３３５、および４３５は、それぞれレベル２、３、および４の行ＮおよびＮ＋１のワード線２３１、３３１、および４３１によって制御される。上部メモリセル４４５は、ビット線行Ｍのビット線２３７に電気的に接続されている。
したがって、各垂直ＮＡＮＤストリングは、選択トランジスタ３５と、一方が他方の上に位置する垂直に配置されるメモリセル１３５〜４３５とを含む。ワード線１３１〜４３１は、ビット線２３７に対して平行ではない。例えば、ワード線は、ビット線２３７に直交するように延びる。しかし、ワード線１３１〜４３１は、ソース線２３９と選択ゲート線３１との両方に平行であるなど、ソース線２３９および選択ゲート線３１のうちの少なくとも１つに平行に延びる。
１つの代替の実施形態では、異なる垂直レベルのワード線は、互いに異なる方向に延びることができる。例えば、メモリセルレベル１のワード線１３１は、メモリセルレベル２のワード線２３１とは、例えば直交する方向など異なる方向に延びてもよい。ワード線方向は、各メモリセルレベル間で交互に入れ換わってもよい。例えば、レベル１および３のワード線は１つの方向に延び、レベル２および４のワード線は異なる方向に延びてもよい。ワード線方向は、互いに１〜９０°まで異なってもよい。このような構成は、電荷蓄積場所を隣接するメモリセルレベルの支柱活性領域の異なる面に隣接して配置することによって、デバイスレベル間の結合を低減することもできる（例えば、電荷は、レベル１および３の支柱の北面および南面に隣接し、レベル２および４の東面および西面に隣接して蓄積される）。
図１９に示される別の代替の実施形態では、ビット線、ワード線およびソース線は、互いに平行ではない。言い換えれば、ビット線２３７は、ビット線に平行でないソース線２３９に平行でないワード線１３１〜４３１に平行ではない。例えば、図１９に示されるように、ワード線１３１〜４３１は、ソース線２３９に直交するように延びてもよく、ビット線２３７は、ワード線およびソース線に対して斜めに（すなわち、１〜８９°、例えば３０〜６０°、例えば４５°の角度で）延びる。これによって、各ＮＡＮＤストリングのソース線とビット線との両方を立ち上げて様々な効果的なプログラミング／禁止電圧を供給することで、同一ワード線上のメモリセル群への異なる多状態ＶTレベルの同時プログラミングが可能になる。各ビット線からの電流は、個別に選択されるソース線まで下がるので、特定のソース線に供給される電流量は減少する。図１９の斜めのビット線は、図１８Ａおよび図１８Ｂに示されるビット線よりも狭いピッチを有してもよい。
必要に応じて、ワード線およびビット線が互いに直交し、ソース線が斜め方向になるように配置を変更してもよい。一番上にソース線が形成され一番下にビット線が形成されてもよい。これによって、半導体でなく金属および／またはシリサイドのソース線の形成が可能になり、低抵抗率ソース線材料によって電流集中の低減につながる。必要に応じて、３種類すべての線が互いに直交しないで互いに対して斜め方向に延びてもよい。選択線はワード線に対して平行であるのが好ましい。
図１９に示されるように、各メモリセルは、アレイ内の他のすべてのメモリセルと異なる関連するワード線、ビット線およびソース線の組み合わせを有する。例えば、ワード線方向に平行な１つの行のすべてのメモリセルは、異なるビット線および異なるソース線によって制御される。図１９の構成によって、アレイ内の各メモリセルは、２つの隣接するセルが同一ワード線を共有する場合でも、（各隣接する対のセルをまとめてプログラムするのではなく）個別にプログラムすることができる。その理由は、これらの隣接するセルが互いに異なるビット線およびソース線の組み合わせに接続されているためである。例えば、１つのソース線に平行な同じ列の２つの隣接するセルは、異なるビット線によって制御される。したがって、同じ列の２つの隣接するセルは、同じワード線およびソース線でも異なるビット線に関連している。セルのプログラミングに関するビット線別の制御を用いて各メモリセルを個別にプログラムすることができるため、必要に応じて、図１９の構成で選択トランジスタ３１を任意で省略してもよい。しかし、１つおきのレベルが連続的にプログラムされながら、各ＮＡＮＤストリング２００のレベル毎にプログラミングが行われるのが好ましい。
別の代替の実施形態では、ソース線２３９は、基板１の平面（すなわち、ｘ−ｙ面）の両次元に延びる共通ソース領域（ソース面）によって置き換えられる。共通ソース領域は、高濃度にドープされた単結晶または多結晶半導体、シリサイドおよび／または金属のプレートなどの共通導電性プレートを含んでもよく、このプレートは、アレイのすべての選択トランジスタ３５の支柱活性領域２５と電気的にコンタクトしている。選択トランジスタが省略される場合には、ソースプレートは、最も下のメモリセル１３５のレベルの支柱１２５とコンタクトする。共通ソースプレートは、個別にソース線の電圧を選択する能力を低下させて高い電流シンク能力を提供する。
ＭＬＣに関する代替の実施形態は、高いＶT 状態にプログラムされるセルを低いＶT状態にプログラムされるセルよりも速くプログラムするため、ビット線単位でＮＡＮＤチェーン全体の電圧を変化させる手段を提供するように、同一方向に沿って延びるソース線とビット線とを共に有する。このような一部のセルのプログラミングを遅らせるために、低いＶT 状態にプログラムされるセルのソースおよびビット線電圧が引き上げられ、２または３次元構成の一連のすべての状態が少ないプログラムパルスでプログラムされるようにする。
本発明の実施形態の前述した説明は、例示および説明を目的として提示された。網羅的である、すなわち本発明を開示された厳密な形態に限定する意図はなく、前述した教示に鑑みて変更形態および変形形態が可能であるか、または本発明の実施から得ることができる。実施形態は、当業者が意図する特定の用途に適するように様々な実施形態で、また様々な変更を行って本発明を利用することができるように、本発明の原理および本発明の実際の応用を説明するために選択され説明された。本発明の範囲は本願明細書に添付の特許請求の範囲およびその等価物に規定されることを意図する。

Claims (46)

  1. 第２のメモリセルの上に位置する第１のメモリセルを含むモノリシックな３次元ＮＡＮＤストリングであって、
    上方から見て正方形または長方形の断面を有し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備える第１のメモリセルの半導体活性領域と、
    上方から見て正方形または長方形の断面を有し、前記第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備える第２のメモリセルの半導体活性領域と、を備え、
    前記第１の支柱の１つの第２の導電形半導体領域が、前記第２の支柱の１つの第２の導電形半導体領域とコンタクトするＮＡＮＤストリング。
  2. 請求項１記載のＮＡＮＤストリングにおいて、
    前記第２のメモリセルの下に位置する選択トランジスタをさらに備えるＮＡＮＤストリング。
  3. 請求項２記載のＮＡＮＤストリングにおいて、
    前記ＮＡＮＤストリングが、基板上に垂直に形成され、
    前記選択トランジスタが、基板上または前記基板のトレンチ内に位置し、
    前記第１のメモリセルが、第１のデバイスレベルに位置し、
    前記第２のメモリセルが、前記選択トランジスタの上で前記第１のデバイスレベルの下に位置する第２のデバイスレベルに位置するＮＡＮＤストリング。
  4. 請求項２記載のＮＡＮＤストリングにおいて、
    前記第１のメモリセルの半導体活性領域が、前記第２のメモリセルの半導体活性領域上にエピタキシャルに形成され、
    前記第２のメモリセルの半導体活性領域が、前記選択トランジスタの半導体活性領域上にエピタキシャルに形成され、
    第１の電荷蓄積誘電体が、前記第１のメモリセルの半導体活性領域と第１のワード線との間に位置し、
    第２の電荷蓄積誘電体が、前記第２のメモリセルの半導体活性領域と第２のワード線との間に位置するＮＡＮＤストリング。
  5. 請求項２記載のＮＡＮＤストリングにおいて、
    前記選択トランジスタの半導体活性領域が第３の支柱を備え、前記第２の支柱が前記第３の支柱に位置整合されず、前記第３の支柱を越えて横方向に延びているＮＡＮＤストリング。
  6. 請求項２記載のＮＡＮＤストリングにおいて、
    ビット線と、
    ソース線と、
    前記選択トランジスタの選択ゲート線と、
    をさらに備えるＮＡＮＤストリング。
  7. 第２のメモリセルの上に位置する第１のメモリセルを含むモノリシックな３次元ＮＡＮＤストリングであって、
    第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備える第１のメモリセルの半導体活性領域と、
    前記第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備える第２のメモリセルの半導体活性領域と、を備え、
    前記第１の支柱の１つの第２の導電形半導体領域が、前記第２の支柱の１つの第２の導電形半導体領域とコンタクトし、
    前記第２のメモリセルの半導体活性領域または選択トランジスタの半導体活性領域のうちの少なくとも１つが、基板のトレンチ内に位置するＮＡＮＤストリング。
  8. 請求項７記載のＮＡＮＤストリングにおいて、
    前記基板の前記トレンチ内に位置する前記半導体活性領域を含む前記選択トランジスタをさらに備えるＮＡＮＤストリング。
  9. 請求項８記載のＮＡＮＤストリングにおいて、
    前記ＮＡＮＤストリングが、基板上に垂直に形成され、
    前記選択トランジスタが、基板上または前記基板のトレンチ内に位置し、
    前記第１のメモリセルが、第１のデバイスレベルに位置し、
    前記第２のメモリセルが、前記選択トランジスタの上で前記第１のデバイスレベルの下に位置する第２のデバイスレベルに位置するＮＡＮＤストリング。
  10. 請求項９記載のＮＡＮＤストリングにおいて、
    前記第１のメモリセルの半導体活性領域が、前記第２のメモリセルの半導体活性領域上にエピタキシャルに形成され、
    前記第２のメモリセルの半導体活性領域が、前記選択トランジスタの半導体活性領域上にエピタキシャルに形成され、
    第１の電荷蓄積誘電体が、前記第１のメモリセルの半導体活性領域と第１のワード線との間に位置し、
    第２の電荷蓄積誘電体が、前記第２のメモリセルの半導体活性領域と第２のワード線との間に位置するＮＡＮＤストリング。
  11. 請求項８記載のＮＡＮＤストリングにおいて、
    前記選択トランジスタの半導体活性領域が、第３の支柱を備え、
    前記第２の支柱が、前記第３の支柱に位置整合されず、前記第３の支柱を越えて横方向に延びているＮＡＮＤストリング。
  12. 請求項７記載のＮＡＮＤストリングにおいて、
    前記第２のメモリセルの半導体活性領域が、前記基板の前記トレンチ内に位置するＮＡＮＤストリング。
  13. 第２のメモリセルの上に位置する第１のメモリセルを含むモノリシックな３次元ＮＡＮＤストリングであって、
    第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備える第１のメモリセルの半導体活性領域と、
    前記第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備える第２のメモリセルの半導体活性領域と、を備え、
    前記第１の支柱の１つの第２の導電形半導体領域が、前記第２の支柱の１つの第２の導電形半導体領域とコンタクトし、
    前記第１の支柱が、前記第２の支柱に位置整合されず、前記第２の支柱を越えて横方向に延びているＮＡＮＤストリング。
  14. 請求項１３記載のＮＡＮＤストリングにおいて、
    前記第２のメモリセルの下に位置する選択トランジスタをさらに備えるＮＡＮＤストリング。
  15. 請求項１４記載のＮＡＮＤストリングにおいて、
    前記ＮＡＮＤストリングが、基板上に垂直に形成され、
    前記選択トランジスタが、基板上または前記基板のトレンチ内に位置し、
    前記第１のメモリセルが、第１のデバイスレベルに位置し、
    前記第２のメモリセルが、前記選択トランジスタの上で前記第１のデバイスレベルの下に位置する第２のデバイスレベルに位置するＮＡＮＤストリング。
  16. 請求項１５記載のＮＡＮＤストリングにおいて、
    前記第１のメモリセルの半導体活性領域が、前記第２のメモリセルの半導体活性領域上にエピタキシャルに形成され、
    前記第２のメモリセルの半導体活性領域が、前記選択トランジスタの半導体活性領域上にエピタキシャルに形成され、
    第１の電荷蓄積誘電体が、前記第１のメモリセルの半導体活性領域と第１のワード線との間に位置し、
    第２の電荷蓄積誘電体が、前記第２のメモリセルの半導体活性領域と第２のワード線との間に位置するＮＡＮＤストリング。
  17. 請求項１４記載のＮＡＮＤストリングにおいて、
    前記選択トランジスタの半導体活性領域が、第３の支柱を備え、
    前記第２の支柱が、前記第３の支柱に位置整合されず、前記第３の支柱を越えて横方向に延びているＮＡＮＤストリング。
  18. 請求項１６記載のＮＡＮＤストリングにおいて、
    ビット線と、
    ソース線と、
    前記選択トランジスタの選択ゲート線と、
    をさらに備えるＮＡＮＤストリング。
  19. 請求項１８記載のＮＡＮＤストリングにおいて、
    前記第１および前記第２のワード線が、前記ビット線に直交するように延び、
    前記第１および前記第２のワード線が、前記ソース線および前記選択ゲート線のうちの少なくとも１つに対して平行に延びるＮＡＮＤストリング。
  20. 請求項１６記載のＮＡＮＤストリングにおいて、
    前記第１のワード線が、第１の方向に延び、
    前記第２のワード線が、前記第１の方向と異なる第２の方向に延びるＮＡＮＤストリング。
  21. 第２のメモリセルの半導体活性領域の上に第１のメモリセルの半導体活性領域を形成するステップを含むモノリシックな３次元ＮＡＮＤストリングを作製する方法であって、
    前記第１のメモリセルの半導体活性領域が、上方から見て正方形または長方形の断面を有し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備え、
    前記第２のメモリセルの半導体活性領域が、上方から見て正方形または長方形の断面を有し、前記第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備え、
    前記第１の支柱の１つの第２の導電形半導体領域が、前記第２の支柱の１つの第２の導電形半導体領域とコンタクトする方法。
  22. 請求項２１記載の方法において、
    前記第２のメモリセルの下に位置する選択トランジスタを形成するステップをさらに含む方法。
  23. 請求項２２記載の方法において、
    前記ＮＡＮＤストリングが、基板上に垂直に形成され、
    前記選択トランジスタが、基板上または前記基板のトレンチ内に位置し、
    前記第１のメモリセルが、第１のデバイスレベルに位置し、
    前記第２のメモリセルが、前記選択トランジスタの上で前記第１のデバイスレベルの下に位置する第２のデバイスレベルに位置する方法。
  24. 請求項２３記載の方法において、
    前記第１のメモリセルの半導体活性領域が、前記第２のメモリセルの半導体活性領域上にエピタキシャルに形成され、
    前記第２のメモリセルの半導体活性領域が、前記選択トランジスタの半導体活性領域上にエピタキシャルに形成され、
    第１の電荷蓄積誘電体が、前記第１のメモリセルの半導体活性領域と第１のワード線との間に位置し、
    第２の電荷蓄積誘電体が、前記第２のメモリセルの半導体活性領域と第２のワード線との間に位置する方法。
  25. 請求項２２記載の方法において、
    前記選択トランジスタの半導体活性領域が第３の支柱を備え、前記第２の支柱が前記第３の支柱に位置整合されず、前記第３の支柱を越えて横方向に延びている方法。
  26. 請求項２１記載の方法において、
    基板上に前記第２のメモリセルを形成するステップと、
    前記第２のメモリセルの半導体活性領域上に第１の半導体層をエピタキシャルに成長させるステップと、 前記第１の半導体層を平坦化するステップと、
    前記第１の半導体層を第１の方向に延びる第１の半導体ストリップにパターン化するステップと、
    前記第１の半導体ストリップの露出された側面に隣接して第１の絶縁層を形成するステップと、
    前記第１の半導体ストリップをパターン化して前記第１の支柱を形成するステップと、
    前記第１の支柱の第１の露出された側面に隣接して位置する第１の電荷蓄積誘電体を形成するステップと、
    前記第１の電荷蓄積誘電体に隣接して第１のコントロールゲートを形成するステップと、
    前記第１の支柱の第２の露出された側面に隣接して位置する第２の電荷蓄積誘電体を形成するステップと、
    前記第２の電荷蓄積誘電体に隣接して第２のコントロールゲートを形成するステップと、
    前記第１の支柱の上に電荷蓄積誘電膜およびコントロールゲート層を付着させるステップと、
    前記電荷蓄積誘電膜および前記コントロールゲート層を平坦化して、前記第１の支柱を露出させ、前記第１および前記第２の電荷蓄積誘電体と前記第１および前記第２のコントロールゲートとを形成するステップと、
    前記第１および前記第２のコントロールゲートを部分的にエッチングするステップと、
    前記第１および前記第２の部分的にエッチングされたコントロールゲートの上に第２の絶縁層を形成するステップと、
    前記第２の絶縁層を平坦化して前記第１の支柱を露出させるステップと、
    前記基板上または前記基板のトレンチ内に選択トランジスタを形成するステップと、
    前記選択トランジスタの半導体活性領域上に第２の半導体層をエピタキシャルに成長させるステップと、 前記第２の半導体層を平坦化するステップと、
    前記第２の半導体層を前記第１の方向に延びる第２の半導体ストリップにパターン化するステップと、
    前記第２の半導体ストリップの露出された側面に隣接して第３の絶縁層を形成するステップと、
    前記第２の半導体ストリップをパターン化して前記第２の支柱を形成するステップと、
    前記第２の支柱の第１の露出された側面に隣接して位置する第３の電荷蓄積誘電体を形成するステップと、
    前記第３の電荷蓄積誘電体に隣接して第３のコントロールゲートを形成するステップと、
    前記第２の支柱の第２の露出された側面に隣接して位置する第４の電荷蓄積誘電体を形成するステップと、
    前記第４の電荷蓄積誘電体に隣接して第４のコントロールゲートを形成するステップと、
    をさらに含む方法。
  27. 第２のメモリセルの半導体活性領域の上に第１のメモリセルの半導体活性領域を形成するステップを含むモノリシックな３次元ＮＡＮＤストリングを作製する方法であって、
    前記第１のメモリセルの半導体活性領域が、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備え、
    前記第２のメモリセルの半導体活性領域が、前記第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備え、
    前記第１の支柱の１つの第２の導電形半導体領域が、前記第２の支柱の１つの第２の導電形半導体領域とコンタクトし、
    前記第２のメモリセルの半導体活性領域または選択トランジスタの半導体活性領域のうちの少なくとも１つが、基板のトレンチ内に位置する方法。
  28. 請求項２７記載の方法において、
    前記基板の前記トレンチ内に位置する前記半導体活性領域を含む前記選択トランジスタを形成するステップをさらに含む方法。
  29. 請求項２８記載の方法において、
    前記第２のメモリセルの下に位置する選択トランジスタを形成するステップをさらに含む方法。
  30. 請求項２９記載の方法において、
    前記ＮＡＮＤストリングが、基板上に垂直に形成され、
    前記選択トランジスタが、基板上または前記基板のトレンチ内に位置し、
    前記第１のメモリセルが、第１のデバイスレベルに位置し、
    前記第２のメモリセルが、前記選択トランジスタの上で前記第１のデバイスレベルの下に位置する第２のデバイスレベルに位置する方法。
  31. 請求項３０記載の方法において、
    前記第１のメモリセルの半導体活性領域が、前記第２のメモリセルの半導体活性領域上にエピタキシャルに形成され、
    前記第２のメモリセルの半導体活性領域が、前記選択トランジスタの半導体活性領域上にエピタキシャルに形成され、
    第１の電荷蓄積誘電体が、前記第１のメモリセルの半導体活性領域と第１のワード線との間に位置し、
    第２の電荷蓄積誘電体が、前記第２のメモリセルの半導体活性領域と第２のワード線との間に位置する方法。
  32. 請求項２７記載の方法において、
    前記第２のメモリセルの前記半導体活性領域が、前記基板の前記トレンチ内に位置する方法。
  33. 第２のメモリセルの半導体活性領域の上に第１のメモリセルの半導体活性領域を形成するステップを含むモノリシックな３次元ＮＡＮＤストリングを作製する方法であって、
    前記第１のメモリセルの半導体活性領域が、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第１の支柱を備え、
    前記第２のメモリセルの半導体活性領域が、前記第１の支柱の下に位置するし、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む第２の支柱を備え、
    前記第１の支柱の１つの第２の導電形半導体領域が、前記第２の支柱の１つの第２の導電形半導体領域とコンタクトし、
    前記第１の支柱が、前記第２の支柱に位置整合されず、前記第２の支柱を越えて横方向に延びている方法。
  34. 請求項３３記載の方法において、
    前記第２のメモリセルの下に選択トランジスタを形成するステップをさらに含む方法。
  35. 請求項３４記載の方法において、
    前記ＮＡＮＤストリングが、基板上に垂直に形成され、
    前記選択トランジスタが、基板上または前記基板のトレンチ内に位置し、
    前記第１のメモリセルが、第１のデバイスレベルに位置し、
    前記第２のメモリセルが、前記選択トランジスタの上で前記第１のデバイスレベルの下に位置する第２のデバイスレベルに位置する方法。
  36. 請求項３５記載の方法において、
    前記第１のメモリセルの半導体活性領域が、前記第２のメモリセルの半導体活性領域上にエピタキシャルに形成され、
    前記第２のメモリセルの半導体活性領域が、前記選択トランジスタの半導体活性領域上にエピタキシャルに形成され、
    第１の電荷蓄積誘電体が、前記第１のメモリセルの半導体活性領域と第１のワード線との間に位置し、
    第２の電荷蓄積誘電体が、前記第２のメモリセルの半導体活性領域と第２のワード線との間に位置する方法。
  37. 請求項３４記載の方法において、
    前記選択トランジスタの半導体活性領域が、第３の支柱を備え、
    前記第２の支柱が、前記第３の支柱に位置整合されず、前記第３の支柱を越えて横方向に延びている方法。
  38. 請求項３３記載の方法において、
    基板上に前記第２のメモリセルを形成するステップと、
    前記第２のメモリセルの半導体活性領域上に第１の半導体層をエピタキシャルに成長させるステップと、
    前記第１の半導体層を平坦化するステップと、
    前記第１の半導体層を第１の方向に延びる第１の半導体ストリップにパターン化するステップと、
    前記第１の半導体ストリップの露出された側面に隣接して第１の絶縁層を形成するステップと、
    前記第１の半導体ストリップをパターン化して前記第１の支柱を形成するステップと、
    前記第１の支柱の第１の露出された側面に隣接して位置する第１の電荷蓄積誘電体を形成するステップと、
    前記第１の電荷蓄積誘電体に隣接して第１のコントロールゲートを形成するステップと、
    前記第１の支柱の第２の露出された側面に隣接して位置する第２の電荷蓄積誘電体を形成するステップと、
    前記第２の電荷蓄積誘電体に隣接して第２のコントロールゲートを形成するステップと、
    をさらに含む方法。
  39. 請求項３８記載の方法において、
    前記第１の支柱の上に電荷蓄積誘電膜およびコントロールゲート層を付着させるステップと、
    前記電荷蓄積誘電膜および前記コントロールゲート層を平坦化して、前記第１の支柱を露出させ、前記第１および前記第２の電荷蓄積誘電体と前記第１および前記第２のコントロールゲートとを形成するステップと、
    前記第１および前記第２のコントロールゲートを部分的にエッチングするステップと、
    前記第１および前記第２の部分的にエッチングされたコントロールゲートの上に第２の絶縁層を形成するステップと、
    前記第２の絶縁層を平坦化して前記第１の支柱を露出させるステップと、
    をさらに含む方法。
  40. 請求項３８記載の方法において、
    前記基板上または前記基板のトレンチ内に選択トランジスタを形成するステップと、
    前記選択トランジスタの半導体活性領域上に第２の半導体層をエピタキシャルに成長させるステップと、 前記第２の半導体層を平坦化するステップと、
    前記第２の半導体層を前記第１の方向に延びる第２の半導体ストリップにパターン化するステップと、
    前記第２の半導体ストリップの露出された側面に隣接して第３の絶縁層を形成するステップと、
    前記第２の半導体ストリップをパターン化して前記第２の支柱を形成するステップと、
    前記第２の支柱の第１の露出された側面に隣接して位置する第３の電荷蓄積誘電体を形成するステップと、
    前記第３の電荷蓄積誘電体に隣接して第３のコントロールゲートを形成するステップと、
    前記第２の支柱の第２の露出された側面に隣接して位置する第４の電荷蓄積誘電体を形成するステップと、
    前記第４の電荷蓄積誘電体に隣接して第４のコントロールゲートを形成するステップと、
    をさらに含む方法。
  41. 半導体デバイスのモノリシックな３次元アレイを作製する方法であって、
    第２のデバイスレベルに、絶縁材料領域によって互いに分離されている複数の第２の半導体支柱活性領域を形成するステップと、
    前記第２の半導体支柱活性領域および前記絶縁材料領域の上に第１の半導体層をエピタキシャルに成長させて、前記第１の半導体層の結晶粒境界領域が前記絶縁材料領域の上に位置するようにするステップと、
    前記第１の半導体層をパターン化して、前記結晶粒境界領域を取り除き、第１のデバイスレベルに複数の実質的に単結晶の第１の半導体支柱活性領域を残すステップと、
    を含む方法。
  42. 請求項４１記載の方法において、
    前記第１の半導体層を平坦化するステップと、
    前記第１の半導体層を第１の方向に延びる複数の第１のストリップにパターン化するステップと、
    前記複数の第１のストリップの間に第１の絶縁層を形成するステップと、
    前記複数の第１のストリップおよび前記第１の絶縁層をパターン化して、前記複数の第１の半導体支柱活性領域を形成するステップと、
    前記第１の半導体支柱活性領域の間のスペースに、第１の電荷蓄積誘電膜を形成するステップと、
    前記第１の電荷蓄積誘電膜のトレンチを第１のワード線で充填するステップと、をさらに含み、
    前記半導体デバイスのアレイが、垂直ＮＡＮＤストリングのアレイを含む方法。
  43. 請求項４２記載の方法において、
    前記各第１の半導体支柱活性領域が、第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む方法。
  44. 請求項４３記載の方法において、
    前記第１の電荷蓄積誘電膜および前記第１のワード線を平坦化するステップと、
    前記第１のワード線を部分的にエッチングするステップと、
    前記部分的にエッチングされた第１のワード線の上に第１の絶縁キャップ層を形成するステップと、
    前記第１の絶縁キャップ層を平坦化して前記第１の半導体支柱活性領域を露出させるステップと、
    前記第１の半導体支柱活性領域とコンタクトしているビット線を形成するステップと、
    をさらに含む方法。
  45. 請求項４２記載の方法において、
    基板上または前記基板のトレンチ内に、絶縁材料領域によって分離される複数の第３の半導体支柱活性領域を含む複数の選択トランジスタを形成するステップと、
    前記第３の半導体支柱活性領域および前記絶縁材料領域上に第２の半導体層をエピタキシャルに成長させて、前記第２の半導体層の結晶粒境界領域が前記絶縁材料領域の上に位置するようにするステップと、
    前記第２の半導体層をパターン化して前記結晶粒境界領域を取り除き、第２のデバイスレベルに前記複数の第２の半導体支柱活性領域を残すステップと、
    をさらに含む方法。
  46. 請求項４５記載の方法において、
    前記第２の半導体層を平坦化するステップと、
    前記第２の半導体層を前記第１の方向に延びる複数の第２のストリップにパターン化するステップと、
    前記複数の第２のストリップの間に第２の絶縁層を形成するステップと、
    前記複数の第２のストリップおよび前記第２の絶縁層をパターン化して、各々が第２の導電形半導体領域の間に位置する第１の導電形半導体領域を含む前記複数の第２の半導体支柱活性領域を形成するステップと、
    前記第２の半導体支柱活性領域の間のスペースに第２の電荷蓄積誘電膜を形成するステップと、
    前記第２の電荷蓄積誘電膜のトレンチを第２のワード線で充填するステップと、
    前記第２の電荷蓄積誘電膜および前記第２のワード線を平坦化するステップと、
    前記第２のワード線を部分的にエッチングするステップと、
    前記部分的にエッチングされた第２のワード線の上に第２の絶縁キャップ層を形成するステップと、
    前記第２の絶縁キャップ層を平坦化して、前記絶縁材料領域によって分離される前記第２の半導体支柱活性領域を露出させるステップと、
    をさらに含む方法。
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