KR20230064783A - 비휘발성 메모리 장치 - Google Patents
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Abstract
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록 및 제어 회로를 포함한다. 상기 적어도 하나의 메모리 블록은 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함한다. 상기 제어 회로는 프로그램 동작에서 타겟 메모리 셀들의 프로그램/소거 사이클 정보와 타겟 프로그램 상태들의 수 중 적어도 하나에 기초하여 프로그램 루프의 수와 기준 횟수의 비교에 기초하여 복수의 프로그램 루프들을 중 적어도 일부에서, 상기 복수의 셀 스트링들의 선택 워드라인에 연결되는 패스 트랜지스터에 게이트에 인가되는 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 프로그램 전압의 차이 달라지도록 상기 고전압의 레벨을 조절한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 동작의 성능을 높이는 방안이 필요하다.
본 발명의 일 목적은 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 조절하여 프로그램 동작의 성능을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 조절하여 소거 동작의 성능을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 조절하여 독출 동작의 성능을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록 및 제어 회로를 포함한다. 상기 적어도 하나의 메모리 블록은 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함한다. 상기 제어 회로는 프로그램 동작에서 타겟 메모리 셀들의 프로그램/소거 사이클 정보와 타겟 프로그램 상태들의 수 중 적어도 하나에 기초하여 프로그램 루프의 수와 기준 횟수의 비교에 기초하여 복수의 프로그램 루프들을 중 적어도 일부에서, 상기 복수의 셀 스트링들의 선택 워드라인에 연결되는 패스 트랜지스터에 게이트에 인가되는 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 프로그램 전압의 차이 달라지도록 상기 고전압의 레벨을 조절한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록 및 제어 회로를 포함한다. 상기 적어도 하나의 메모리 블록은 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함한다. 상기 제어 회로는 프로그램/소거 사이클 정보 및 동작 온도 중 적어도 하나에 기초하여 상기 적어도 하나의 메모리 블록에 대한 소거 동작에서 상기 공통 소스 라인에 연결되는 제1 패스 트랜지스터의 게이트에 인가되는 제1 고전압과 상기 비트라인에 연결되는 제2 패스 트랜지스터의 게이트에 인가되는 제2 고전압의 레벨이 달라지도록 조절하고, 상기 제1 패스 트랜지스터의 드레인과 상기 제2 패스 트랜지스터의 드레인에 소거 전압을 인가하고, 상기 복수의 메모리 셀들이 연결되는 워드라인들의 적어도 일부에 워드라인 소거 전압을 인가하여 상기 소거 동작을 제어한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록 및 제어 회로를 포함한다. 상기 적어도 하나의 메모리 블록은 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함한다. 상기 제어 회로는 타겟 메모리 셀들의 독출 사이클 정보 및 동작 온도 중 적어도 하나에 기초하여, 워드라인 셋업 구간에서 상기 복수의 메모리 셀들에 연결되는 워드라인들에 연결되는 패스 트랜지스터들 각각의 게이트에 인가되는 고전압이 제1 레벨을 가지도록 하고, 상기 워드라인들 중 비선택 워드라인에 패스 전압을 인가하고, 상기 워드라인들 중 선택 워드라인에 독출 전압을 인가하고, 상기 독출 전압과 상기 패스 전압의 각각의 타겟 레벨에 도달한 후, 상기 고전압이 상기 제1 레벨보다 낮은 제2 레벨을 가지도록 상기 고전압의 레벨을 조절하여 상기 타겟 메모리 셀들에 대한 독출 동작을 제어한다.
본 발명의 실시예들에 따르면, 프로그램 동작에서는 선택 워드라인에 연결되는 패스 트랜지스터의 게이트에 인가되는 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 프로그램 전압의 차이가 달라지도록 고전압의 레벨을 조절하고, 소거 동작에서는 공통 소스 라인에 연결되는 패스 트랜지스터의 게이트에 인가되는 제1 고전압과 비트라인에 연결되는 패스 트랜지스터의 게이트에 인가되는 제2 고전압의 레벨이 달라지도록 조절하고, 독출 동작에서는 비선택 워드라인들에 연결되는 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 조절하여 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들 중에서 하나의 메모리 블록을 나타내는 회로도이다.
도 6a 내지 도 6c는 각각 본 발명의 실시예들에 따른 도 5의 셀 스트링들 중 하나를 나타낸다.
도 7a는 본 발명의 실시예들에 따른 도 5의 메모리 블록에서 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이다.
도 7b는 도 7a의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 8은 도 3의 메모리 셀 어레이에 포함된 메모리 셀이 4 비트 쿼드러플 레벨 셀인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 9a는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 9b는 본 발명의 실시예들에 따른 도 9a의 제어 회로에서 온도 코드 생성기의 구성을 나타낸다.
도 9c는 본 발명의 실시예들에 따른 도 9a의 제어 회로에서 제어 신호 생성기의 구성을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 10의 전압 생성기에서 고전압 생성기의 구성을 나타낸다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)을 위한 복수의 프로그램 루프들의 각각에 포함되는 동작 구간들을 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 보다 상세히 나타낸다.
도 17은 도 16에서 프로그램 루프들의 수의 증가에 따른 프로그램 전압과 고전압의 레벨을 나타낸다.
도 18은 도 17에서 연속하는 두 개의 프로그램 루프들 사이의 프로그램 전압 차이를 나타낸다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 소거 동작이 적용되는 비휘발성 메모리 장치의 일부를 나타낸다.
도 21은 본 발명의 실시예들에 따라 도 20의 패스 트랜지스터들에 인가되는 고전압들을 나타낸다.
도 22는 도 20의 셀 스트링에 대한 소거 동작시의 바이어스 조건을 나타낸다.
도 23a는 본 발명의 실시예들에 따른 메모리 블록의 구조를 나타내는 회로도이다.
도 23b는 도 23a의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 25a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작을 나타낸다.
도 25b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 부분 소거 동작을 나타낸다.
도 26은 도 25b의 패스 트랜지스터들에 인가되는 고전압들을 나타낸다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 동작을 나타내는 흐름도이다.
도 28은 도 27의 독출 동작이 적용되는 비선택 워드라인과 패스 트랜지스터를 나타낸다.
도 29는 도 27의 독출 동작이 적용되는 경우의 전압들의 레벨을 나타낸다.
도 30는 본 발명의 실시예들에 따라 제1 및 제2 반도체 층을 포함하는 비휘발성 메모리 장치의 구조를 나타낸다.
도 31은 도 30의 비휘발성 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 상면을 나타내는 평면도이다.
도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들 중에서 하나의 메모리 블록을 나타내는 회로도이다.
도 6a 내지 도 6c는 각각 본 발명의 실시예들에 따른 도 5의 셀 스트링들 중 하나를 나타낸다.
도 7a는 본 발명의 실시예들에 따른 도 5의 메모리 블록에서 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이다.
도 7b는 도 7a의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 8은 도 3의 메모리 셀 어레이에 포함된 메모리 셀이 4 비트 쿼드러플 레벨 셀인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 9a는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 9b는 본 발명의 실시예들에 따른 도 9a의 제어 회로에서 온도 코드 생성기의 구성을 나타낸다.
도 9c는 본 발명의 실시예들에 따른 도 9a의 제어 회로에서 제어 신호 생성기의 구성을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 10의 전압 생성기에서 고전압 생성기의 구성을 나타낸다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)을 위한 복수의 프로그램 루프들의 각각에 포함되는 동작 구간들을 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 보다 상세히 나타낸다.
도 17은 도 16에서 프로그램 루프들의 수의 증가에 따른 프로그램 전압과 고전압의 레벨을 나타낸다.
도 18은 도 17에서 연속하는 두 개의 프로그램 루프들 사이의 프로그램 전압 차이를 나타낸다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 소거 동작이 적용되는 비휘발성 메모리 장치의 일부를 나타낸다.
도 21은 본 발명의 실시예들에 따라 도 20의 패스 트랜지스터들에 인가되는 고전압들을 나타낸다.
도 22는 도 20의 셀 스트링에 대한 소거 동작시의 바이어스 조건을 나타낸다.
도 23a는 본 발명의 실시예들에 따른 메모리 블록의 구조를 나타내는 회로도이다.
도 23b는 도 23a의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 25a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작을 나타낸다.
도 25b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 부분 소거 동작을 나타낸다.
도 26은 도 25b의 패스 트랜지스터들에 인가되는 고전압들을 나타낸다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 동작을 나타내는 흐름도이다.
도 28은 도 27의 독출 동작이 적용되는 비선택 워드라인과 패스 트랜지스터를 나타낸다.
도 29는 도 27의 독출 동작이 적용되는 경우의 전압들의 레벨을 나타낸다.
도 30는 본 발명의 실시예들에 따라 제1 및 제2 반도체 층을 포함하는 비휘발성 메모리 장치의 구조를 나타낸다.
도 31은 도 30의 비휘발성 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 상면을 나타내는 평면도이다.
도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1에는 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함하는 비휘발성 메모리 장치의 동작 방법이 도시되어 있다. 실시예들에 따라서, 상기 비휘발성 메모리 장치는 3차원 낸드 플래시 메모리 장치 또는 수직형 낸드 플래시 메모리 장치를 포함할 수 있다.
도 1을 참조하면, 비휘발성 메모리 장치에 포함되는 제어 회로가 메모리 동작이 수행될 타겟 메모리 영역의 라인들에 연결되는 패스 트랜지스터들 각각의 게이트에 인가되는 적어도 하나의 고전압의 레벨을 조절한다(S100).
상기 메모리 동작은 프로그램 동작, 소거 동작 및 독출 동작 중 하나를 포함할 수 있다. 상기 라인들은 비트라인, 공통 소스 라인, 메모리 셀들에 연결되는 워드라인들, 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인 및 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 포함할 수 있다.
상기 메모리 동작이 프로그램 동작 또는 독출 동작인 경우에, 상기 타겟 메모리 영역은 선택 워드라인에 연결된 페이지일 수 있다.
상기 메모리 동작이 소거 동작인 경우에, 상기 타겟 메모리 영역은 메모리 블록일 수 있다. 상기 소거 동작은 상기 메모리 블록 전체 또는 상기 메모리 블록의 일부에 대하여 수행될 수 있다.
상기 패스 트랜지스터들을 통하여 상기 타겟 메모리 영역에 동작 전압들을 인가하여 상기 메모리 동작을 수행한다(S200).
상기 메모리 동작이 프로그램 동작인 경우에, 선택 워드라인에 연결되는 메모리 셀들에 수행되는 프로그램 루프들의 수 및/또는 복수의 타겟 프로그램 상태들 및 적어도 일부의 프로그램 상태들에 기초하여 상기 선택 워드라인 및 비선택 워드라인들에 연결되는 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨이 프로그램 전압과 제1 전압 차이를 갖도록 하다가 상기 고전압의 레벨이 프로그램 전압과 제2 전압 차이를 갖도록 한다. 프로그램 전압과 제2 전압 차이를 갖는 프로그램 루프들에서는 프로그램 전압과 제1 전압 차이를 갖는 프로그램 루프들과 비교할 때, 프로그램 전압 차이가 감소하는 효과가 있어, 프로그램되는 메모리 셀들의 문턱 전압 산포가 개선될 수 있다.
상기 메모리 동작이 소거 동작인 경우에, 공통 소스 라인에 연결되는 제1 패스 트랜지스터의 게이트에 인가되는 제1 고전압이 램핑하여 타겟 레벨에 도달하도록 하고, 비트라인에 연결되는 제2 패스 트랜지스터의 게이트에 인가되는 제2 고전압이 상기 제1 고전압보다 지연되어 램핑하여 타겟 레벨에 도달하도록 하고, 상기 셀 스트링들의 워드라인에 워드라인 소거 전압을 인가하고, 스트링 선택 라인과 접지 선택 라인을 통하여 스트링 선택 트랜지스터와 접지 선택 트랜지스터에 소거 전압보다 낮은 레벨의 워드라인 소거 전압을 인가하여 소거 동작을 수행한다. 이렇게 되면, 공통 소스 라인을 통하여 채널에 주입되는 홀들과 비트라인을 토하여 채널에 주입되는 홀들을 실지적으로 균등화할 수 있어, 공통 소스 라인과 비트라인의 로딩 차이 및 셀 스트링의 상부와 하부의 소거 속도 차이로 인한 소거 스큐를 개선할 수 있다.
상기 메모리 동작이 독출 동작인 경우에, 워드라인 셋업 구간에서 워드라인들에 연결되는 패스 트랜지스터들 각각의 게이트에 인가되는 고전압이 제1 레벨을 가지도록 하고, 상기 워드라인들 중 비선택 워드라인에 패스 전압을 인가하고, 상기 워드라인들 중 선택 워드라인에 독출 전압을 인가하고, 상기 패스 전압이 타겟 레벨에 도달한 후, 상기 고전압이 상기 제1 레벨보다 낮은 제2 레벨을 가지도록 독출 동작을 제어한다. 비선택 워드라인들에 인가되는 독출 전압이 타겟 레벨에 도달한 후에 비선택 워드라인들에 연결되는 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 낮춤으로써, 비선택 워드라인들에 연결되는 패스 트랜지스터들의 신뢰성을 향상시킬 수 있고, 전력 소모를 감소시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(50) 및 적어도 하나의 비휘발성 메모리 장치(100)를 포함할 수 있다. 메모리 시스템(10)는 스토리지 장치로 호칭될 수도 있다.
실시예에 있어서, 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100)는 다양한 패키지들을 기반으로 실장되어 메모리 카드와 같은 저장 장치로 제공될 수 있다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(100)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)로부터 파워(PWR)를 제공받을 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200), 어드레스 디코더(300), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(500)를 포함할 수 있다.
메모리 셀 어레이(200)는 스트링 선택 라인(SSL), 복수의 워드라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(300)와 연결될 수 있다. 또한, 메모리 셀 어레이(200)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다.
실시예에 있어서, 메모리 셀 어레이(200)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(200)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(50)로부터 제어 신호(CTRL), 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 제어 신호(CTRL), 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프, 독출 동작의 유저 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(500)를 제어하기 위한 제어 신호들(CTLs), 페이지 버퍼 회로(410)를 제어하기 위한 페이지 버퍼 제어 신호(PCTL)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(405)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 또한 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 스위칭 제어 신호들(SCS)를 어드레스 디코더(300)에 제공할 수 있다.
어드레스 디코더(300)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(200)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(300)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(500)는 제어 회로(450)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(500)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(300)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(500)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 워드라인 소거 전압(접지 전압)을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(500)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(500)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(500)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성기(500)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(300)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 복수의 데이터 라인들(DLs)을 통하여 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(50)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(50)에 제공할 수 있다.
도 4는 도 3의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(200)는 제1 수평 방향(HD1), 제2수평 방향(HD2) 및 수직 방향(VD)을 따라 배치된 복수의 메모리 블록들(BLK1~BLKz, z는 3 이상의 자연수)을 포함한다. 실시예에 있어서, 메모리 블록들은 도 3에 도시된 어드레스 디코더(300)에 의해 선택된다. 예를 들면, 어드레스 디코더(300)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
예를 들면, 제 수평 방향(HD1) 및 제2 수평 방향(HD2)는 실질적으로 서로 수직하게 교차할 수 있다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKi)을 나타내는 회로도이다.
도 5에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다.
복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다.
복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
3차원 낸드 플래시 장치의 채널 홀의 사이즈 또는 홀의 CD(critical dimension)이 작을수록 프로그램 디스터브(program disturb)에 취약하다. MLC(Multi Level Cell)의 경우 하나의 메모리 셀에 프로그램되는 상태의 수의 증가한다. 이 경우 프로그램 루프의 수가 증가하게 되고, 프로그램 루프의 수가 증가할수록 프로그램 디스터브에 따른 성능 열화가 더 크다. 따라서, 채널 홀의 사이즈가 감소하는 방향으로 프로그램을 수행할 수 있다. 이와 같이, 채널 홀의 사이즈가 감소하는 방향으로 프로그램을 수행하는 경우에는 접지 선택 라인에 바이어스 전압을 인가하고 소스 라인의 전압을 이용하여 USIP (unselect string initial precharge)를 수행한다.
상기 USIP는 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 이용하여 수행될 수 있다. GIDL은 그 명칭에서 알 수 있듯이, 트랜지스터의 게이트(gate)에 의해 트랜지스터의 드레인(drain)에 누설(leakage)이 발생하는 현상이다. 예를 들어, 게이트에 0V 또는 음의 전압 레벨이 인가되고, 드레인에 충분히 높은 양의 전압 레벨이 인가되는 상태에서 드레인 근방에서의 산화물(oxide)은 게이트의 에너지가 높고 드레인이 낮은 에너지가 된다. 이 때 실리콘(Si) 자체에 너무나 많은 밴드 밴딩(band bending)이 걸리면서 실리콘 표면의 밸런스 밴드(valence band)에서 실리콘 벌크(bulk)의 컨덕션 밴드(conduction band)로 전자(electron)의 밴드간 터널링(band-to-band tunneling)이 일어난다.
이렇게 터널링된 전자는 드레인 전극으로 끌려가게 되고 결국 드레인 전류가 증가하게 된다. 이때 보통 기판이 접지로 바이어스되어 있기 때문에 홀(hole)은 드레인 대비 상대적으로 낮은 기판 쪽으로 끌려간다. 일반적으로, 게이트 전압이 음의 전압 레벨이라는 의미는 트랜지스터를 턴오프 하고자 하는 상황인데 GIDL에 의해 드레인 전류가 증가하게 되어 턴온된 것처럼 동작하는 것이다. 이러한 GIDL 현상은 게이트가 음의 전압일수록, 드레인이 더 큰 양의 전압일수록 GIDL 전류가 증가하게 된다.
이러한 GIDL을 이용하여 셀 스트링들 각각의 채널을 프리차지 할 수 있다. GIDL을 발생시기키 위하여 셀 스트링의 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터 또는 GIDL 트랜지스터가 이용될 수 있다.
도 6a 내지 도 6c는 각각 본 발명의 실시예들에 따른 도 5의 셀 스트링들 중 하나를 나타낸다.
도 6a를 참조하면, 셀 스트링(NS11a)는 공통 소스 라인(CSL)과 비트라인(BL1) 사이에 연결된 접지 선택 트랜지스터(GST), 메모리 셀들(MC1, MC2, ..., MC8), 스트링 선택 트랜지스터(SST) 및 GIDL 스트링 선택 트랜지스터(GDT1)을 포함할 수 있다. GIDL 스트링 선택 트랜지스터(GDT1)는 GIDL 스트링 선택 라인(GDSSL1)에 연결될 수 있다. 이 경우에, 비트라인 셋업 구간(PBLS)에 복수의 비트라인들의 전부 또는 일부에 GIDL 임계 전압에서 GIDL 온 전압을 뺀 전압 차보다 높은 전압 레벨을 갖는 GIDL 드레인 전압을 인가하여 셀 스트링들 각각에서 단방향 채널 프리차지를 수행할 수 있다. GIDL 온 전압은 GIDL 스트링 선택 트랜지스터(GDT1)를 턴-온시킬 수 있는 전압을 나타낸다. 도 5의 셀 스트링들(NS11~NS33) 각각은 도 6a의 셀 스트링(NS11a)로 구현될 수 있다.
도 6b를 참조하면, 셀 스트링(NS11b)는 공통 소스 라인(CSL)과 비트라인(BL1) 사이에 연결된 GIDL 접지 선택 트랜지스터(GDT2), 접지 선택 트랜지스터(GST), 메모리 셀들(MC1, MC2, ..., MC8) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. GIDL 접지 선택 트랜지스터(GDT2)는 GIDL 접지 선택 라인(GDGSL2)에 연결될 수 있다. 이 경우에, 비트라인 셋업 구간(PBLS)에 공통 소스 라인(CSL)에 상기 GIDL 드레인 전압을 인가하여 셀 스트링들 각각에서 단방향 채널 프리차지를 수행할 수 있다. 도 5의 셀 스트링들(NS11~NS33) 각각은 도 6b의 셀 스트링(NS11b)로 구현될 수 있다.
도 6c를 참조하면, 셀 스트링(NS11c)는 공통 소스 라인(CSL)과 비트라인(BL1) 사이에 연결된 GIDL 접지 선택 트랜지스터(GDT2), 접지 선택 트랜지스터(GST), 메모리 셀들(MC1, MC2, ..., MC8), 스트링 선택 트랜지스터(SST), GIDL 스트링 선택 트랜지스터(GDT1)를 포함할 수 있다. GIDL 접지 선택 트랜지스터(GDT2)는 GIDL 접지 선택 라인(GDGSL2)에 연결될 수 있고, GIDL 스트링 선택 트랜지스터(GDT1)는 GIDL 스트링 선택 라인(GDSSL1)에 연결될 수 있다. 이 경우에, 비트라인 셋업 구간(PBLS)에 비트라인들 중 적어도 일부 및 공통 소스 라인(CSL)에 상기 GIDL 드레인 전압을 인가하여 셀 스트링들 각각에서 양방향 채널 프리차지를 수행할 수 있다. 도 5의 셀 스트링들(NS11~NS33) 각각은 도 6c의 셀 스트링(NS11c)로 구현될 수 있다.
도 7a는 본 발명의 실시예들에 따른 도 5의 메모리 블록에서 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이고, 도 7b는 도 7a의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 7a 및 7b을 참조하면, 셀 스트링(NS)을 형성하기 위하여 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 7a에 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 7b는 도 7a의 절단 선(E-E')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다.
필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다.
따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인들(SSL)에 동일한 전압이 인가될 때에, 기판(SUB)에 인접한 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 크다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 다만, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 이것에 제한되지 않는다. 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 식각 공정에 따라 기판(SUB)과의 거리에 대응하여 서로 다르게 형성될 수 있다.
도 8은 도 3의 메모리 셀 어레이에 포함된 메모리 셀이 4 비트 쿼드러플 레벨 셀(QLC)인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
메모리 셀이 4 비트로 프로그램되는 4 비트 멀티 레벨 셀인 경우에, 메모리 셀은 소거 상태(E) 또는 제1 내지 제15 프로그램 상태(P1~P15) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가진다. 제2 내지 제15 독출 전압(Vr2~Vr15)은 각각의 인접하는 해당 프로그램 상태(P1~P15)의 산포를 갖는 메모리 셀들 사이의 전압 레벨을 갖는다.
일 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 9a는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 9a를 참조하면, 제어 회로(450)는 커맨드 디코더(460), 어드레스 버퍼(465), 프로그램/소거 사이클 카운터(470), 독출 사이클 카운터(475), 온도 코드 생성기(480) 및 제어 신호 생성기(490)를 포함할 수 있다.
커맨드 디코더(460)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(490)에 제공할 수 있다. 커맨드 디코더(460)는 디코딩된 커맨드(D_CMD)가 프로그램 커맨드 또는 소거 커맨드인 경우에 디코딩된 커맨드(D_CMD)를 프로그램/소거 사이클 카운터(470)에 제공할 수 있다. 커맨드 디코더(460)는 디코딩된 커맨드(D_CMD)가 독출 커맨드인 경우에 디코딩된 커맨드(D_CMD)를 독출 사이클 카운터(475)에 제공할 수 있다.
어드레스 버퍼(465)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(300), 프로그램/소거 사이클 카운터(470) 및 독출 사이클 카운터(475)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
프로그램/소거 사이클 카운터(470)는 로우 어드레스(R_ADDR) 및 디코딩된 커맨드(D_CMD)에 기초하여 워드라인 별로 프로그램/소거 사이클 값을 카운팅하여 제1 카운팅 값(CV1)을 제어 신호 생성기(490)에 제공할 수 있다.
독출 사이클 카운터(475)는 로우 어드레스(R_ADDR) 및 디코딩된 커맨드(D_CMD)에 기초하여 워드라인 별로 독출 사이클 값을 카운팅하여 제2 카운팅 값(CV2)을 제어 신호 생성기(490)에 제공할 수 있다.
온도 코드 생성기(480)는 온도 신호(TS)를 수신하고, 온도 신호(TS)를 상응하는 온도 코드(TCD)로 변환하고, 변환된 온도 코드 온도 코드(TCD)를 제어 신호 생성기(490)에 제공할 수 있다.
제어 신호 생성기(490)는 디코딩된 커맨드(D_CMD), 제1 카운팅 값(CV1), 제2 카운팅 값(CV2) 및 온도 코드(TCD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작 및 1 카운팅 값(CV1), 제2 카운팅 값(CV2) 및 온도 코드(TCD)가 나타내는 조건에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(500)에 제공할 수 있다. 제어 신호 생성기(490)는 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 페이지 버퍼 제어 신호(PCTL)를 생성하고, 페이지 버퍼 제어 신호(PCTL)을 페이지 버퍼 회로(410)에 제공하고, 스위칭 제어 신호들(SCS)를 생성하고, 스위칭 제어 신호들(SCS)을 어드레스 디코더(300)에 제공할 수 있다.
도 9b는 본 발명의 실시예들에 따른 도 9a의 제어 회로에서 온도 코드 생성기의 구성을 나타낸다.
도 9b를 참조하면, 온도 코드 생성기(480)는 기준 전압 생성기(481), 온도 검출기(483) 및 아날로그-디지털 변환기(ADC, 485)를 포함할 수 있다.
기준 전압 생성기(481)는 온도의 변화에도 일정한 기준 전압(VREF_T)과 온도 코드 생성을 위한 직류 전압(VDC)를 생성한다.
온도 검출기(483)는 기준 전압(VREF_T)과 구동될 메모리 셀에 관련된 온도 신호(TS)를 비교하여 온도 전압(VTEM)를 검출한다. 온도 전압(VTEM)은 온도에 반비례할 수 있다.
아날로그-디지털 변환기(485)는 온도 전압(VTEM)을 직류 전압(VDC)과 비교하여 온도 코드(TDC)를 생성할 수 있다.
도 9c는 본 발명의 실시예들에 따른 도 9a의 제어 회로에서 제어 신호 생성기의 구성을 나타낸다.
도 9c를 참조하면, 제어 신호 생성기(490)는 제1 비교기(COMP1, 491), 제2 비교기(COMP2, 492), 룩-업 테이블(LUT, 493) 및 신호 생성기를 포함할 수 있다.
제1 비교기(491)는 제1 카운팅 신호(CV1)과 제1 기준값(RCV1)을 비교하고, 상기 비교의 결과에 따라 제1 비교 신호(CS1)를 출력할 수 있다. 따라서 제1 비교 신호(CS1)는 액세스되는 메모리 셀 로우의 프로그램/소거 사이클 값이 제1 기준값(RCV1) 보다 큰 지 여부를 나타낼 수 있다.
제2 비교기(492)는 제2 카운팅 신호(CV2)과 제2 기준값(RCV2)을 비교하고, 상기 비교의 결과에 따라 제2 비교 신호(CS2)를 출력할 수 있다. 따라서 제2 비교 신호(CS2)는 액세스되는 메모리 셀 로우의 독출 사이클 값이 제2 기준값(RCV2) 보다 큰 지 여부를 나타낼 수 있다.
룩-업 테이블(493)은 온도 코드의 구간 별로, 메모리 셀들의 문턱값의 변화량 정보와 상기 변화량 정보를 나타내는 바이어스 코드(BCSD)를 저장할 수 있다. 룩-업 테이블(493)은 온도 코드(TCD)를 수신하고, 온도 코드(TCD)의 해당하는 구간의 바이어스 코드(BCSD)를 신호 생성기(495)에 출력할 수 있다.
신호 생성기(495)는 디코딩된 커맨드(D_CMD), 제1 비교 신호(CS1), 제2 비교 신호(CS2) 및 바이어스 코드(BCSD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 스위칭 제어 신호(SCS)와 페이지 버퍼 제어 신호(PCTL)을 생성할 수 있다. 신호 생성기(495)는 디코딩된 커맨드(D_CMD), 제1 비교 신호(CS1), 제2 비교 신호(CS2) 및 바이어스 코드(BCSD)에 기초하여 전압 생성기(500)를 제어하는 제어 신호(CTLs)를 생성할 수 있다.
디코딩된 커맨드(D_CMD) 커맨드가 프로그램 커맨드인 경우에, 신호 생성기(495)는 제1 비교 신호(CS1)에 기초하여 선택 워드라인에 연결되는 패스 트랜지스터의 게이트에 인가되는 고전압의 레벨을 제어하는 정보를 포함하는 제어 신호(CTLs)를 생성할 수 있다.
디코딩된 커맨드(D_CMD) 커맨드가 소거 커맨드인 경우에, 신호 생성기(495)는 비트라인과 공통 소스 라인에 연결되는 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 제어하는 정보를 포함하는 제어 신호(CTLs)를 생성할 수 있다.
디코딩된 커맨드(D_CMD) 커맨드가 독출 커맨드인 경우에, 신호 생성기(495)는 비선택 워드라인들에 연결되는 패스 트랜지스터의 게이트에 인가되는 고전압의 레벨을 제어하는 정보를 포함하는 제어 신호(CTLs)를 생성할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 10을 참조하면, 전압 생성기(500)는 고전압 생성기(510) 및 저전압 생성기(530)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(500)는 음전압(negative voltage) 생성기(550)를 더 포함할 수 있다.
고전압 생성기(510)는 제1 제어 신호(CTL1)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 패스 전압(VPASS), 고전압(VPPH) 및 소거 전압(VRES)을 생성할 수 있다.
프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 패스 전압(VPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 웰 또는 비트라인과 공통 소스 라인에 연결되는 패스 트랜지스터들 각각의 드레인 인가될 수 있다. 고전압(VPPH)은 워드라인들과 스트링 선택 라인 및 접지 선택 라인에 연결되는 패스 트랜지스터들 각각의 게이트에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(530)는 제2 제어 신호(CTL2)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD), 소거 제어 전압(VGDL)을 생성할 수 있다. 프로그램 검증 전압(VPV) 및 독출 전압(VRD)은 동작에 따라 선택 워드라인에 인가될 수 있다. 소거 제어 전압(VGDL)은 소거 동작에서 GIDL 트랜지시터에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(550)는 제3 제어 신호(CTL3)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 네거티브 전압(VNEG)을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다. 네거티브 전압(VNEG)은 프로그램 리커버리 구간에서 선택 워드라인과 비선택 워드라인에 인가될 수 있고, 비트라인 셋업 구간에서 비선택 워드라인에 인가될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타낸다.
도 11을 참조하면, 어드레스 디코더(300)는 드라이버 회로(310), 패스 스위치 회로(360) 및 패스 스위치(CPT)를 포함할 수 있다.
드라이버 회로(310)는 블록 어드레스에 응답하여 전압 성기(500)로부터 제공된 전압들을 메모리 셀 어레이(200)로 제공한다. 드라이버 회로(310)는 블록 선택 드라이버(320), 스트링 선택 드라이버(330), 워드라인 드라이버(340), 접지 선택 드라이버(350) CSL 드라이버(355)를 포함할 수 있다.
블록 선택 드라이버(320)는 블록 어드레스에 응답하여 전압 생성기(500)로부터 제공되는 고전압(VPPH)을 패스 트랜지스터 회로(360)에 제공할 수 있다. 블록 선택 드라이버(320)는 패스 트랜지스터 회로(360)에 포함되는 복수의 패스 트랜지스터들(GPT, PT1~PTn, SSPT)의 게이트에 연결되는 블록 워드라인(BLKWL)에 고전압을 제공할 수 있다. 블록 선택 드라이버(320)는 패스 전압이 인가되는 시점, 프로그램 전압이 인가되는 시점 및 독출 전압이 인가되는 시점을 제어할 수 있다.
스트링 선택 드라이버(330)는 전압 생성기(500)로부터 제공되는 전압을 스트링 선택 신호(SS)로 제공할 수 있다. 프로그램 동작시에는 스트링 선택 드라이버(330)는 하나의 메모리 블록 내에 선택된 모든 스트링 선택 트랜지스터를 턴-온 시키도록 선택 전압(SS)을 인가한다.
구동 라인 드라이버(340)는 비휘발성 메모리 장치(100)의 동작에 따라 전압 생성기(500)로부터 제공되는 프로그램 전압(VPGM), 패스 전압(VPASS), 검증 전압(VPV), 독출 전압(VRD), 소거 제어 전압(VGDL) 및 네거티브 전압(VNEG)을 패스 트랜지스터들(PT1~PTn)을 구동 라인들(S1~Sn)과 패스 트랜지스터들(PT1~PTn)을 통하여 워드라인들(WL1~WLn)에 제공할 수 있다.
접지 선택 드라이버(350)는 패스 트랜지스터(GPT)를 통하여 접지 선택 신호(GS)를 접지 선택 라인(GSL)에 제공한다.
CSL 드라이버(355)는 소거 동작 시에 소거 전압(VRES)를 패스 트랜지스터(CPT)를 통하여 공통 소스 라인(CSL)에 제공한다. 패스 트랜지스터(CPT)의 게이트에는 고전압(VPP)가 인가될 수 있다.
패스 트랜지스터들(GPT, PT1~PTn, SSPT)은 블록 워드라인(BLKWL)을 통하여 인가되는 고전압 신호의 활성화에 응답하여, 접지 선택 라인(GSL), 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL)을 대응하는 구동 라인들에 전지적으로 연결하도록 구성된다. 패스 트랜지스터들(GPT, PT1~PTn, SSPT, CPT)은 고전압에 견딜 수 있는 고전압 트랜지스터로 구성될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 10의 전압 생성기에서 고전압 생성기의 구성을 나타낸다.
도 12를 참조하면, 고전압 생성기(510)는 기준전압 생성기(511), 발진기(512), 프로그램 전압 검출기(513), 프로그램 전압 펌프(514), 패스 전압 검출기(515), 패스 전압 펌프(516), 고전압 검출기(517), 고전압 펌프(518), 패스 전압 검출기(519), 패스 전압 펌프(521), 전압 분배기(525)를 포함할 수 있다.
기준전압 생성기(511)는 기준 전압(VREFH)을 생성한다. 발진기(512)는 클럭(CLKH)을 생성한다.
프로그램 전압 검출기(513)는 기준 전압(VREFH)과 클럭(CLKDH)를 수신하고, 프로그램 전압(VPGM)을 감지하여, 프로그램 전압용 클럭(CLK_PGMP)을 생성한다. 프로그램 전압 펌프(514)는 프로그램 전압용 클럭(CLK_PGMP)에 기초하여 승압 회로를 동작시켜 프로그램 전압(VPGM)을 생성한다.
패스 전압 검출기(515)는 기준 전압(VREFH)과 클럭(CLKDH)를 수신하고, 패스 전압(VPASS)을 감지하여, 패스 전압용 클럭(CLK_PASSP)을 생성한다. 패스 전압 펌프(516)는 패스 전압용 클럭(CLK_PASSP)에 기초하여 승압 회로를 동작시켜 패스 전압(VPASS)을 생성한다.
고전압 검출기(517)는 기준 전압(VREFH)과 클럭(CLKDH)를 수신하고, 고전압(VPPPH)을 감지하여, 고전압용 클럭(CLK_PPP)을 생성한다. 고전압 펌프(516)는 고전압용 클럭(CLK_PPP)에 기초하여 승압 회로를 동작시켜 패스 전압(VPPH)을 생성한다. 전압 분배기(525)는 고전압(VPPH)을 분할하여 패스 전압(VPPH)보다 고전압(VPPH)보다 낮은 레벨을 가지는 고전압(VPPH_L)을 출력한다.
소거 전압 검출기(519)는 기준 전압(VREFH)과 클럭(CLKDH)를 수신하고, 소거 전압(VRES)을 감지하여, 소거 전압용 클럭(CLK_ERSP)을 생성한다. 소거 전압 펌프(520)는 소거 전압용 클럭(CLK_ERSP)에 기초하여 승압 회로를 동작시켜 소거 전압(VERS)을 생성한다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 13에는 복수의 프로그램 루프들 중 하나의 프로그램 루프의 비트 라인 셋업 구간(PBLS), 프로그램 실행 구간(PGME), 프로그램 리커버리 구간(PGMRC) 및 검증 독출 구간(VFRD)이 도시되어 있다. 시점들(T1~T8)은 각 구간의 경계를 나타낸다.
도 13을 참조하면, 비트 라인 셋업 구간(PBLS) 동안 선택 셀 스트링의 스트링 선택 라인(SSL_SEL)과 접지 선택 라인(GSL_SEL)에는 시점(T1)부터 시점(T2)까지 접지 전압(VSS)이 인가되고, 시점(T2)부터 시점까지(T4)까지는 제1 턴-온 전압(VON1)이 인가된다. 비선택 셀 스트링의 스트링 선택 라인(SSL_UNS)과 접지 선택 라인(GSL_UNS)에는 시점(T1)부터 시점(T2)까지 접지 전압(VSS)이 인가되고, 시점(T2)부터 시점까지(T3)까지는 제1 턴-온 전압(VON1)이 인가되고, 시점(T3)부터 시점까지(T4)까지는 전압(VSS)이 인가된다. 실시예에 있어서, 비선택 셀 스트링의 위치에 따라 비선택 셀 스트링의 스트링 선택 라인(SSL_UNS)과 접지 선택 라인(GSL_UNS)에 인가되는 전압 레벨들은 달라질 수 있다.
선택 워드라인(WL_SEL)과 비선택 워드라인(WL_UNS)에는 시점(T1)부터 시점(T4)까지 접지 전압보다 높은 레벨을 가지는 제2 전압(V2)이 인가된다. 따라서 셀 스트링들 각각의 채널(CH)은 접지 전압(VSS)로부터 제1 전압(V1)으로 프리차지된다. 즉, USIP를 수행하여 셀 스트링들 각각의 채널을 제1 전압(V1)으로 프리차지한다.
비트라인 셋업 구간(PBLS)의 시작 시점(T1)에서 비트라인(BL)에는 기입 데이터의 값에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)이 인가될 수 있다.
비트 라인 셋업 구간(PBLS)에 연속하는 시점(T4)부터 시점(T5)까지의 프로그램 실행 구간(PGME) 동안, 선택 셀 스트링의 스트링 선택 라인(SSL_SEL)과 접지 선택 라인(GSL_SEL)에는 제1 턴-온 전압(VON1)이 인가되고, 비선택 셀 스트링의 스트링 선택 라인(SSL_UNS)과 접지 선택 라인(GSL_UNS)에는 접지 전압(VSS)이 인가되고, 선택 워드라인(WL_SEL)에는 프로그램 전압(VPGM)이 인가되고, 비선택 워드라인(WL_UNS)에는 프로그램 패스 전압(VPPASS)이 인가된다. 따라서, 셀 스트링들 각각의 채널(CHN)의 전위는 제3 전압(V3)으로 상승한다. 프로그램 실행 구간(PGME)에서 비트라인(BL)은 기입 데이터의 값에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)이 유지된다.
프로그램 실행 구간(PGME)에 연속하는 시점(T5)부터 시점(T7)까지의 프로그램 리커버리 구간(PGMRC) 동안, 선택 셀 스트링의 스트링 선택 라인(SSL_SEL)과 접지 선택 라인(GSL_SEL)에는 제1 턴-온 전압(VON1)이 인가되고, 비선택 셀 스트링의 스트링 선택 라인(SSL_UNS)과 접지 선택 라인(GSL_UNS)에는 제1 턴-온 전압(VON1)보다 낮은 레벨의 제2 턴-온 전압(VON2)이 인가된다. 또한 선택 워드라인(WL_SEL)과 비선택 워드라인 WL_UNS)에는 시점(T5)에서 시점(T6)까지 네거티브 전압(VNEG)이 인가된 후, 시점(T6)에서 시점(T7)까지는 제2 전압(V2)이 인가된다.
즉, 선택 워드라인(WL_SEL)과 비선택 워드라인 WL_UNS)은 네거티브 전압(VNEG)으로 리커버리 된 후 제2 전압(V2)으로 리커버리된다. 이 때, 선택 셀 스트링의 스트링 선택 라인(SSL_SEL)과 접지 선택 라인(GSL_SEL)에는 제1 턴-온 전압(VON1)이 인가되고, 비선택 셀 스트링의 스트링 선택 라인(SSL_UNS)과 접지 선택 라인(GSL_UNS)에는 제1 턴-온 전압(VON1)보다 낮은 레벨의 제2 턴-온 전압(VON2)이 인가되어 선태 셀 스트링과 비선택 셀 스티링이 오픈되어 있으므로 셀 스트링들 각각의 채널(CH)의 전위는 접지 전압(VSS) 부근의 레벨로 하강하여 유지된다.. 프로그램 리커버리 구간(PGMRC)에서 비트라인(BL)의 전압은 프로그램 허용 전압(VPER)으로 수렴한다.
프로그램 리커버리 구간(PGMRC)에 연속하는 시점(T7)부터 시점(T8)까지의 검증 독출 구간(VFRD) 동안, 선택 셀 스트링의 스트링 선택 라인(SSL_SEL)과 접지 선택 라인(GSL_SEL)에는 검증 패스 전압(VVPASS)이 인가되고, 비선택 셀 스트링의 스트링 선택 라인(SSL_UNS)과 접지 선택 라인(GSL_UNS)에는 접지 전압(VSS)이 인가된다. 또한, 선택 워드라인(WL_SEL)에는 검증 독출 전압(VPV)이 인가되고, 비선택 워드라인(WL_UNS)에는 검증 패스 전압(VVPASS)이 인가된다. 따라서 선택 셀 스트링(STR_SEL)의 채널의 전위는 접지 전압(VSS) 부근의 레벨로 유지되고, 비선택 셀 스트링(STR_UNS)의 채널의 전위는 제4 전압(V4) 레벨로 상승한다. 제4 전압(V4)은 제3 전압(V3) 보다는 작고, 제1 전압(V1) 보다는 클 수 있다. 따라서, 비선택 셀 스트링(STR_UNS)에서 발생할 수 있는 소프트 소거 및 선택 셀 스트링(STR_SEL)의 에지에서 발생할 수 있는 HCI를 방지할 수 있다.
도시하지는 않았지만 검증 독출 구간(VFRD) 이전의 비트라인 프리차지 구간 동안에 모든 비트라인들의 전압을 동일한 프리차지 전압으로 초기화할 수 있다. 검증 독출 구간(VFRD)에서 비트라인(BL)의 전압은 선택 메모리 셀의 문턱 전압 상태에 따라서 데이터 '1' 또는 '0'에 상응하는 전압으로 전개(developed)된다. 이러한 비트라인(BL)의 전압 전개를 센싱하여 선택 메모리 셀에 저장된 데이터의 값을 판별할 수 있다.
프로그램 패스 전압(VPPASS)과 검증 패스 전압(VVPASS)은 도 10의 패스 전압(VPASS)에 포함될 수 있다.
도 14는 본 발명의 실시예들에 따른 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)을 위한 복수의 프로그램 루프들의 각각에 포함되는 동작 구간들을 나타내는 도면이다.
도 14를 각각의 프로그램 루프(LOOP(i))는 선택 메모리 셀들을 프로그램하기 위하여 선택 워드 라인에 프로그램 전압들을 인가하는 프로그램 구간(PROGRAM) 및 프로그램의 성공 여부를 검증하기 위해 선택 워드 라인에 검증 독출 전압을 인가하는 검증 구간(VERIFY)을 포함할 수 있다.
프로그램 구간(PROGRAM)은 비트라인 셋업 구간(PBLS), 프로그램 실행 구간(PGME) 및 프로그램 리커버리 구간(PGMRC)을 포함할 수 있다. 검증 구간(VERIFY)은 비트라인 프리차지 구간(PBLP), 검증 독출 구간(VFRD) 및 독출 리커버리 구간(RDCR)을 포함할 수 있다. 비트 라인 셋업 구간(PBLS), 프로그램 실행 구간(PGME), 프로그램 리커버리 구간(PGMRC) 및 검증 독출 구간(VFRD)은 각각 도 12를 참조하여 설명한 바와 같다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 3 및 도 15를 참조하면, 제어 회로(450)는 프로그램 동작에서 타겟 메모리 셀들의 프로그램/소거 사이클 정보와 타겟 프로그램 상태들의 수 중 적어도 하나에 기초하여 프로그램 루프의 수와 기준 횟수의 비교에 기초하여 복수의 프로그램 루프들을 중 적어도 일부에서, 상기 복수의 셀 스트링들의 선택 워드라인에 연결되는 패스 트랜지스터에 게이트에 인가되는 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 프로그램 전압의 차이 달라지도록 상기 고전압의 레벨을 조절할 수 이다.
즉, 제어 회로(450)는 프로그램/소거 사이클 정보에 기초한 프로그램 루프의 수가 기준 횟수보다 작은 적어도 하나의 제1 프로그램 루프의 프로그램 실행 구간에서 상기 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 제1 프로그램 전압이 제1 전압 차이를 가지도록 상기 고전압의 레벨을 조절한다(S310). 제어 회로(450)는 적어도 하나의 제1 프로그램 루프의 프로그램 실행 구간에서 상기 제1 프로그램 전압을 상기 제1 패스 트랜지스터를 통하여 상기 선택 워드라인에 인가한다(S330).
제어 회로(450)는 프로그램 루프의 수가 상기 기준 횟수보다 큰 적어도 하나의 제2 프로그램 루프의 프로그램 실행 구간에서 상기 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 제2 프로그램 전압이 상기 제1 전압 차이보다 작은 제2 전압 차이를 가지도록 상기 고전압의 레벨을 조절한다(S350). 제어 회로(450)는 적어도 하나의 제2 프로그램 루프의 프로그램 실행 구간에서 상기 제2 프로그램 전압을 상기 제1 패스 트랜지스터를 통하여 상기 선택 워드라인에 인가한다(S370).
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 보다 상세히 나타낸다.
도 16은 도 15의 적어도 하나의 제1 프로그램 루프가 복수의 제1 프로그램 루프들(PL1~PLk, k는 2보다 큰 자연수)를 포함하고, 적어도 하나의 제2 프로그램 루프가 복수의 제2 프로그램 루프들(PLk+1~PLm, m은 k보다 큰 자연수)을 포함하는 것을 가정한다.
도 16에서 가로축은 시간을 나타내고, 세로 축은 전압 레벨을 나타낸다.
도 3 및 도 16을 참조하면, 비휘발성 메모리 장치(100)는 ISPP 방식을 기반으로 프로그램 동작을 수행할 수 있다. 즉, 비휘발성 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 통해 프로그램 동작을 수행할 수 있다. 복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압들(VPGM1~VPGMk, VPGMk+1~VPGMm)을 각각 인가하는 프로그램 수행 구간 및 검증 전압(VPV)을 인가하는 검증 구간으로 구성될 수 있다.
복수의 프로그램 루프들(PL1~PLn)에서 연속하는 두 개의 프로그램 루프들 사이의 프로그램 전압 차이(ΔPGM)는 일정할 수 있다. 제1 프로그램 루프들(PL1~PLk) 각각에서 프로그램 전압들(VPGM1~VPGMk)과 패스 트랜지스터의 게이트에 인가되는 고전압(VPPH)은 제1 전압 차이(ΔV1)을 가지도록 제어 회로(450)는 전압 생성기(500)를 제어할 수 있다. 제2 프로그램 루프들(PLk+1~PLm) 각각에서 프로그램 전압들(VPGMk+1~VPGMm)과 패스 트랜지스터의 게이트에 인가되는 고전압(VPPH)은 제1 전압 차이(ΔV1)보다 작은 제2 전압 차이(ΔV1)를 가지도록 제어 회로(450)는 전압 생성기(500)를 제어할 수 있다.
도 17은 도 16에서 프로그램 루프들의 수의 증가에 따른 프로그램 전압과 고전압의 레벨을 나타낸다.
도 17에서 참조 번호(611)는 프로그램 루프들의 수의 증가에 따른 프로그램 전압을 나타내고, 참조 번호(613)는 프로그램 루프들의 수의 증가에 따른 고전압을 나타낸다.
도 17을 참조하면, 기준 회수(RNPL) 이전의 프로그램 루프들의 수의 증가에 따른 프로그램 전압(VPGM)과 고전압의 차이(VPPH)의 차이는 기준 회수(RNPL) 이후의 프로그램 루프들의 수의 증가에 따른 프로그램 전압(VPGM)과 고전압의 차이(VPPH)의 차이보다 크게 설정된다.
기준 회수(RNPL)는 타겟 메모리 셀들에 대한 프로그램/소거 사이클 정보, 타겟 프로그램 상태들의 수 및 비휘발성 메모리 장치(100)의 동작 온도 중 적어도 하나에 기초하여 타겟 메모리 셀들의 적어도 일부의 프로그램 상태들에 대한 프로그램 속도가 감소되는 지점에서 결정될 수 있다.
도 18은 도 17에서 연속하는 두 개의 프로그램 루프들 사이의 프로그램 전압 차이를 나타낸다.
도 18에서 가로축은 시간을 나타내고, 새로 축은 프로그램 전압 차이(ΔPGM)을 나타낸다.
도 18에서 참조 번호들(611, 622, 623)은 도 17의 기준 회수(RNPL) 이전의 프로그램 루프들 사이의 프로그램 전압 차이들을 나타내고, 참조 번호들(625, 626, 627)은 도 17의 기준 회수(RNPL) 이전의 프로그램 루프들 사이의 프로그램 전압 차이들을 나타내고, 참조 번호(624)는 기준 회수(RNPL) 직전과 직후의 프로그램 루프들 사이의 프로그램 전압 차이를 나타낸다.
즉, 기준 회수(RNPL)를 기준으로 하여 고전압(VPPH)의 레벨을 감소시키면, 프로그램 전압 차이를 감소시키는 효과가 발생한다. 따라서, 프로그램 전압의 레벨을 감소시키지 않고도 타겟 메모리 셀들의 문턱 전압 산포를 개선할 수 있다.
도 13 내지 도 18을 참조한 프로그램 동작에서 도 9a의 제어 회로(450)는 온도 코드(TCD)에 기초하여 선택 워드라인의 패스 트랜지스터에 인가되는 고전압의 레벨을 조절하도록 전압 생성기(500)를 제어할 수 있다. 즉, 제어 회로(450)는 동작 온도가 기준 온도보다 높은 경우의 상기 고전압의 레벨이 상기 동작 온도가 상기 기준 온도 이하인 경우의 상기 고전압의 레벨보다 낮아지도록 전압 생성기(500)를 제어할 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작을 나타내는 흐름도이다.
도 3 및 도 19를 참조하면, 제어 회로(450)는 타겟 메모리 블록의 프로그램/소거 사이클 정보 및 동작 온도 중 적어도 하나에 기초하여 타겟 메모리 블록에 대한 대한 소거 동작에서 공통 소스 라인에 연결되는 제1 패스 트랜지스터의 게이트에 인가되는 제1 고전압과 상기 비트라인에 연결되는 제2 패스 트랜지스터의 게이트에 인가되는 제2 고전압의 레벨이 달라지도록 조절하고, 상기 제1 패스 트랜지스터의 드레인과 상기 제2 패스 트랜지스터의 드레인에 소거 전압을 인가하고, 상기 복수의 메모리 셀들이 연결되는 워드라인들의 적어도 일부에 워드라인 소거 전압을 인가하여 상기 소거 동작을 제어할 수 있다.
즉 제어 회로(450)는 어드레스 디코더(300)와 전압 생성기(500)를 제어하여 제1 패스 트랜지스터의 게이트에 제1 고전압을 인가하고(S410), 비트라인에 연결되는 제2 패스 트랜지스터의 게이트에 제1 고전압보다 지연되어 램핑하는 제2 고전압을 인가하고(S430), 제1 패스 트랜지스터의 드레인과 제2 패스 트랜지스터의 드레인에 소거 전압을 인가하면서 워드라인들에 워드라인 소거 전압을 인가하여(S450), 타겟 메모리 블록에 대한 소거 동작을 수행할 수 있다.
도 20은 본 발명의 실시예들에 따른 소거 동작이 적용되는 비휘발성 메모리 장치의 일부를 나타낸다.
도 20을 참조하면, 비트라인(BL)과 공통 소스 라인(CSL)에 연결되는 셀 스트링(NS1)이 도시된다. 셀 스트링(NS1)은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 직렬로 연결되는 스트링 선택 트랜지스터(SST) 복수의 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST)를 포함한다.
공통 소스 라인(CSL)은 제1 패스 트랜지스터(CPT)에 연결되고, 도 3의 제어 회로(450)는 소거 동작에서 어드레스 디코더(300)와 전압 생성기(500)를 제어하여, 제1 패스 트랜지스터(CPT)의 게이트에 제1 고전압(VPPH_CSL)을 인가하고, 제1 패스 트랜지스터(CPT)의 드레인에 소거 전압(VERS)를 인가할 수 있다.
비트 라인(BL)은 제2 패스 트랜지스터(BPT)에 연결되고, 도 3의 제어 회로(450)는 소거 동작에서 어드레스 디코더(300)와 전압 생성기(500)를 제어하여, 제2 패스 트랜지스터(BPT)의 게이트에 제2 고전압(VPPH_BL)을 인가하고, 제2 패스 트랜지스터(BPT)의 드레인에 소거 전압(VERS)를 인가할 수 있다.
만일 어드레스 디코더(300)가 제1 패스 트랜지스터(CPT)의 게이트와 제2 패스 트랜지스터(BPT)의 게이트에 동일한 레벨의 고전압을 인가하는 경우, 공통 소스 라인(CSL)과 비트 라인(BL)의 도핑 차이 및/또는 공통 소스 라인(CSL)과 비트 라인(BL) 로딩 차이로 인하여 공통 소스 라인(CSL)과 비트 라인(BL) 각각에서 셀 스트링(NS1)의 채널로 주입되는 홀들에 차이가 발생할 수 있다. 셀 스트링(NS1)의 채널로 주입되는 홀들에 차이가 발생하면, 셀 스트링(NS1)의 공통 소스 라인(CSL) 측과 비트 라인 측에서 소거 속도가 달라질 수 있다. 소거 속도가 달라지면, 셀 스트링(NS1)의 채널에서 채널 스큐가 발생하여, 셀 스트링(NS1)의 채널이 불완전 소거되거나 소거 동작의 시간이 증가할 수 있다. 셀 스트링(NS1)의 다중 스택으로 구성되는 경우에는 이러한 현상은 더욱 심해질 수 있다.
도 21은 본 발명의 실시예들에 따라 도 20의 패스 트랜지스터들에 인가되는 고전압들을 나타낸다.
도 21에서 참조 번호(631)는 제1 패스 트랜지스터(CPT)와 제2 패스 트랜지스터(BPT) 각각의 게이트에 인가되는 제1 고전압(VPPH_CSL)과 제2 고전압(VPPH_BL)을 나타내고, 참조 번호(633)는 제1 고전압(VPPH_CSL)과 제2 고전압(VPPH_BL)에 응답하여 공통 소스 라인(CSL)과 비트 라인(BL) 각각에 인가되는 소거 전압들(VRES_CSL, VRES_BL)을 나타낸다.
도 20 및 도 21을 참조하면, 제어 회로(450)는 제1 고전압(VPPH_CSL)이 램핑하여 타겟 레벨에 도달하고, 제2 고전압(VPPH_BL)이 제1 고전압(VPPH_CSL)보다 지연-램핑하여 타겟 레벨에 도달하도록 전압 생성기(500)를 제어한다. 그러면, 공통 소스 라인(CSL)에 인가되는 소거 전압(VRES_CSL)은 소거 전압(VERS)과 동일하게 램핑하여 타겟 레벨에 도달하고, 비트 라인(BL)에 인가되는 소거 전압(VRES_BL)은 소거 전압(VERS)과 전압 차이(α)를 가지고 타겟 레벨에 도달하게 된다. 따라서, 공통 소스 라인(CSL)과 비트 라인(BL) 각각에서 셀 스트링(NS1)의 채널로 홀들이 균일하게 주입될 수 있고, 셀 스트링(NS1)의 채널에서 채널 스큐가 발생하지 않는다.
도 22는 도 20의 셀 스트링에 대한 소거 동작시의 바이어스 조건을 나타낸다.
도 20 및 도 22를 참조하면, 제어 회로(450)는 어드레스 디코더(300)와 전압 생성기(500)를 제어하여, 셀 스트링(NS1)에 대한 소거 동작에서 공통 소스 라인(CSL)에는 소거 전압(VRES)을 인가하고, 비트라인(BL)에는 지연-램핑되는 소거 전압(VERS-α)을 인가하고, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)에는 소거 제어 전압(VGDL)을 인가하고, 워드라인들(WLs)에는 접지 전압(VSS)과 유사한 워드라인 소거 전압(VWE)를 인가할 수 있다. 소거 제어 전압(VGDL)은 소거 전압(VRES)보다 낮은 레벨을 가질 수 있다.
스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)에는 소거 제어 전압(VGDL)이 인가되면, GIDL 트랜지스터인 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 각각의 드레인 전극과 게이트 전극의 전압 차이에 의하여 GIDL 전류가 발생할 수 있다. 소거 전압(VERS)은 GIDL 전류에 의한 홀들을 따라 채널 영역에 공급될 수 있다. 워드 라인들(WLs)에는 저전압인 워드라인 소거 전압(VWE) 제공된다. 소거 전압(VERS)과 워드라인 소거 전압(VWE)의 전압 차이에 의하여 터널링(예컨대, Fowler-Nordheim 터널링)이 유발되고, 홀들이 전하 저장층에 주입되면서 메모리 셀들의 데이터가 소거될 수 있다. 즉 메모리 셀들의 문턱 전압이 소거 상태의 전압 레벨로 감소될 수 있다.
스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 게이트에 소거 제어 전압(VWE)이 인가되면, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)에서 GIDL 전류가 발생하여 홀들이 채널의 상부 및 하부, 즉 양방향으로부터 주입될 수 있다.
GIDL 전류의 발생을 위하여, 소거 전압(VERS)과 소거 제어 전압(VGDL)은 일정한 전압 차이로 유지될 수 있다. 실시예에 있어서, 비트 라인(BL) 및 공통 소스 라인(CSL)의 전압 레벨이 증가되어 GIDL 전압 레벨 이상이 되는 시점에 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 소거 제어 전압(VIDL)이 인가될 수 있다. 비트 라인(BL) 및 공통 소스 라인(CSL)의 전압 레벨이 소거 전압(VERS)에 도달하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨이 소거 제어 전압(VGDL)에 도달한 후, 일정 시간이 경과된 시점에 소거 전압(VERS) 및 소거 제어 전압(VGDL)이 차단되며 소거 동작이 종료될 수 있다.
도 23a는 본 발명의 실시예들에 따른 메모리 블록의 구조를 나타내는 회로도이고, 도 23b는 도 23a의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 23a에는 편의상 메모리 블록의 셀 스트링들 중에서 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 셀 스트링들(STR1~STRm)을 도시하고 있으나, 메모리 블록은 도 4 및 도 5를 참조하여 설명한 바와 같은 3차원 구조를 가질 수 있다.
도 23a 및 23b를 참조하면, 메모리 블록은 동일한 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(STR1~STRm)을 포함할 수 있다. 셀 스트링들(STR1~STRm)의 각각은 스트링 선택 라인들(SSL1~SSLm)에 의해 제어되는 스트링 선택 트랜지스터들(SST1~SSTm), 워드 라인들(WL)에 의해 제어되는 메모리 셀들, 중간 스위칭 라인(MSL)에 의해 제어되는 중간 스위칭 트랜지스터들(MST1~MSTm) 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터들(GST1~GSTm)을 포함할 수 있다. 제1 및 제2 스택들(ST1, ST2)의 수직 방향(VD)으로 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들은 더미 셀들일 수 있다. 더미 셀들에는 데이터가 저장되지 않을 수 있다. 한편 상기 더미 셀들은 다른 메모리 셀들보다 작은 비트 수의 데이터를 저장하도록 설정될 수 있다.
도 23a 및 23b에는 접지 선택 트랜지스터들이 동일한 접지 선택 라인(GSL)에 연결되는 실시예가 도시되어 있으나, 복수의 접지 선택 라인들의 각각에 일정한 개수의 접지 선택 트랜지스터들이 연결될 수도 있다.
일 실시예에서, 도 23a 및 23b에 도시된 바와 같이, 경계 층(BND)은 하나의 게이트 라인을 포함할 수 있다. 상기 하나의 게이트 라인은 중간 스위칭 라인(MSL)에 해당하고 이에 연결된 중간 스위칭 트랜지스터들(MSL1~MSLm)을 동시에 스위칭할 수 있다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 24를 참조하면, 각 셀 스트링을 이루는 각 채널 홀은 제1 서브 채널 홀(710) 및 제2 서브 채널 홀(730)을 포함할 수 있다. 제1 서브 채널 홀(710)은 채널막(711), 내부 물질(712) 및 절연막(713)을 포함할 수 있다. 제2 서브 채널 홀(730)은 채널막(731), 내부 물질(732) 및 절연막(733)을 포함할 수 있다. 제1 서브 채널 홀(710)의 채널막(711)은 제2 서브 채널 홀(730)의 채널막(631)은 P-타입의 실리콘 패드(SIP)를 통해 연결될 수 있다.
이러한 복수의 서브 채널 홀들(710, 730)은 적합한 식각 선택비를 갖는 스토퍼 라인(GTL5)을 이용하여 형성될 수 있다. 예를 들어, 상기 적합한 식각 선택비를 구현하기 위해서 스토퍼 라인(GTL5)은 폴리실리콘으로 형성되고 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)은 텅스텐과 같은 금속으로 형성될 수 있다. 폴리실리콘의 도핑 농도에 따라 차이는 있으나 스토퍼 라인(GTL5)의 저항 값은 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)의 각 저항 값보다 약 6배 정도로 현저히 크다.
전술한 스택들 사이의 경계 층은 셀 스트링의 채널 홀을 이루는 복수의 서브 채널 홀들을 단계적으로 형성하기 위한 스토퍼 층(GTL5)에 상응할 수 있다. 스토퍼 층의 셀들은 데이터를 저장하기에 적합하지 않을 수 있고, 이러한 스토퍼 층을 본 발명의 실시예들에 따른 중간 스위칭 트랜지스터들을 형성하기 위한 경계 층으로 이용할 수 있다. 또한 스토퍼 층(GTL5)에 수직 방향으로 인접한 1개 이상의 게이트 라인 층들이 상기 경계 층에 더 포함될 수도 있다.
경계 층에 형성되는 중간 스위칭 트랜지스터들은 셀 타입으로 구현될 수도 있고, 트랜지스터 타입으로 구현될 수도 있다. 여기서 셀 타입이란 플래시 메모리 셀과 같이 플로팅 게이트를 포함하는 것을 말하고 트랜지스터 타입이란 상기 플로팅 게이트가 생략된 것을 말한다.
도 25a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 동작을 나타내고 도 25b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 부분 소거 동작을 나타낸다.
도 25a 및 25b에는 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인들(WL1~WL12)에 각각 연결되는 복수의 메모리 셀들(MC1~MC12), 중간 스위칭 라인(MSL)에 연결되는 중간 스위칭 트랜지스터(MST) 및 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함하는 셀 스트링이 비트 라인(BL) 및 소스 라인(CSL) 사이에 수직으로 배치된 구조를 나타낸다.
도 25a 및 25b에서는 복수의 셀 스트링들 중 하나의 셀 스트링을 도시하였다. 도 25a는 제1 스택(ST1)과 제2 스택(ST1)을 소거하는 동작을 나타내고, 도 25b는 제1 스택(ST1)은 소거 금지하고, 제2 스택(ST2)을 소거하는 부분 소거 동작을 나타낸다.
도 25a를 참조하면, 제1 스택(ST1)과 제2 스택(ST2)을 소거하기 위하여, 도 3의 제어 회로(450)는 소거 동작에서 어드레스 디코더(300)와 전압 생성기(500)를 제어하여, 제1 패스 트랜지스터(CPT)의 게이트에 제1 고전압(VPPH_CSL)을 인가하고, 제2 패스 트랜지스터(BPT)의 게이트에 제2 고전압(VPPH_BL)을 인가하고, 제1 패스 트랜지스터(CPT)의 게이트와 제2 패스 트랜지스터(BPT)의 드레인에 소거 전압(VERS)를 인가할 수 있다.
또한, 제어 회로(450)는 소거 동작에서 어드레스 디코더(300)와 전압 생성기(500)를 제어하여 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)에는 소거 제어 전압(VGDL)을 인가하고, 제1 스택(ST1)과 제2 스택(ST2)의 워드라인들(WL1~WL12)과 중간 스위칭 라인(MSL)에는 접지 전압(VSS)과 유사한 워드라인 소거 전압(VWE)를 인가할 수 있다. 소거 제어 전압(VGDL)은 소거 전압(VRES)보다 낮은 레벨을 가질 수 있다.
따라서, 따라서, 공통 소스 라인(CSL)과 비트 라인(BL) 각각에서 제1 스택(ST1)과 제2 스택(ST2)의 채널로 홀들이 균일하게 주입될 수 있고, 제1 스택(ST1)과 제2 스택(ST2)의 채널에서 채널 스큐가 발생하지 않는다.
도 25b를 참조하면, 제1 스택(ST1)을 소거 금지하고, 제2 스택(ST2)을 소거하기 위하여, 도 3의 제어 회로(450)는 소거 동작에서 어드레스 디코더(300)와 전압 생성기(500)를 제어하여, 제2 패스 트랜지스터(BPT)의 게이트에 제1 고전압(VPPH_BL1)을 인가하고 제1 패스 트랜지스터(CPT)의 게이트에 제2 고전압(VPPH_CSL1)을 인가하고, 제2 패스 트랜지스터(BPT)와 제2 패스 트랜지스터(CPT)의 드레인에 소거 전압(VERS)를 인가할 수 있다.
또한, 제어 회로(450)는 어드레스 디코더(300)와 전압 생성기(500)를 제어하여 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)에는 소거 제어 전압(VGDL)을 인가하고, 제1 스택(ST1)과 제2 스택(ST2)의 워드라인들(WL1~WL12)과 중간 스위칭 라인(MSL)에는 접지 전압(VSS)과 유사한 워드라인 소거 전압(VWE)를 인가할 수 있다. 소거 제어 전압(VGDL)은 소거 전압(VRES)보다 낮은 레벨을 가질 수 있다.
도 26은 도 25b의 패스 트랜지스터들에 인가되는 고전압들을 나타낸다.
도 26에서 참조 번호(641)는 제2 패스 트랜지스터(BPT)와 제1 패스 트랜지스터(CPT) 각각의 게이트에 인가되는 제1 고전압(VPPH_BL1)과 제2 고전압(VPPH_CSL1)을 나타내고, 참조 번호(643)는 제1 고전압(VPPH_BL1)과 제2 고전압(VPPH_CSL1)에 응답하여 비트 라인(BL)과 공통 소스 라인(CSL) 각각에 인가되는 소거 전압들(VRES_BL1, VERS_CSL1)을 나타낸다.
도 25b 및 도 26을 참조하면, 제어 회로(450)는 제1 고전압(VPPH_BL1)이 램핑하여 제1 타겟 레벨에 도달하고, 제2 고전압(VPPH_CSL1)이 제1 고전압(VPPH_BL1)보다 지연-램핑하여 제1 타겟 레벨보다 낮은 제2 타겟 레벨dp 도달하도록 전압 생성기(500)를 제어한다. 그러면, 비트 라인(BL)에 인가되는 소거 전압(VRES_BL)은 소거 전압(VERS)과 동일하게 램핑하여 제1 타겟 레벨에 도달하고, 공통 소스 라인(CSL)에 인가되는 소거 전압(VRES_CSL)은 소거 전압(VERS)과 전압 차이(α)를 가지고 제2 타겟 레벨에 도달하게 된다. 따라서, 소거 금지되는 제1 스택(ST1)의 채널에 인가되는 소거 전압(VRES)과 공통 소스 라인(CSL)에 인가되는 소거 전압(VRES_CSL)의 차이를 감소시켜 접지 선택 트랜지스터(GST)에 발생할 수 있는 브레이크 다운을 방지할 수 있다.
도 19 내지 도 26을 참조한 소거 동작 및 부분 소거 동작에서 도 9a의 제어 회로(450)는 온도 코드(TCD)에 기초하여 패스 트랜지스터들(BPT, CPT)의 게이트들에 인가되는 제1 고전압과 제2 고전압의 레벨을 조절하도록 전압 생성기(500)를 제어할 수 있다. 즉, 제어 회로(450)는 동작 온도가 기준 온도보다 높은 경우의 상기 제1 고전압의 레벨과 상기 제2 고전압의 레벨이 상기 동작 온도가 상기 기준 온도 이하인 경우의 상기 제1 고전압의 레벨과 상기 제2 고전압의 레벨보다 낮아지도록 전압 생성기(500)를 제어할 수 있다.
도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 동작을 나타내는 흐름도이다.
도 3 및 도 27을 참조하면, 제어 회로(450)는 타겟 메모리 셀들의 독출 사이클 정보 및 동작 온도 중 적어도 하나에 기초하여 타겟 메모리 셀들에 대한 독출 동작의 워드라인 셋업 구간에서 선택 워드라인과 비선택 워드라인들에 연결되는 패스 트랜지스터들 각각의 게이트에 인가되는 고전압이 제1 레벨을 가지도록 고전압의 레벨을 조절하고(S510), 비선택 워드라인들에 패스 전압을 인가하면서 선택 워드라인에 독출 전압을 인가하고(S530), 독출 전압과 상기 패스 전압의 각각의 타겟 레벨에 도달한 후, 상기 고전압이 상기 제1 레벨보다 낮은 제2 레벨을 가지도록 상기 고전압의 레벨을 조절하여(S550), 상기 타겟 메모리 셀들에 대한 독출 동작을 제어할 수 있다.
도 28은 도 27의 독출 동작이 적용되는 비선택 워드라인과 패스 트랜지스터를 나타내고, 도 29는 도 27의 독출 동작이 적용되는 경우의 전압들의 레벨을 나타낸다.
도 28을 참조하면, 비선택 워드라인(WL)에는 패스 트랜지스터(PT)가 연결되고, 패스 트랜지스터(PT)의 게이트에는 고전압(VPPH2)가 인가되고, 패스 트랜지스터(PT)의 드레인에는 패스 전압(VPASS)가 인가된다.
도 27 내지 도 29를 참조하면, 제어 회로(450)는 타겟 메모리 셀들의 독출 사이클 정보 및 동작 온도 중 적어도 하나에 기초하여 워드라인 셋업 구간(T21~T22)에서 비선택 워드라인들에 연결되는 패스 트랜지스터의 게이트에 인가되는 고전압(VPPH2)이 제1 레벨을 가지도록 하고, 비선택 워드라인들에 연결되는 패스 트랜지스터들의 드레인에 연결되는 패스 전압(VPSS)이 제1 레벨보다 낮은 레벨을 가지도록 하고, 선택 워드라인에 인가되는 독출 전압(VRD)이 패스 전압(VPSS)보다 낮은 레벨을 가지도록 전압 생성기(500)를 제어한다.
구간(T22~T23)에서 패스 전압(VPSS)과 독출 전압(VRD)이 각각의 타겟 레벨에 도달하고, 구간(T22~T23)후의 구간(T23~T26)에서 제어 회로(450)는 고전압(VPPH2)이 제1 레벨보다 낮은 제2 레벨을 가지도록 전압 생성기(500)를 제어한다. 구간(T23~T26)에서 패스 전압(VPSS)은 타겟 레벨을 가질 수 있다. 독출 전압(VRD)은 구간(T23~T24)에서 타겟 레벨을 가질 수 있고, 구간(T24~T25)에서 타겟 레벨로부터 네거티브 전압 레벨로 감소할 수 있고, 구간(T25~T26)에서 네거티브 전압 레벨을 가질 수 있다. 구간(T26~T27)에서 고전압(VPPH2)과 패스 전압(VPASS)는 접지 전압으로 감소될 수 있고, 독출 전압(VRD)은 접지 전압으로 증가될 수 있다.
제어 회로(450)가 구간(T23~T26)에서 고전압(VPPH2)이 제1 레벨보다 낮고, 패스 전압(VPASS)보다 높은 제2 레벨을 가지도록 전압 생성기(500)를 제어하면, 비선택 워드라인들의 패스 트랜지스터들의 게이트들에 인가되는 고전압(VPPH2)의 레벨이 낮아지므로 패스 트랜지스터들의 신뢰성을 향상시킬 수 있다.
도 27 내지 도 29를 참조한 독출 동작에서, 도 9a의 제어 회로(450)는 온도 코드(TCD)에 기초하여 비선택 워드라인들에 연결되는 패스 트랜지스터들의 게이트에 인가되는 고전압의 레벨을 조절하도록 전압 생성기(500)를 제어할 수 있다. 즉, 제어 회로(450)는 동작 온도가 기준 온도보다 높은 경우의 상기 고전압의 레벨이 상기 동작 온도가 상기 기준 온도 이하인 경우의 상기 고전압의 레벨보다 낮아지도록 전압 생성기(500)를 제어할 수 있다.
도 30는 본 발명의 실시예들에 따라 제1 및 제2 반도체 층을 포함하는 비휘발성 메모리 장치의 구조를 나타내고, 도 31은 도 30의 비휘발성 메모리 장치에서 제1 반도체 층과 접하는 제2 반도체 층의 상면을 나타내는 평면도이다.
도 30에서 제1 및 제2 반도체 층들(L1, L2)은 설명의 편의를 위하여 제3 방향으로 이격되어 도시되었으나, 제1 반도체 층(L1)의 하면 및 제2 반도체 층(L2)의 상면이 접할 수 있다.
도 30 및 도 31을 참조하면, 도 3의 어드레스 디코더(300)에 포함될 수 있는 제1 및 제2 어드레스 디코더들(301, 303)는 워드라인(WL)이 연장된 제1 수평 방향(HD1)과 수직한 제2 수평 방향(HD2)으로 연장되는 형상을 가지도록 배치될 수 있다. 또한, 도 3의 페이지 버퍼 회로(410)에 포함될 수 있는 제1 및 제2 페이지 버퍼 회로들(411, 413)는 제1 수평 방향(HD1)으로 연장되는 형상을 가지도록 배치될 수 있다. COP 구조의 비휘발성 메모리 장치(100a)에서 어드레스 디코더(도 3의 600) 및 페이지 버퍼 회로(도 3의 410)는, 제1 반도체 층(L1)의 메모리 셀 어레이(도 3의 200)와 제3 방향으로 중첩되는 면적을 증가시키기 위하여, 각각 2개 이상의 부분들로서 분리되어 윈드밀(windmill)과 같이 배치될 수 있다.
도 31을 참조하면, 제2 반도체 층(L2)은, 워드라인(WL)과 평행한 제1 수평 방향(HD1)의 제1 가상 라인(X0-X0') 및 비트라인(BL)과 평행한 제2 수평 방향(HD2)의 제2 가상 라인(Y0-Y0')에 의해서 제1 내지 제4 영역(R1~R4)으로 구획될 수 있다.
예를 들어, 제1 가상 라인(X0-X0') 및 제2 가상 라인(Y0-Y0')은 제1 반도체 층(L1)에 배치된 메모리 셀 어레이(200)와 수직 방향(VD)으로 오버랩될 수 있다. 다시 말해서, 제1 내지 제4 영역(R1~R4)은 각각 적어도 일부가 제1 반도체 층(L1)에 배치된 메모리 셀 어레이(200)와 수직 방향(VD)으로 오버랩될 수 있다. 제1 및 제2 어드레스 디코더들(301, 303)는 각각 제2 및 제3 영역(R2, R3)에 배치되고, 제1 및 제2 페이지 버퍼 회로들(411, 413)은 각각 제1 및 제4 영역(R1, R4)에 배치될 수 있다.
도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 32를 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직한 방향(VD)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(VD)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
도 32의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 수평 방향(HD1)에 수직하면서 제2 기판(310)의 상면에 평행한 제2 수평 방향(HD2) 을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 수평 방향(HD1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다. 로우 디코더(2394)를 형성하는 회로 소자들(2220b)은 상술한 패스 트랜지스터들을 포함할 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 수직 방향(VD)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
전술한 워드라인 전압들이 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)과 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)을 통하여 셀 영역(CELL)은 적어도 하나의 메모리 블록에 제공될 수 있다. 즉 상기 적어도 하나의 메모리 블록의 선택 워드라인과 비선택 워드라인들에 연결되는 패스 트랜지스터들의 게이트에 인가되는 고전압들의 레벨은 상술한 바와 같이 조절될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록; 및
프로그램 동작에서 타겟 메모리 셀들의 프로그램/소거 사이클 정보와 타겟 프로그램 상태들의 수 중 적어도 하나에 기초하여 프로그램 루프의 수와 기준 횟수의 비교에 기초하여 복수의 프로그램 루프들을 중 적어도 일부에서, 상기 복수의 셀 스트링들의 선택 워드라인에 연결되는 패스 트랜지스터에 게이트에 인가되는 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 프로그램 전압의 차이 달라지도록 상기 고전압의 레벨을 조절하는 제어 회로를 포함하는 비휘발성 메모리 장치. - 제1항에 있어서, 상기 제어 회로는
상기 프로그램/소거 사이클 정보에 기초한 프로그램 루프의 수가 기준 횟수보다 작은 적어도 하나의 제1 프로그램 루프의 프로그램 실행 구간에서 상기 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 제1 프로그램 전압이 제1 전압 차이를 가지도록 상기 고전압의 레벨을 조절하고,
상기 적어도 하나의 제1 프로그램 루프의 프로그램 실행 구간에서 상기 제1 프로그램 전압을 상기 제1 패스 트랜지스터를 통하여 상기 선택 워드라인에 인가하고,
상기 프로그램 루프의 수가 상기 기준 횟수보다 큰 적어도 하나의 제2 프로그램 루프의 프로그램 실행 구간에서 상기 고전압과 상기 패스 트랜지스터의 드레인에 인가되는 제2 프로그램 전압이 상기 제1 전압 차이보다 작은 제2 전압 차이를 가지도록 상기 고전압의 레벨을 조절하고,
상기 적어도 하나의 제2 프로그램 루프의 프로그램 실행 구간에서 상기 제2 프로그램 전압을 상기 제1 패스 트랜지스터를 통하여 상기 선택 워드라인에 인가하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제2항에 있어서,
상기 적어도 하나의 제1 프로그램 루프는 복수의 제1 프로그램 루프들을 포함하고,
상기 제1 프로그램 루프들 각각의 상기 프로그램 실행 구간에서 상기 제1 프로그램 전압의 레벨은 단계적으로 증가하고,
상기 적어도 하나의 제2 프로그램 루프는 복수의 제2 프로그램 루프들을 포함하고,
상기 제2 프로그램 루프들 각각의 상기 프로그램 실행 구간에서 상기 제2 프로그램 전압의 레벨은 단계적으로 증가하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1항에 있어서,
제어 신호에 기초하여 상기 프로그램 전압과 상기 고전압을 포함하는워드라인 전압들을 생성하는 전압 생성기;
로우 어드레스에 기초하여 상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 제공하는 어드레스 디코더; 및
상기 비휘발성 메모리 장치의 동작 온도를 감지하고, 상기 동작 온도에 상응하는 온도 신호를 상기 제어 회로에 제공하는 온도 센서를 더 포함하고,
상기 제어 회로는 커맨드, 상기 로우 어드레스를 포함하는 어드레스및 상기 온도 신호에 기초하여 상기 전압 생성기와 상기 어드레스 디코더를 제어하는 비휘발성 메모리 장치. - 제4항에 있어서,
상기 제어 회로는 상기 온도 신호를 온도 코드로 변환하고, 상기 온도 코드에 기초하여,
상기 동작 온도가 기준 온도보다 높은 경우의 상기 고전압과 상기 프로그램 전압의 차이가 차이가 상기 동작 온도가 상기 기준 온도 이하인 경우의 상기 고전압과 상기 프로그램 전압의 차이보다 작아지도록 상기 전압 생성기를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 제어 회로는 상기 복수의 타겟 프로그램 상태들 중 적어도 일부의 프로그램 상태에 대하여 상기 프로그램 루프들 일부에서 상기 고전압과 상기 프로그램 전압의 차이가 달라지도록 상기 고전압의 레벨을 조절하는 것을 특징으로 하는 비휘발성 메모리 장치. - 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록; 및
프로그램/소거 사이클 정보 및 동작 온도 중 적어도 하나에 기초하여 상기 적어도 하나의 메모리 블록에 대한 소거 동작에서 상기 공통 소스 라인에 연결되는 제1 패스 트랜지스터의 게이트에 인가되는 제1 고전압과 상기 비트라인에 연결되는 제2 패스 트랜지스터의 게이트에 인가되는 제2 고전압의 레벨이 달라지도록 조절하고, 상기 제1 패스 트랜지스터의 드레인과 상기 제2 패스 트랜지스터의 드레인에 소거 전압을 인가하고, 상기 복수의 메모리 셀들이 연결되는 워드라인들의 적어도 일부에 워드라인 소거 전압을 인가하여 상기 소거 동작을 제어하는 제어 회로를 포함하는 비휘발성 메모리 장치. - 제7항에 있어서,
상기 제어 회로로부터의 제어 신호에 기초하여 상기 제1 고전압, 상기 제2 고전압, 상기 소거전압 및 상기 워드라인 소거 전압을 포함하는 워드라인 전압들을 생성하는 전압 생성기; 및
로우 어드레스에 기초하여 상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 제공하는 어드레스 디코더를 더 포함하고,
상기 제어 회로는 커맨드 및 상기 로우 어드레스를 포함하는 어드레스에 기초하여 상기 전압 생성기와 상기 어드레스 디코더를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제8항에 있어서,
상기 제어 회로는 상기 전압 생성기를 제어하여,
상기 제1 고전압이 램핑하여 타겟 레벨에 도달하도록 하고,
상기 제1 고전압을 지연 램핑시켜 상기 제2 고전압을 생성하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제8항에 있어서,
상기 제어 회로는 상기 전압 생성기와 상기 어드레스 디코더를 제어하여
램핑하여 타겟 레벨에 도달하는 제1 고전압을 상기 제1 패스 트랜지스터의 게이트에 인가하고,
상기 제1 고전압보다 지연되어 램핑하여 상기 타겟 레벨에 도달하는 상기 제2 패스 트랜지스터의 게이트에 인가하고,
상기 제1 패스 트랜지스터의 드레인과 상기 제2 패스 트랜지스터의 드레인에 상기 소거 전압을 인가하고,
상기 스트링 선택 트랜지스터의 게이트와 상기 접지 선택 트랜지스터의 게이트에 상기 소거 전압보다 낮은 레벨의 소거 제어 전압을 인가하고,
상기 워드라인들에 상기 워드라인 소거 전압을 인가하여 상기 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제8항에 있어서,
상기 복수의 셀 스트링들은 각각은 상기 수직 방향으로 적어도 제1 스택 및 제2 스택으로 분할되고,
상기 적어도 하나의 메모리 블록은 상기 제1 스택 및 상기 제2 스택의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제11항에 있어서, 상기 제어 회로는 상기 전압 생성기와 상기 어드레스 디코더를 제어하여,
램핑하여 타겟 레벨에 도달하는 제1 고전압을 상기 제1 패스 트랜지스터의 게이트에 인가하고,
상기 제1 고전압보다 지연되어 램핑하여 상기 타겟 레벨에 도달하는 상기 제2 패스 트랜지스터의 게이트에 인가하고,
상기 제1 패스 트랜지스터의 드레인과 상기 제2 패스 트랜지스터의 드레인에 상기 소거 전압을 인가하고,
상기 스트링 선택 트랜지스터의 게이트와 상기 접지 선택 트랜지스터의 게이트에 상기 소거 전압보다 낮은 레벨의 소거 제어 전압을 인가하고,
상기 제1 스택의 워드라인들, 상기 제2 스택의 워드라인들과 상기 중간 트랜지스터들 각각의 게이트에 상기 워드라인 소거 전압을 인가하여 상기 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제11항에 있어서, 상기 제어 회로는 상기 전압 생성기와 상기 어드레스 디코더를 제어하여,
램핑하여 제1 타겟 레벨에 도달하는 제1 고전압을 상기 제2 패스 트랜지스터의 게이트에 인가하고,
상기 제1 고전압보다 지연되어 램핑하여 상기 제1 타겟 레벨보다 낮은 제2 타겟 레벨에 도달하는 제2 고전압을 상기 제1 패스 트랜지스터의 게이트에 인가하고,
상기 제1 패스 트랜지스터의 드레인과 상기 제2 패스 트랜지스터의 드레인에 상기 소거 전압을 인가하고,
상기 스트링 선택 트랜지스터의 게이트에 상기 소거 전압보다 낮은 레벨의 소거 제어 전압을 인가하고,
상기 접지 선택 트랜지스터의 게이트에 상기 소거 제어 전압을 인가하고,
상기 제1 스택의 워드라인들과 상기 중간 트랜지스터들의 게이트에 워드라인 소거 전압을 인가하고,
상기 제2 스택의 워드라인들에 상기 소거 전압을 인가하여 상기 제2 스택에 대한 부분 소거 동작을 수행하는 비휘발성 메모리 장치. - 제13항에 있어서,
상기 제어 회로는 상기 접지 선택 트랜지스터의 게이트에 상기 소거 제어 전압을 인가하여 상기 부분 소거 동작에서 상기 공통 소스 라인과 상기 제2 스택의 채널 사이의 전압 차이를 감소시키는 것을 특징으로 하는 비휘발성 메모리 장치. - 제8항에 있어서,
상기 비휘발성 메모리 장치의 상기 동작 온도를 감지하고, 상기 동작 온도에 상응하는 온도 신호를 상기 제어 회로에 제공하는 온도 센서를 더 포함하고,
상기 제어 회로는,
상기 온도 신호를 온도 코드로 변환하고,
상기 온도 코드에 기초하여 상기 제1 고전압의 레벨과 상기 제2 고전압의 레벨을 조절하도록 상기 전압 생성기를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제15항에 있어서,
상기 제어 회로는 상기 온도 코드에 기초하여,
상기 동작 온도가 기준 온도보다 높은 경우의 상기 제1 고전압의 레벨과 상기 제2 고전압의 레벨이 상기 동작 온도가 상기 기준 온도 이하인 경우의 상기 제1 고전압의 레벨과 상기 제2 고전압의 레벨보다 낮아지도록 상기 전압 생성기를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제7항에 있어서,
상기 적어도 하나의 메모리 블록과 제1 메탈 패드를 포함하는 메모리 셀 영역; 및
상기 제어 회로 및 제2 메탈 패드를 포함하고, 상기 제2 메탈 패드와 상기 제1 메탈 패드를 통하여 상기 메모리 셀 영역에 연결되는 주변 회로 영역을 더 포함하고,
상기 주변 회로 영역은
제어 신호에 기초하여 상기 제1 고전압, 상기 제2 고전압, 상기 소거전압 및 상기 워드라인 소거 전압을 포함하는 워드라인 전압들을 생성하는 전압 생성기; 및
로우 어드레스에 기초하여 상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 제공하는 어드레스 디코더를 더 포함하고,
상기 어드레스 디코더는 상기 제2 메탈 패드와 상기 제1 메탈 패드를 통하여 상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 인가하는 비휘발성 메모리 장치. - 비트 라인과 공통 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 적어도 하나의 메모리 블록; 및
타겟 메모리 셀들의 독출 사이클 정보 및 동작 온도 중 적어도 하나에 기초하여, 워드라인 셋업 구간에서 상기 복수의 메모리 셀들에 연결되는 워드라인들에 연결되는 패스 트랜지스터들 각각의 게이트에 인가되는 고전압이 제1 레벨을 가지도록 하고,
상기 워드라인들 중 비선택 워드라인들에 패스 전압을 인가하고,
상기 워드라인들 중 선택 워드라인에 독출 전압을 인가하고,
상기 독출 전압과 상기 패스 전압의 각각의 타겟 레벨에 도달한 후, 상기 고전압이 상기 제1 레벨보다 낮은 제2 레벨을 가지도록 상기 고전압의 레벨을 조절하여 상기 타겟 메모리 셀들에 대한 독출 동작을 제어하는 제어 회로를 포함하는 비휘발성 메모리 장치. - 제18항에 있어서,
상기 제어 회로로부터의 제어 신호에 기초하여 상기 고전압, 상기 독출 전압 및 상기 패스 전압을 포함하는 워드라인 전압들을 생성하는 전압 생성기; 및
로우 어드레스에 기초하여 상기 워드라인 전압들을 상기 적어도 하나의 메모리 블록에 제공하는 어드레스 디코더를 더 포함하고,
상기 제어 회로는 커맨드 및 상기 로우 어드레스를 포함하는 어드레스에 기초하여 상기 전압 생성기와 상기 어드레스 디코더를 제어하는 비휘발성 메모리 장치. - 제19항에 있어서,
상기 비휘발성 메모리 장치의 상기 동작 온도를 감지하고, 상기 동작 온도에 상응하는 온도 신호를 상기 제어 회로에 제공하는 온도 센서를 더 포함하고,
상기 제어 회로는, 상기 온도 신호를 온도 코드로 변환하고, 상기 온도 코드에 기초하여,
상기 동작 온도가 기준 온도보다 높은 경우의 상기 고전압의 레벨이 상기 동작 온도가 상기 기준 온도 이하인 경우의 상기 고전압의 레벨보다 낮아지도록 상기 전압 생성기를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
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