CN110970065A - 存储器装置 - Google Patents

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南尚完
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朴准镛
任政鲁
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Abstract

提供了一种存储器装置，所述存储器装置包括：第一存储器单元和与第一存储器单元不同的第二存储器单元，其中，第一存储器单元和第二存储器单元包括在同一个存储器块中；第一字线，连接到第一存储器单元；第二字线，与第一字线不同，连接到第二存储器单元；地址解码器，将擦除电压和与擦除电压不同的禁止电压中的一个施加到第一字线和第二字线中的每条；以及控制逻辑，使用地址解码器来控制对存储器块的擦除操作，其中，当执行对存储器块的擦除操作时，在施加擦除电压之后将禁止电压施加到第一字线，并且在施加禁止电压之后将擦除电压施加到第二字线。

Description

存储器装置
本申请要求于2018年9月28日在韩国知识产权局提交的第10-2018-0116555号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及存储器装置和使用该存储器装置的存储***，所述存储器装置使用存储器块的擦除操作来检测字线桥接缺陷。
背景技术
存储器装置是可以在必要时存储数据并读取数据的存储装置。存储器装置可以大致分为即使没有供电也不擦除存储的数据的非易失性存储器(NVM)以及如果没有供电则擦除存储的数据的易失性存储器(VM)。
为了控制布置在存储器装置中的多个存储器单元，可以在存储器装置内部布置和使用各种布线。这些布线的示例可以包括连接到存储器单元的字线和位线。
随着存储器装置的尺寸逐渐小型化，布置在其中的布线之间的间隔或距离也变窄。因此，可能发生诸如其中彼此绝缘的布线彼此不期望地电连接的桥接缺陷的各种缺陷。由于这种缺陷使存储器装置的操作性能劣化，因此用于检测和/或修复这种缺陷的研究是必要的。
发明内容
本发明构思的多个方面提供了用于通过存储器装置的擦除验证来检测字线桥接缺陷的存储器装置和存储***。
根据本发明构思的一些方面，存储器装置包括：第一存储器单元和与第一存储器单元不同的第二存储器单元，其中，第一存储器单元和第二存储器单元彼此包括在同一个存储器块中；第一字线，连接到第一存储器单元；第二字线，与第一字线不同，连接到第二存储器单元；地址解码器，被配置为将擦除电压和与擦除电压不同的禁止电压中的一个施加到第一字线和第二字线中的每条；以及控制逻辑，被配置为使用地址解码器来控制对存储器块的擦除操作，其中，当执行对存储器块的擦除操作时，在施加擦除电压之后将禁止电压施加到第一字线，并且在施加禁止电压之后将擦除电压施加到第二字线。
根据本发明构思的一些方面，存储器装置包括：第一存储器单元和与第一存储器单元不同的第二存储器单元，其中，第一存储器单元和第二存储器单元彼此包括在同一个存储器块中；第一字线和与第一字线不同的第二字线，第一字线连接到第一存储器单元，并且第二字线连接到第二存储器单元；地址解码器，连接到第一字线和第二字线；以及控制逻辑，被配置为控制地址解码器以执行存储器块的擦除操作和存储器块的擦除验证操作，其中，控制逻辑被配置为对存储器块执行第一擦除操作以将擦除电压和与擦除电压不同的禁止电压中的一个施加到第一字线和第二字线中的每条，并对存储器块执行第一擦除验证操作以验证存储器块是否被擦除，其中，在执行第一擦除操作时，至少在时间阶段的一部分期间将禁止电压施加到第二字线，在时间阶段的所述一部分期间将擦除电压施加到第一字线，至少在时间阶段的另一部分期间将禁止电压施加到第一字线，在时间阶段的所述另一部分期间将擦除电压施加到第二字线，其中，控制逻辑被配置为响应于由于执行第一擦除验证操作而将存储器块的擦除确定为失败来确定存储器块中存在字线桥接缺陷。
根据本发明构思的一些方面，存储器装置包括：多个存储器单元，彼此不同，彼此包括在同一个存储器块中；多条字线，彼此不同，连接到所述多个存储器单元中的每个；地址解码器，被配置为将擦除电压和与擦除电压不同的禁止电压中的一个施加到所述多条字线中的每条；以及控制逻辑，被配置为控制地址解码器何时向所述多条字线施加擦除电压，以及控制地址解码器何时向所述多条字线施加禁止电压，其中，所述多条字线包括偶数字线组和奇数字线组，将擦除电压施加到偶数字线组中的至少一部分字线的第一时间点与将擦除电压施加到奇数字线组中的至少一部分字线的第二时间点不同。
根据本发明构思的一些实施例，存储***包括存储器装置和连接到存储器装置的控制器，所述存储器装置包括：存储器单元阵列，包括多个存储器块；第一字线，连接到所述多个存储器块之中的第一存储器块；以及第二字线，与第一字线不同，连接到第一存储器块，其中，控制器被配置为响应于来自连接到存储***的主机的请求而向存储器装置提供第一存储器块的擦除命令，并且存储器装置被配置为接收第一存储器块的擦除命令并将擦除电压和与擦除电压不同的禁止电压中的一个施加到第一字线和第二字线，将擦除电压施加到第一字线的第一时间点与将擦除电压施加到第二字线的第二时间点不同。
根据本发明构思的一些方面，存储器装置包括：第一存储器单元和第二存储器单元，第二存储器单元与第一存储器单元不同并且与第一存储器单元相邻，其中，第一存储器单元和第二存储器单元彼此包括在同一个存储器块中；第一字线，连接到第一存储器单元；第二字线，与第一字线不同，连接到第二存储器单元；地址解码器，被配置为在对存储器块的擦除操作期间将擦除电压和与擦除电压不同的禁止电压中的一个施加到第一字线和第二字线中的每条；控制逻辑，被配置为使用地址解码器来控制对存储器块的擦除操作，其中，在对存储器块的擦除操作期间，在将擦除电压施加到第二字线的基本整个时间期间将禁止电压施加到第一字线，并且在将禁止电压施加到第二字线的基本整个时间期间将擦除电压施加到第一字线。
然而，本发明构思的多个方面不限于这里阐述的一方面。通过参照下面给出的本发明构思的详细描述，本发明构思的上述和其他方面对于本发明构思所属领域的普通技术人员将变得更加明显。
附图说明
通过参照附图详细地描述本公开的示例实施例，本公开的以上和其他方面和特征将变得更加明显。
图1是示出根据一些实施例的存储***的示例框图。
图2是用于解释图1的非易失性存储器装置的示例框图。
图3是用于示出根据一些实施例的存储器块的示例图。
图4是根据一些实施例的存储器块的示例等效电路图。
图5是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图6是用于说明根据一些实施例的存储器块的擦除操作的示例时序图。
图7是用于解释根据一些实施例的使用存储器块的擦除操作来检测桥接缺陷的方法的示例流程图。
图8是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图9是示出根据一些实施例的存储器块在第一字线WL1与第二字线WL2之间存在桥接缺陷的情况下的擦除操作的示例时序图。
图10是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图11是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图12是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图13是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图14是用于说明根据一些实施例的存储器块的示例图。
图15是简要地示出根据一些实施例的存储器块的一部分的等效电路图。
图16是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图17是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图18是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图19是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。
图20是用于说明根据一些实施例的存储器块的第一擦除操作和第二擦除操作的示例图。
图21是用于解释根据一些实施例的使用对存储器块的擦除操作来检测桥接缺陷的方法的示例流程图。
图22是用于解释根据一些实施例的使用存储器块的擦除操作来检测桥接缺陷的方法的示例时序图。
图23是用于解释根据一些实施例的使用对存储器块的擦除操作来检测桥接缺陷的方法的示例时序图。
具体实施方式
图1是示出根据一些实施例的存储***的示例框图。参照图1，存储***包括存储器控制器200和非易失性存储器装置100。图1中示出的存储***的示例可以包括诸如存储卡、通用串行总线(USB)存储器装置和固态驱动器(SSD)的闪存装置，但是实施例不限于这些示例。
存储器控制器200可以连接到主机和非易失性存储器装置100。如图1中所示，存储器控制器200可以被配置为响应于来自主机的请求来访问非易失性存储器装置100。存储器控制器200可以被配置为在非易失性存储器装置100与主机之间提供接口。此外，存储器控制器200可以被配置为驱动用于控制非易失性存储器装置100的固件。存储器控制器200可以控制非易失性存储器装置100的操作。具体地，存储器控制器200可以通过连接到非易失性存储器装置100的一条或更多条输入/输出线来提供命令CMD、地址ADDR和控制信号CTRL。此外，存储器控制器200可以沿着连接到非易失性存储器装置100的输入/输出线来提供或接收数据(DATA)。由存储器控制器200向非易失性存储器装置100提供的控制信号CTRL可以包括例如芯片使能CE、写入使能WE、读取使能Re等，但是实施例不限于此。存储器控制器200还可以包括用于校正错误位的纠错码(ECC)电路。ECC电路可以校正数据中包括的错误位。然而，实施例不限于此，ECC电路可以被设置为非易失性存储器装置100的组成元件。存储器控制器200和非易失性存储器装置100中的每个可以被设置为一个芯片、一个封装件或一个模块等。可以使用封装技术来实现存储器控制器200和非易失性存储器装置100，诸如以封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包裸片(Die in Waffle Pack)、晶圆形式裸片(Die in WaferForm)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四边形扁平封装(MQFP)、薄四边形扁平封装(TQFP)、小外型集成电路(SOIC)、窄间距小外型封装(SSOP)、薄小外型封装(TSOP)、***级封装(SIP)、多芯片半导体封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)为例。
图2是用于解释图1的非易失性存储器装置的示例框图。参照图1和图2，非易失性存储器装置100可以包括电压发生器110、地址解码器120、输入/输出(I/O)电路130、存储器单元阵列140和控制逻辑150。
非易失性存储器装置100可以包括例如NAND闪存、垂直NAND闪存(VNAND)、NOR闪存、电阻RAM(RRAM)、相变存储器(PRAM)、磁阻存储器(MRAM)、铁电存储器(FRAM)、自旋注入磁化反转存储器(自旋STT-RAM)等，但是实施例不限于这些示例。在下文中，将通过采用其中非易失性存储器装置100是垂直NAND闪存(VNAND)的示例来描述示例。然而，下面描述的构思和原理不限于这些示例。
电压发生器110可以使用供应到非易失性存储器装置100的电源电压来产生非易失性存储器装置100的操作所需的一个或更多个操作电压。例如，操作电压可以包括编程电压、编程通过电压、读取电压、读取通过电压、验证电压、擦除电压、共源极线电压、阱电压等，但是实施例不限于此。
地址解码器120可以通过串选择线SSL、字线WL和地选择线GSL连接到存储器单元阵列140。地址解码器120可以响应于控制逻辑150的控制来操作。地址解码器120可以从存储器控制器200接收地址ADDR。地址解码器120可以对所接收的地址ADDR中的行地址进行解码。地址解码器120可以基于解码的行地址来选择串选择线SSL、字线WL和地选择线GSL。地址解码器120可以将从电压发生器110提供的操作电压供应给选择或未选择的串选择线SSL、字线WL和地选择线GSL中的每条。地址解码器120可以对所接收的地址ADDR中的列地址进行解码。解码的列地址DCA可以被提供给输入/输出电路130。例如，地址解码器120可以包括诸如行解码器、列解码器、地址缓冲器等的组成元件，但是实施例不限于此。
输入/输出电路130可以通过位线BL连接到存储器单元阵列140。此外，输入/输出电路130可以与控制逻辑150交换数据(DATA)。输入/输出电路130可以响应于控制逻辑150的控制来操作。输入/输出电路130可以接收由地址解码器120解码的列地址DCA，并可以使用解码的列地址DCA来选择位线BL。
存储器单元阵列140可以通过串选择线SSL、字线WL和地选择线GSL连接到地址解码器120。存储器单元阵列140可以通过位线BL连接到输入/输出电路130。如下面关于图3和图4所更详细描述的，存储器单元阵列140可以例如以三维阵列结构(3D阵列结构)实现。三维存储器阵列可以具有垂直方向性，并且可以包括其中至少一个存储器单元位于另一个存储器单元之上的多个垂直NAND串。至少一个存储器单元可以例如包括电荷捕获层。每个垂直NAND串可以包括位于存储器单元上方的至少一个选择晶体管。所述至少一个选择晶体管可以具有与存储器单元的结构相同的结构，并且可以与存储器单元一起单片地形成。术语“单片”意味着三维阵列的每级的层直接沉积在三维阵列的下级层上。三维存储器阵列包括多个级，并且共用的字线WL或位线BL可以布置在多个级之间。非易失性存储器装置100可以是其中电荷存储层由导电浮置栅极构成的闪存装置，或者可以是其中电荷存储层由绝缘膜构成的电荷捕获型闪速(CTF)存储器装置。在下文中，假设非易失性存储器装置100是作为示例的垂直NAND闪存装置。
存储器单元阵列140可以包括多个存储器块BLK1至BLKn。多个存储器块BLK1至BLKn中的每个通过多条字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到地址解码器120，并且可以通过多条位线BL连接到输入/输出电路130。在一些实施例中，多条字线WL可以具有堆叠的板状结构。多个存储器块BLK1至BLKn中的每个在第一方向和与第一方向不同的第二方向上布置在基底上，并且可以通过包括在与由第一方向和第二方向形成的平面垂直的第三方向上布置的多个串而具有三维结构。这里，多个串中的每个可以包括串联连接在位线与共源极线CSL之间的至少一个串选择晶体管、多个存储器单元以及至少一个地选择晶体管。这里，多个存储器单元中的每个可以存储至少一位。
图3是用于示出根据一些实施例的存储器块的示例图。图4是根据一些实施例的存储器块的示例等效电路图。参照图3，第一存储器块BLKa可以在与基底SUB垂直的方向上形成。基底SUB可以包括n型或p型杂质。第一存储器块BLKa可以是包括在存储器单元阵列(图2的140)中的多个存储器单元块BLK1至BLKn中的任何一个。
栅电极111和绝缘膜112可以交替地堆叠在基底SUB上以形成每条位线BL1至BL3的对应的存储器单元的垂直堆叠件。数据存储膜116可以形成在栅电极111与绝缘膜112之间。
柱113可以在垂直方向上穿透栅电极111和绝缘膜112。如示出的，柱113可以形成为V形。柱113穿透栅电极111和绝缘膜112并且可以连接到基底SUB。柱113的内部是电荷介电图案115并且可以由诸如氧化硅的绝缘材料制成。柱113的外部是垂直有源图案114并且可以由沟道半导体制成。
第一存储器块BLKa的栅电极111可以连接到地选择线GSL和多条字线WL1至WL7以及串选择线SSL。形成在第一存储器块BLKa的柱113外部的垂直有源图案114可以连接到多条位线BL1至BL3。在图3中，示出了第一存储器块BLKa具有两条选择线GSL和SSL、七条字线WL1至WL7以及三条位线BL1至BL3。然而，实施例不限于此。如有必要，可以通过任何其他布置来修改和实施布线的数量。
参照图4，单元串NS11至NS33可以布置在位线BL1至BL3与共源极线CSL之间。每个单元串(例如，NS11)可以包括地选择晶体管GST、多个存储器单元MC1至MC7以及串选择晶体管SST。
串选择晶体管SST可以连接到串选择线SSL。串选择线SSL可以包括第一串选择线SSL1至第三串选择线SSL3。地选择晶体管GST可以连接到地选择线GSL。串选择晶体管SST可以连接到位线BL，地选择晶体管GST可以连接到共源极线CSL。
第一存储器单元MC1至第七存储器单元MC7可以分别连接到对应的第一字线WL1至第七字线WL7。第一存储器块BLKa可以是数据擦除的单元。换句话说，当执行第一存储器块BLKa的擦除操作时，可以立即擦除存储在第一存储器块BLKa中包括的所有存储器单元MC1至MC7中的数据。另一方面，第一存储器单元MC1至第七存储器单元MC7中的每个可以存储一位的数据或者两位或更多位的数据。可以存储一位数据的存储器单元被称为单级单元SLC。可以存储两位或更多位数据的存储器单元被称为多级单元MLC。
图5是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。参照图1、图2、图4和图5，响应于来自主机的请求，存储器控制器200向非易失性存储器装置100提供命令CMD，并且可以擦除特定的存储器块。根据一些实施例，控制逻辑150可以接收命令CMD。控制逻辑150可以基于所接收的命令CMD对第一存储器块BLKa执行擦除操作。
第一存储器块BLKa的擦除操作可以包括第一擦除阶段(ERS阶段1)和第二擦除阶段(ERS阶段2)。在第一擦除阶段(ERS阶段1)期间，可以将电压施加到基底SUB、地选择线GSL以及第一字线WL1至第七字线WL7。例如，可以在第一擦除阶段(ERS阶段1)开始的第一时间t1处向基底SUB施加电压。基底SUB的电压可以在第一擦除阶段(ERS阶段1)期间增大。基底SUB的电压可以在第二时间t2处达到基底电压Vers。基底电压Vers可以是相对高的电压。在第一擦除阶段(ERS阶段1)期间，地选择线GSL的电压可以增大。例如，在第一擦除阶段(ERS阶段1)中，地址解码器120可以使地选择线GSL浮置。当地选择线GSL被浮置时，随着基底SUB的电压增大，地选择线GSL的电压可以通过耦合而增大。地选择线GSL的电压可以在第二时间t2处达到地选择线电压Vgsl。虽然图5示出了基底SUB的电压增大的第一时间t1与地选择线GSL的电压增大的时间不同，但是实施例不限于此。在第一擦除阶段(ERS阶段1)期间，可以将第一电压Ves施加到第一字线WL1至第七字线WL7。第一电压Ves可以是例如地电压，但是实施例不限于此。在第一擦除阶段(ERS阶段1)中，基底SUB的电压可以被施加到柱113的垂直有源图案114。换句话说，施加到垂直有源图案114的电压可以在第一擦除阶段(ERS阶段1)中越来越多地增大。因此，在第二时间t2处，垂直有源图案114的电压可以是相对高的电压。
第二擦除阶段(ERS阶段2)可以在第二时间t2与第三时间t3之间。在第二擦除阶段(ERS阶段2)中，基底SUB的电压可以保持在基底电压Vers处。此外，在第二擦除阶段(ERS阶段2)中，地选择线GSL的电压可以保持在地选择线电压Vgsl处。在第二擦除阶段(ERS阶段2)中，可以将擦除电压Ve或禁止电压Vf施加到第一字线WL1至第七字线WL7。例如，地址解码器120可以根据从控制逻辑150提供的信号在第二擦除阶段(ERS阶段2)中将擦除电压Ve和禁止电压Vf中的一个施加到第一字线WL1至第七字线WL7。
根据一些实施例，可以在第二时间t2处基本上同时将擦除电压Ve施加到第一字线WL1至第七字线WL7。例如，擦除电压Ve在第二时间t2处被施加到第一字线WL1，并且可以被保持持续第一时间段ters1。擦除电压Ve在第二时间t2处被施加到第二字线WL2，并且可以被保持持续第二时间段ters2。擦除电压Ve在第二时间t2处被施加到第三字线WL3，并且可以被保持持续第三时间段ters3。擦除电压Ve在第二时间t2处被施加到第四字线WL4，并且可以被保持持续第四时间段ters4。擦除电压Ve在第二时间t2处被施加到第五字线WL5，并且可以被保持持续第五时间段ters5。擦除电压Ve在第二时间t2处被施加到第六字线WL6，并且可以被保持持续第六时间段ters6。擦除电压Ve在第二时间t2处被施加到第七字线WL7，并且可以被保持持续第七时间段ters7。根据一些实施例，第一时间段ters1至第七时间段ters7可以彼此基本上相同。在本说明书中，术语“基本(上)”意味着包括精细运动误差、测量误差、由于外部环境变化(例如，PVT波动)引起的误差、制造公差差异等。
根据一些实施例，可以基本上同时将禁止电压Vf施加到第一字线WL1至第七字线WL7。例如，地址解码器120可以使第一字线WL1至第七字线WL7浮置以向第一字线WL1至第七字线WL7施加禁止电压Vf。因此，可以基本上同时将擦除电压Ve施加到第一字线WL1至第七字线WL7，可以基本上同时将禁止电压Vf施加到第一字线WL1至第七字线WL7。
根据一些实施例，擦除电压Ve可以是相对低的电压。例如，擦除电压Ve可以是地电压或相近电压(例如，0.5V)。禁止电压Vf可以大于擦除电压Ve。如上所述，在第二擦除阶段(ERS阶段2)期间，基底SUB的电压和地选择线GSL的电压中的每个可以保持作为相对高电压的基底电压Vers和地选择线电压Vgsl。因此，垂直有源图案114的电压也可以保持相对高的电压。在第二擦除阶段(ERS阶段2)中，当将作为相对低电压的擦除电压Ve施加到第一字线WL1至第七字线WL7时，第一字线WL1至第七字线WL7的电压与垂直有源图案114的电压之间的电位差可以是相对大的。因此，由于相对大的电位差，数据存储膜116中捕获的电荷被解捕获并且可以经由垂直有源图案114被释放到基底SUB。另一方面，在第二擦除阶段(ERS阶段2)中，当将作为相对高电压的禁止电压Vf施加到第一字线WL1至第七字线WL7时，第一字线WL1至第七字线WL7的电压与垂直有源图案114的电压之间的电位差可以是相对小的。因此，由于相对小的电位差，由于没有形成用于使数据存储膜116中捕获的电荷解捕获所需的电位差，所以电荷不会被释放。
在下面的讨论中假设在第一字线WL1与第二字线WL2之间发生桥接缺陷。参照图5，擦除电压Ve或禁止电压Vf被施加到第一字线WL1和第二字线WL2的时间可以基本相同。因此，在执行擦除操作时，第一字线WL1和第二字线WL2的电压可以彼此基本相同。由于第一字线WL1和第二字线WL2的电压相同，因此在第一字线WL1与第二字线WL2之间不会产生漏电流。最后，由于将擦除电压Ve施加到第一字线WL1和第二字线WL2持续预期的时间，因此即使在第一字线WL1与第二字线WL2之间存在桥接缺陷，第一存储器块BLKa也可以被成功擦除。
图6是用于说明根据一些实施例的存储器块的擦除操作的示例时序图。在下文中，为了解释的方便，将省略或简要解释上述内容的重复或相似内容。
根据一些实施例，根据垂直方向上的高度，柱113的沟道孔(例如，垂直有源图案114)的尺寸可以变化。例如，第一存储器块BLKa的下部中的沟道孔的尺寸可以小于第一存储器块BLKa的上部中的沟道孔的尺寸。换句话说，与第一字线WL1相邻的沟道孔(例如，竖直有源图案114)的尺寸可以小于与第二字线WL2相邻的沟道孔的尺寸。随着沟道孔的尺寸增大，通常形成栅极(例如，栅电极111)的导电层的有效面积减小并且电阻增大。此外，在各个膜层之间形成的电容也增大。因此，随着沟道孔的尺寸增大，单元晶体管的耦合电容和电阻增大。另外，随着沟道孔的尺寸变大，在擦除时施加到一个单元的电荷存储层的电场的强度减小。这种问题导致根据垂直堆叠件内的存储器单元的位置的FN隧穿效应的差异。因此，存储器单元将根据存储器单元在沟道孔的垂直方向上的不同高度而具有彼此不同的擦除速度。换句话说，设置在垂直堆叠件的相对下部处的存储器单元的擦除速度可以快于设置在垂直堆叠件的相对上部处的存储器单元的擦除速度。例如，第一存储器单元(图4的MC1)的擦除速度可以快于第二存储器单元(图4的MC2)的擦除速度。因此，将擦除电压Ve施加到设置在垂直堆叠件中的相对低的位置处的字线的时间段可以短于将擦除电压Ve施加到位于垂直堆叠件中的相对高的位置处的字线的时间段。
根据一些实施例，可以在第二时间t2处将擦除电压Ve施加到第一字线WL1至第七字线WL7；第二时间t2是彼此基本相同的时间。然而，将擦除电压Ve施加到第一字线WL1至第七字线WL7的时间段或持续时间可以彼此不同。换句话说，第一时间段ters1至第七时间段ters7可以彼此不同。例如，可以顺序地延长第一时间段ters1至第七时间段ters7。
然而，当第一字线WL1和第二字线WL2中存在桥接缺陷时，由于第一字线WL1与第二字线WL2之间的电压差，因此会在第一字线WL1与第二字线WL2之间产生漏电流。例如，从将禁止电压Vf施加到第一字线WL1的时间到将禁止电压Vf施加到第二字线WL2的时间，第一字线WL1的电压会与第二字线WL2的电压不同。此时，会由于第一字线WL1与第二字线WL2之间的电压差而产生漏电流。此时，第一字线WL1的电压会减小，并且第二字线WL2的电压会增大。换句话说，由于第一字线WL1与第二字线WL2之间的漏电流，将擦除电压Ve施加到第二字线WL2的实际时间段(即，第2-1时间段ters2')会小于如果在第一字线WL1与第二字线WL2之间没有发生桥接则将存在的第二时间段ters2。第2-1时间段ters2'小于目标第二时间段ters2，但是第2-1时间段ters2'与第二时间段ters2之间的差可以是相对小的。换句话说，第2-1时间段ters2'与第二时间段ters2之间的差可以远小于第二时间段ters2或第2-1时间段ters2'。即，第2-1时间段ters2'可以是足以擦除第二存储器单元(图4的MC2)的时间。即使将擦除电压Ve施加到第二字线WL2持续第2-1时间段ters2'，第二存储器单元(图4的MC2)的擦除操作也可以成功。换句话说，即使在第一字线WL1与第二字线WL2之间存在桥接缺陷，也可以成功地擦除第一存储器块BLKa。现在，将参照图7至图9来描述使用第一存储器块BLKa的擦除操作来检测桥接缺陷的过程。
图7是用于解释根据一些实施例的使用存储器块的擦除操作来检测桥接缺陷的方法的示例流程图。图8是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。图9是示出根据一些实施例的在第一字线WL1与第二字线WL2之间存在桥接缺陷的情况下存储器块的擦除操作的示例时序图。在一些实施例中，图7的过程可以由控制逻辑(图2的150)控制。将参照图7来描述第一存储器块BLKa的擦除操作，但是实施例不限于此。例如，图7的擦除操作也可以对稍后将描述的第二存储器块(图14的BLKb)执行。
参照图7，可以对包括在第一存储器块BLKa中的第一存储器单元MC1至第七存储器单元MC7执行预编程(PrePGM)操作(S710)。在对第一存储器块BLKa执行擦除操作之前，预编程操作可以将包括在第一存储器块BLKa中的第一存储器单元MC1至第七存储器单元MC7设定为相同或相似的状态。然而，实施例不限于此，并且根据一些实施例可以省略预编程操作。
设定对第一存储器块BLKa的擦除操作的初始循环数(S720)。例如，初始循环数可以是0。执行第一存储器块BLKa的擦除操作(S730)。参照图8作出具体说明。参照图8，将擦除电压Ve施加到第一字线WL1、第三字线WL3、第五字线WL5和第七字线WL7的时间可以彼此基本相同。例如，可以在第二时间t2处将擦除电压Ve施加到第一字线WL1、第三字线WL3、第五字线WL5和第七字线WL7。同样地，将擦除电压Ve施加到第二字线WL2、第四字线WL4和第六字线WL6的时间可以彼此基本相同。在下文中，为了便于解释，第一字线WL1、第三字线WL3、第五字线WL5和第七字线WL7被定义为奇数字线组。此外，第二字线WL2、第四字线WL4和第六字线WL6被定义为偶数字线组。
根据一些实施例，将擦除电压Ve施加到奇数字线组的时间和将擦除电压Ve施加到偶数字线组的时间可以彼此不同。例如，将擦除电压Ve施加到奇数字线组的时间可以在将擦除电压Ve施加到偶数字线组的时间之前。可以在施加擦除电压Ve之后将禁止电压Vf施加到奇数字线组。另外，可以在施加禁止电压Vf之后将擦除电压Ve施加到偶数字线组。换句话说，擦除电压Ve可以交替地施加到奇数字线组和偶数字线组。换句话说，至少在擦除阶段(例如，ERS阶段2)的一部分中，可以将禁止电压Vf施加到偶数字线组，在擦除阶段的所述一部分中将擦除电压Ve施加到奇数字线组。同样地，至少在擦除阶段的另一部分中，可以将禁止电压Vf施加到奇数字线组，在擦除阶段的所述另一部分中将擦除电压Ve施加到偶数字线组。在本说明书中，为了方便解释起见，将擦除电压Ve施加到一些字线的时间被设定为彼此不同的配置可以表示为将擦除电压Ve交替地施加到一些字线的配置。
根据一些实施例，将擦除电压Ve施加到奇数字线组的总时间段可以与将擦除电压Ve施加到偶数字线组的总时间段相同。例如，在第一时间段ters1期间将擦除电压Ve施加到第一字线WL1，并且在与第一时间段ters1基本相同的第二时间段ters2期间将擦除电压Ve施加到第二字线WL2。即使将擦除电压Ve施加到奇数字线组和偶数字线组的时间彼此不同，由于将擦除电压Ve施加到奇数字线组和偶数字线组的时间段彼此基本相同，因此可以擦除第一存储器单元MC1至第七存储器单元MC7中的全部。换句话说，即使将擦除电压Ve施加到奇数字线组和偶数字线组的时间彼此不同，也可以成功擦除第一存储器块BLKa。
参照图9，假设第一字线WL1与第二字线WL2之间存在桥接缺陷。根据一些实施例，至少在擦除阶段(例如，ERS阶段2)的一部分中将禁止电压Vf施加到偶数字线组，在擦除阶段的所述一部分中将擦除电压Ve施加到奇数字线组。同样地，至少在该阶段的另一部分中，可以将禁止电压Vf施加到奇数字线组，在擦除阶段的所述另一部分中将擦除电压Ve施加到偶数字线组。换句话说，在第二擦除阶段(ERS阶段2)中，偶数字线组的电压与奇数字线组的电压之间会存在差异。因此，当在第一字线WL1和第二字线WL2中存在桥接缺陷时，桥接电压Vbrg会在第二擦除阶段(ERS阶段2)期间被施加到第一字线WL1和第二字线WL2。桥接电压Vbrg可以大于擦除电压Ve并且小于禁止电压Vf。图9示出了桥接电压Vbrg在第二擦除阶段中保持在同一电平处，但是实施例不限于此。由于桥接电压Vbrg被施加到第一字线WL1和第二字线WL2持续相对长的时间段，所以擦除电压Ve不会被施加到第一字线WL1和第二字线WL2中的每条持续足够长的时间段。因此，在第一存储器单元MC1和第二存储器单元MC2中捕获的电荷不会被释放到基底SUB。换句话说，如果在第一字线WL1和第二字线WL2上存在桥接缺陷，则第一存储器块BLKa的擦除操作会失败。即，如果字线中存在桥接缺陷，则根据一些实施例的第一存储器块BLKa的擦除操作会导致第一存储器块BLKa的擦除操作失败。因此，当第一存储器块BLKa的擦除操作失败时，可以间接地确定存在字线的桥接缺陷。
再次参照图7，验证第一存储器块BLKa是否被擦除(S740)。例如，控制逻辑(图2的150)使用地址解码器(图2的120)向第一字线WL1至第七字线WL7施加验证电压，并且可以监控位线BL的电压变化以验证是否擦除了第一存储器块BLKa。如果第一存储器块BLKa的擦除操作被验证为已经失败，则确定循环数是否小于预定的最大循环数(S750)。如果循环数小于预定的最大循环数，则将当前的循环数加1(S760)，并再次执行第一存储器块BLKa的擦除操作(S730)。当循环数达到预定的最大循环数时，控制逻辑150确定第一存储器块BLKa中存在字线桥接缺陷(S765)，并将第一存储器块BLKa设定为坏块(S770)。此后，终止第一存储器块BLKa的擦除操作。另一方面，如果第一存储器块BLKa的擦除被验证为成功(通过)(S740)，则终止第一存储器块BLKa的擦除操作。
图10是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。参照图10，将擦除电压Ve施加到奇数字线组的时间可以与将擦除电压Ve施加到偶数字线组的时间不同。例如，将擦除电压Ve施加到偶数字线组的时间可以在将擦除电压Ve施加到奇数字线组的时间之前。换句话说，可以在施加擦除电压Ve之后将禁止电压Vf施加到偶数字线组。另外，可以在施加禁止电压Vf之后将擦除电压Ve施加到奇数字线组。根据一些实施例，第一时间段ters1至第七时间段ters7可以彼此基本相同，但是实施例不限于此。例如，第一时间段ters1至第七时间段ters7可以彼此不同。
图11是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。参照图11，在图11的存储器块的擦除操作中，将擦除电压Ve施加到奇数字线组的总时间段可以与将擦除电压Ve施加到偶数字线组的总时间段不同。根据一些实施例，设置在垂直堆叠件中的相对低的位置处的字线与设置在垂直堆叠件中的相对高的位置处的字线相比，被施加擦除电压Ve的时间段可以更短。根据一些实施例，第一时间段ters1至第七时间段ters7可以彼此不同。例如，可以顺序地延长第一时间段ters1至第七时间段ters7。
图12是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。参照图12，施加擦除电压Ve的时间可以在奇数字线组中的至少一部分字线与偶数字线组中的至少一部分字线之间不同。例如，可以仅将擦除电压Ve交替地施加到设置在第一存储器块BLKa中的垂直堆叠件中的相对低的位置处的字线。例如，将擦除电压Ve施加到第一字线WL1的时间可以与将擦除电压Ve施加到第二字线WL2的时间不同。例如，将擦除电压Ve施加到第二字线WL2的时间可以在将擦除电压Ve施加到第一字线WL1的时间之前。将擦除电压Ve施加到第二字线WL2至第七字线WL7的时间可以例如彼此基本相同。根据一些实施例，由于制造工艺中的结构性问题，桥接缺陷会频繁发生在设置在垂直堆叠件中的相对低的位置处的字线中。因此，可以仅将擦除电压Ve交替地施加到设置在垂直堆叠件中的相对低的位置处的字线。
根据一些实施例，将擦除电压Ve施加到第二字线WL2的总时间段可以与将擦除电压Ve施加到第一字线WL1的总时间段相同。例如，第一时间段ters1至第七时间段ters7可以彼此基本相同。
虽然图12示出了仅将擦除电压Ve施加到第一字线WL1至第七字线WL7之中的第一字线WL1的时间被设定为与其他时间不同，但是实施例不限于此。例如，可以将擦除电压Ve施加到第一字线WL1和第三字线WL3的时间设定为与其他时间不同并且/或者彼此不同。在本发明构思的技术领域中具有普通知识的人可以选择垂直堆叠件的字线易受桥接缺陷的影响的部分，并且可以针对对应的字线适当调整擦除电压Ve的施加时间。
图13是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。参照图13，在参照图13描述的第一存储器块BLKa的擦除操作中，设置在垂直堆叠件中的相对低的位置处的字线与设置在垂直堆叠件中的相对高的位置处的字线相比，被施加擦除电压Ve的时间段可以更短。换句话说，第一时间段ters1至第七时间段ters7可以彼此不同。例如，可以顺序地延长第一时间段ters1至第七时间段ters7。这可以归因于设置在垂直堆叠件中的相对低的位置处的存储器单元与设置在垂直堆叠件中的相对高的位置处的存储器单元之间的擦除速度的差异。在下文中，参照图14和图15，将更具体地描述存储器单元阵列140的存储器块BLK1至BLKn之中的第二存储器块BLKb。
图14是用于示出根据一些实施例的存储器块的示例图。图15是简要示出根据一些实施例的存储器块的一部分的等效电路图。根据一些实施例的第二存储器块BLKb的等效电路可以与图4的等效电路图相同。此外，根据一些实施例的第二存储器块BLKb的擦除操作可以与上面参照图7至图13描述的实施例相同或相似。
参照图14和图15，第二存储器块BLKb可以在与基底SUB垂直的方向上形成。基底SUB可以包含n型或p型杂质。第二存储器块BLKb可以是包括在存储器单元阵列(图2的140)中的多个存储器单元块BLK1至BLKn中的任何一个。
第一子柱113a和第二子柱113b可以在垂直方向上穿透栅电极111和绝缘膜112。如图中所示，第一子柱113a和第二子柱113b可以形成为V形。第一子柱113a可以连接到第二子柱113b，并且可以设置在第二子柱113b上。第一子柱113a的内部和第二子柱113b的内部分别是第一电荷介电图案115a和第二电荷介电图案115b，并且可以由诸如氧化硅的绝缘材料制成。第一子柱113a的外部和第二子柱113b的外部分别是第一垂直有源图案114a和第二垂直有源图案114b，并且可以由沟道半导体制成。
为了便于解释，包括第一子柱113a的结构被定义为第一结构S1，包括第二子柱113b的结构被定义为第二结构S2。根据图14和图15，尽管第一结构S1的第一高度H1被示出为大于第二结构S2的第二高度H2，但是实施例不限于此。例如，第一高度H1可以小于或等于第二高度H2。
图16是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。参照图16，可以仅将擦除电压Ve交替地施加到第一结构S1的字线的一部分和第二结构S2的字线的一部分。例如，将擦除电压Ve施加到设置在第一结构S1的相对下部处的第四字线WL4的时间可以与将擦除电压施加到设置在第一结构S1的相对上部处的第五字线WL5至第七字线WL7的时间不同。相似地，将擦除电压Ve施加到设置在第二结构S2的相对下部处的第一字线WL1的时间可以与将擦除电压Ve施加到设置在第二结构S2的相对上部处的第二字线WL2和第三字线WL3的时间不同。根据一些实施例，将擦除电压Ve施加到第一字线WL1至第七字线WL7的总时间段(即，第一时间段至第七时间段(ters1至ters7))可以彼此基本相同。
图17是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。根据一些实施例，在图17中描述的第二存储器块BLKb的擦除操作中，将擦除电压Ve施加到第一字线WL1至第七字线WL7的时间段(即，第一时间段ters1至第七时间段ters7)可以彼此不同。例如，可以顺序地延长第一时间段ters1至第七时间段ters7。这可以归因于设置在垂直堆叠件中的相对低的位置处的存储器单元与设置在垂直堆叠件中的相对高的位置处的存储器单元之间的擦除速度的差异。
图18是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。根据一些实施例，在第一结构S1和第二结构S2之中的具有更大高度的第一结构S1中会更频繁地发生桥接缺陷。此外，在第一结构S1中包括的字线之中的设置在第一结构S1的下部中的字线会更频繁地发生桥接缺陷。
因此，如图18中所示，可以使擦除电压Ve的施加时间仅在第一结构S1和第二结构S2之中的第一结构S1的字线的一部分中不同。例如，将擦除电压Ve施加到设置在第一结构S1的相对下部处的第四字线WL4的时间可以与将擦除电压Ve施加到设置在第一结构S1的相对上部处的第五字线WL5至第七字线WL7的时间不同。可以将擦除电压Ve施加到设置在第一结构S1中的第五字线WL5至第七字线WL7，并且彼此基本上同时将擦除电压Ve施加到设置在第二结构S2中的第一字线WL1至第三字线WL3。根据一些实施例，第一时间段ters1至第七时间段ters7可以彼此基本相同。
图19是用于描述根据一些实施例的存储器块的擦除操作的示例时序图。根据一些实施例，在图19中描述的第二存储器块BLKb的擦除操作中，第一时间段ters1至第七时间段ters7可以彼此不同。例如，可以顺序地延长第一时间段ters1至第七时间段ters7。这可以归因于设置在垂直堆叠件中的相对低的位置处的存储器单元的擦除速度与设置在垂直堆叠件中的相对高的位置处的存储器单元的擦除速度之间的差异。
图20是用于说明根据一些实施例的存储器块的第一擦除操作和第二擦除操作的示例图。参照图20，根据一些实施例的存储器块的擦除操作可以包括两个或更多个擦除操作。例如，根据一些实施例的存储器块的擦除操作可以包括第一擦除操作(第一ERS执行)和第二擦除操作(第二ERS执行)。在下文中，存储器块可以表示第一存储器块BLKa或第二存储器块BLKb。在图20中，假设存储器块处于第一编程状态P1。例如，存储器块可以通过预编程操作处于第一编程状态P1，但是实施例不限于此。
根据一些实施例，控制逻辑(图2的150)可以对存储器块执行第一擦除操作(第一ERS执行)。第一编程状态P1的存储器块可以通过第一擦除操作(第一ERS执行)进入第二编程状态P2。控制逻辑(图2的150)可以对已经执行了第一擦除操作(第一ERS执行)的存储器块执行第二擦除操作(第二ERS执行)。第二编程状态P2的存储器块可以通过第二擦除操作(第二ERS执行)进入擦除状态E。当存储器块达到擦除状态E时，假设存储器块被成功擦除。
图21是用于解释根据一些实施例的使用对存储器块的擦除操作来检测桥接缺陷的方法的示例流程图。图22是用于解释根据一些实施例的使用存储器块的擦除操作来检测桥接缺陷的方法的示例时序图。图23是用于解释根据一些实施例的使用对存储器块的擦除操作来检测桥接缺陷的方法的示例时序图。图21的步骤S2110和步骤S2120可以分别与图7的步骤S710和S720相似。因此，将不提供其进一步解释。
参照图21至图23，执行存储器块的第一擦除操作(第一ERS执行)(S2130)。在执行第一擦除操作(第一ERS执行)时，可以基本上同时将擦除电压Ve施加到第一字线WL1至第七字线WL7。此时，将擦除电压Ve施加到第一字线WL1至第七字线WL7的第一时间段ters1至第七时间段ters7可以彼此基本相同或不同。换句话说，例如，第一擦除操作(第一ERS执行)可以是参照图5和图6描述的对存储器块的擦除操作。验证是否擦除了存储器块(S2140)。例如，控制逻辑(图2的150)使用地址解码器(图2的120)将第一验证电压Vvfy1施加到第一字线WL1至第七字线WL7，监控位线BL的电压变化，并且可以验证是否对存储器块执行了第一擦除。如果存储器块的第一擦除被验证为失败，则确定循环数是否小于预定的第一最大循环数(S2150)。如果循环数小于预定的第一最大循环数，则将当前循环数加1(S2160)，并再次执行对存储器块的第一擦除操作(第一ERS执行)(S2130)。
当循环数达到预定的第一最大循环数时，或者当存储器块的第一次擦除被验证为成功时，执行对存储器块的第二擦除操作(第二ERS执行)(S2170)。在第二擦除操作(第二ERS执行)中，将擦除电压Ve施加到奇数字线组中的至少一部分字线的时间可以与将擦除电压Ve施加偶数字线组中的至少一部分字线的时间不同。例如，将擦除电压Ve施加到奇数字线组的时间可以在将擦除电压Ve施加到偶数字线组的时间之前。第一时间段ters1至第七时间段ters7可以彼此基本相同或不同。换句话说，例如，第二擦除操作(第二ERS执行)可以是参照图8和图11描述的对存储器块的擦除操作。然而，实施例不限于此，第二擦除操作(第二ERS执行)可以是参照图10、图12、图13以及图16至图19描述的对存储器块的擦除操作。本发明构思的技术领域的普通技术人员将能够选择各种组合的第一擦除操作(第一ERS执行)和第二擦除操作(第二ERS执行)。
验证是否擦除了存储器块(S2180)。例如，控制逻辑(图2的150)使用地址解码器(图2的120)将第二验证电压Vvfy2施加到第一字线WL1至第七字线WL7，监控位线BL的电压变化，并且可以验证是否执行了存储器块的第二擦除。如果存储器块的第二擦除被验证为已经失败，则确定循环数是否小于预定的第二最大循环数(S2190)。如果循环数小于预定的第二最大循环数，则将当前循环数加1(S2200)，并再次执行对存储器块的第二擦除操作(S2170)。当循环数达到预定的第二最大循环数时，控制逻辑150确定存储器块中存在字线桥接缺陷(S2195)，并将存储器块设定为坏块(S2210)。此后，终止对存储器块的第二擦除操作(第二ERS执行)。另一方面，如果对存储器块的第二擦除被验证为成功(S2180)，则终止对存储器块的第二擦除操作(第二ERS执行)。
在结束具体实施方式时，本领域技术人员将领会的是，在基本上不脱离本发明构思的原理的情况下，可以对优选实施例进行许多改变和修改。因此，所公开的发明构思的优选实施例仅用于一般性和描述性意义，而不是用于限制的目的。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
第一存储器单元和与第一存储器单元不同的第二存储器单元，其中，第一存储器单元和第二存储器单元彼此包括在同一个存储器块中；
第一字线，连接到第一存储器单元；
第二字线，与第一字线不同，连接到第二存储器单元；
地址解码器，被配置为将擦除电压和与擦除电压不同的禁止电压中的一个施加到第一字线和第二字线中的每条；以及
控制逻辑，被配置为使用地址解码器来控制对存储器块的擦除操作，
其中，当执行对存储器块的擦除操作时，在施加擦除电压之后将禁止电压施加到第一字线，并且在施加禁止电压之后将擦除电压施加到第二字线。
2.根据权利要求1所述的存储器装置，其中，将擦除电压施加到第一字线持续第一时间段，并且将擦除电压施加到第二字线持续与第一时间段不同的第二时间段。
3.根据权利要求1所述的存储器装置，其中，第二存储器单元设置在第一存储器单元上方。
4.根据权利要求3所述的存储器装置，其中，将擦除电压施加到第一字线持续第一时间段，并且将擦除电压施加到第二字线持续比第一时间段长的第二时间段。
5.根据权利要求3所述的存储器装置，所述存储器装置还包括：
第三存储器单元，与第一存储器单元和第二存储器单元不同，包括在存储器块中并设置在第二存储器单元上方；
第四存储器单元，与第一存储器单元至第三存储器单元不同，包括在存储器块中并设置在第三存储器单元上方；
第三字线，与第一字线和第二字线不同，连接到第三存储器单元；以及
第四字线，与第一字线至第三字线不同，连接到第四存储器单元，
其中，地址解码器被配置为将擦除电压和禁止电压中的一个施加到第三字线和第四字线中的每条，并且
其中，当执行对存储器块的擦除操作时，在施加擦除电压之后将禁止电压施加到第三字线和第四字线。
6.根据权利要求3所述的存储器装置，所述存储器装置还包括：
第三存储器单元，与第一存储器单元和第二存储器单元不同，包括在存储器块中并设置在第二存储器单元上方；
第四存储器单元，与第一存储器单元至第三存储器单元不同，包括在存储器块中并设置在第三存储器单元上方；
第三字线，与第一字线和第二字线不同，连接到第三存储器单元；以及
第四字线，与第一字线至第三字线不同，连接到第四存储器单元，
其中，地址解码器被配置为将擦除电压和禁止电压中的一个施加到第三字线和第四字线中的每条，并且
其中，当执行对存储器块的擦除操作时，在施加擦除电压之后将禁止电压施加到第三字线，并且在施加禁止电压之后将擦除电压施加到第四字线。
7.根据权利要求1所述的存储器装置，其中，第一存储器单元设置在第二存储器单元上方。
8.根据权利要求7所述的存储器装置，其中，将擦除电压施加到第一字线持续第一时间段，并且将擦除电压施加到第二字线持续比第一时间段小的第二时间段。
9.根据权利要求1所述的存储器装置，其中，存储器块包括垂直地堆叠在一起的第一存储器结构和第二存储器结构，并且
其中，第一存储器结构包括第一存储器单元和第二存储器单元，第一存储器结构的高度比第二存储器结构的高度大。
10.根据权利要求9所述的存储器装置，所述存储器装置还包括：
第三存储器单元，与第一存储器单元和第二存储器单元不同，包括在存储器块中；
第四存储器单元，与第一存储器单元至第三存储器单元不同，包括在存储器块中；
第三字线，与第一字线和第二字线不同，连接到第三存储器单元；以及
第四字线，与第一字线至第三字线不同，连接到第四存储器单元，
其中，第二存储器结构包括第三存储器单元和第四存储器单元，
其中，地址解码器被配置为将擦除电压和禁止电压中的一个施加到第三字线和第四字线中的每条，并且
其中，当执行对存储器块的擦除操作时，在施加擦除电压之后将禁止电压施加到第三字线和第四字线。
11.根据权利要求1所述的存储器装置，所述存储器装置还包括：
第三存储器单元，与第一存储器单元和第二存储器单元不同，包括在存储器块中；
第四存储器单元，与第一存储器单元至第三存储器单元不同，包括在存储器块中；
第三字线，与第一字线和第二字线不同，连接到第三存储器单元；以及
第四字线，与第一字线至第三字线不同，连接到第四存储器单元，
其中，存储器块包括第一存储器结构和位于第一存储器结构上的第二存储器结构，
其中，第一存储器结构包括第一存储器单元和第二存储器单元，第二存储器结构包括第三存储器单元和第四存储器单元，
其中，地址解码器被配置为将擦除电压和禁止电压中的一个施加到第三字线和第四字线中的每条，并且
其中，当执行对存储器块的擦除操作时，在施加擦除电压之后将禁止电压施加到第三字线，并且在施加禁止电压之后将擦除电压施加到第四字线。
12.根据权利要求1所述的存储器装置，其中，地址解码器被配置为通过使第一字线浮置来向第一字线施加禁止电压，并且通过使第二字线浮置来向第二字线施加禁止电压。
13.一种存储器装置，所述存储器装置包括：
第一存储器单元和与第一存储器单元不同的第二存储器单元，其中，第一存储器单元和第二存储器单元彼此包括在同一个存储器块中；
第一字线和与第一字线不同的第二字线，第一字线连接到第一存储器单元，并且第二字线连接到第二存储器单元；
地址解码器，连接到第一字线和第二字线；以及
控制逻辑，被配置为控制地址解码器执行存储器块的擦除操作和存储器块的擦除验证操作，
其中，控制逻辑被配置为对存储器块执行第一擦除操作以将擦除电压和与擦除电压不同的禁止电压中的一个施加到第一字线和第二字线中的每条，并对存储器块执行第一擦除验证操作以验证存储器块是否被擦除，
其中，在执行第一擦除操作时，至少在时间阶段的一部分期间将禁止电压施加到第二字线，在时间阶段的所述一部分中将擦除电压施加到第一字线，至少在时间阶段的另一部分期间将禁止电压施加到第一字线，在时间阶段的所述另一部分中将擦除电压施加到第二字线，并且
其中，控制逻辑被配置为响应于由于执行第一擦除验证操作而将存储器块的擦除确定为失败来确定存储器块中存在字线桥接缺陷。
14.根据权利要求13所述的存储器装置，其中，控制逻辑被配置为对存储器块执行第二擦除操作以将擦除电压和禁止电压中的一个施加到第一字线和第二字线中的每条，并且对存储器块执行第二擦除验证操作以验证存储器块是否被擦除，并且
其中，在执行第二擦除验证操作之后，不管存储器块是否被擦除，执行第一擦除操作。
15.根据权利要求14所述的存储器装置，其中，当执行第二擦除操作时，将擦除电压施加到第一字线的时间点与将擦除电压施加到第二字线的时间点基本相同。
16.根据权利要求13所述的存储器装置，其中，将擦除电压施加到第一字线持续第一时间段，并且将擦除电压施加到第二字线持续与第一时间段不同的第二时间段。
17.根据权利要求13所述的存储器装置，所述存储器装置还包括：
第三存储器单元，与第一存储器单元和第二存储器单元不同，包括在存储器块中，
第四存储器单元，与第一存储器单元至第三存储器单元不同，包括在存储器块中；
第三字线，与第一字线和第二字线不同，连接到第三存储器单元；以及
第四字线，与第一字线至第三字线不同，连接到第四存储器单元，地址解码器被连接到第三字线和第四字线，
其中，控制逻辑还被配置为执行第一擦除操作以将擦除电压或禁止电压施加到第三字线和第四字线中的每条，并且
其中，在执行第一擦除操作时，将擦除电压施加到第三字线的第一时间点与将擦除电压施加到第四字线的第二时间点不同。
18.根据权利要求13所述的存储器装置，所述存储器装置还包括：
第三存储器单元，与第一存储器单元和第二存储器单元不同，包括在存储器块中；
第四存储器单元，与第一存储器单元至第三存储器单元不同，包括在存储器块中；
第三字线，与第一字线和第二字线不同，连接到第三存储器单元；以及
第四字线，与第一字线至第三字线不同，连接到第四存储器单元，
其中，地址解码器连接到第三字线和第四字线，
其中，控制逻辑还被配置为执行第一擦除操作以将擦除电压或禁止电压施加到第三字线和第四字线中的每条，并且
其中，在执行第一擦除操作时，将擦除电压施加到第三字线的第一时间点与将擦除电压施加到第四字线的第二时间点不同。
19.根据权利要求18所述的存储器装置，其中，第三存储器单元和第四存储器单元设置在第一存储器单元和第二存储器单元上方。
20.一种存储器装置，所述存储器装置包括：
多个存储器单元，彼此不同，包括在同一个存储器块中；
多条字线，彼此不同，连接到所述多个存储器单元中的每个；
地址解码器，被配置为将擦除电压和与擦除电压不同的禁止电压中的一个施加到所述多条字线中的每条；以及
控制逻辑，被配置为控制地址解码器何时向所述多条字线施加擦除电压，以及控制地址解码器何时向所述多条字线施加禁止电压，
其中，所述多条字线包括偶数字线组和奇数字线组，并且
其中，将擦除电压施加到偶数字线组中的至少一部分字线的第一时间点与将擦除电压施加到奇数字线组中的至少一部分字线的第二时间点不同。
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