KR20210154237A - 프로그램 교란을 감소시킬 수 있는 메모리 디바이스 및 프로그램 교란의 소거 방법 - Google Patents

프로그램 교란을 감소시킬 수 있는 메모리 디바이스 및 프로그램 교란의 소거 방법 Download PDF

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KR20210154237A
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special
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memory cell
special memory
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챵 탕
샹 푸
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

소거 방법이 메모리 디바이스에서 사용된다. 메모리 디바이스는 메모리 셀들의 스트링 및 제어기를 포함하며, 메모리 셀들의 스트링은 데이터를 저장하기 위한 것이 아닌 복수의 특수 메모리 셀들 및 데이터를 저장하기 위한 복수의 메인 메모리 셀들을 포함한다. 소거 방법은, 제어기가 복수의 특수 메모리 셀들 중 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하는 단계; 적어도 하나의 특수 메모리 셀이 손상된 경우, 제어기가 적어도 하나의 특수 메모리 셀을 리셋하는 단계; 및 제어기가 복수의 메인 메모리 셀들을 소거하는 단계를 더 포함한다.

Description

프로그램 교란을 감소시킬 수 있는 메모리 디바이스 및 프로그램 교란의 소거 방법
본 발명은 메모리 디바이스에 관한 것으로, 특히, 프로그램 교란(program disturbance)을 감소시킬 수 있는 메모리 디바이스 및 프로그램 교란의 소거 방법에 관한 것이다.
기술이 발전함에 따라, 전체 디바이스 사이즈들을 감소시키고 데이터 저장 능력들을 증가시키기 위해, 고밀도 메모리 셀들이 반도체 메모리 디바이스들에 통합되었다. 그럼에도 불구하고, 집적 밀도의 증가는 메모리 셀들 간의 커플링의 증가로 이어질 수 있고, 선택되지 않은 메모리 셀이 부주의하게 프로그래밍될 수 있다. 선택되지 않은 메모리 셀의 의도치 않은 프로그래밍은 "프로그램 교란"으로 지칭된다.
일 실시예에서, 메모리 디바이스는 메모리 셀들의 스트링(string), 복수의 특수 워드 라인들, 복수의 메인 워드 라인들 및 제어기를 포함한다. 메모리 셀들의 스트링은 복수의 특수 메모리 셀들 및 복수의 메인 메모리 셀들을 포함한다. 복수의 특수 메모리 셀들은, 직렬로 커플링되고 메모리 셀들의 스트링의 일 단부에 배열되며 데이터를 저장하기 위한 것은 아니다. 복수의 메인 메모리 셀들은 데이터를 저장하기 위한 것이고 직렬로 커플링된다. 복수의 메인 메모리 셀들 중 하나는 복수의 특수 메모리 셀들 중 하나에 커플링된다. 복수의 특수 워드 라인들은 복수의 특수 메모리 셀들에 각각 커플링된다. 복수의 메인 워드 라인들은 복수의 메인 메모리 셀들에 각각 커플링된다. 제어기는, 복수의 특수 워드 라인들 및 복수의 워드 라인들에 커플링되며, 그리고 복수의 특수 메모리 셀들 중 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하고, 적어도 하나의 특수 메모리 셀이 손상된 경우 적어도 하나의 특수 메모리 셀을 리셋하고, 복수의 메인 메모리 셀들을 소거하는 데 사용된다.
다른 실시예에서, 메모리 디바이스에 소거 방법이 채택된다. 메모리 디바이스는 메모리 셀들의 스트링 및 제어기를 포함한다. 메모리 셀들의 스트링은 데이터를 저장하기 위한 것은 아닌 복수의 특수 메모리 셀들 및 데이터를 저장하기 위한 복수의 메인 메모리 셀들을 포함한다. 소거 방법은, 제어기가 복수의 특수 메모리 셀들 중 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하는 단계; 적어도 하나의 특수 메모리 셀이 손상된 경우, 제어기가 적어도 하나의 특수 메모리 셀을 리셋하는 단계; 및 제어기가 복수의 메인 메모리 셀들을 소거하는 단계를 포함한다.
본 발명의 이들 및 다른 목적들은, 다양한 도해들 및 도면들에 예시된 바람직한 실시예의 다음의 상세한 설명을 읽은 후에, 당업자들에게 의심 없이 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 메모리 디바이스의 사시도이다.
도 2는 도 1의 메모리 디바이스의 블록도이다.
도 3은 도 1의 메모리 디바이스에서 사용하기 위한 소거 방법의 흐름도이다.
도 4는 도 3의 소거 방법에 통합된 리셋 방법의 흐름도이다.
도 5는 도 1의 메모리 디바이스에서 사용하기 위한 다른 소거 방법의 흐름도이다.
도 6은 도 5의 소거 방법에 통합된 리셋 방법의 흐름도이다.
도 1은 본 발명의 실시예에 따른 메모리 디바이스(1)의 사시도이다. 메모리 디바이스(1)는, 3D(3-dimentional) NAND 플래시 디바이스일 수 있으며, 기판(10), 제어기(12) 및 메모리 회로(14)를 포함할 수 있다. 제어기(12) 및 메모리 회로(14)는 기판(10) 상에 배치될 수 있다. 메모리 회로(14)는, 층들로 적층되며 데이터 저장을 위해 사용되는 복수의 셀 어레이들(141 내지 14M)을 포함할 수 있으며, M은 양의 정수이다. 제어기(12)는, 메모리 회로(14)의 판독, 프로그래밍 및/또는 소거 동작들을 제어하기 위해 메모리 회로(14)에 커플링될 수 있고, 그리고 외부 호스트와 통신하여, 메모리 회로(14)에 저장하기 위한 데이터를 수신하고 메모리 회로(14)로부터 페치된(fetched) 데이터를 전송할 수 있다.
도 2는 메모리 디바이스(1)의 블록도이다. 메모리 디바이스(1)는 최상부 선택 라인(TSL), 더미 워드 라인(DWL), 워드 라인들(WL(1) 내지 WL(N)), 최하부 선택 라인(BSL), 소스 라인(SL), 비트 라인들(BL(1) 내지 BL(P)), 제어기(12), 및 메모리 회로(14)(복수의 셀 어레이들(141-14M)을 포함)를 포함할 수 있으며, 여기서 도 2에는 셀 어레이(14m)만이 도시되고, N, P는 양의 정수들, 예를 들어, N = 64이고 P = 8192이며, m은 양의 정수이고 m≤M이다. 최상부 선택 라인(TSL) 및 더미 워드 라인(DWL)이 특수 워드 라인들로 지칭될 수 있다.
셀 어레이(14m)는, 셀 스트링들(S(1) 내지 S(P))로 배열된, 최상부 선택 셀들(Cts(1) 내지 Cts(P)), 더미 메모리 셀들(Cd(1) 내지 Cd(P)), 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N)), 최하부 선택 셀들(Cbs(1) 내지 Cbs(P))을 포함할 수 있다. 일부 실시예들에서, 셀 어레이(14m)는 최상부 선택 셀들, 더미 메모리 셀들 및 최하부 선택 셀들의 2개 이상의 행(row)들을 포함할 수 있다. 더욱이, 일부 실시예들에서, 셀 어레이(14m)는, 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))과 최하부 선택 셀들의 행과 사이에 더미 메모리 셀들의 하나 이상의 행들을 포함할 수 있다. 메모리 디바이스(1)는, 소거 동작 동안 셀 어레이들(141-14M)의 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))을 검증 및 리셋하는 데 사용될 수 있고, 이로써 프로그램 교란을 감소시킨다.
최상부 선택 셀들(Cts(1) 내지 Cts(P)), 더미 메모리 셀들(Cd(1) 내지 Cd(P)), 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N)) 및 최하부 선택 셀들(Cbs(1) 내지 Cbs(P)) 각각은, 제어 단자, 제1 단자 및 제2 단자를 포함하는 전하-트래핑 트랜지스터(charge-trapping transistor) 또는 플로팅-게이트 트랜지스터(floating-gate transistor)일 수 있다. 최상부 선택 라인(TSL)은 최상부 선택 셀들(Cts(1) 내지 Cts(P))의 제어 단자들에 커플링될 수 있고, 비트 라인들(BL(1) 내지 BL(P))은 최상부 선택 셀들(Cts(1) 내지 Cts(P))의 제1 단자들에 각각 커플링될 수 있다. 더미 워드 라인(DWL)은 더미 메모리 셀들(Cd(1) 내지 Cd(P))의 제어 단자들에 커플링될 수 있고, 더미 메모리 셀들(Cd(1) 내지 Cd(P))의 제1 단자들은 최상부 선택 셀들(Cts(1) 내지 Cts(P))의 제2 단자들에 각각 커플링될 수 있다. 워드 라인들(WL(1) 내지WL(N))은 제1 행의 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,1)) 내지 제N 행의 메인 메모리 셀들(Cm(1,N) 내지 Cm(P,N))에 각각 커플링될 수 있고, 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,1))의 제1 단자들은 더미 메모리 셀들(Cd(1) 내지 Cd(P))의 제2 단자들에 각각 커플링될 수 있다. 최하부 선택 라인(BSL)은 최하부 선택 셀들(Cbs(1) 내지 Cbs(P))의 제어 단자들에 커플링될 수 있고, 최하부 선택 셀들(Cbs(1) 내지 Cbs(P))의 제1 단자들은 메인 메모리 셀들(Cm(1,N) 내지 Cm(P,N))의 제2 단자들에 각각 커플링될 수 있고, 소스 라인(SL)은 최하부 선택 셀들(Cbs(1) 내지 Cbs(P))의 제2 단자들에 커플링될 수 있다. 제어기(12)는 워드 라인들(WL(1) 내지 WL(N)) 및 비트 라인들(BL(1) 내지 BL(P))을 사용하여 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))을 어드레싱할 수 있다.
최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))은 특수 메모리 셀들로 지칭될 수 있다. 각각의 스트링(S(p))은 특수 메모리 셀들(Cts(p), Cd(p)), 메인 메모리 셀들(Cm(p,1) 내지 Cm(p,N)), 및 최하부 선택 셀(Cbs(p))을 포함할 수 있고, p는 양의 정수이고 p≤P이다. 특수 메모리 셀들(Cts(p), Cd(p))은 사용자 데이터를 저장하는 데 사용되지 않고 스트링(S(p))의 일 단부에 배열되며 직렬로 커플링된다. 메인 메모리 셀들(Cm(p,1) 내지 Cm(p,N))은 사용자 데이터를 저장하는 데 사용되고 직렬로 커플링된다. 최상부 선택 셀들(Cts(1) 내지 Cts(P)), 더미 메모리 셀들(Cd(1) 내지 Cd(P)), 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N)) 및 최하부 선택 셀들(Cbs(1) 내지 Cbs(P))은, SLC(single-level cell) 타입, MLC(multi-level cell) 타입, TLC(triple-level cell) 타입, QLC(quad-level cell) 또는 더 상위 레벨 타입이고 그리고 Q 가능 상태들 중 하나로 프로그래밍될 수 있고, Q는 1보다 큰 양의 정수이며, 예를 들어 SLC의 경우 Q=2, MLC의 경우 Q=4, TLC의 경우 Q=8, QLC의 경우 Q=16이다.
프로그래밍 동작에서, 공급 전압(예를 들어, 3.3V)이 최상부 선택 라인(TSL)에 인가될 수 있고, 접지 전압(예를 들어, 0V)이 최하부 선택 라인(BSL)에 인가될 수 있고, 프로그램 전압(예를 들어, 20V)이 선택된 워드 라인에 인가될 수 있고, 통과 전압(예를 들어, 10V)이 선택되지 않은 워드 라인들 및 더미 워드 라인(DWL)에 인가될 수 있고, 접지 전압이 선택된 비트 라인에 인가될 수 있고, 공급 전압이 선택되지 않은 비트 라인에 인가될 수 있다. 예를 들어, 메인 메모리 셀(Cm(1,1))을 프로그래밍할 때, 최상부 선택 라인(TSL)은 3.3V로 구동되고, 최하부 선택 라인(BSL)은 0V로 접지되고, 워드 라인(WL(1))은 20V로 구동되고, 워드 라인들(WL(2) 내지 WL(M)) 및 더미 워드 라인(DWL)은 10V로 구동되고, 비트 라인(BL(1))은 0V로 접지되고, 비트 라인들(BL(2) 내지 BL(P))은 3.3V로 구동된다. 이러한 배열(arrangement)에서, 선택된 메인 메모리 셀의 제어 단자와 채널 영역 사이에 큰 전압 차가 존재하여, 채널 영역으로부터, 선택된 메인 메모리 셀의 플로팅 게이트 또는 전하-트래핑 층으로 전자들이 주입되게 되어, 선택된 메인 메모리 셀이 프로그래밍되는 반면, 제어 단자들로부터의 통과 전압을 그의 채널 영역들에 용량성 커플링함으로써, 선택되지 않은 메인 메모리 셀들의 채널 영역들에 부스팅된 전압(예를 들어, 8V)이 구축되어, 선택되지 않은 메인 메모리 셀들이 프로그래밍되는 것이 방지되고 프로그램 교란이 감소된다. 최상부 선택 셀들(Cts(1) 내지 Cts(P))은 프로그래밍 동작 이전에 미리결정된 상태(예를 들어, 소거 상태)로 프로그래밍될 수 있다. 더미 메모리 셀들(Cd(1) 내지 Cd(P))은, 프로그래밍 동작 이전에 미리결정된 상태(예를 들어, 소거 상태)로 프로그래밍되고 그의 제어 단자들에서 프로그래밍 동작 동안 통과 전압 또는 더미 바이어스 전압에 의해 바이어싱될 수 있어, 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,1))의 채널 영역들의 채널 전압들에서 최상부 선택 셀들(Cts(1) 내지 Cts(P))의 채널 영역들의 채널 전압들로 채널 전압들의 점진적 전환(gradual transition)이 제공되며, 프로그래밍 동작 동안, 특히 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,1)) 중 하나를 프로그래밍하는 동안, 게이트 유도 드레인 누설(GIDL)을 억제함으로써 프로그램 교란이 감소된다. 일부 실시예들에서, 더미 바이어스 전압은 통과 전압과 공급 전압 사이의 범위에서 선택될 수 있다.
소거 동작에서, 메인 메모리 셀들(Cm(1,N) 내지 Cm(P,N))로부터 사용자 데이터를 소거하는 것 외에도, 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))의 임계 전압들이 검증되고, 검증에 실패하면 리셋될 수 있으며, 이로써, 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))이 적절하게 동작하고 프로그래밍 동작에서의 프로그램 교란이 감소되는 것이 가능해진다. 일부 실시예들에서, 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))의 리셋은 선택적일 수 있고, 리셋 프리퍼런스(reset preference)의 설정은 메모리 디바이스(1)의 레지스터에 저장될 수 있다. 리셋 프리퍼런스가 활성화(enable)되게 설정되는 경우, 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))가 검증에 실패한 것이 검출될 때, 제어기(12)는 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))을 리셋할 수 있는 반면; 리셋 프리퍼런스가 활성화되게 설정되지 않은 경우, 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))이 검증에 실패한 것을 검출할 때, 제어기(12)는 소거 동작을 중단할 수 있다. 도 3 내지 도 6은 소거 방법들 및 소거 동작에서 최상부 선택 셀들(Cts(1) 내지 Cts(P)) 및 더미 메모리 셀들(Cd(1) 내지 Cd(P))을 리셋하는 리셋 방법들을 개략적으로 나타낸다.
도 3은 메모리 디바이스(1)에서 사용하기 위한 소거 방법(300)의 흐름도이다. 소거 방법(300)은, 메인 메모리 셀들(Cm(1,N) 내지 Cm(P,N))로부터 데이터를 소거하기 전에 특수 메모리 셀들을 리셋하는 단계들(S302 내지 S308)을 포함한다. 단계들(S302 내지 S306)은 특수 메모리 셀들을 적절한 임계 전압 범위들로 설정하는 데 사용되고, 단계(S308)는 메인 메모리 셀들(Cm(1,N) 내지 Cm(P,N))을 소거하는 데 사용된다. 일부 실시예들에서, 소거 방법은, 메모리 디바이스(1)에 의해, 최상부 선택 셀들(Cts(1) 내지 Cts(P))을 검증 및 리셋하기 위해 채택될 수 있다. 임의의 합리적인 단계 변경 또는 조정이 본 개시내용의 범위 내에서 이루어진다. 단계들(S302 내지 S308)은 다음과 같이 설명된다:
단계 S302: 제어기(10)가 특수 메모리 셀들을 검증한다;
단계(S304): 적어도 하나의 특수 메모리 셀이 검증에 실패했는가? 적어도 하나의 특수 메모리 셀이 검증에 실패했다면, 단계(S305)로 이동하고; 적어도 하나의 특수 메모리 셀이 검증에 실패하지 않았다면, 단계(S308)로 이동한다;
단계(S305): 리셋 프리퍼런스가 활성화되었는가? 리셋 프리퍼런스가 활성화되었다면, 단계(S306)로 이동하고; 리셋 프리퍼런스가 활성화되지 않았다면, 방법(300)을 종료한다;
단계(S306): 제어기(10)가 적어도 하나의 특수 메모리 셀을 리셋하고; 단계(S308)로 이동한다;
단계(S308): 제어기(10)가 메인 메모리 셀들을 소거하고; 방법(300)을 종료한다.
소거 방법(300)의 초기화 시에, 제어기(10)는 상위 검증 레벨 및 하위 검증 레벨을 사용하여 특수 메모리 셀들을 검증한다(S302). 상위 검증 레벨 및 하위 검증 레벨은, 각각, 특수 메모리 셀들의 미리결정된 임계 전압 분포 범위의 상한 및 하한에 따라 선택될 수 있다. 적어도 하나의 특수 메모리 셀의 임계 전압이 미리결정된 임계 전압 분포 범위를 벗어난 경우, 적어도 하나의 특수 메모리 셀은 적절하게 기능하지 않을 수 있고, 프로그램 교란으로 이어질 수 있고, 적어도 하나의 특수 메모리 셀은 검증에 실패한다. 그 다음, 제어기(10)는, 적어도 하나의 특수 메모리 셀이 검증에 실패했는지 여부를 결정하고(S304), 적어도 하나의 특수 메모리 셀이 검증에 실패하지 않았다면, 제어기(10)는 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))을 소거하고(S308), 방법(300)은 종료되며, 적어도 하나의 특수 메모리 셀이 검증에 실패했다면, 제어기(10)는 리셋 프리퍼런스가 활성화되게 설정되었는지 여부를 결정한다(S305). 적어도 하나의 특수 메모리 셀이 검증에 실패했고 리셋 프리퍼런스가 활성화되도록 설정되지 않았다면, 방법(300)은 메모리 셀들(Cm(1,1) 내지 Cm(P,N))을 소거하지 않고 종료된다. 적어도 하나의 특수 메모리 셀이 검증에 실패했고 리셋 프리퍼런스가 활성화되도록 설정되었다면, 제어기(10)는, 적어도 하나의 특수 메모리 셀의 임계 전압을 미리결정된 임계 전압 분포 범위 내로 되돌림으로써, 적어도 하나의 특수 메모리 셀을 리셋(S306)한 다음, 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))을 소거한다(S308).
도 4는 방법(300)에 통합될 리셋 방법(400)의 흐름도이다. 리셋 방법(400)은 특수 메모리 셀들을 검증 및 리셋하기 위한 단계들(S402 내지 S412)을 포함한다. 임의의 합리적인 단계 변경 또는 조정이 본 개시내용의 범위 내에서 이루어진다. 단계들(S402 내지 S412)은 다음과 같이 설명된다:
단계(S402): 제어기(10)가 하위 검증 레벨을 사용하여 특수 메모리 셀들을 검증한다;
단계(S404): 적어도 하나의 특수 메모리 셀의 임계 전압이 하위 검증 레벨 미만인가? 적어도 하나의 특수 메모리 셀의 임계 전압이 하위 검증 레벨 미만이면, 단계(S406)로 이동하고; 적어도 하나의 특수 메모리 셀의 임계 전압이 하위 검증 레벨 미만이 아니면, 단계(S408)로 이동한다;
단계(S406): 제어기(10)가 적어도 하나의 특수 메모리 셀에 프로그램 펄스(program pulse)를 인가하고; 단계(S408)로 이동한다;
단계(S408): 제어기(10)가 상위 검증 레벨을 사용하여 특수 메모리 셀들을 검증한다;
단계(S410): 적어도 하나의 특수 메모리 셀의 임계 전압이 상위 검증 레벨보다 높은가? 적어도 하나의 특수 메모리 셀의 임계 전압이 상위 검증 레벨보다 높다면, 단계(S412)로 이동하고; 적어도 하나의 특수 메모리 셀의 임계 전압이 상위 검증 레벨보다 높지 않다면, 방법(400)을 종료한다;
단계(S412): 제어기(10)가 적어도 하나의 특수 메모리 셀에 대해 소프트 소거(soft erasing) 동작을 수행하고; 방법(400)을 종료한다.
단계(S402)에서, 제어기(10)는 특수 메모리 셀들의 상태를 판독하면서 그의 제어 단자들에 하위 검증 레벨을 적용하고, 단계(S404)에서, 제어기(10)는, 판독 결과에 따라, 적어도 하나의 특수 메모리 셀의 임계 전압이 하위 검증 레벨 미만인지 여부를 결정한다. 적어도 하나의 특수 메모리 셀의 상태가 하위 검증 레벨을 사용하여 정확하게 판독되면, 적어도 하나의 특수 메모리 셀의 임계 전압은 하위 검증 레벨 미만이고 너무 낮아지며, 따라서, 단계(S406)에서, 제어기(10)는, 제어기(10)가 적어도 하나의 특수 메모리 셀의 상태를 판독할 수 없을 때까지, 적어도 하나의 특수 메모리 셀에 하나 이상의 프로그램 펄스들을 인가한다. 그 다음, 단계(S408)에서, 제어기(10)는 특수 메모리 셀들의 상태를 판독하면서 그의 제어 단자들에 상위 검증 레벨을 적용하고, 단계(S410)에서, 제어기(10)는, 판독 결과에 따라, 적어도 하나의 특수 메모리 셀의 임계 전압이 하위 검증 레벨보다 높은지 여부를 결정한다. 적어도 하나의 특수 메모리 셀의 상태가 상위 검증 레벨을 사용하여 부정확하게 판독되면, 적어도 하나의 특수 메모리 셀의 임계 전압은 상위 검증 레벨보다 높지 않으며, 방법(400)은 종료된다. 적어도 하나의 특수 메모리 셀의 상태가 상위 검증 레벨을 사용하여 부정확하게 판독되면, 적어도 하나의 특수 메모리 셀의 임계 전압은 상위 검증 레벨보다 높고 너무 높아지며, 따라서 단계(S412)에서, 제어기(10)는 적어도 하나의 특수 메모리 셀에 대해 소프트 소거 동작을 수행하여 그의 임계 전압을 상위 검증 레벨 미만이 되게 하고, 방법(400)을 종료한다. 소프트 소거 동작은 적어도 하나의 특수 메모리 셀의 비트 라인에 적절한 소프트-소거 전압을 인가하면서 적어도 하나의 특수 메모리 셀의 제어 단자를 접지시킴으로써 수행될 수 있고, 이로써, 적어도 하나의 특수 메모리 셀의 플로팅 게이트 또는 전하-트래핑 층으로부터 과잉 전하들이 방전된다. 소프트-소거 전압은 양의 전압일 수 있고, 소거 동작에서 채택된 소거 전압보다 크기가 작을 수 있다. 일부 실시예들에서, 임계 전압들이 너무 낮은 특수 메모리 셀들 및 임계 전압들이 너무 높은 특수 메모리 셀들을 검증 및 정정하는 순서는 교환될 수 있는데, 즉, 단계들(S408 내지 S412) 및 단계들(S402 내지 S406)은 적소에서 서로 바뀔 수 있다.
도 5는 메모리 디바이스(1)에서 사용하기 위한 다른 소거 방법(500)의 흐름도이다. 소거 방법(500)은, 특수 메모리 셀들을 리셋하기 전에 메인 메모리 셀들(Cm(1,N) 내지 Cm(P,N))로부터 데이터를 소거하는 단계들(S502 내지 S508)을 포함한다. 단계(S502)는 메인 메모리 셀들을 소거하는 데 사용되고, 단계들(S505 내지 S508)은 특수 메모리 셀들을 적절한 상태들로 설정하는 데 사용된다. 일부 실시예들에서, 소거 방법은, 메모리 디바이스(1)에 의해, 더미 메모리 셀들(Cd(1) 내지 Cd(P))을 검증 및 리셋하기 위해 채택될 수 있다. 임의의 합리적인 단계 변경 또는 조정이 본 개시내용의 범위 내에서 이루어진다. 단계들(S502 내지 S508)은 다음과 같이 설명된다:
단계(S502): 제어기(10)가 메인 메모리 셀들을 소거한다;
단계(S504): 제어기(10)가 특수 메모리 셀들을 검증한다;
단계(S506): 적어도 하나의 특수 메모리 셀이 검증에 실패했는가? 적어도 하나의 특수 메모리 셀이 검증에 실패했다면, 단계(S507)로 이동하고; 어도 하나의 특수 메모리 셀이 검증에 실패하지 않았다면, 방법(500)을 종료한다;
단계(S507): 리셋 프리퍼런스가 활성화되었는가? 리셋 프리퍼런스가 활성화되었다면, 단계(S508)로 이동하고; 리셋 프리퍼런스가 활성화되지 않았다면, 방법(500)을 종료한다;
단계(S508): 제어기(10)가 적어도 하나의 특수 메모리 셀을 리셋하고; 방법(500)을 종료한다.
소거 방법(500)의 초기화 시에, 제어기(10)는 메인 메모리 셀들(Cm(1,N) 내지 Cm(P,N))을 소거하고(S502), 그 다음으로, 상위 검증 레벨 및 하위 검증 레벨을 사용하여 특수 메모리 셀들을 검증한다(S504). 상위 검증 레벨 및 하위 검증 레벨은, 각각, 특수 메모리 셀들의 미리결정된 임계 전압 분포 범위의 상한 및 하한에 따라 선택될 수 있다. 적어도 하나의 특수 메모리 셀의 임계 전압이 미리결정된 임계 전압 분포 범위를 벗어난 경우, 적어도 하나의 특수 메모리 셀은 적절하게 기능하지 않을 수 있고, 프로그램 교란으로 이어질 수 있고, 적어도 하나의 특수 메모리 셀은 검증에 실패한다. 제어기(10)는, 적어도 하나의 특수 메모리 셀이 검증에 실패했는지 여부를 결정하고(S506), 적어도 하나의 특수 메모리 셀이 검증에 실패하지 않았다면, 제어기(10)는 방법(500)을 종료하고, 적어도 하나의 특수 메모리 셀이 검증에 실패했다면, 제어기(10)는 리셋 프리퍼런스가 활성화되게 설정되었는지 여부를 결정한다(S507). 적어도 하나의 특수 메모리 셀이 검증에 실패하고 리셋 프리퍼런스가 활성화되게 설정되지 않았다면, 방법(500)은 적어도 하나의 특수 메모리 셀을 리셋하지 않고 바로 종료된다. 적어도 하나의 특수 메모리 셀이 검증에 실패했고 리셋 프리퍼런스가 활성화되도록 설정되었다면, 제어기(10)는, 적어도 하나의 특수 메모리 셀의 임계 전압을 미리결정된 임계 전압 분포 범위 내로 되돌림으로써, 적어도 하나의 특수 메모리 셀을 리셋(S508)한 다음, 방법(500)을 종료한다.
도 6은 방법(500)에 통합될 리셋 방법(600)의 흐름도이다. 방법(600)은 특수 메모리 셀들을 리셋하기 위한 단계들(S602 내지 S608)을 포함한다. 임의의 합리적인 단계 변경 또는 조정이 본 개시내용의 범위 내에서 이루어진다. 단계들(S602 내지 S608)은 다음과 같이 설명된다:
단계(S602): 제어기(10)가 특수 메모리 셀들을 검증한다;
단계(S604): 적어도 하나의 특수 메모리 셀들의 임계 전압이 상위 검증 레벨보다 높거나 또는 하위 검증 레벨 미만인가? 적어도 하나의 특수 메모리 셀들의 임계 전압이 상위 검증 레벨보다 높거나 또는 하위 검증 레벨 미만이면, 단계(S606)로 이동하고; 적어도 하나의 특수 메모리 셀들의 임계 전압이 상위 검증 레벨보다 높거나 또는 하위 검증 레벨 미만이 아니면, 방법(600)을 종료한다;
단계(S606): 제어기(10)가 특수 메모리 셀들 및 메인 메모리 셀들을 소거한다;
단계(S608): 제어기(10)가 특수 메모리 셀들을 프로그래밍하고; 방법(600)을 종료한다.
단계(S602)에서, 제어기(10)는 하위 검증 레벨 또는 상위 검증 레벨을 특수 메모리 셀들의 제어 단자들에 적용하여 특수 메모리 셀들의 상태를 판독하고, 단계(S604)에서, 제어기(10)는, 판독 결과에 따라, 적어도 하나의 특수 메모리 셀의 임계 전압이 상위 검증 레벨보다 높은지 또는 하위 검증 레벨 미만인지를 결정한다. 적어도 하나의 특수 메모리 셀의 상태가 하위 검증 레벨을 사용하여 정확하게 판독되면, 적어도 하나의 특수 메모리 셀의 임계 전압은 하위 검증 레벨 미만이고 너무 낮아지고, 적어도 하나의 특수 메모리 셀의 상태가 상위 검증 레벨을 사용하여 부정확하게 판독되면, 적어도 하나의 특수 메모리 셀의 임계 전압은 상위 검증 레벨보다 높고 너무 높아진다. 적어도 하나의 특수 메모리 셀의 임계 전압이 상위 검증 레벨보다 높거나 하위 검증 레벨 미만이면, 제어기(10)는 특수 메모리 셀들 및 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))을 소거하고(S606), 그런 다음, 특수 메모리 셀들을 대응하는 미리결정된 상태들로 프로그래밍하고(S608), 방법(600)을 종료한다. 특수 메모리 셀들 및 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))의 소거는, 특수 메모리 셀들 및 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))의 비트 라인들에 적절한 소거 전압을 인가하면서 특수 메모리 셀들 및 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))의 제어 단자들을 접지시킴으로써 수행될 수 있고, 이로써 특수 메모리 셀들 및 메인 메모리 셀들(Cm(1,1) 내지 Cm(P,N))의 플로팅 게이트 또는 전하-트래핑 층으로부터의 모든 전하들이 방전된다.
메모리 디바이스(1) 및 방법들(300 내지 600)은, 소거 동작에서 메모리 디바이스(1) 내의 특수 메모리 셀들을 검증 및 리셋하기 위해 채택될 수 있고, 이로써, 프로그램 교란이 감소되고 디바이스 성능이 향상될 수 있다.
당업자들은 본 발명의 교시들을 유지하면서 디바이스 및 방법의 다수의 수정들 및 변경들이 이루어질 수 있음을 쉽게 주시할 것이다. 이에 따라, 위의 개시내용은 첨부된 청구항들의 범위들에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 메모리 디바이스로서,
    메모리 셀들의 스트링 ―상기 메모리 셀들의 스트링은,
    직렬로 커플링되고 상기 메모리 셀들의 스트링의 일 단부에 배열되며 데이터를 저장하기 위한 것이 아닌 복수의 특수 메모리 셀들; 및
    데이터를 저장하기 위한 것이며 직렬로 커플링되는 복수의 메인 메모리 셀들
    을 포함하며, 상기 복수의 메인 메모리 셀들 중 하나는 상기 복수의 특수 메모리 셀들 중 하나에 커플링됨―;
    상기 복수의 특수 메모리 셀들에 각각 커플링되는 복수의 특수 워드 라인들;
    상기 복수의 메인 메모리 셀들에 각각 커플링되는 복수의 메인 워드 라인들; 및
    상기 복수의 특수 워드 라인들 및 상기 복수의 워드 라인들에 커플링된 제어기
    를 포함하며, 상기 제어기는, 상기 복수의 특수 메모리 셀들 중 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하고, 상기 적어도 하나의 특수 메모리 셀이 손상된 경우 상기 적어도 하나의 특수 메모리 셀을 리셋하고, 상기 복수의 메인 메모리 셀들을 소거하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제어기는, 상기 복수의 메인 메모리 셀들을 소거하기 전에, 상기 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하도록 구성되는, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제어기는 검증 레벨을 사용하여 상기 복수의 특수 메모리 셀들을 검증하고, 그리고 상기 적어도 하나의 특수 메모리 셀의 임계 전압이 상기 검증 레벨 미만인 경우, 상기 제어기는 상기 적어도 하나의 특수 메모리 셀에 프로그램 펄스(program pulse)를 인가하는, 메모리 디바이스.
  4. 제2항에 있어서,
    상기 제어기는 검증 레벨을 사용하여 상기 복수의 특수 메모리 셀들을 검증하고, 그리고 상기 적어도 하나의 특수 메모리 셀의 임계 전압이 상기 검증 레벨보다 높은 경우, 상기 제어기는 상기 적어도 하나의 특수 메모리 셀에 대해 소프트 소거(soft erasing) 동작을 수행하는, 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제어기는, 상기 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하기 전에, 상기 복수의 메인 메모리 셀들을 소거하도록 구성되는, 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제어기는, 상기 복수의 특수 메모리 셀들 및 상기 복수의 메인 메모리 셀들을 소거하고 그리고 상기 적어도 하나의 특수 메모리 셀이 손상된 경우, 상기 복수의 특수 메모리 셀들에 프로그램 펄스를 인가하도록 구성되는, 메모리 디바이스.
  7. 제1항에 있어서,
    상기 복수의 특수 메모리 셀들은,
    상기 복수의 특수 메모리 셀들의 일 단부에 배열된 선택 트랜지스터; 및
    상기 선택 트랜지스터에 커플링된 더미 메모리 셀
    을 포함하며,
    상기 복수의 특수 워드 라인들은,
    상기 선택 트랜지스터에 커플링된 선택 워드 라인; 및
    상기 더미 메모리 셀에 커플링된 더미 워드 라인
    을 포함하는, 메모리 디바이스.
  8. 제7항에 있어서,
    상기 적어도 하나의 특수 메모리 셀들은 상기 선택 트랜지스터를 포함하는, 메모리 디바이스.
  9. 제7항에 있어서,
    상기 적어도 하나의 특수 메모리 셀들은 상기 더미 메모리 셀을 포함하는, 메모리 디바이스.
  10. 제1항에 있어서,
    상기 메모리 디바이스는 3-차원 NAND 플래시 메모리 디바이스인, 메모리 디바이스.
  11. 메모리 디바이스에서 사용하기 위한 소거 방법으로서,
    상기 메모리 디바이스는 메모리 셀들의 스트링 및 제어기를 포함하고, 상기 메모리 셀들의 스트링은 데이터를 저장하기 위한 것이 아닌 복수의 특수 메모리 셀들, 및 데이터를 저장하기 위한 복수의 메인 메모리 셀들을 포함하며,
    상기 소거 방법은,
    상기 제어기가, 상기 복수의 특수 메모리 셀들 중 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하는 단계;
    상기 적어도 하나의 특수 메모리 셀이 손상된 경우, 상기 제어기가 상기 적어도 하나의 특수 메모리 셀을 리셋하는 단계; 및
    상기 제어기가 상기 복수의 메인 메모리 셀들을 소거하는 단계
    를 포함하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  12. 제11항에 있어서,
    상기 제어기는, 상기 제어기가 상기 복수의 메인 메모리 셀들을 소거하기 전에, 상기 적어도 하나의 특수 메모리 셀이 손상되었는지 여부를 검증하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  13. 제12항에 있어서,
    상기 제어기가, 상기 복수의 특수 메모리 셀들 중 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하는 단계는, 상기 제어기가, 검증 레벨을 사용하여 상기 복수의 특수 메모리 셀들을 검증하는 단계를 포함하며,
    상기 적어도 하나의 특수 메모리 셀이 손상된 경우, 상기 적어도 하나의 특수 메모리 셀을 리셋하는 단계는, 상기 적어도 하나의 특수 메모리 셀의 임계 전압이 상기 검증 레벨 미만인 경우, 상기 제어기가 상기 적어도 하나의 특수 메모리 셀에 프로그램 펄스를 인가하는 단계를 포함하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  14. 제12항에 있어서,
    상기 제어기가, 상기 복수의 특수 메모리 셀들 중 적어도 하나의 특수 메모리 셀이 손상되었는지를 검증하는 단계는, 상기 제어기가 검증 레벨을 사용하여 상기 복수의 특수 메모리 셀들을 검증하는 단계를 포함하며,
    상기 적어도 하나의 특수 메모리 셀이 손상된 경우, 상기 적어도 하나의 특수 메모리 셀을 리셋하는 단계는, 상기 적어도 하나의 특수 메모리 셀의 임계 전압이 상기 검증 레벨보다 높은 경우, 상기 제어기가 실패한 특수 메모리 셀에 대해 소프트 소거 동작을 수행하는 단계를 포함하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  15. 제11항에 있어서,
    상기 제어기가 상기 복수의 메인 메모리 셀들을 소거하는 단계는, 상기 적어도 하나의 특수 메모리 셀이 손상되었는지를 상기 제어기가 검증하기 전에 수행되는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  16. 제15항에 있어서,
    상기 적어도 하나의 특수 메모리 셀이 손상된 경우, 상기 제어기가 상기 적어도 하나의 특수 메모리 셀을 리셋하는 단계는, 상기 제어기가 상기 복수의 특수 메모리 셀들 및 상기 복수의 메인 메모리 셀들을 소거하고, 상기 특수 메모리 셀들에 프로그램 펄스를 인가하는 단계를 포함하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  17. 제11항에 있어서,
    상기 복수의 특수 메모리 셀들은,
    상기 메모리 셀들의 스트링의 일 단부에 배열된 선택 트랜지스터; 및
    상기 복수의 메모리 셀들 중 하나 및 상기 선택 트랜지스터에 커플링된 더미 메모리 셀
    을 포함하며,
    상기 복수의 특수 워드 라인들은,
    상기 선택 트랜지스터에 커플링된 선택 워드 라인; 및
    상기 더미 메모리 셀에 커플링된 더미 워드 라인
    을 포함하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  18. 제17항에 있어서,
    상기 적어도 하나의 특수 메모리 셀들은 상기 선택 트랜지스터를 포함하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  19. 제17항에 있어서,
    상기 적어도 하나의 특수 메모리 셀들은 상기 더미 메모리 셀을 포함하는, 메모리 디바이스에서 사용하기 위한 소거 방법.
  20. 제11항에 있어서,
    상기 메모리 디바이스는 3-차원 NAND 플래시 메모리 디바이스인, 메모리 디바이스에서 사용하기 위한 소거 방법.
KR1020217037987A 2019-11-14 2019-11-14 프로그램 교란을 감소시킬 수 있는 메모리 디바이스 및 프로그램 교란의 소거 방법 KR20210154237A (ko)

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