JP2011113321A

JP2011113321A - 基準電圧回路

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Publication number: JP2011113321A
Application number: JP2009269314A
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Inventors: Ei Shimizu; 映清水; Kenichi Hirooka; 憲一廣岡
Original assignee: Torex Semiconductor Ltd
Current assignee: Torex Semiconductor Ltd
Priority date: 2009-11-26
Filing date: 2009-11-26
Publication date: 2011-06-09
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Also published as: JP5438477B2

Abstract

【課題】微細プロセスによる小型化を実現しながら、高い電源電圧変動除去特性を得る基準電圧回路を提供する。
【解決手段】自身のゲートとドレインが接続されたＮチャンネルのエンハンスメント型トランジスタである第１のトランジスタＭ１と、自身のゲートが第１のトランジスタＭ１のゲートに接続されるとともに自身のソースと接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタＭ２とが第１のトランジスタＭ１のドレインを介して直列接続され、第１のトランジスタＭ１及び第２のトランジスタＭ２のゲートに基準電圧を発生する基準電圧回路であって、閾値が第２のトランジスタＭ２の閾値よりも絶対値が大きく、且つ電流駆動能力が第２のトランジスタＭ２の電流駆動能力よりも高いＮチャンネルのディプレッション型トランジスタである第３のトランジスタＭ３が、第２のトランジスタＭ２のドレインを介して直列接続されている。
【選択図】図８

Description

本発明は基準電圧回路に関し、特に電圧調整装置に代表される機器のパワーマネージメントに適用して有用なものである。

近年、携帯電話などに代表されるモバイル機器の普及は目覚しく、当該機器の小型化が進んでいる。かかる小型化を可能としたのが半導体集積回路の微細化である。このような半導体集積回路の微細化に伴い、その動作電圧が低下する一方、論理回路の誤動作防止の観点から電源電圧の安定化が要求されている。

ところで、半導体集積回路の電源電圧の供給を担う電圧調整装置に代表されるパワーマネージメントＩＣに入力される電源線には、様々な雑音や電圧の揺らぎが含まれている。このため、パワーマネージメントＩＣには、高い電源電圧変動除去特性（ＰＳＲＲ；ＰｏｗｅｒＳｕｐｐｌｙＲｅｊｅｃｔｉｏｎＲａｔｉｏ）が要求される。ここで、電源電圧変動除去特性とは、電源線に含まれる雑音や電圧の揺らぎの除去能力を表わす指標である。

さらに、パワーマネージメントＩＣ自身の小型化も要求される。このため、微細プロセスを用いた高集積化も進める必要がある。

そこで、従来より高い電源電圧変動除去特性を得るべく様々な基準電圧回路が提案されている。例えば、特許文献１乃至特許文献３が開示する基準電圧回路を挙げることができる。

特許文献１に開示する基準電圧回路は、図２１に示すように、Ｎチャンネルのエンハンスメント型トランジスタである第１のトランジスタＭ１と、第１のトランジスタＭ１のドレインを介して直列接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタＭ２とを有し、第１のトランジスタＭ１と第２のトランジスタＭ２との閾値ＶＴＨの差に起因する基準電圧Ｖｒｅｆを第１のトランジスタＭ１及び第２のトランジスタＭ２のゲートに発生する回路を基本回路とするもので、この基本回路に、第２のトランジスタＭ２のドレインを介して自身のゲートが自身のソースに接続されたＮチャンネルのディプレッション型トランジスタである第３のトランジスタＭ３を直列接続したものである。

特許文献２に開示する基準電圧回路は、図２２に示すように、第３のトランジスタＭ３とともにＮチャンネルのディプレッション型トランジスタである第１３のトランジスタＭ１３でカレントミラー回路を構成し、第１のトランジスタＭ１のゲートに自身のゲートが接続されたＮチャンネルのエンハンスメント型トランジスタである第１４のトランジスタＭ１４を第１３のトランジスタＭ１３のソースを介して直列接続して構成している。したがって、特許文献１（図２１参照）の基準電圧回路における第３のトランジスタＭ３のゲートをソースに接続しないような構成とすることができる。

特許文献３に開示する基準電圧回路は、図２３に示すように、基準電圧発生回路の電源側の前段にボルテージレギュレータを配設したものである。

特許第４０８４８７２号公報特開２００７−１８８２４５号公報特開２００４−３６２３００号公報

しかしながら、特許文献１では、高周波領域における電源電圧変動除去特性の低下が顕著になってしまう。

特許文献２では高周波領域での電源電圧変動除去特性は改善されるが、プロセスの微細化が進みトランジスタ自体のゲート長変調効果が大きくなってくると、ゲート長変調効果の影響を除去することができず、低周波領域を含む全体的な電源電圧変動除去特性の低下を招来する結果、小型化との両立に問題を生起する。

特許文献３では、高い入力電圧に対して高い電源電圧変動除去特性は得られるものの、基準電圧発生回路の前段に回路規模の大きなボルテージレギュレータを配置しなければならず、パワーマネージメントＩＣ自身の小型化の要求に応えられるものではない。

本発明は、上記従来技術に鑑み、微細プロセスによる小型化を実現しながら、高い電源電圧変動除去特性を得ることができる基準電圧回路を提供することを目的とする。

上記目的を達成する本発明の第１の態様は、自身のゲートが自身のドレインと接続されたＮチャンネルのエンハンスメント型トランジスタである第１のトランジスタと、自身のゲートが前記第１のトランジスタのゲートに接続されるとともに自身のソースと接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタとが前記第１のトランジスタのドレインを介して直列接続され、前記第１のトランジスタ及び第２のトランジスタのゲートに基準電圧を発生する基準電圧回路であって、自身の閾値が前記第２のトランジスタの閾値よりも絶対値が大きく、且つ電流駆動能力が前記第２のトランジスタの電流駆動能力よりも高いＮチャンネルのディプレッション型トランジスタである第３のトランジスタが、前記第２のトランジスタのドレインを介して直列接続され、さらに前記第３のトランジスタのゲートには一定の電圧が印加され、前記第３のトランジスタのサブストレートが前記第１のトランジスタのサブストレートに接続されていることを特徴とする基準電圧回路にある。

本態様によれば、第３のトランジスタのソースとサブストレートとの間の電位差に起因するバックゲートバイアス効果が図２１及び図２２に示す従来技術に較べてより顕著に発揮される。すなわち、第３のトランジスタは第２のトランジスタに直列接続されているので、両者には同じ電流を流す必要があり、自らバックゲートバイアスをかけて第３のトランジスタのソース電圧を基準電圧よりも若干高い電位に固定しようとする。このとき、本形態では、第３のトランジスタの電流駆動能力を第２のトランジスタのそれよりも大きくするとともに、第３のトランジスタの閾値の絶対値を第２のトランジスタのそれよりも大きくしたので、前記バックゲートバイアスをより効果的にかけることができ、その分より顕著に基準電圧の安定化を図ることができる。

この結果、微細プロセスによるゲート長変調効果に起因した電源電圧変動除去特性の低下を招来することなく、広い周波数帯域で高い電源電圧変動除去特性を得ることができる。

本発明の第２の態様は、第１の態様に記載する基準電圧回路であって、前記第３のトランジスタのゲートには当該記基準電圧回路とは別のバイアス回路が発生するバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

本発明の第３の態様は、第１の態様に記載する基準電圧回路であって、前記第３のトランジスタのゲートには前記基準電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

本発明の第４の態様は、第１の態様に記載する基準電圧回路であって、前記第３のトランジスタのゲートには前記第１のトランジスタのソース電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

第２乃至第４の態様によれば、第３のトランジスタのゲートに印加される電圧を容易に一定にすることができる。同時に、第１の態様と同様の作用・効果も奏する。

本発明の第５の態様は、第１乃至第４の態様に記載する何れか一つの基準電圧回路において、前記第３のトランジスタのドレインを介して前記第３のトランジスタに直列接続されたＮチャンネルのディプレッション型トランジスタである第４のトランジスタを有し、前記第４のトランジスタのゲートには当該基準電圧回路とは別のバイアス回路から所定のバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

本態様によれば、第３のトランジスタのドレインを介して第４のトランジスタを直列接続し、且つ第４のトランジスタには所定のバイアス電圧を印加するようにしたので、入力側の電源電圧が変動しても第４のトランジスタ自身のチャネル抵抗が変化することにより第４のトランジスタのソース側の電圧、すなわち第３のトランジスタのドレイン側の電圧の変動が抑制され、かかる抑制効果と前述の如き第１の実施の形態の作用効果とが重畳されることでさらに高い電源電圧変動除去特性を得ることができる。

本発明の第６の態様は、第５の態様に記載する基準電圧回路において、前記第４のトランジスタの閾値が前記第２のトランジスタの閾値と同じであることを特徴とする基準電圧回路にある。

本発明の第７の態様は、第５の態様に記載する基準電圧回路において、前記第４のトランジスタの閾値が前記第３のトランジスタの閾値と同じであることを特徴とする基準電圧回路にある。

本発明の第８の態様は、自身のゲートとソースとが接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタによって決定される電流がカレントミラー回路を介してＮチャンネルのエンハンスメント型トランジスタである第１のトランジスタに供給され、これに伴い前記第１のトランジスタのゲートに基準電圧が発生される基準電圧回路であって、自身の閾値が前記第２のトランジスタの閾値よりも絶対値が大きく、且つ電流駆動能力が前記第２のトランジスタの電流駆動能力よりも高いＮチャンネルのディプレッション型トランジスタである第３のトランジスタが、前記第２のトランジスタのドレインを介して直列接続されるとともに自身のドレインを介して前記カレントミラー回路に接続され、さらに前記第３のトランジスタのゲートには一定の電圧が印加され、前記第３のトランジスタのサブストレートが前記第１のトランジスタのサブストレートに接続されていることを特徴とする基準電圧回路にある。

本態様によれば、カレントミラー回路により第１のトランジスタ及び第２のトランジスタに電源電圧から供給される電流を分流させるようにしたので、第１のトランジスタ乃至第３のトランジスタを直列に接続した第１の態様の場合よりも低い電源電圧での動作が可能となると同時に、第１の態様と同様の作用効果が発揮される結果、第１の態様と同様に広い周波数帯域で高い電源電圧変動除去特性を得ることができる。

本発明の第９の態様は、第８の態様に記載する基準電圧回路であって、前記第３のトランジスタのゲートには当該基準電圧回路とは別のバイアス回路が発生するバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

本発明の第１０の態様は、第８の態様に記載する基準電圧回路であって、前記第３のトランジスタのゲートには前記基準電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

本発明の第１１の態様は、第８の態様に記載する基準電圧回路であって、前記第３のトランジスタのゲートには前記第１のトランジスタのソース電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

第９乃至第１１の態様によれば、第３のトランジスタのゲートに印加される電圧を容易に一定にすることができる。また、第８の態様と同様の作用・効果も奏する。

本発明の第１２の態様は、第８乃至第１１の態様に記載する何れか一つの基準電圧回路において、前記第３のトランジスタのドレインを介して前記第３のトランジスタに直列接続されるとともに自身のドレインを介して前記カレントミラー回路に接続されているＮチャンネルのディプレッション型トランジスタである第４のトランジスタを有し、前記第４のトランジスタのゲートには当該基準電圧回路とは別のバイアス回路から所定のバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路にある。

本態様によれば、第３のトランジスタのドレインを介して第４のトランジスタをカレントミラー回路との間に直列接続し、且つ第４のトランジスタには所定のバイアス電圧を印加するようにしたので、入力側の電源電圧が変動しても第４のトランジスタ自身のチャネル抵抗が変化することにより第４のトランジスタのソース側の電圧、すなわち第３のトランジスタのドレイン側の電圧の変動が抑制される。この結果、かかる抑制効果と第１のトランジスタ乃至第３のトランジスタを直列に接続した第５の態様の場合よりも低い電源電圧での動作が可能となると同時に、第８の実施の形態に較べてさらに高い電源電圧変動除去特性を得ることができる。

本発明の第１３の態様は、第１２の態様に記載する基準電圧回路において、前記第４のトランジスタの閾値が前記第２のトランジスタの閾値と同じであることを特徴とする基準電圧回路にある。

本発明の第１４の態様は、第１２の態様に記載する基準電圧回路において、前記第４のトランジスタの閾値が前記第３のトランジスタの閾値と同じであることを特徴とする基準電圧回路にある。

本発明によれば、第３のトランジスタのソースとサブストレートとの間の電位差に起因するバックゲートバイアス効果による基準電圧の安定化とも相俟って、微細プロセスによるゲート長変調効果に起因した電源電圧変動除去特性の低下を招くことなく、広い周波数帯域で高い電源電圧変動除去特性を得ることができる。

さらに、本発明は微細プロセスのみならず、高耐圧プロセスやそれらの混載プロセス等にも適用が可能なため、幅広いアプリケーションでの展開を図ることができる。この結果、パワーマネージメントＩＣの小型化と高い電源電圧変動除去特性を同時に実現することができる。

本発明の第１の実施の形態に係る基準電圧回路を示す回路図である。本発明の第２の実施の形態に係る基準電圧回路を示す回路図である。本発明の第３の実施の形態に係る基準電圧回路を示す回路図である。本発明の第４の実施の形態に係る基準電圧回路を示す回路図である。第１乃至第４の実施の形態における第３のトランジスタＭ３と第２のトランジスタＭ２との電流駆動能力比（Ｍ３／Ｍ２）に対する電源電圧変動除去特性の関係を示す特性図である。第１乃至第４の実施の形態における第２のトランジスタＭ２と第３のトランジスタＭ３との閾値の差に対する電源電圧変動除去特性の関係を示す特性図である。第１乃至第４の実施の形態における第３のトランジスタＭ３と第２のトランジスタＭ２との電流駆動能力比（Ｍ３／Ｍ２）が１２．５で、第２のトランジスタＭ２と第３のトランジスタＭ３との閾値の差が０．５（Ｖ）の場合における電源電圧変動除去特性を図２１に示す従来技術との比較において示す特性図である。本発明の第５の実施の形態に係る基準電圧回路を示す回路図である。本発明の第６の実施の形態に係る基準電圧回路を示す回路図である。本発明の第７の実施の形態に係る基準電圧回路を示す回路図である。本発明の第８の実施の形態に係る基準電圧回路を示す回路図である。本発明の第９の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１０の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１１の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１２の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１３の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１４の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１５の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１６の実施の形態に係る基準電圧回路を示す回路図である。本発明の第１の実施の形態に係る基準電圧回路を有するボルテージレギュレータの一例を示す回路図である。従来技術（特許文献１）に係る基準電圧回路を示す回路図である。従来技術（特許文献２）に係る基準電圧回路を示す回路図である。従来技術（特許文献３）に係る基準電圧回路を示すブロック線図である。

以下、本発明の実施の形態を図面に基づき詳細に説明する。なお、各実施の形態において、機能的に同一部分には同一番号を付し、重複する説明は省略する。

＜第１乃至第４の実施の形態＞
図１は本発明の第１の実施の形態に係る基準電圧回路を示す回路図である。同図に示すように、第１の実施の形態に係る基準電圧回路は、自身のゲートが自身のドレインと接続されたＮチャンネルのエンハンスメント型トランジスタである第１のトランジスタＭ１と、自身のゲートが第１のトランジスタＭ１のゲートに接続されるとともに自身のソースと接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタＭ２とが第１のトランジスタＭ１のドレインを介して直列接続された基本回路を有している。この基本回路では、第１のトランジスタＭ１の閾値ＶＴＨと第２のトランジスタＭ２の閾値ＶＴＨとの差で規定される基準電圧Ｖｒｅｆが第１のトランジスタＭ１及び第２のトランジスタＭ２のゲート（第１のトランジスタＭ１のドレイン及び第２のトランジスタＭ２のソース）に得られる。

Ｎチャンネルのディプレッション型トランジスタである第３のトランジスタＭ３は、自身の閾値が第２のトランジスタＭ２の閾値よりも絶対値が大きく、且つ電流駆動能力が第２のトランジスタＭ２の電流駆動能力よりも高く、第２のトランジスタＭ２のドレインを介して直列接続されている。ここで、電流駆動能力を高くするには、チャネル長Ｌを小さくする方法と、チャネル幅Ｗを大きくする方法及びその両方を実施する方法がある。通常第２のトランジスタＭ２のチャネル長Ｌは大きく設定されているため、トランジスタサイズを考慮すると第３のトランジスタＭ３のチャネル長Ｌを小さくする方法が面積効率的に有利である。

さらに、第３のトランジスタＭ３のゲートには一定の電圧が印加される。第１の実施の形態では第３のトランジスタＭ３のゲートを第１のトランジスタＭ１及び第２のトランジスタＭ２のゲートに共通に接続することで、一定電圧である基準電圧Ｖｒｅｆが印加されるようになっている。

また、第３のトランジスタＭ３のサブストレートは第１のトランジスタＭ１のサブストレートに接続されている。第１の実施の形態における第３のトランジスタＭ３のサブストレートは第１のトランジスタＭ１のサブストレートとともにＧＮＤに接続されている。

Ｎチャンネルのディプレッション型トランジスタである第４のトランジスタＭ４は第３のトランジスタＭ３のドレインを介して第３のトランジスタＭ３に直列接続されている。ここで、第４のトランジスタＭ４のゲートには当該基準電圧回路とは別のバイアス回路１から所定のバイアス電圧が印加されており、第４のトランジスタＭ４のドレインには、図示しない電源からの電源電圧Ｖｉｎが印加されている。ここで、第４のトランジスタＭ４の閾値は第２のトランジスタＭ２の閾値又は第３のトランジスタＭ３の閾値と同じであっても良い。

さらに、第１の実施の形態においては、第４のトランジスタＭ４のサブストレートも第２のトランジスタのサブストレートとともに第１のトランジスタＭ１及び第３のトランジスタＭ３と同様にＧＮＤに接続されている。ただ、第２のトランジスタＭ２及び第４のトランジスタＭ４のサブストレートに関しては必ずしも第１のトランジスタＭ１及び第３のトランジスタＭ３のサブストレートと同電位にする必要はない。

第１の実施の形態では第３のトランジスタＭ３のゲートには一定電圧である基準電圧Ｖｒｅｆを印加するようにしたが、これに限る必要はない。例えば、図２に示す第２の実施の形態のように、ＧＮＤ電圧が印加されるように構成しても良く、また図３及び図４に示す第３及び第４の実施の形態のように、当該基準電圧回路とは別のバイアス回路１，２，３が発生するバイアス電圧が印加されるように構成しても良い。なお、図３及び図４に示す第３及び第４の実施の形態は、本質的には同様の構成であるが、第３の実施の形態は第４のトランジスタＭ４のバイアス回路１と独立に第３のトランジスタＭ３のバイアス回路２を設けた場合であり、第４の実施の形態は第４のトランジスタＭ４と第３のトランジスタＭ３とで共通のバイアス回路３を設けた場合である。

かかる第１乃至第４の実施の形態によれば、エンハンスメント型トランジスタである第１のトランジスタＭ１の閾値ＶＴＨと、ディプレッション型トランジスタである第２のトランジスタＭ２の閾値ＶＴＨとの差に基づいて基準電圧Ｖｒｅｆが規定される。

プロセスの微細化が進むとゲート長変調効果が大きくなり、その結果図２１、図２２に示す従来技術においては高い電源電圧変動除去特性を維持することが困難になる。

これに対し、第１乃至第４の実施の形態においては、第２のトランジスタＭ２に対して第３のトランジスタＭ３が直列接続されており、しかも第３のトランジスタＭ３の閾値の絶対値が第２のトランジスタＭ２の閾値の絶対値よりも大きく、また第３のトランジスタＭ３の電流駆動能力が第２のトランジスタＭ２よりも大きく設定されており、さらに第３のトランジスタＭ３のゲートに一定の電圧が印加されるとともに、第３のトランジスタＭ３のサブストレートが第１のトランジスタＭ１のサブストレートに接続されているので、第３のトランジスタＭ３のソースとサブストレートとの間の電位差に起因するバックゲートバイアス効果が図２１及び図２２に示す従来技術に較べてより顕著に発揮される。すなわち、第３のトランジスタＭ３は第２のトランジスタＭ２に直列接続されているので、両者には同じ電流を流す必要があり、自らバックゲートバイアスをかけて第３のトランジスタＭ３のソース電圧が基準電圧Ｖｒｅｆよりも若干高い電位に固定しようとする。このとき、第１乃至第４の実施の形態では、前述の如き固有の構成要件を有するので、前記バックゲートバイアスをより効果的にかけることができ、その分より顕著に基準電圧の安定化を図ることができる。

さらに、第１乃至第４の実施の形態によれば、第３のトランジスタＭ３のドレインを介して第４のトランジスタＭ４を直列接続し、且つ第４のトランジスタＭ４には所定のバイアス回路１，３から所定のバイアス電圧を印加するようにしたので、入力側の電源電圧Ｖｉｎが変動しても第４のトランジスタＭ４自身のチャネル抵抗が変化することにより第４のトランジスタＭ４のソース側の電圧、すなわち第３のトランジスタＭ３のドレイン側の電圧の変動が抑制され、かかる抑制効果と前述の如き第３のトランジスタＭ３による作用効果とが重畳されることでさらに高い電源電圧変動除去特性を得ることができる。

図５は、第１乃至第４の実施の形態における第３のトランジスタＭ３と第２のトランジスタＭ２との電流駆動能力比（Ｍ３／Ｍ２）に対する電源電圧変動除去特性（ＰＳＲＲ）の関係を示す特性図である。同図を参照すれば、チャネル長Ｌ乃至チャネル幅Ｗを調整して第３のトランジスタＭ３の電流駆動能力を第２のトランジスタＭ２の電流駆動能力に対して大きくしていくと電源電圧変動除去特性が大きく改善されることが分かる。ここで、第２のトランジスタＭ２の閾値は−０．５０（Ｖ）、第３のトランジスタＭ３の閾値は−０．８５（Ｖ）に選定してある。

図６は第１乃至第４の実施の形態における第２のトランジスタＭ２と第３のトランジスタＭ３との閾値ＶＴＨの差に対する電源電圧変動除去特性の関係を示す特性図である。同図を参照すれば、第２のトランジスタＭ２と第３のトランジスタＭ３との閾値ＶＴＨの差が大きい程、電源電圧変動除去特性が向上することが分かる。基準電源回路として最近要求されるようになってきた−８８ｄＢの電源電圧変動除去特性を実現するには、閾値ＶＴＨの差が０．３５（Ｖ）以上であることが望ましい。なお、従来は１０ｋＨｚにおける電源電圧変動除去特性に関して−６０〜−７０ｄＢで十分満足とされていた。

さらに、図７は第１乃至第４の実施の形態における第３のトランジスタＭ３と第２のトランジスタＭ２との電流駆動能力比（Ｍ３／Ｍ２）が１２．５で、第２のトランジスタＭ２と第３のトランジスタＭ３との閾値ＶＴＨの差が０．５（Ｖ）の場合における電源電圧変動除去特性を図２１に示す従来技術との比較において示す特性図である。同図を参照すれば、前記従来技術に較べ、本発明の第１乃至第４の実施の形態の場合が、広い周波数領域において顕著に電源電圧変動除去特性が改善されていることが分かる。また、第１乃至第４の実施の形態では、最近要求されるようになってきた−８８ｄＢの電源電圧変動除去特性を容易に実現し得るのに対し、従来技術では従来要求されていた−６０〜−７０ｄＢを満足しているに過ぎないことが明確に示されている。

＜第５乃至第７の実施の形態＞
上記第１乃至第４の実施の形態は全て第４のトランジスタＭ４を有する場合であるが、この第４のトランジスタＭ４は省略することもできる。すなわち、図８乃至図１０に示す第５乃至第７の実施の形態のように構成することもできる。図８に示す第５の実施の形態が図１に示す第１の実施の形態から第４のトランジスタＭ４を省略したものであり、同様に図９に示す第６の実施の形態が図２に示す第２の実施の形態から、図１０に示す第７の実施の形態が図３に示す第３の実施の形態から第４のトランジスタＭ４をそれぞれ省略した場合である。

この結果、第５乃至第７の実施の形態では、第４のトランジスタＭ４を省略しているので、第１乃至第４の実施の形態の場合よりも低い電源電圧Ｖｉｎでの動作が可能となる。同時に、第１乃至第４の実施の形態に較べ、若干電源電圧変動除去特性は劣るが、図２１及び図２２に示す従来技術に係る基準電圧回路の場合よりも、高い電源電圧変動除去特性を得ることができる。第５乃至第７の実施の形態でも、第３のトランジスタＭ３のソースとサブストレートとの間の電位差に起因するバックゲートバイアス効果が図２１及び図２２に示す従来技術に較べてより顕著に発揮されるからである。

＜第８乃至第１０の実施の形態＞
図１１は本発明の第８の実施の形態に係る基準電圧回路を示す回路図である。同図に示すように、第８の実施の形態に係る基準電圧回路は、自身のゲートとソースとが接続された第２のトランジスタＭ２によって決定される電流がカレントミラー回路を介して第１のトランジスタＭ１に供給されるように構成した基本回路に、図１に示す第１の実施の形態に係る基準電圧回路の構成を組み合わせたものである。さらに詳言すると、カレントミラー回路は、Ｐチャンネルのエンハンスメント型トランジスタである第５のトランジスタＭ５とＰチャンネルのエンハンスメント型トランジスタである第６のトランジスタＭ６とからなり、これら第５及び第６のトランジスタＭ５，Ｍ６のドレインに電源電圧Ｖｉｎが印加されている。かかるカレントミラー回路と第２のトランジスタＭ２のドレインとの間に第３のトランジスタＭ３と第４のトランジスタＭ４とが直列に接続されている。ここで、第３のトランジスタＭ３は自身の閾値が前記Ｍ２の閾値よりも絶対値が大きく、且つ電流駆動能力が前記第２のトランジスタＭ２の電流駆動能力よりも高く設定されている。しかも第３のトランジスタＭ３のゲートは第２のトランジスタＭ２のゲートとともに一定の電圧であるＧＮＤに接続されるとともに、そのサブストレートは第１のトランジスタＭ１のサブストレートと同様にＧＮＤに接続されている。また、第４のトランジスタＭ４のゲートには当該基準電圧回路とは別のバイアス回路１から所定のバイアス電圧が印加される。

第４のトランジスタＭ４の閾値は第２のトランジスタＭ２の閾値又は第３のトランジスタＭ３の閾値と同じであっても良い。さらに、第８の実施の形態においては、第４のトランジスタＭ４のサブストレートも第２のトランジスタのサブストレートとともに第１のトランジスタＭ１及び第３のトランジスタＭ３と同様にＧＮＤに接続されている。ただ、第２のトランジスタＭ２及び第４のトランジスタＭ４のサブストレートに関しては必ずしも第１のトランジスタＭ１及び第３のトランジスタＭ３のサブストレートと同電位にする必要はない。

一方、第１のトランジスタＭ１のゲートは、Ｎチャンネルのディプレッション型トランジスタである第７のトランジスタＭ７のソースに接続されるとともに、抵抗Ｒを介してＧＮＤに接続されている。また、第７のトランジスタＭ７のドレインには電源電圧Ｖｉｎが印加されている。この結果、第１のトランジスタＭ１のゲートには第１のトランジスタＭ１の閾値ＶＴＨと第２のトランジスタＭ２の閾値ＶＴＨとの差に基づく基準電圧Ｖｒｅｆが得られる。

また、図１２に示す第９の実施の形態のように、第１のトランジスタＭ１のゲートに接続された抵抗Ｒ１，Ｒ２の抵抗比で基準電圧Ｖｒｅｆよりも高圧の基準電圧Ｖｒｅｆ１を得るように構成しても良い。この場合の基準電圧Ｖｒｅｆ１は次式（１）で与えられる。

Ｖｒｅｆ１＝{（Ｒ１＋Ｒ２）／Ｒ１}×Ｖｒｅｆ・・・（１）

さらに、図１３に示す第１０の実施の形態のように、第１のトランジスタＭ１のゲートに接続された抵抗Ｒ１，Ｒ２の抵抗比で基準電圧Ｖｒｅｆよりも低圧の基準電圧Ｖｒｅｆ２を得るように構成しても良い。この場合の基準電圧Ｖｒｅｆ２は次式（２）で与えられる。

Ｖｒｅｆ２＝{Ｒ１／（Ｒ１＋Ｒ２）}×Ｖｒｅｆ・・・（２）

上述の如き第８乃至第１０の実施の形態によれば、カレントミラー回路により第１のトランジスタＭ１，第２のトランジスタＭ２に電源から供給される電流を分流させるようにしたので、第１のトランジスタＭ１乃至第４のトランジスタＭ４を直列に接続した第１の実施の形態の場合よりも低い電源電圧Ｖｉｎでの動作が可能となると同時に、第１の実施の形態と同様の作用効果が発揮される結果、第１の実施の形態と同様に広い周波数帯域で高い電源電圧変動除去特性を得ることができる。

＜他の実施の形態＞
図１１乃至図１３に示す第８乃至第１０の実施の形態に係る基準電圧回路は、カレントミラー回路と図１に示す第１の実施の形態に係る基準電圧回路の構成とを組み合わせたものであるが、かかる組み合わせに限定するものではない。第２乃至第７の実施の形態に係る基準電圧回路の何れとも組み合わせることができる。すなわち、図１１乃至図１３に示すカレントミラー回路を構成する第５のトランジスタＭ５に接続されるブロックＡを、図１４乃至図１９に示すブロックＡ１乃至Ａ６で置換することができる。これらを第１１乃至第１６の実施の形態としてさらに詳細に説明する。

図１４に示す第１１の実施の形態におけるブロックＡ１は、図２に示す第２の実施の形態に対応する構成を基本とし、第３のトランジスタＭ３のゲートに基準電圧Ｖｒｅｆを印加するように構成して図１１のブロックＡを置換したものである。

図１５に示す第１２の実施の形態におけるブロックＡ２は、図３に示す第３の実施の形態に対応する構成で、図１６に示す第１３の実施の形態におけるブロックＡ３は、図４に示す第４の実施の形態に対応する構成で、図１７に示す第１４の実施の形態におけるブロックＡ４は、図８に示す第５の実施の形態に対応する構成で、それぞれ図１１に示すブロックＡを置換したものである。

図１８に示す第１５の実施の形態におけるブロックＡ５は、図９に示す第６の実施の形態に対応する構成を基本とし、第３のトランジスタＭ３のゲートに基準電圧Ｖｒｅｆを印加するように構成して図１１のブロックＡを置換したものである。

図１９に示す第１６の実施の形態におけるブロックＡ６は、図１０に示す第７の実施の形態に対応する構成で図１１に示すブロックＡを置換したものである。

なお、図１２乃至図１３に示すブロックＡを、ブロックＡ１乃至Ａ６で置換した構成の各基準電圧回路も，勿論本発明の各実施の形態として含めることができる。

さらに、上記各実施の形態はＰ型シリコン基板にＮチャンネルＭＯＳトランジスタを形成した場合について説明したが、Ｎ型シリコン基板にＰウェル領域を形成し、その領域内にＮチャンネルＭＯＳを形成した場合でも同様の効果が得られる。この場合の基板電位とは互いに接続されたＰウェル領域の電位のことである。すなわち、半導体基板の極性には依存しない。また、本発明の効果はゲート電極の極性や不純物濃度にも影響を受けない。

本発明は、入力電圧が例えば１０Ｖ以上の高電圧電源の場合にも、同様の効果を奏することができる。この場合は、第３のトランジスタＭ３と第４のトランジスタＭ４を高耐圧用トランジスタ、例えばＬｏｃｏｓオフセット型トランジスタやマスクＬＤＤ型トランジスタ等を用いれば良い。この際、第１のトランジスタＭ１や第２のトランジスタＭ２は低耐圧用であるコンベンショナル型トランジスタのままでも良いし、高耐圧用トランジスタでも良い。この場合、ゲート酸化膜厚やドレイン構造が異なる場合が多いので、電流駆動能力比はトランジスタサイズ比にはならず、ゲート酸化膜厚やドレイン抵抗を含めた電流駆動能力で考える必要がある。

＜ボルテージレギュレータ＞
図２０は図１に示す第１の実施の形態に係る基準電圧回路を有するボルテージレギュレータの一例を示す回路図である。同図に示すように、当該ボルテージレギュレータは、抵抗Ｒ３，Ｒ４の分圧比で規定されて出力電圧Ｖｏｕｔに追従するフィードバック電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとを差動増幅器５の入力とすることにより、両者の偏差に応じて第１０のトランジスタＭ１０のオン抵抗を制御することで出力電圧Ｖｏｕｔを一定に調整する。ここで、第１１及び第１２のトランジスタＭ１１，Ｍ１２は電流源Ｉｒｅｆが供給する電流で第４のトランジスタＭ４のゲートに印加する一定電圧を発生するバイアス回路を構成している。

かくして次式（３）で示す出力電圧Ｖｏｕｔが得られる。

Ｖｏｕｔ＝｛（Ｒ３＋Ｒ４）／Ｒ３｝×Ｖｒｅｆ・・・（３）

ここで、基準電圧Ｖｒｅｆを発生するのが本発明の各実施の形態に係る基準電圧回路である。図２０は、そのブロックＢ内に示すように、基準電圧回路を第１の実施の形態で構成した場合を示している。ブロックＢ内の基準電圧回路は、勿論第２乃至第１０の実施の形態に係る基準電圧回路で置き換えることができる。

本発明は電源電圧の供給を担う電圧調整装置に代表されるパワーマネージメントＩＣである基準電圧回路を製造・販売する産業分野において有効に利用することができる。

１，２，３バイアス回路，
Ｖｉｎ電源電圧
Ｖｒｅｆ基準電圧
Ｒ、Ｒ_１，Ｒ_２抵抗
Ｍ１第１のトランジスタ（Ｎチャンネルのエンハンスメント型トランジスタ）
Ｍ２第２のトランジスタ（Ｎチャンネルのディプレッション型トランジスタ）
Ｍ３第３のトランジスタ（Ｎチャンネルのディプレッション型トランジスタ）
Ｍ４第４のトランジスタ（Ｎチャンネルのディプレッション型トランジスタ）
Ｍ５第５のトランジスタ（Ｐチャンネルのエンハンスメント型トランジスタ）
Ｍ６第６のトランジスタ（Ｐチャンネルのエンハンスメント型トランジスタ）
Ｍ７第７のトランジスタ（Ｎチャンネルのディプレッション型トランジスタ）

Claims

自身のゲートが自身のドレインと接続されたＮチャンネルのエンハンスメント型トランジスタである第１のトランジスタと、自身のゲートが前記第１のトランジスタのゲートに接続されるとともに自身のソースと接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタとが前記第１のトランジスタのドレインを介して直列接続され、前記第１のトランジスタ及び第２のトランジスタのゲートに基準電圧を発生する基準電圧回路であって、
自身の閾値が前記第２のトランジスタの閾値よりも絶対値が大きく、且つ電流駆動能力が前記第２のトランジスタの電流駆動能力よりも高いＮチャンネルのディプレッション型トランジスタである第３のトランジスタが、前記第２のトランジスタのドレインを介して直列接続され、
さらに前記第３のトランジスタのゲートには一定の電圧が印加され、前記第３のトランジスタのサブストレートが前記第１のトランジスタのサブストレートに接続されていることを特徴とする基準電圧回路。
請求項１に記載する基準電圧回路であって、
前記第３のトランジスタのゲートには当該基準電圧回路とは別のバイアス回路が発生するバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項１に記載する基準電圧回路であって、
前記第３のトランジスタのゲートには前記基準電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項１に記載する基準電圧回路であって、
前記第３のトランジスタのゲートには前記第１のトランジスタのソース電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項１乃至請求項４に記載する何れか一つの基準電圧回路において、
前記第３のトランジスタのドレインを介して前記第３のトランジスタに直列接続されたＮチャンネルのディプレッション型トランジスタである第４のトランジスタを有し、
前記第４のトランジスタのゲートには当該基準電圧回路とは別のバイアス回路から所定のバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項５に記載する基準電圧回路において、
前記第４のトランジスタの閾値が前記第２のトランジスタの閾値と同じであることを特徴とする基準電圧回路。
請求項５に記載する基準電圧回路において、
前記第４のトランジスタの閾値が前記第３のトランジスタの閾値と同じであることを特徴とする基準電圧回路。
自身のゲートとソースとが接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタによって決定される電流がカレントミラー回路を介してＮチャンネルのエンハンスメント型トランジスタである第１のトランジスタに供給され、これに伴い前記第１のトランジスタのゲートに基準電圧が発生される基準電圧回路であって、
自身の閾値が前記第２のトランジスタの閾値よりも絶対値が大きく、且つ電流駆動能力が前記第２のトランジスタの電流駆動能力よりも高いＮチャンネルのディプレッション型トランジスタである第３のトランジスタが、前記第２のトランジスタのドレインを介して直列接続されるとともに自身のドレインを介して前記カレントミラー回路に接続され、
さらに前記第３のトランジスタのゲートには一定の電圧が印加され、前記第３のトランジスタのサブストレートが前記第１のトランジスタのサブストレートに接続されていることを特徴とする基準電圧回路。
請求項８に記載する基準電圧回路であって、
前記第３のトランジスタのゲートには当該基準電圧回路とは別のバイアス回路が発生するバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項８に記載する基準電圧回路であって、
前記第３のトランジスタのゲートには前記基準電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項８に記載する基準電圧回路であって、
前記第３のトランジスタのゲートには前記第１のトランジスタのソース電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項８乃至請求項１１に記載する何れか一つの基準電圧回路において、
前記第３のトランジスタのドレインを介して前記第３のトランジスタに直列接続されるとともに自身のドレインを介して前記カレントミラー回路に接続されているＮチャンネルのディプレッション型トランジスタである第４のトランジスタを有し、
前記第４のトランジスタのゲートには当該基準電圧回路とは別のバイアス回路から所定のバイアス電圧が印加されるように構成されていることを特徴とする基準電圧回路。
請求項１２に記載する基準電圧回路において、
前記第４のトランジスタの閾値が前記第２のトランジスタの閾値と同じであることを特徴とする基準電圧回路。
請求項１２に記載する基準電圧回路において、
前記第４のトランジスタの閾値が前記第３のトランジスタの閾値と同じであることを特徴とする基準電圧回路。