JP2000089843A - 基準電圧源用半導体装置 - Google Patents
基準電圧源用半導体装置Info
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Abstract
(57)【要約】
【課題】 温度特性補償や歩留まりの向上が可能な基準
電圧源用半導体装置を提供すること。 【解決手段】 第１電源電圧入力端子ＶDDと第２電源電
圧入力端子ＶSSとの間にデプレッション型Ｎチャネル電
界効果トランジスタＱ1とエンハンスメント型Ｎチャネ
ル電界効果トランジスタＱ2との基準電圧出力点から基
準電圧を出力する回路構成の基準電圧源用半導体装置に
おいて、上段基準電圧発生用トランジスタの実効的なゲ
ートサイズを調整する上段温度特性補正回路１２と、エ
ンハンスメント型Ｎチャネル電界効果トランジスタの実
効的なゲートサイズを調整する下段温度特性補正回路１
４とを設ける。
電圧源用半導体装置を提供すること。 【解決手段】 第１電源電圧入力端子ＶDDと第２電源電
圧入力端子ＶSSとの間にデプレッション型Ｎチャネル電
界効果トランジスタＱ1とエンハンスメント型Ｎチャネ
ル電界効果トランジスタＱ2との基準電圧出力点から基
準電圧を出力する回路構成の基準電圧源用半導体装置に
おいて、上段基準電圧発生用トランジスタの実効的なゲ
ートサイズを調整する上段温度特性補正回路１２と、エ
ンハンスメント型Ｎチャネル電界効果トランジスタの実
効的なゲートサイズを調整する下段温度特性補正回路１
４とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタで構
成される基準電圧源に関し、特に、ＰＤＡ（Ｐｅｒｓｏ
ｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の携
帯情報機器、ＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａ
ｌ Ｃｅｌｌｕｌａｒ）やＰＨＳ（Ｐｅｒｓｏｎａｌ
Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）等の携帯電話、
もしくはＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ等の携帯
型オーディオ機器に代表される携帯機器に実装される基
準電圧源用半導体装置、または携帯機器に利用されてい
るリチウムイオン電池を過充電、過放電、過電流から保
護する保護ＩＣ（集積回路）に内蔵される過充電、過放
電、過電流を検知する回路に用いられる基準電圧を発生
するための基準電圧源用半導体装置に関する。
成される基準電圧源に関し、特に、ＰＤＡ（Ｐｅｒｓｏ
ｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の携
帯情報機器、ＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａ
ｌ Ｃｅｌｌｕｌａｒ）やＰＨＳ（Ｐｅｒｓｏｎａｌ
Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）等の携帯電話、
もしくはＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ等の携帯
型オーディオ機器に代表される携帯機器に実装される基
準電圧源用半導体装置、または携帯機器に利用されてい
るリチウムイオン電池を過充電、過放電、過電流から保
護する保護ＩＣ（集積回路）に内蔵される過充電、過放
電、過電流を検知する回路に用いられる基準電圧を発生
するための基準電圧源用半導体装置に関する。
【０００２】
【従来の技術】従来この種の基準電圧源用半導体装置と
しては、例えば、特開平１−２１７６１１号公報（第１
従来技術、図８参照）に示すようなものがある。
しては、例えば、特開平１−２１７６１１号公報（第１
従来技術、図８参照）に示すようなものがある。
【０００３】すなわち、第１従来技術は、複数のＭＯＳ
トランジスタ３Ａ〜１４Ａの直列回路を高抵抗２Ａを介
して直流電源１Ａに接続し、その直列回路の両端に生じ
る電圧降下から定電圧を得るように構成され、更に、開
閉動作がプログラミング可能な複数の開閉素子１５Ａ〜
１９Ａを備え、その開閉素子１５Ａ〜１９Ａの一端がＭ
ＯＳトランジスタ３Ａ〜７Ａの各接続点に各々接続され
ると共に、他端が相互に短絡され、その短絡部から定電
圧出力を得るように構成されていた。
トランジスタ３Ａ〜１４Ａの直列回路を高抵抗２Ａを介
して直流電源１Ａに接続し、その直列回路の両端に生じ
る電圧降下から定電圧を得るように構成され、更に、開
閉動作がプログラミング可能な複数の開閉素子１５Ａ〜
１９Ａを備え、その開閉素子１５Ａ〜１９Ａの一端がＭ
ＯＳトランジスタ３Ａ〜７Ａの各接続点に各々接続され
ると共に、他端が相互に短絡され、その短絡部から定電
圧出力を得るように構成されていた。
【０００４】また他の基準電圧源用半導体装置として
は、例えば、特開平６−２３０８３６号公報（第２従来
技術、図９参照）に示すようなものがある。
は、例えば、特開平６−２３０８３６号公報（第２従来
技術、図９参照）に示すようなものがある。
【０００５】すなわち、第２従来技術は、コレクタおよ
びベースが電流源１Ｂに接続された第１のトランジスタ
２Ｂと、コレクタが第１のトランジスタ２Ｂのエミッタ
に接続された第２のトランジスタ３Ｂと、第１のトラン
ジスタ２Ｂのベースと第２のトランジスタ３Ｂのベース
との間に接続された第１の抵抗素子４Ｂと、第２のトラ
ンジスタ３Ｂのベースおよびエミッタ間に接続された第
２の抵抗素子５Ｂとにより構成し、第１および第２のト
ランジスタ２Ｂ，３Ｂのエミッタサイズと第１および第
２の抵抗素子４Ｂ，５Ｂの抵抗値を適切な値に設定する
ことにより、出力電圧Ｖ0の温度依存性をなくすように
構成されていた。これにより、簡単な構成で、設定電圧
に対して温度による変動が小さく、多少の電流変動に対
しても安定な定電圧回路を実現している。
びベースが電流源１Ｂに接続された第１のトランジスタ
２Ｂと、コレクタが第１のトランジスタ２Ｂのエミッタ
に接続された第２のトランジスタ３Ｂと、第１のトラン
ジスタ２Ｂのベースと第２のトランジスタ３Ｂのベース
との間に接続された第１の抵抗素子４Ｂと、第２のトラ
ンジスタ３Ｂのベースおよびエミッタ間に接続された第
２の抵抗素子５Ｂとにより構成し、第１および第２のト
ランジスタ２Ｂ，３Ｂのエミッタサイズと第１および第
２の抵抗素子４Ｂ，５Ｂの抵抗値を適切な値に設定する
ことにより、出力電圧Ｖ0の温度依存性をなくすように
構成されていた。これにより、簡単な構成で、設定電圧
に対して温度による変動が小さく、多少の電流変動に対
しても安定な定電圧回路を実現している。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな第１従来技術または第２従来技術の基準電圧源用半
導体装置では、製造プロセスバラツキ、特にゲートの膜
厚やドーズ量のバラツキに起因して、基準電圧の温度特
性のバラツキが大きくなってしまうという問題点があっ
た。このため、基準電圧源用半導体装置の出力電圧（基
準電圧）を利用するような電圧検出器、レギュレータな
どでも、基準電圧に関する温度特性補償が難しいという
技術的課題があった。
うな第１従来技術または第２従来技術の基準電圧源用半
導体装置では、製造プロセスバラツキ、特にゲートの膜
厚やドーズ量のバラツキに起因して、基準電圧の温度特
性のバラツキが大きくなってしまうという問題点があっ
た。このため、基準電圧源用半導体装置の出力電圧（基
準電圧）を利用するような電圧検出器、レギュレータな
どでも、基準電圧に関する温度特性補償が難しいという
技術的課題があった。
【０００７】また、温度補償範囲で良好な動作を確保で
きる基準電圧源用半導体装置の歩留まりは、前述の製造
プロセスバラツキに起因して低下してしまう可能性があ
るという問題点もあった。
きる基準電圧源用半導体装置の歩留まりは、前述の製造
プロセスバラツキに起因して低下してしまう可能性があ
るという問題点もあった。
【０００８】本発明は、このような従来の問題点を解決
することを課題としており、特に、後工程としてのレー
ザートリミングによって簡単に基準電圧源を構成するト
ランジスタのゲートサイズ（ゲート幅もしくはゲート
長）を微調整することにより、基準電圧の温度特性補償
の向上を図り、更に、基準電圧源用半導体装置の歩留ま
り向上を図ることを目的としている。
することを課題としており、特に、後工程としてのレー
ザートリミングによって簡単に基準電圧源を構成するト
ランジスタのゲートサイズ（ゲート幅もしくはゲート
長）を微調整することにより、基準電圧の温度特性補償
の向上を図り、更に、基準電圧源用半導体装置の歩留ま
り向上を図ることを目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するため
になされた請求項１に記載の発明は、第１電源電圧入力
端子（ＶDD）と第２電源電圧入力端子（ＶSS）との間に
デプレッション型Ｎチャネル電界効果トランジスタ（Ｑ
1）とエンハンスメント型Ｎチャネル電界効果トランジ
スタ（Ｑ2）を直列に接続し、該接続点と前記デプレッ
ション型Ｎチャネル電界効果トランジスタのゲートと前
記エンハンスメント型Ｎチャネル電界効果トランジスタ
のゲートを共通接続して基準電圧出力点とするととも
に、該基準電圧出力点から基準電圧出力ラインを介して
基準電圧（Ｖref）を出力する基準電圧源用半導体装置
であって、前記基準電圧出力ラインと前記第１電源電圧
入力端子との間に前記デプレッション型Ｎチャネル電界
効果トランジスタの実効ゲートサイズを調整して温度特
性を補正する第１の温度特性補正回路（上段温度特性補
正回路１２）を設け、前記基準電圧出力ラインと前記第
２電源電圧入力端子との間に前記エンハンスメント型Ｎ
チャネル電界効果トランジスタの実効ゲートサイズを調
整して温度特性を補正する第２の温度特性補正回路（下
段温度特性補正回路１４）を設けたことを特徴とする基
準電圧源用半導体装置である。
になされた請求項１に記載の発明は、第１電源電圧入力
端子（ＶDD）と第２電源電圧入力端子（ＶSS）との間に
デプレッション型Ｎチャネル電界効果トランジスタ（Ｑ
1）とエンハンスメント型Ｎチャネル電界効果トランジ
スタ（Ｑ2）を直列に接続し、該接続点と前記デプレッ
ション型Ｎチャネル電界効果トランジスタのゲートと前
記エンハンスメント型Ｎチャネル電界効果トランジスタ
のゲートを共通接続して基準電圧出力点とするととも
に、該基準電圧出力点から基準電圧出力ラインを介して
基準電圧（Ｖref）を出力する基準電圧源用半導体装置
であって、前記基準電圧出力ラインと前記第１電源電圧
入力端子との間に前記デプレッション型Ｎチャネル電界
効果トランジスタの実効ゲートサイズを調整して温度特
性を補正する第１の温度特性補正回路（上段温度特性補
正回路１２）を設け、前記基準電圧出力ラインと前記第
２電源電圧入力端子との間に前記エンハンスメント型Ｎ
チャネル電界効果トランジスタの実効ゲートサイズを調
整して温度特性を補正する第２の温度特性補正回路（下
段温度特性補正回路１４）を設けたことを特徴とする基
準電圧源用半導体装置である。
【００１０】また、請求項２記載の発明は、ドレインが
負荷回路を介して第１電源電圧入力端子（ＶDD）に接続
され、ソースが共通接続されて定電流回路を介して第２
電源電圧入力端子（ＶSS）に接続されたデプレッション
型Ｎチャネル電界効果トランジスタ（Ｑ3）とエンハン
スメント型Ｎチャネル電界効果トランジスタ（Ｑ4）を
具備し、前記デプレッション型Ｎチャネル電界効果トラ
ンジスタと前記エンハンスメント型Ｎチャネル電界効果
トランジスタのそれぞれのドレインから取り出した電位
に基づいて基準電圧（Ｖref）を生成して基準電圧出力
ラインを介して出力する基準電圧源用半導体装置であっ
て、前記デプレッション型Ｎチャネル電界効果トランジ
スタのドレイン側に、該デプレッション型Ｎチャネル電
界効果トランジスタの実効ゲートサイズを調整して温度
特性を補正する第１の温度特性補正回路（２２）を設
け、前記エンハンスメント型Ｎチャネル電界効果トラン
ジスタのドレイン側に、該エンハンスメント型Ｎチャネ
ル電界効果トランジスタの実効ゲートサイズを調整して
温度特性を補正する第２の温度特性補正回路（２４）を
設けたことを特徴とする基準電圧源用半導体装置であ
る。
負荷回路を介して第１電源電圧入力端子（ＶDD）に接続
され、ソースが共通接続されて定電流回路を介して第２
電源電圧入力端子（ＶSS）に接続されたデプレッション
型Ｎチャネル電界効果トランジスタ（Ｑ3）とエンハン
スメント型Ｎチャネル電界効果トランジスタ（Ｑ4）を
具備し、前記デプレッション型Ｎチャネル電界効果トラ
ンジスタと前記エンハンスメント型Ｎチャネル電界効果
トランジスタのそれぞれのドレインから取り出した電位
に基づいて基準電圧（Ｖref）を生成して基準電圧出力
ラインを介して出力する基準電圧源用半導体装置であっ
て、前記デプレッション型Ｎチャネル電界効果トランジ
スタのドレイン側に、該デプレッション型Ｎチャネル電
界効果トランジスタの実効ゲートサイズを調整して温度
特性を補正する第１の温度特性補正回路（２２）を設
け、前記エンハンスメント型Ｎチャネル電界効果トラン
ジスタのドレイン側に、該エンハンスメント型Ｎチャネ
ル電界効果トランジスタの実効ゲートサイズを調整して
温度特性を補正する第２の温度特性補正回路（２４）を
設けたことを特徴とする基準電圧源用半導体装置であ
る。
【００１１】請求項１および請求項２記載の発明によれ
ば、デプレッション型Ｎチャネル電界効果トランジスタ
の実効的なゲートサイズを調整でき、デプレッション型
Ｎチャネル電界効果トランジスタの閾値電圧の温度特性
を調節することができる。
ば、デプレッション型Ｎチャネル電界効果トランジスタ
の実効的なゲートサイズを調整でき、デプレッション型
Ｎチャネル電界効果トランジスタの閾値電圧の温度特性
を調節することができる。
【００１２】また、エンハンスメント型Ｎチャネル電界
効果トランジスタの実効的なゲートサイズを調整でき、
エンハンスメント型Ｎチャネル電界効果トランジスタの
閾値電圧の温度特性を調節することができる。
効果トランジスタの実効的なゲートサイズを調整でき、
エンハンスメント型Ｎチャネル電界効果トランジスタの
閾値電圧の温度特性を調節することができる。
【００１３】このように、デプレッション型Ｎチャネル
電界効果トランジスタの閾値電圧の温度特性とエンハン
スメント型Ｎチャネル電界効果トランジスタの閾値電圧
の温度特性とを各々独立に調整することにより、これら
の線形関数で定義される基準電圧の温度特性を所定の基
準範囲内に調整することができるようになる。
電界効果トランジスタの閾値電圧の温度特性とエンハン
スメント型Ｎチャネル電界効果トランジスタの閾値電圧
の温度特性とを各々独立に調整することにより、これら
の線形関数で定義される基準電圧の温度特性を所定の基
準範囲内に調整することができるようになる。
【００１４】請求項３記載の発明は、請求項１または２
記載の基準電圧源用半導体装置において、第１の温度特
性補正回路（１２，２２）は、少なくとも１つ以上の温
度調整用デプレッション型Ｎチャネル電界効果トランジ
スタとレーザートリミング用の単一のヒューズとが並列
に接続された調整回路が少なくとも１段以上直列に接続
されて構成される。
記載の基準電圧源用半導体装置において、第１の温度特
性補正回路（１２，２２）は、少なくとも１つ以上の温
度調整用デプレッション型Ｎチャネル電界効果トランジ
スタとレーザートリミング用の単一のヒューズとが並列
に接続された調整回路が少なくとも１段以上直列に接続
されて構成される。
【００１５】また、第２の温度特性補正回路（１４，２
４）は、少なくとも１つ以上の温度調整用エンハンスメ
ント型Ｎチャネル電界効果トランジスタとレーザートリ
ミング用の単一のヒューズとが並列に接続された調整回
路が少なくとも１段以上直列に接続されて構成され、前
記レーザートリミング用のヒューズが選択的にレーザト
リミング（切断）されることを特徴とする基準電圧源用
半導体装置である。
４）は、少なくとも１つ以上の温度調整用エンハンスメ
ント型Ｎチャネル電界効果トランジスタとレーザートリ
ミング用の単一のヒューズとが並列に接続された調整回
路が少なくとも１段以上直列に接続されて構成され、前
記レーザートリミング用のヒューズが選択的にレーザト
リミング（切断）されることを特徴とする基準電圧源用
半導体装置である。
【００１６】基準電圧源用半導体装置から出力される基
準電圧の温度特性は、デプレッション型Ｎチャネル電界
効果トランジスタの閾値電圧とエンハンスメント型Ｎチ
ャネル電界効果トランジスタの閾値電圧との線形関数で
定義できる。
準電圧の温度特性は、デプレッション型Ｎチャネル電界
効果トランジスタの閾値電圧とエンハンスメント型Ｎチ
ャネル電界効果トランジスタの閾値電圧との線形関数で
定義できる。
【００１７】このため、後工程のレーザートリミングに
おいて、第１の温度特性補正回路内の各段のヒューズを
選択的にレーザートリミングし、また第２の温度特性補
正回路内の各段のヒューズを選択的に後工程でレーザー
トリミングすることにより、簡単に基準電圧源用半導体
装置の実効的なゲートサイズ（ゲート幅もしくはゲート
長）を微調整できるようになる。
おいて、第１の温度特性補正回路内の各段のヒューズを
選択的にレーザートリミングし、また第２の温度特性補
正回路内の各段のヒューズを選択的に後工程でレーザー
トリミングすることにより、簡単に基準電圧源用半導体
装置の実効的なゲートサイズ（ゲート幅もしくはゲート
長）を微調整できるようになる。
【００１８】その結果、デプレッション型Ｎチャネル電
界効果トランジスタやエンハンスメント型Ｎチャネル電
界効果トランジスタの製造プロセスバラツキを補正でき
るようになり、温度特性が製造プロセスバラツキに依存
しなくなるので、温度特性補償が可能となり、また歩留
まり向上が可能となる。
界効果トランジスタやエンハンスメント型Ｎチャネル電
界効果トランジスタの製造プロセスバラツキを補正でき
るようになり、温度特性が製造プロセスバラツキに依存
しなくなるので、温度特性補償が可能となり、また歩留
まり向上が可能となる。
【００１９】請求項４記載の発明は、請求項３記載の基
準電圧源用半導体装置において、前記直列に接続された
各調整回路を構成する温度調整用デプレッション型Ｎチ
ャネル電界効果トランジスタの個数を２n個（但し、ｎ
は各段ごとに異なる整数０，１，２，３，・・）とし、
また、前記直列に接続された各調整回路を構成する温度
調整用エンハンスメント型Ｎチャネル電界効果トランジ
スタの個数を２m個（但し、ｍは各段ごとに異なる整数
０，１，２，３，・・）としたことを特徴とする基準電
圧源用半導体装置である。
準電圧源用半導体装置において、前記直列に接続された
各調整回路を構成する温度調整用デプレッション型Ｎチ
ャネル電界効果トランジスタの個数を２n個（但し、ｎ
は各段ごとに異なる整数０，１，２，３，・・）とし、
また、前記直列に接続された各調整回路を構成する温度
調整用エンハンスメント型Ｎチャネル電界効果トランジ
スタの個数を２m個（但し、ｍは各段ごとに異なる整数
０，１，２，３，・・）としたことを特徴とする基準電
圧源用半導体装置である。
【００２０】請求項４記載の発明によれば、温度調整用
のトランジスタの数を各段毎に異なる２のべき乗にした
ため、各段温度特性補正回路内の各段ヒューズを選択的
に後工程でレーザートリミングすることにより温度特性
の補正を系統的にかつ正確に行なうことが可能になる。
のトランジスタの数を各段毎に異なる２のべき乗にした
ため、各段温度特性補正回路内の各段ヒューズを選択的
に後工程でレーザートリミングすることにより温度特性
の補正を系統的にかつ正確に行なうことが可能になる。
【００２１】
【発明の実施の形態】以下、図面に基づき、本発明の一
実施形態を説明する。
実施形態を説明する。
【００２２】初めに、基準電圧源用半導体装置の回路構
成を説明する。図２は、図１の基準電圧源用半導体装置
１０の動作原理を説明するための回路図である。
成を説明する。図２は、図１の基準電圧源用半導体装置
１０の動作原理を説明するための回路図である。
【００２３】図２に示す基準電圧源用半導体装置２０
は、後述する基準電圧源用半導体装置１０（図１参照）
の基本回路であって、第１電源電圧ＶDDの入力端子と第
２電源電圧ＶSSの入力端子との間にデプレッション型Ｎ
チャネルＭＯＳトランジスタＱ 1とエンハンスメント型
ＮチャネルＭＯＳトランジスタＱ2とが直列に接続さ
れ、デプレッション型ＮチャネルＭＯＳトランジスタＱ
1のゲートとエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2のゲートとがこの基準電圧出力点に共通接
続されて構成され、この基準電圧出力点から基準電圧Ｖ
refを出力する回路構成となっている。
は、後述する基準電圧源用半導体装置１０（図１参照）
の基本回路であって、第１電源電圧ＶDDの入力端子と第
２電源電圧ＶSSの入力端子との間にデプレッション型Ｎ
チャネルＭＯＳトランジスタＱ 1とエンハンスメント型
ＮチャネルＭＯＳトランジスタＱ2とが直列に接続さ
れ、デプレッション型ＮチャネルＭＯＳトランジスタＱ
1のゲートとエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2のゲートとがこの基準電圧出力点に共通接
続されて構成され、この基準電圧出力点から基準電圧Ｖ
refを出力する回路構成となっている。
【００２４】具体的には、基準電圧源用半導体装置２０
は、第１電源の電圧ＶDDにデプレッション型Ｎチャネル
ＭＯＳトランジスタＱ1のドレイン端子に接続され、デ
プレッション型ＮチャネルＭＯＳトランジスタＱ1のソ
ース端子及びゲート端子とエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＱ2のドレイン端子及びゲート端
子とが基準電圧出力点に共通接続され、エンハンスメン
ト型ＮチャネルＭＯＳトランジスタＱ2のソース端子が
第２電源電圧入力端子ＶSSに接続され、この基準電圧出
力点から基準電圧Ｖrefを出力する回路構成となってい
る。
は、第１電源の電圧ＶDDにデプレッション型Ｎチャネル
ＭＯＳトランジスタＱ1のドレイン端子に接続され、デ
プレッション型ＮチャネルＭＯＳトランジスタＱ1のソ
ース端子及びゲート端子とエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＱ2のドレイン端子及びゲート端
子とが基準電圧出力点に共通接続され、エンハンスメン
ト型ＮチャネルＭＯＳトランジスタＱ2のソース端子が
第２電源電圧入力端子ＶSSに接続され、この基準電圧出
力点から基準電圧Ｖrefを出力する回路構成となってい
る。
【００２５】図１は、本発明の基準電圧源用半導体装置
１０の基本構成を示す回路図である。
１０の基本構成を示す回路図である。
【００２６】図１に示す基準電圧源用半導体装置１０
は、前述の基準電圧源用半導体装置２０の回路構成に、
基準電圧Ｖrefのラインと第１電源電圧ＶDDの入力端子
との間に上段温度特性補正回路１２が付加され、基準電
圧Ｖrefのラインと第２電源電圧ＶSSの入力端子との間
に下段温度特性補正回路１４が付加されている点に特徴
を有している。
は、前述の基準電圧源用半導体装置２０の回路構成に、
基準電圧Ｖrefのラインと第１電源電圧ＶDDの入力端子
との間に上段温度特性補正回路１２が付加され、基準電
圧Ｖrefのラインと第２電源電圧ＶSSの入力端子との間
に下段温度特性補正回路１４が付加されている点に特徴
を有している。
【００２７】デプレッション型ＮチャネルＭＯＳトラン
ジスタＱ1のソース端子は、スイッチング用のエンハン
スメント型ＮチャネルＭＯＳトランジスタＭ18のドレイ
ン端子に接続されている。エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＱ2のソース端子は、第２電源電
圧入力端子ＶSSに接続されている。
ジスタＱ1のソース端子は、スイッチング用のエンハン
スメント型ＮチャネルＭＯＳトランジスタＭ18のドレイ
ン端子に接続されている。エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＱ2のソース端子は、第２電源電
圧入力端子ＶSSに接続されている。
【００２８】スイッチング用のエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＭ18は、スタンバイ時にＯＦ
Ｆになり、前述の基準電圧源用半導体装置１０を非動作
とする役目をする素子である。
ャネルＭＯＳトランジスタＭ18は、スタンバイ時にＯＦ
Ｆになり、前述の基準電圧源用半導体装置１０を非動作
とする役目をする素子である。
【００２９】上段温度特性補正回路１２は、第１電源の
電圧ＶDDと基準電圧Ｖref間に、上段第１段目（Ｍ20，
Ｆ3）と上段第２段目（Ｍ19，Ｍ22，Ｆ2）と上段第３段
目（Ｍ15，Ｍ23，Ｍ24，Ｍ25，Ｆ1）とが直列に接続さ
れた回路構成となっている。
電圧ＶDDと基準電圧Ｖref間に、上段第１段目（Ｍ20，
Ｆ3）と上段第２段目（Ｍ19，Ｍ22，Ｆ2）と上段第３段
目（Ｍ15，Ｍ23，Ｍ24，Ｍ25，Ｆ1）とが直列に接続さ
れた回路構成となっている。
【００３０】まず、上段第１段目の構成について説明す
る。上段第１段目（Ｍ20，Ｆ3）は、１（＝２0）つのデ
プレッション型Ｎチャネル電界効果トランジスタＭ
20と、ヒューズＦ3とが並列に接続された回路構成とな
っている。
る。上段第１段目（Ｍ20，Ｆ3）は、１（＝２0）つのデ
プレッション型Ｎチャネル電界効果トランジスタＭ
20と、ヒューズＦ3とが並列に接続された回路構成とな
っている。
【００３１】デプレッション型Ｎチャネル電界効果トラ
ンジスタＭ20は、ゲート端子が前述の基準電圧出力点Ｖ
refに共通接続され、ソース端子がデプレッション型Ｎ
チャネルＭＯＳトランジスタＱ1のドレイン端子に接続
され、ウェル（サブストレート）がデプレッション型Ｎ
チャネルＭＯＳトランジスタＱ1のソース端子（＝基準
電圧Ｖrefを出力する端子）に接続されている。ヒュー
ズＦ3は、デプレッション型Ｎチャネル電界効果トラン
ジスタＭ20のソース−ドレイン端子間に並列接続され
て、これらのソース−ドレイン端子間を短絡しており、
これは後工程でレーザートリミングにより選択的に切断
される。
ンジスタＭ20は、ゲート端子が前述の基準電圧出力点Ｖ
refに共通接続され、ソース端子がデプレッション型Ｎ
チャネルＭＯＳトランジスタＱ1のドレイン端子に接続
され、ウェル（サブストレート）がデプレッション型Ｎ
チャネルＭＯＳトランジスタＱ1のソース端子（＝基準
電圧Ｖrefを出力する端子）に接続されている。ヒュー
ズＦ3は、デプレッション型Ｎチャネル電界効果トラン
ジスタＭ20のソース−ドレイン端子間に並列接続され
て、これらのソース−ドレイン端子間を短絡しており、
これは後工程でレーザートリミングにより選択的に切断
される。
【００３２】次に、上段第２段目の構成について説明す
る。上段第２段目（Ｍ19，Ｍ22，Ｆ2）は、２（＝２1）
つのデプレッション型ＮチャネルＭＯＳトランジスタＭ
19，Ｍ20と、ヒューズＦ2とが並列に接続された回路構
成となっている。
る。上段第２段目（Ｍ19，Ｍ22，Ｆ2）は、２（＝２1）
つのデプレッション型ＮチャネルＭＯＳトランジスタＭ
19，Ｍ20と、ヒューズＦ2とが並列に接続された回路構
成となっている。
【００３３】デプレッション型ＮチャネルＭＯＳトラン
ジスタＭ19とデプレッション型ＮチャネルＭＯＳトラン
ジスタＭ22のドレイン端子及びヒューズＦ2の一端は、
デプレッション型ＮチャネルＭＯＳトランジスタＭ15の
ソース端子に共通接続されている。デプレッション型Ｎ
チャネルＭＯＳトランジスタＭ19とデプレッション型Ｎ
チャネルＭＯＳトランジスタＭ22のソース端子及びヒュ
ーズＦ2の他端は、デプレッション型ＮチャネルＭＯＳ
トランジスタＭ20のドレイン端子に共通接続されてい
る。
ジスタＭ19とデプレッション型ＮチャネルＭＯＳトラン
ジスタＭ22のドレイン端子及びヒューズＦ2の一端は、
デプレッション型ＮチャネルＭＯＳトランジスタＭ15の
ソース端子に共通接続されている。デプレッション型Ｎ
チャネルＭＯＳトランジスタＭ19とデプレッション型Ｎ
チャネルＭＯＳトランジスタＭ22のソース端子及びヒュ
ーズＦ2の他端は、デプレッション型ＮチャネルＭＯＳ
トランジスタＭ20のドレイン端子に共通接続されてい
る。
【００３４】デプレッション型ＮチャネルＭＯＳトラン
ジスタＭ19とデプレッション型ＮチャネルＭＯＳトラン
ジスタＭ22のゲート端子は、デプレッション型Ｎチャネ
ルＭＯＳトランジスタＱ1のゲート端子に共通接続され
ている。デプレッション型ＮチャネルＭＯＳトランジス
タＭ19とデプレッション型ＮチャネルＭＯＳトランジス
タＭ22のウェル（サブストレート）は、デプレッション
型ＮチャネルＭＯＳトランジスタＱ1のソース端子（＝
基準電圧Ｖrefを出力する端子）に接続されている。
ジスタＭ19とデプレッション型ＮチャネルＭＯＳトラン
ジスタＭ22のゲート端子は、デプレッション型Ｎチャネ
ルＭＯＳトランジスタＱ1のゲート端子に共通接続され
ている。デプレッション型ＮチャネルＭＯＳトランジス
タＭ19とデプレッション型ＮチャネルＭＯＳトランジス
タＭ22のウェル（サブストレート）は、デプレッション
型ＮチャネルＭＯＳトランジスタＱ1のソース端子（＝
基準電圧Ｖrefを出力する端子）に接続されている。
【００３５】上段第２段目のヒューズＦ2は、デプレッ
ション型ＮチャネルＭＯＳトランジスタＭ19とデプレッ
ション型ＮチャネルＭＯＳトランジスタＭ22のソース−
ドレイン端子間に並列接続されて、これらのソース−ド
レイン端子間を短絡しており、これは後工程でレーザー
トリミングにより選択的に切断される。
ション型ＮチャネルＭＯＳトランジスタＭ19とデプレッ
ション型ＮチャネルＭＯＳトランジスタＭ22のソース−
ドレイン端子間に並列接続されて、これらのソース−ド
レイン端子間を短絡しており、これは後工程でレーザー
トリミングにより選択的に切断される。
【００３６】次に、上段第３段目の構成について説明す
る。上段第３段目（Ｍ15，Ｍ23，Ｍ24，Ｍ25，Ｆ1）
は、４（＝２2）つのデプレッション型ＮチャネルＭＯ
ＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25と、ヒューズＦ
1とが並列に接続され各々のゲートが基準電圧出力点に
共通接続された回路構成となっている。
る。上段第３段目（Ｍ15，Ｍ23，Ｍ24，Ｍ25，Ｆ1）
は、４（＝２2）つのデプレッション型ＮチャネルＭＯ
ＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25と、ヒューズＦ
1とが並列に接続され各々のゲートが基準電圧出力点に
共通接続された回路構成となっている。
【００３７】４つのデプレッション型ＮチャネルＭＯＳ
トランジスタＭ15，Ｍ23，Ｍ24，Ｍ 25のドレイン端子、
及びヒューズＦ1の一端は、第１電源電圧入力端子ＶDD
に共通接続されている。デプレッション型ＮチャネルＭ
ＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のソース端
子、及びヒューズＦ1の他端は、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＭ19（及びデプレッション型
ＮチャネルＭＯＳトランジスタＭ22）のドレイン端子に
共通接続されている。デプレッション型ＮチャネルＭＯ
ＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のゲート端子
は、デプレッション型ＮチャネルＭＯＳトランジスタＱ
1のゲート端子に共通接続されている。
トランジスタＭ15，Ｍ23，Ｍ24，Ｍ 25のドレイン端子、
及びヒューズＦ1の一端は、第１電源電圧入力端子ＶDD
に共通接続されている。デプレッション型ＮチャネルＭ
ＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のソース端
子、及びヒューズＦ1の他端は、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＭ19（及びデプレッション型
ＮチャネルＭＯＳトランジスタＭ22）のドレイン端子に
共通接続されている。デプレッション型ＮチャネルＭＯ
ＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25のゲート端子
は、デプレッション型ＮチャネルＭＯＳトランジスタＱ
1のゲート端子に共通接続されている。
【００３８】デプレッション型ＮチャネルＭＯＳトラン
ジスタＭ15，Ｍ23，Ｍ24，Ｍ25のウェル（サブストレー
ト）は、デプレッション型ＮチャネルＭＯＳトランジス
タＱ 1のソース端子（＝基準電圧Ｖrefを出力する端子）
に接続されている。
ジスタＭ15，Ｍ23，Ｍ24，Ｍ25のウェル（サブストレー
ト）は、デプレッション型ＮチャネルＭＯＳトランジス
タＱ 1のソース端子（＝基準電圧Ｖrefを出力する端子）
に接続されている。
【００３９】上段第３段目のヒューズＦ1は、デプレッ
ション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ
24，Ｍ25のソース−ドレイン端子間に並列接続されて、
これらのソース−ドレイン端子間を短絡しており、これ
は後工程でレーザートリミングにより選択的に切断され
る。
ション型ＮチャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ
24，Ｍ25のソース−ドレイン端子間に並列接続されて、
これらのソース−ドレイン端子間を短絡しており、これ
は後工程でレーザートリミングにより選択的に切断され
る。
【００４０】このような回路構成の上段温度特性補正回
路１２によれば、１（＝２0）つのデプレッション型Ｎ
チャネルＭＯＳトランジスタＭ20と並列に接続されたヒ
ューズＦ3、２（＝２1）つのデプレッション型Ｎチャネ
ルＭＯＳトランジスタＭ19，Ｍ22と並列に接続されたヒ
ューズＦ2、または４（＝２2）つのデプレッション型Ｎ
チャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25と
並列に接続されたヒューズＦ1を選択的に後工程でレー
ザートリミングすることにより、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ1の実効的なゲート幅Ｗと
ゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、
デプレッション型ＮチャネルＭＯＳトランジスタＱ1の
閾値電圧Ｖtndの温度特性を調節できるようになる。
路１２によれば、１（＝２0）つのデプレッション型Ｎ
チャネルＭＯＳトランジスタＭ20と並列に接続されたヒ
ューズＦ3、２（＝２1）つのデプレッション型Ｎチャネ
ルＭＯＳトランジスタＭ19，Ｍ22と並列に接続されたヒ
ューズＦ2、または４（＝２2）つのデプレッション型Ｎ
チャネルＭＯＳトランジスタＭ15，Ｍ23，Ｍ24，Ｍ25と
並列に接続されたヒューズＦ1を選択的に後工程でレー
ザートリミングすることにより、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ1の実効的なゲート幅Ｗと
ゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、
デプレッション型ＮチャネルＭＯＳトランジスタＱ1の
閾値電圧Ｖtndの温度特性を調節できるようになる。
【００４１】このため、後工程のレーザートリミングに
おいて、上段温度特性補正回路１２内のヒューズＦ3、
ヒューズＦ2、またはヒューズＦ1を選択的に後工程でレ
ーザートリミングすることによりデプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ 1の実効的なゲート幅Ｗと
ゲート長Ｌの比率（Ｗ／Ｌ）を微調整でき、簡単に基準
電圧源用半導体装置１０の実効的なゲート幅Ｗとゲート
長Ｌの比率（Ｗ／Ｌ）を微調整できるようになる。その
結果、デプレッション型ＮチャネルＭＯＳトランジスタ
Ｑ1の製造プロセスバラツキを補正できるようになり、
温度特性が製造プロセスバラツキに依存しなくなるの
で、温度特性補償が可能となり、また歩留まり向上が可
能となる。
おいて、上段温度特性補正回路１２内のヒューズＦ3、
ヒューズＦ2、またはヒューズＦ1を選択的に後工程でレ
ーザートリミングすることによりデプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ 1の実効的なゲート幅Ｗと
ゲート長Ｌの比率（Ｗ／Ｌ）を微調整でき、簡単に基準
電圧源用半導体装置１０の実効的なゲート幅Ｗとゲート
長Ｌの比率（Ｗ／Ｌ）を微調整できるようになる。その
結果、デプレッション型ＮチャネルＭＯＳトランジスタ
Ｑ1の製造プロセスバラツキを補正できるようになり、
温度特性が製造プロセスバラツキに依存しなくなるの
で、温度特性補償が可能となり、また歩留まり向上が可
能となる。
【００４２】一方、下段温度特性補正回路１４は、下段
第１段目（Ｍ17，Ｆ5）と、下段第２段目（Ｍ16，
Ｍ27，Ｆ4）とから構成されている。
第１段目（Ｍ17，Ｆ5）と、下段第２段目（Ｍ16，
Ｍ27，Ｆ4）とから構成されている。
【００４３】下段第１段目（Ｍ17，Ｆ5）と下段第２段
目（Ｍ16，Ｍ27，Ｆ4）とは、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＱ2のドレイン端子とスイッ
チング用のエンハンス型ＮチャネルＭＯＳトランジスタ
Ｍ18のソース端子間に直列に接続されている。
目（Ｍ16，Ｍ27，Ｆ4）とは、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＱ2のドレイン端子とスイッ
チング用のエンハンス型ＮチャネルＭＯＳトランジスタ
Ｍ18のソース端子間に直列に接続されている。
【００４４】次に、下段第１段目の構成について説明す
る。下段第１段目（Ｍ17，Ｆ5）は、１（＝２0）つのエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＭ
17と、ヒューズＦ5とが並列に接続された回路構成とな
っている。
る。下段第１段目（Ｍ17，Ｆ5）は、１（＝２0）つのエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＭ
17と、ヒューズＦ5とが並列に接続された回路構成とな
っている。
【００４５】エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＭ17は、ドレイン端子がヒューズＦ5の一端と
共通接続され、ソース端子がエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタＱ2のドレイン端子とヒューズ
Ｆ5の他端とに共通接続され、ゲート端子がエンハンス
メント型ＮチャネルＭＯＳトランジスタＱ2のゲート端
子に共通接続されている。エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＭ 17のウェル（サブストレート）
は、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ2のソース端子（＝第２電源電圧入力端子ＶSS）に接
続されている。
ンジスタＭ17は、ドレイン端子がヒューズＦ5の一端と
共通接続され、ソース端子がエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタＱ2のドレイン端子とヒューズ
Ｆ5の他端とに共通接続され、ゲート端子がエンハンス
メント型ＮチャネルＭＯＳトランジスタＱ2のゲート端
子に共通接続されている。エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＭ 17のウェル（サブストレート）
は、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ2のソース端子（＝第２電源電圧入力端子ＶSS）に接
続されている。
【００４６】ヒューズＦ5は、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＭ17のソース−ドレイン端子
間に並列接続されて、これらのソース−ドレイン端子間
を短絡しており、これは後工程でレーザートリミングに
より選択的に切断される。
ャネルＭＯＳトランジスタＭ17のソース−ドレイン端子
間に並列接続されて、これらのソース−ドレイン端子間
を短絡しており、これは後工程でレーザートリミングに
より選択的に切断される。
【００４７】次に、下段第２段目の構成について説明す
る。下段第２段目（Ｍ16，Ｍ27，Ｆ4）は、２（＝２1）
つのエンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｍ16，Ｍ27と、ヒューズＦ4とが並列に接続された回路
構成となっている。
る。下段第２段目（Ｍ16，Ｍ27，Ｆ4）は、２（＝２1）
つのエンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｍ16，Ｍ27と、ヒューズＦ4とが並列に接続された回路
構成となっている。
【００４８】エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＭ16，Ｍ27は、各々のドレイン端子がスイッチ
ング用のエンハンス型ＮチャネルＭＯＳトランジスタＭ
18のソース領域に共通接続され、各々のソース端子がエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＭ17の
ドレイン端子に共通接続され、各々のゲート端子がエン
ハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲ
ート端子に共通接続されている。
ンジスタＭ16，Ｍ27は、各々のドレイン端子がスイッチ
ング用のエンハンス型ＮチャネルＭＯＳトランジスタＭ
18のソース領域に共通接続され、各々のソース端子がエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＭ17の
ドレイン端子に共通接続され、各々のゲート端子がエン
ハンスメント型ＮチャネルＭＯＳトランジスタＱ2のゲ
ート端子に共通接続されている。
【００４９】ヒューズＦ4は、その一端がエンハンスメ
ント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27のドレ
イン端子に共通接続され、他端がエンハンスメント型Ｎ
チャネルＭＯＳトランジスタＭ16，Ｍ27のソース端子に
共通接続されている。
ント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27のドレ
イン端子に共通接続され、他端がエンハンスメント型Ｎ
チャネルＭＯＳトランジスタＭ16，Ｍ27のソース端子に
共通接続されている。
【００５０】ヒューズＦ4は、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＭ16，Ｍ2 7のソース−ドレイ
ン端子間に並列接続されて、これらの端子間を短絡して
おり、これは後工程でレーザートリミングにより選択的
に切断される。
ャネルＭＯＳトランジスタＭ16，Ｍ2 7のソース−ドレイ
ン端子間に並列接続されて、これらの端子間を短絡して
おり、これは後工程でレーザートリミングにより選択的
に切断される。
【００５１】このような回路構成の下段温度特性補正回
路１４によれば、１（＝２0，ＬＳＢ）つのエンハンス
メント型ＮチャネルＭＯＳトランジスタＭ17と並列に接
続されたヒューズＦ5、または２（＝２1）つのエンハン
スメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27と
並列に接続されたヒューズＦ4を選択的に後工程でレー
ザートリミングすることにより、エンハンスメント型Ｎ
チャネルＭＯＳトランジスタＱ2の実効的なゲート幅Ｗ
とゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これによ
り、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ2の閾値電圧Ｖt neの温度特性を調節できるようにな
る。
路１４によれば、１（＝２0，ＬＳＢ）つのエンハンス
メント型ＮチャネルＭＯＳトランジスタＭ17と並列に接
続されたヒューズＦ5、または２（＝２1）つのエンハン
スメント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ27と
並列に接続されたヒューズＦ4を選択的に後工程でレー
ザートリミングすることにより、エンハンスメント型Ｎ
チャネルＭＯＳトランジスタＱ2の実効的なゲート幅Ｗ
とゲート長Ｌの比率（Ｗ／Ｌ）を調整する。これによ
り、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ2の閾値電圧Ｖt neの温度特性を調節できるようにな
る。
【００５２】このため、後工程のレーザートリミングに
おいて、下段温度特性補正回路１４内の下段第１段目の
ヒューズＦ5または下段第２段目のヒューズＦ4を選択的
に後工程でレーザートリミングすることによりエンハン
スメント型ＮチャネルＭＯＳトランジスタＱ2の実効的
なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整で
きるようになり、簡単に基準電圧源用半導体装置１０の
実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微
調整できるようになる。その結果、エンハンスメント型
ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバラ
ツキを補正できるようになり、温度特性が製造プロセス
バラツキに依存しなくなるので、温度特性補償が可能と
なり、また歩留まり向上が可能となる。
おいて、下段温度特性補正回路１４内の下段第１段目の
ヒューズＦ5または下段第２段目のヒューズＦ4を選択的
に後工程でレーザートリミングすることによりエンハン
スメント型ＮチャネルＭＯＳトランジスタＱ2の実効的
なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微調整で
きるようになり、簡単に基準電圧源用半導体装置１０の
実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を微
調整できるようになる。その結果、エンハンスメント型
ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバラ
ツキを補正できるようになり、温度特性が製造プロセス
バラツキに依存しなくなるので、温度特性補償が可能と
なり、また歩留まり向上が可能となる。
【００５３】次に、基準電圧源用半導体装置１０におけ
る、基準電圧Ｖrefの温度特性の補正方法を説明する。
る、基準電圧Ｖrefの温度特性の補正方法を説明する。
【００５４】基準電圧源用半導体装置２０を２種以上の
異なる温度特性を持つトランジスタ（デプレッション型
ＮチャネルＭＯＳトランジスタＱ1とエンハンスメント
型ＮチャネルＭＯＳトランジスタＱ2）で構成すると
き、それぞれのトランジスタのしきい値がほぼ標準値で
ある場合は、基準電圧源用半導体装置２０の温度特性が
フラットになるように（温度依存性がないように）、デ
プレッション型ＮチャネルＭＯＳトランジスタＱ1やエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の
実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を設
定している。
異なる温度特性を持つトランジスタ（デプレッション型
ＮチャネルＭＯＳトランジスタＱ1とエンハンスメント
型ＮチャネルＭＯＳトランジスタＱ2）で構成すると
き、それぞれのトランジスタのしきい値がほぼ標準値で
ある場合は、基準電圧源用半導体装置２０の温度特性が
フラットになるように（温度依存性がないように）、デ
プレッション型ＮチャネルＭＯＳトランジスタＱ1やエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＱ2の
実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を設
定している。
【００５５】ここで、デプレッション型ＮチャネルＭＯ
ＳトランジスタＱ1やエンハンスメント型ＮチャネルＭ
ＯＳトランジスタＱ2のしきい値が、製造バラツキに起
因して標準値から外れると、基準電圧源用半導体装置２
０の温度特性がフラットでなくなる。
ＳトランジスタＱ1やエンハンスメント型ＮチャネルＭ
ＯＳトランジスタＱ2のしきい値が、製造バラツキに起
因して標準値から外れると、基準電圧源用半導体装置２
０の温度特性がフラットでなくなる。
【００５６】そこで本実施形態の基準電圧源用半導体装
置１０では、上段温度特性補正回路１２内の上段第１段
目のヒューズＦ3、上段第２段目のヒューズＦ2、または
上段第３段目のヒューズＦ1を選択的にレーザートリミ
ングしてデプレッション型ＮチャネルＭＯＳトランジス
タＱ1のゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調
整し、また、下段温度特性補正回路１４内の下段第１段
目のヒューズＦ5または下段第２段目のヒューズＦ4を選
択的にレーザートリミングしてエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＱ2のゲート幅Ｗとゲート長
Ｌの比率（Ｗ／Ｌ）を調整し、デプレッション型Ｎチャ
ネルＭＯＳトランジスタＱ1の温度特性とエンハンスメ
ント型ＮチャネルＭＯＳトランジスタＱ2の温度特性と
を調整する。これによって、基準電圧Ｖrefの温度特性
を所定の基準範囲内に調整している。
置１０では、上段温度特性補正回路１２内の上段第１段
目のヒューズＦ3、上段第２段目のヒューズＦ2、または
上段第３段目のヒューズＦ1を選択的にレーザートリミ
ングしてデプレッション型ＮチャネルＭＯＳトランジス
タＱ1のゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を調
整し、また、下段温度特性補正回路１４内の下段第１段
目のヒューズＦ5または下段第２段目のヒューズＦ4を選
択的にレーザートリミングしてエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＱ2のゲート幅Ｗとゲート長
Ｌの比率（Ｗ／Ｌ）を調整し、デプレッション型Ｎチャ
ネルＭＯＳトランジスタＱ1の温度特性とエンハンスメ
ント型ＮチャネルＭＯＳトランジスタＱ2の温度特性と
を調整する。これによって、基準電圧Ｖrefの温度特性
を所定の基準範囲内に調整している。
【００５７】具体的には、あらかじめデプレッション型
ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント
型ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバ
ラツキを考慮し、デプレッション型ＮチャネルＭＯＳト
ランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳ
トランジスタＱ2のゲート幅Ｗもしくはゲート長Ｌを微
調整できるように、デプレッション型ＮチャネルＭＯＳ
トランジスタＭ15，Ｍ 19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ
25やエンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｍ16，Ｍ17，Ｍ27とレーザートリミング用の上段第３段
目のヒューズＦ 1、上段第２段目のヒューズＦ2、上段第
１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あ
るいは下段第１段目のヒューズＦ5を挿入しておくこと
により、デプレッション型ＮチャネルＭＯＳトランジス
タＱ1やエンハンスメント型ＮチャネルＭＯＳトランジ
スタＱ2の製造プロセスバラツキによる基準電圧源用半
導体装置２０の温度特性バラツキを抑えることができ
る。
ＮチャネルＭＯＳトランジスタＱ1やエンハンスメント
型ＮチャネルＭＯＳトランジスタＱ2の製造プロセスバ
ラツキを考慮し、デプレッション型ＮチャネルＭＯＳト
ランジスタＱ1やエンハンスメント型ＮチャネルＭＯＳ
トランジスタＱ2のゲート幅Ｗもしくはゲート長Ｌを微
調整できるように、デプレッション型ＮチャネルＭＯＳ
トランジスタＭ15，Ｍ 19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ
25やエンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｍ16，Ｍ17，Ｍ27とレーザートリミング用の上段第３段
目のヒューズＦ 1、上段第２段目のヒューズＦ2、上段第
１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あ
るいは下段第１段目のヒューズＦ5を挿入しておくこと
により、デプレッション型ＮチャネルＭＯＳトランジス
タＱ1やエンハンスメント型ＮチャネルＭＯＳトランジ
スタＱ2の製造プロセスバラツキによる基準電圧源用半
導体装置２０の温度特性バラツキを抑えることができ
る。
【００５８】図２に示すように、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ1とエンハンスメント型Ｎ
チャネルＭＯＳトランジスタＱ2で、ウエハテスト時の
基準電圧Ｖrefを発生する基準電圧源用半導体装置２０
の基本回路を構成している。
ャネルＭＯＳトランジスタＱ1とエンハンスメント型Ｎ
チャネルＭＯＳトランジスタＱ2で、ウエハテスト時の
基準電圧Ｖrefを発生する基準電圧源用半導体装置２０
の基本回路を構成している。
【００５９】デプレッション型ＮチャネルＭＯＳトラン
ジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2の温度特性傾斜が同一のときは、上段第３
段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段
第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、
あるいは下段第１段目のヒューズＦ5を切断することな
く基準電圧源用半導体装置２０の温度特性がフラットと
なるようにデプレッション型ＮチャネルＭＯＳトランジ
スタＱ1，エンハンスメント型ＮチャネルＭＯＳトラン
ジスタＱ2のゲート長Ｌ、ゲート幅Ｗを調整してある。
ジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2の温度特性傾斜が同一のときは、上段第３
段目のヒューズＦ1、上段第２段目のヒューズＦ2、上段
第１段目のヒューズＦ3、下段第２段目のヒューズＦ4、
あるいは下段第１段目のヒューズＦ5を切断することな
く基準電圧源用半導体装置２０の温度特性がフラットと
なるようにデプレッション型ＮチャネルＭＯＳトランジ
スタＱ1，エンハンスメント型ＮチャネルＭＯＳトラン
ジスタＱ2のゲート長Ｌ、ゲート幅Ｗを調整してある。
【００６０】デプレッション型ＮチャネルＭＯＳトラン
ジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2の温度特性傾斜が、プロセスのバラツキに
起因してずれてくると、基準電圧源用半導体装置２０の
温度特性は傾斜を持ってくる。
ジスタＱ1，エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2の温度特性傾斜が、プロセスのバラツキに
起因してずれてくると、基準電圧源用半導体装置２０の
温度特性は傾斜を持ってくる。
【００６１】そこで、この傾斜分を標準品と同等に戻す
ため、デプレッション型ＮチャネルＭＯＳトランジスタ
Ｍ15，Ｍ23，Ｍ24，Ｍ25と並列接続関係にある上段第３
段目のヒューズＦ1、デプレッション型ＮチャネルＭＯ
ＳトランジスタＭ19，Ｍ22と並列接続関係にある上段第
２段目のヒューズＦ2、デプレッション型ＮチャネルＭ
ＯＳトランジスタＭ20と並列接続関係にある上段第１段
目のヒューズＦ3を選択的に切断して温度傾斜を相殺す
る。
ため、デプレッション型ＮチャネルＭＯＳトランジスタ
Ｍ15，Ｍ23，Ｍ24，Ｍ25と並列接続関係にある上段第３
段目のヒューズＦ1、デプレッション型ＮチャネルＭＯ
ＳトランジスタＭ19，Ｍ22と並列接続関係にある上段第
２段目のヒューズＦ2、デプレッション型ＮチャネルＭ
ＯＳトランジスタＭ20と並列接続関係にある上段第１段
目のヒューズＦ3を選択的に切断して温度傾斜を相殺す
る。
【００６２】同様の主旨で、エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタＭ16，Ｍ27と並列接続関係にあ
ると下段第２段目のヒューズＦ4、エンハンスメント型
ＮチャネルＭＯＳトランジスタＭ17と並列接続関係にあ
る下段第１段目のヒューズＦ 5を選択的に切断して温度
傾斜を相殺する。
ネルＭＯＳトランジスタＭ16，Ｍ27と並列接続関係にあ
ると下段第２段目のヒューズＦ4、エンハンスメント型
ＮチャネルＭＯＳトランジスタＭ17と並列接続関係にあ
る下段第１段目のヒューズＦ 5を選択的に切断して温度
傾斜を相殺する。
【００６３】これらデプレッション型ＮチャネルＭＯＳ
トランジスタＱ1，エンハンスメント型ＮチャネルＭＯ
ＳトランジスタＱ2の温度特性傾斜はそれぞれの閾値電
圧Ｖt hに最も依存性が高いので、チップ検査時に測定し
てディスクなどに保存していたチップ毎の閾値電圧Ｖth
に相当するデータを取り込み、そのデータとあらかじめ
別途保存していた上段第３段目のヒューズＦ1、上段第
２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下
段第２段目のヒューズＦ4、あるいは下段第１段目のヒ
ューズＦ5を切断した時の温度特性傾斜率のデータを参
照して、温度特性をフラットにする段が決定される。
トランジスタＱ1，エンハンスメント型ＮチャネルＭＯ
ＳトランジスタＱ2の温度特性傾斜はそれぞれの閾値電
圧Ｖt hに最も依存性が高いので、チップ検査時に測定し
てディスクなどに保存していたチップ毎の閾値電圧Ｖth
に相当するデータを取り込み、そのデータとあらかじめ
別途保存していた上段第３段目のヒューズＦ1、上段第
２段目のヒューズＦ2、上段第１段目のヒューズＦ3、下
段第２段目のヒューズＦ4、あるいは下段第１段目のヒ
ューズＦ5を切断した時の温度特性傾斜率のデータを参
照して、温度特性をフラットにする段が決定される。
【００６４】すなわち、図４に示すように、通常、エン
ハンスメント型ＮチャネルＭＯＳトランジスタの閾値電
圧Ｖtneの温度特性曲線Ｌ1，Ｌ2，Ｌ3の温度傾斜が同一
であるので、デプレッション型ＮチャネルＭＯＳトラン
ジスタＱ1に製造プロセスバラツキがなければ、基準電
圧値Ｖrefの温度特性は一定となるが、デプレッション
型ＮチャネルＭＯＳトランジスタＱ1には通常製造プロ
セスバラツキがあり、図５に示すように、閾値電圧Ｖ
tndの温度特性曲線Ｌ4，Ｌ5，Ｌ6が異なる温度傾斜を有
する。そこで、本例では、前述したヒューズＦ1、Ｆ2、
Ｆ3を選択的に切断することにより、図６の破線で示す
ように温度傾斜をフラットになるように、すなわち、基
準電圧値Ｖrefの温度特性が一定となるようにする。
ハンスメント型ＮチャネルＭＯＳトランジスタの閾値電
圧Ｖtneの温度特性曲線Ｌ1，Ｌ2，Ｌ3の温度傾斜が同一
であるので、デプレッション型ＮチャネルＭＯＳトラン
ジスタＱ1に製造プロセスバラツキがなければ、基準電
圧値Ｖrefの温度特性は一定となるが、デプレッション
型ＮチャネルＭＯＳトランジスタＱ1には通常製造プロ
セスバラツキがあり、図５に示すように、閾値電圧Ｖ
tndの温度特性曲線Ｌ4，Ｌ5，Ｌ6が異なる温度傾斜を有
する。そこで、本例では、前述したヒューズＦ1、Ｆ2、
Ｆ3を選択的に切断することにより、図６の破線で示す
ように温度傾斜をフラットになるように、すなわち、基
準電圧値Ｖrefの温度特性が一定となるようにする。
【００６５】更に詳しく、基準電圧Ｖrefの温度特性の
補正方法を説明する。
補正方法を説明する。
【００６６】図２において、飽和の条件を満たしている
ので基準電圧源用半導体装置２０の基準電圧値Ｖrefは
次式で表される。
ので基準電圧源用半導体装置２０の基準電圧値Ｖrefは
次式で表される。
【００６７】 Ｖref＝Ｖtne−ＳＱＲＴ［ＫＤ1／ＫＥ1］・Ｖtnd …式（１） ここで、ＳＱＲＴ［］は平方根演算を意味している。ま
た、ＫＤ1およびＫＥ1は、デプレッション型Ｎチャネル
ＭＯＳトランジスタおよびエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタの導電係数にそれらの実効的なゲ
ート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を乗じたもので
ある。
た、ＫＤ1およびＫＥ1は、デプレッション型Ｎチャネル
ＭＯＳトランジスタおよびエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタの導電係数にそれらの実効的なゲ
ート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）を乗じたもので
ある。
【００６８】図３は、図１の基準電圧源用半導体装置１
０における温度特性補正回路を用いたゲート長Ｌ／ゲー
ト幅Ｗの微調整動作を説明するための図である。図５
は、デプレッション型ＮチャネルＭＯＳトランジスタの
閾値電圧Ｖtndの温度に対する変化（温度特性）を表す
図である。また、図６は、基準電圧Ｖref値の温度特性
を表す図である。
０における温度特性補正回路を用いたゲート長Ｌ／ゲー
ト幅Ｗの微調整動作を説明するための図である。図５
は、デプレッション型ＮチャネルＭＯＳトランジスタの
閾値電圧Ｖtndの温度に対する変化（温度特性）を表す
図である。また、図６は、基準電圧Ｖref値の温度特性
を表す図である。
【００６９】製造プロセスバラツキに起因して、エンハ
ンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値
電圧Ｖtneの温度特性曲線Ｌ1，Ｌ3がエンハンスメント
型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneの
標準温度特性曲線Ｌ2から０．１Ｖずれた場合（図
４）、あるいは、デプレッション型ＮチャネルＭＯＳト
ランジスタＱ1の閾値電圧Ｖtndの温度特性曲線Ｌ4，Ｌ6
がデプレッション型ＮチャネルＭＯＳトランジスタＱ1
の閾値電圧Ｖtndの標準温度特性曲線Ｌ5から０．１Ｖず
れた場合（図５）、閾値電圧Ｖtneの温度に対する閾値
電圧Ｖthの変化量はほぼ一定であるのに対し、閾値電圧
Ｖtndの温度に対する閾値電圧Ｖthの変化量は、大きく
ばらついている。
ンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値
電圧Ｖtneの温度特性曲線Ｌ1，Ｌ3がエンハンスメント
型ＮチャネルＭＯＳトランジスタＱ2の閾値電圧Ｖtneの
標準温度特性曲線Ｌ2から０．１Ｖずれた場合（図
４）、あるいは、デプレッション型ＮチャネルＭＯＳト
ランジスタＱ1の閾値電圧Ｖtndの温度特性曲線Ｌ4，Ｌ6
がデプレッション型ＮチャネルＭＯＳトランジスタＱ1
の閾値電圧Ｖtndの標準温度特性曲線Ｌ5から０．１Ｖず
れた場合（図５）、閾値電圧Ｖtneの温度に対する閾値
電圧Ｖthの変化量はほぼ一定であるのに対し、閾値電圧
Ｖtndの温度に対する閾値電圧Ｖthの変化量は、大きく
ばらついている。
【００７０】従って、閾値電圧Ｖtndの製造プロセスバ
ラツキが、基準電圧値Ｖrefの温度特性に最も大きな影
響を与えることとなる。よって、基準電圧値Ｖrefの温
度特性（基準電圧Ｖref値の温度特性曲線Ｌ7，Ｌ8，
Ｌ9）は図６の実線のようになる。
ラツキが、基準電圧値Ｖrefの温度特性に最も大きな影
響を与えることとなる。よって、基準電圧値Ｖrefの温
度特性（基準電圧Ｖref値の温度特性曲線Ｌ7，Ｌ8，
Ｌ9）は図６の実線のようになる。
【００７１】一方基準電圧値Ｖrefの温度変化量は、式
（１）から式（２）のように表せる。
（１）から式（２）のように表せる。
【００７２】 ΔＶref＝ΔＶtne−ＳＱＲＴ（ΔＫＤ1／ΔＫＥ1）・ΔＶtnd) …式（２） ここで、ΔＶrefは基準電圧温度変化量、ΔＶtneは閾値
電圧変化量、ΔＶtndは閾値電圧変化量である。
電圧変化量、ΔＶtndは閾値電圧変化量である。
【００７３】式（２）において、閾値電圧変化量ΔＶ
tneと閾値電圧変化量ΔＶtndは、温度に対して負の温度
特性を持っており、閾値電圧Ｖtndの絶対値｜Ｖtnd｜が
最大のとき、 ｜閾値電圧変化量ΔＶtnd｜＞｜閾値電圧変化量ΔＶtne
｜ が成り立ち、逆に閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最
小のとき、 ｜閾値電圧変化量ΔＶtnd｜≦｜閾値電圧変化量ΔＶtne
｜ となることが、図４、図５から分かる。
tneと閾値電圧変化量ΔＶtndは、温度に対して負の温度
特性を持っており、閾値電圧Ｖtndの絶対値｜Ｖtnd｜が
最大のとき、 ｜閾値電圧変化量ΔＶtnd｜＞｜閾値電圧変化量ΔＶtne
｜ が成り立ち、逆に閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最
小のとき、 ｜閾値電圧変化量ΔＶtnd｜≦｜閾値電圧変化量ΔＶtne
｜ となることが、図４、図５から分かる。
【００７４】ここで、図１のように、図２の基準電圧源
用半導体装置２０を構成するデプレッション型Ｎチャネ
ルＭＯＳトランジスタＱ1やエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタＱ2に対して直列に同一の種類
のトランジスタ（具体的には、デプレッション型Ｎチャ
ネルＭＯＳトランジスタ）Ｍ15，Ｍ19，Ｍ20，Ｍ22，Ｍ
23，Ｍ24，Ｍ25や、エンハンスメント型ＮチャネルＭＯ
ＳトランジスタＭ16，Ｍ17，Ｍ27）を複数段挿入し、そ
の挿入した各トランジスタに対し並列にレーザートリミ
ング用上段第３段目のヒューズＦ1、上段第２段目のヒ
ューズＦ2、上段第１段目のヒューズＦ3、下段第２段目
のヒューズＦ4、あるいは下段第１段目のヒューズＦ5を
配列する。
用半導体装置２０を構成するデプレッション型Ｎチャネ
ルＭＯＳトランジスタＱ1やエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタＱ2に対して直列に同一の種類
のトランジスタ（具体的には、デプレッション型Ｎチャ
ネルＭＯＳトランジスタ）Ｍ15，Ｍ19，Ｍ20，Ｍ22，Ｍ
23，Ｍ24，Ｍ25や、エンハンスメント型ＮチャネルＭＯ
ＳトランジスタＭ16，Ｍ17，Ｍ27）を複数段挿入し、そ
の挿入した各トランジスタに対し並列にレーザートリミ
ング用上段第３段目のヒューズＦ1、上段第２段目のヒ
ューズＦ2、上段第１段目のヒューズＦ3、下段第２段目
のヒューズＦ4、あるいは下段第１段目のヒューズＦ5を
配列する。
【００７５】図３は、図１の基準電圧源用半導体装置１
０における温度特性補正回路を用いたゲート長Ｌ／ゲー
ト幅Ｗの微調整動作を説明するための図である。
０における温度特性補正回路を用いたゲート長Ｌ／ゲー
ト幅Ｗの微調整動作を説明するための図である。
【００７６】上段第３段目のヒューズＦ1、上段第２段
目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第
２段目のヒューズＦ4、および下段第１段目のヒューズ
Ｆ5を切断していない（レーザートリミングしていな
い）時は、第１電源電圧入力端子ＶDDとＱ1のドレイン
はショートされ、また、基準電圧値ＶrefとＱ2のドレイ
ンもショートされているので、図２と同一の回路構成と
なる。
目のヒューズＦ2、上段第１段目のヒューズＦ3、下段第
２段目のヒューズＦ4、および下段第１段目のヒューズ
Ｆ5を切断していない（レーザートリミングしていな
い）時は、第１電源電圧入力端子ＶDDとＱ1のドレイン
はショートされ、また、基準電圧値ＶrefとＱ2のドレイ
ンもショートされているので、図２と同一の回路構成と
なる。
【００７７】また上段第３段目のヒューズＦ1の両端に
は、上段第１段目のヒューズＦ3の両端に対し、並列に
配置されたトランジスタを４個並列に配置する。同様に
上段第２段目のヒューズＦ2の両端には、上段第１段目
のヒューズＦ3の両端に対し、並列に配置されたトラン
ジスタを２個並列に配置する。このように配置し、ヒュ
ーズを切断することにより、デプレッション型Ｎチャネ
ルＭＯＳトランジスタＱ1のゲート長Ｌを最大で３段分
長くすること（図３に示すように、ゲートサイズ比を、
Ｌ／８Ｗ，Ｌ／４Ｗ，３Ｌ／８Ｗ，１Ｌ／２Ｗ，５Ｌ／
８Ｗ，３Ｌ／４Ｗ，７Ｌ／８Ｗ，Ｌ／Ｗに変更するこ
と）が可能となる（図３参照）。
は、上段第１段目のヒューズＦ3の両端に対し、並列に
配置されたトランジスタを４個並列に配置する。同様に
上段第２段目のヒューズＦ2の両端には、上段第１段目
のヒューズＦ3の両端に対し、並列に配置されたトラン
ジスタを２個並列に配置する。このように配置し、ヒュ
ーズを切断することにより、デプレッション型Ｎチャネ
ルＭＯＳトランジスタＱ1のゲート長Ｌを最大で３段分
長くすること（図３に示すように、ゲートサイズ比を、
Ｌ／８Ｗ，Ｌ／４Ｗ，３Ｌ／８Ｗ，１Ｌ／２Ｗ，５Ｌ／
８Ｗ，３Ｌ／４Ｗ，７Ｌ／８Ｗ，Ｌ／Ｗに変更するこ
と）が可能となる（図３参照）。
【００７８】また、下段第２段目のヒューズＦ4の両端
には、下段第１段目のヒューズＦ5の両端に対し、並列
に配置されたトランジスタを２個並列に配置することに
より、エンハンスメント型ＮチャネルＭＯＳトランジス
タＱ2のゲート長Ｌを最大２段分長くすることが可能と
なる。
には、下段第１段目のヒューズＦ5の両端に対し、並列
に配置されたトランジスタを２個並列に配置することに
より、エンハンスメント型ＮチャネルＭＯＳトランジス
タＱ2のゲート長Ｌを最大２段分長くすることが可能と
なる。
【００７９】ここで、Ｑ1やＱ2に対する補正用トランジ
スタのサイズは、図４、図５のようなトランジスタの特
性により異なるが、通常、実効ゲート長Ｌeffに対して
１／１０程度以下のサイズ比となる。このサイズ比を最
適にすることにより、図６の温度傾斜をトリミングによ
りどの程度の温度傾斜にするかが選択可能となる。
スタのサイズは、図４、図５のようなトランジスタの特
性により異なるが、通常、実効ゲート長Ｌeffに対して
１／１０程度以下のサイズ比となる。このサイズ比を最
適にすることにより、図６の温度傾斜をトリミングによ
りどの程度の温度傾斜にするかが選択可能となる。
【００８０】前述の式（２）において、閾値電圧Ｖtnd
の絶対値｜Ｖtnd｜が標準値のとき、第１項と第２項が
ほぼ等しくなるように、Ｑ1とＱ2のゲートサイズ比（ゲ
ート長Ｌとゲート幅Ｗとの比率）を調整してあるので、
ゲート長Ｌの微調整を必要としない。
の絶対値｜Ｖtnd｜が標準値のとき、第１項と第２項が
ほぼ等しくなるように、Ｑ1とＱ2のゲートサイズ比（ゲ
ート長Ｌとゲート幅Ｗとの比率）を調整してあるので、
ゲート長Ｌの微調整を必要としない。
【００８１】また式（２）において、製造プロセスバラ
ツキに起因して閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最大
のとき、第２項の方が第１項より大であり、基準電圧温
度変化量ΔＶrefは正の温度特性となる。従って、デプ
レッション型Ｎチャネルトランジスタのゲート長Ｌを大
きくすることにより、第１項と第２項を等しくなるよう
に微調整し、基準電圧温度変化量ΔＶrefの絶対値｜Δ
Ｖref｜を小さく抑えられる。
ツキに起因して閾値電圧Ｖtndの絶対値｜Ｖtnd｜が最大
のとき、第２項の方が第１項より大であり、基準電圧温
度変化量ΔＶrefは正の温度特性となる。従って、デプ
レッション型Ｎチャネルトランジスタのゲート長Ｌを大
きくすることにより、第１項と第２項を等しくなるよう
に微調整し、基準電圧温度変化量ΔＶrefの絶対値｜Δ
Ｖref｜を小さく抑えられる。
【００８２】一方、式（２）で閾値電圧Ｖtndの絶対値
｜Ｖtnd｜が最小のとき、第１項の方が第２項より大で
あり、基準電圧温度変化量ΔＶrefは負の温度特性とな
る。従って、エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタのゲート長Ｌを大きくすることにより、第１項
と第２項を等しくなるように微調整し、基準電圧温度変
化量ΔＶrefの絶対値｜ΔＶref｜を小さく抑えられる。
｜Ｖtnd｜が最小のとき、第１項の方が第２項より大で
あり、基準電圧温度変化量ΔＶrefは負の温度特性とな
る。従って、エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタのゲート長Ｌを大きくすることにより、第１項
と第２項を等しくなるように微調整し、基準電圧温度変
化量ΔＶrefの絶対値｜ΔＶref｜を小さく抑えられる。
【００８３】以上のように、製造プロセスバラツキがあ
ったとしても、式（２）の第１項と第２項をほぼ等しく
なるようにゲート長Ｌの微調整をすることにより、基準
電圧値Ｖrefの温度特性を一定の範囲に抑えられる。
ったとしても、式（２）の第１項と第２項をほぼ等しく
なるようにゲート長Ｌの微調整をすることにより、基準
電圧値Ｖrefの温度特性を一定の範囲に抑えられる。
【００８４】前述のように、基準電圧値Ｖrefの温度特
性が、前工程の閾値電圧Ｖtndの製造プロセスバラツキ
に起因して大きくなったとき、図１のようにゲート長Ｌ
を微調整できるようにレーザートリミング用上段第３段
目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第
１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あ
るいは下段第１段目のヒューズＦ5とデプレッション型
ＮチャネルＭＯＳトランジスタＭ15，Ｍ19，Ｍ20，
Ｍ22，Ｍ23，Ｍ24，Ｍ25やエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＭ16，Ｍ17，Ｍ27を挿入し、製造
プロセスバラツキに応じた上段第３段目のヒューズ
Ｆ1、上段第２段目のヒューズＦ2、上段第１段目のヒュ
ーズＦ3、下段第２段目のヒューズＦ4、あるいは下段第
１段目のヒューズＦ5をトリミングし、式（２）におけ
るＫＤ1，ＫＥ1を変化させることにより温度特性のバラ
ツキを抑えることが可能になる。
性が、前工程の閾値電圧Ｖtndの製造プロセスバラツキ
に起因して大きくなったとき、図１のようにゲート長Ｌ
を微調整できるようにレーザートリミング用上段第３段
目のヒューズＦ1、上段第２段目のヒューズＦ2、上段第
１段目のヒューズＦ3、下段第２段目のヒューズＦ4、あ
るいは下段第１段目のヒューズＦ5とデプレッション型
ＮチャネルＭＯＳトランジスタＭ15，Ｍ19，Ｍ20，
Ｍ22，Ｍ23，Ｍ24，Ｍ25やエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタＭ16，Ｍ17，Ｍ27を挿入し、製造
プロセスバラツキに応じた上段第３段目のヒューズ
Ｆ1、上段第２段目のヒューズＦ2、上段第１段目のヒュ
ーズＦ3、下段第２段目のヒューズＦ4、あるいは下段第
１段目のヒューズＦ5をトリミングし、式（２）におけ
るＫＤ1，ＫＥ1を変化させることにより温度特性のバラ
ツキを抑えることが可能になる。
【００８５】なお、デプレッション型ＮチャネルＭＯＳ
トランジスタＭ15，Ｍ19，Ｍ20，Ｍ 22，Ｍ23，Ｍ24，Ｍ
25のゲートサイズ比とデプレッション型ＮチャネルＭＯ
ＳトランジスタＱ1のゲートサイズ比、及びエンハンス
メント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ
27のゲートサイズ比とエンハンスメント型ＮチャネルＭ
ＯＳトランジスタＱ2とは、前述の標準温度補正範囲に
応じて、実験的に求めることができる。本実施形態で
は、デプレッション型ＮチャネルＭＯＳトランジスタＭ
15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25のゲートサイ
ズ比を１３．５／４．５とし、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ 27のゲートサ
イズ比を２２．５／５とする。
トランジスタＭ15，Ｍ19，Ｍ20，Ｍ 22，Ｍ23，Ｍ24，Ｍ
25のゲートサイズ比とデプレッション型ＮチャネルＭＯ
ＳトランジスタＱ1のゲートサイズ比、及びエンハンス
メント型ＮチャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ
27のゲートサイズ比とエンハンスメント型ＮチャネルＭ
ＯＳトランジスタＱ2とは、前述の標準温度補正範囲に
応じて、実験的に求めることができる。本実施形態で
は、デプレッション型ＮチャネルＭＯＳトランジスタＭ
15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25のゲートサイ
ズ比を１３．５／４．５とし、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＭ16，Ｍ17，Ｍ 27のゲートサ
イズ比を２２．５／５とする。
【００８６】以上説明したように、本実施形態によれ
ば、上段温度特性補正回路１２内の上段第１段目のヒュ
ーズＦ3、上段第２段目のヒューズＦ2、または上段第３
段目のヒューズＦ1を選択的に後工程でレーザートリミ
ングすることにより、デプレッション型ＮチャネルＭＯ
ＳトランジスタＱ1の実効的なゲート幅Ｗとゲート長Ｌ
の比率（Ｗ／Ｌ）を調整する。これにより、デプレッシ
ョン型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖ
tndの温度特性を調節する。同様に、下段温度特性補正
回路１４内の下段第１段目のヒューズＦ5または下段第
２段目のヒューズＦ4を選択的に後工程でレーザートリ
ミングすることにより、エンハンスメント型Ｎチャネル
ＭＯＳトランジスタＱ2の実効的なゲート幅Ｗとゲート
長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、エンハ
ンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値
電圧Ｖtneの温度特性を調節する。このように、デプレ
ッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電
圧Ｖtndの温度特性とエンハンスメント型ＮチャネルＭ
ＯＳトランジスタＱ2の閾値電圧Ｖtneの温度特性とを各
々独立に調整することにより、これらの線形関数で定義
される基準電圧Ｖrefの温度特性を所定の基準範囲内に
調整することができるようになる。
ば、上段温度特性補正回路１２内の上段第１段目のヒュ
ーズＦ3、上段第２段目のヒューズＦ2、または上段第３
段目のヒューズＦ1を選択的に後工程でレーザートリミ
ングすることにより、デプレッション型ＮチャネルＭＯ
ＳトランジスタＱ1の実効的なゲート幅Ｗとゲート長Ｌ
の比率（Ｗ／Ｌ）を調整する。これにより、デプレッシ
ョン型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖ
tndの温度特性を調節する。同様に、下段温度特性補正
回路１４内の下段第１段目のヒューズＦ5または下段第
２段目のヒューズＦ4を選択的に後工程でレーザートリ
ミングすることにより、エンハンスメント型Ｎチャネル
ＭＯＳトランジスタＱ2の実効的なゲート幅Ｗとゲート
長Ｌの比率（Ｗ／Ｌ）を調整する。これにより、エンハ
ンスメント型ＮチャネルＭＯＳトランジスタＱ2の閾値
電圧Ｖtneの温度特性を調節する。このように、デプレ
ッション型ＮチャネルＭＯＳトランジスタＱ1の閾値電
圧Ｖtndの温度特性とエンハンスメント型ＮチャネルＭ
ＯＳトランジスタＱ2の閾値電圧Ｖtneの温度特性とを各
々独立に調整することにより、これらの線形関数で定義
される基準電圧Ｖrefの温度特性を所定の基準範囲内に
調整することができるようになる。
【００８７】一方、基準電圧源用半導体装置１０から出
力される基準電圧Ｖrefの温度特性は、デプレッション
型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndと
エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2
の閾値電圧Ｖtneとの線形関数で定義できる。
力される基準電圧Ｖrefの温度特性は、デプレッション
型ＮチャネルＭＯＳトランジスタＱ1の閾値電圧Ｖtndと
エンハンスメント型ＮチャネルＭＯＳトランジスタＱ2
の閾値電圧Ｖtneとの線形関数で定義できる。
【００８８】このため、後工程のレーザートリミングに
おいて、上段温度特性補正回路１２内の上段第１段目の
ヒューズＦ3、上段第２段目のヒューズＦ2、または上段
第３段目のヒューズＦ1を選択的にレーザートリミング
し、下段温度特性補正回路１４内の下段第１段目のヒュ
ーズＦ5または下段第２段目のヒューズＦ4を選択的に後
工程でレーザートリミングすることにより、簡単に基準
電圧源用半導体装置１０の実効的なゲート幅Ｗとゲート
長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、その
結果、デプレッション型ＮチャネルＭＯＳトランジスタ
Ｑ1やエンハンスメント型ＮチャネルＭＯＳトランジス
タＱ2の製造プロセスバラツキを補正できるようにな
る。これにより、温度特性が製造プロセスバラツキに依
存しなくなるので、温度特性補償が可能となり、また歩
留まり向上が可能となる。
おいて、上段温度特性補正回路１２内の上段第１段目の
ヒューズＦ3、上段第２段目のヒューズＦ2、または上段
第３段目のヒューズＦ1を選択的にレーザートリミング
し、下段温度特性補正回路１４内の下段第１段目のヒュ
ーズＦ5または下段第２段目のヒューズＦ4を選択的に後
工程でレーザートリミングすることにより、簡単に基準
電圧源用半導体装置１０の実効的なゲート幅Ｗとゲート
長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、その
結果、デプレッション型ＮチャネルＭＯＳトランジスタ
Ｑ1やエンハンスメント型ＮチャネルＭＯＳトランジス
タＱ2の製造プロセスバラツキを補正できるようにな
る。これにより、温度特性が製造プロセスバラツキに依
存しなくなるので、温度特性補償が可能となり、また歩
留まり向上が可能となる。
【００８９】上記基準電圧源用半導体装置の説明では、
上段温度特性補正回路を上段第１段目〜上段第３段目の
３段で構成し、下段温度特性補正回路を下段第１段目〜
下段第２段目の２段で構成した例を示したが、段数はこ
れらに限らず、設計時に要求される補正精度などを勘案
して設計者が任意に選択できる。また、上記実施形態で
は、第ｎ段目に対して２n個のデプレッション型Ｎチャ
ネルＭＯＳトランジスタを設け、上段第１段目に１個
（２0）、上段第２段目に２個（２1）、上段第３段目に
４個（２2）ているが、必ずしも第ｎ段目に対して２n個
のデプレッション型ＮチャネルＭＯＳトランジスタを設
けるようにする必要はなく、例えば、各段ごとに異なる
整数０，１，２，３，・・のうちの一つをｎとして与
え、その段の温度調整用デプレッション型Ｎチャネル電
界効果トランジスタの個数を２n個とするようにしても
よい。この場合は、例えば、上段第１段目は２個
（２1）、上段第２段目は４個（２2）、上段第３段目は
１個（２0）となる。下段温度特性補正回路についても
同様である。
上段温度特性補正回路を上段第１段目〜上段第３段目の
３段で構成し、下段温度特性補正回路を下段第１段目〜
下段第２段目の２段で構成した例を示したが、段数はこ
れらに限らず、設計時に要求される補正精度などを勘案
して設計者が任意に選択できる。また、上記実施形態で
は、第ｎ段目に対して２n個のデプレッション型Ｎチャ
ネルＭＯＳトランジスタを設け、上段第１段目に１個
（２0）、上段第２段目に２個（２1）、上段第３段目に
４個（２2）ているが、必ずしも第ｎ段目に対して２n個
のデプレッション型ＮチャネルＭＯＳトランジスタを設
けるようにする必要はなく、例えば、各段ごとに異なる
整数０，１，２，３，・・のうちの一つをｎとして与
え、その段の温度調整用デプレッション型Ｎチャネル電
界効果トランジスタの個数を２n個とするようにしても
よい。この場合は、例えば、上段第１段目は２個
（２1）、上段第２段目は４個（２2）、上段第３段目は
１個（２0）となる。下段温度特性補正回路についても
同様である。
【００９０】次に、本発明に係る基準電圧源用半導体装
置の別の実施形態を説明する。上述した図１および図２
に示した実施形態は、第１電源電圧ＶDDと第２電源電圧
ＶSSの間に、デプレッション型ＮチャネルＭＯＳトラン
ジスタＱ1とエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2を直列に接続して両トランジスタに同量の
電流を流し、両トランジスタの接続点から基準電圧を出
力させるもので、デプレッション型ＮチャネルＭＯＳト
ランジスタＱ1のドレイン側に上段温度特性補正回路
を、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ2のソース側に下段温度特性補正回路を設けて温度特
性を調整するようにしたものであるが、ここで説明する
実施態様は、デプレッション型ＮチャネルＭＯＳトラン
ジスタとエンハンスメント型ＮチャネルＭＯＳトランジ
スタを並列に接続し、それぞれのトランジスタのドレイ
ンを抵抗を介して第１電源電圧に、ソースを共通接続し
て定電流回路を介して第２電源電圧に接続する構成の基
準電圧源用半導体装置に前述と同様の温度特性補正回路
を組み込んだものである。
置の別の実施形態を説明する。上述した図１および図２
に示した実施形態は、第１電源電圧ＶDDと第２電源電圧
ＶSSの間に、デプレッション型ＮチャネルＭＯＳトラン
ジスタＱ1とエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ2を直列に接続して両トランジスタに同量の
電流を流し、両トランジスタの接続点から基準電圧を出
力させるもので、デプレッション型ＮチャネルＭＯＳト
ランジスタＱ1のドレイン側に上段温度特性補正回路
を、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ2のソース側に下段温度特性補正回路を設けて温度特
性を調整するようにしたものであるが、ここで説明する
実施態様は、デプレッション型ＮチャネルＭＯＳトラン
ジスタとエンハンスメント型ＮチャネルＭＯＳトランジ
スタを並列に接続し、それぞれのトランジスタのドレイ
ンを抵抗を介して第１電源電圧に、ソースを共通接続し
て定電流回路を介して第２電源電圧に接続する構成の基
準電圧源用半導体装置に前述と同様の温度特性補正回路
を組み込んだものである。
【００９１】図７は、この実施形態の構成例を示す図で
ある。同図に示すように、第１電源電圧ＶDDと第２電源
電圧ＶSSの間にデプレッション型ＮチャネルＭＯＳトラ
ンジスタＱ3とエンハンスメント型ＮチャネルＭＯＳト
ランジスタＱ4を並列に接続し、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ3のドレインからの信号を
演算増幅器Ｏｐｅ-Ａｍｐ（オペレーション アンプリ
ファイア）のマイナス入力に、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＱ4のドレイン側からの信号
を演算増幅器Ｏｐｅ-Ａｍｐのプラス入力に接続し、演
算増幅器Ｏｐｅ-Ａｍｐの出力を基準電圧として出力す
るとともに、エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ4のゲートにフィードバックするようにして
いる。本実施形態では、さらに、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ3のドレインと演算増幅器
Ｏｐｅ-Ａｍｐへの接続点との間に、前述した温度特性
補正回路１２と同様の構成の第１の温度特性補正回路
を、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ4のドレインと演算増幅器Ｏｐｅ-Ａｍｐへの接続点と
の間に、前述した温度特性補正回路１４と同様の構成の
第２の温度特性補正回路を、それぞれ接続したものであ
る。
ある。同図に示すように、第１電源電圧ＶDDと第２電源
電圧ＶSSの間にデプレッション型ＮチャネルＭＯＳトラ
ンジスタＱ3とエンハンスメント型ＮチャネルＭＯＳト
ランジスタＱ4を並列に接続し、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ3のドレインからの信号を
演算増幅器Ｏｐｅ-Ａｍｐ（オペレーション アンプリ
ファイア）のマイナス入力に、エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタＱ4のドレイン側からの信号
を演算増幅器Ｏｐｅ-Ａｍｐのプラス入力に接続し、演
算増幅器Ｏｐｅ-Ａｍｐの出力を基準電圧として出力す
るとともに、エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタＱ4のゲートにフィードバックするようにして
いる。本実施形態では、さらに、デプレッション型Ｎチ
ャネルＭＯＳトランジスタＱ3のドレインと演算増幅器
Ｏｐｅ-Ａｍｐへの接続点との間に、前述した温度特性
補正回路１２と同様の構成の第１の温度特性補正回路
を、エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｑ4のドレインと演算増幅器Ｏｐｅ-Ａｍｐへの接続点と
の間に、前述した温度特性補正回路１４と同様の構成の
第２の温度特性補正回路を、それぞれ接続したものであ
る。
【００９２】本実施形態においても、簡単に基準電圧源
用半導体装置の実効的なゲート幅Ｗとゲート長Ｌの比率
（Ｗ／Ｌ）を微調整できるようになり、その結果、デプ
レッション型ＮチャネルＭＯＳトランジスタＱ3やエン
ハンスメント型ＮチャネルＭＯＳトランジスタＱ4の製
造プロセスバラツキを補正できるようになる。これによ
り、温度特性が製造プロセスバラツキに依存しなくなる
ので、温度特性補償が可能となり、また歩留まり向上が
可能となる。
用半導体装置の実効的なゲート幅Ｗとゲート長Ｌの比率
（Ｗ／Ｌ）を微調整できるようになり、その結果、デプ
レッション型ＮチャネルＭＯＳトランジスタＱ3やエン
ハンスメント型ＮチャネルＭＯＳトランジスタＱ4の製
造プロセスバラツキを補正できるようになる。これによ
り、温度特性が製造プロセスバラツキに依存しなくなる
ので、温度特性補償が可能となり、また歩留まり向上が
可能となる。
【００９３】
【発明の効果】本発明にかかる基準電圧源用半導体装置
によれば、デプレッション型ＮチャネルＭＯＳトランジ
スタ側の温度特性補正回路（上段温度特性補正回路また
は第１の温度特性補正回路）内の第１段目〜第３段目の
ヒューズを選択的に後工程でレーザートリミングするこ
とにより、デプレッション型Ｎチャネル電界効果トラン
ジスタの実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／
Ｌ）を調整する。これにより、上段基準電圧発生用トラ
ンジスタの閾値電圧の温度特性を調節できるようにな
る。
によれば、デプレッション型ＮチャネルＭＯＳトランジ
スタ側の温度特性補正回路（上段温度特性補正回路また
は第１の温度特性補正回路）内の第１段目〜第３段目の
ヒューズを選択的に後工程でレーザートリミングするこ
とにより、デプレッション型Ｎチャネル電界効果トラン
ジスタの実効的なゲート幅Ｗとゲート長Ｌの比率（Ｗ／
Ｌ）を調整する。これにより、上段基準電圧発生用トラ
ンジスタの閾値電圧の温度特性を調節できるようにな
る。
【００９４】同様に、エンハンスメント型Ｎチャネル電
界効果トランジスタ側の温度特性補正回路（下段温度特
性補正回路または第２の温度特性補正回路）内の第１段
目または第２段目のヒューズを選択的に後工程でレーザ
ートリミングすることにより、エンハンスメント型Ｎチ
ャネル電界効果トランジスタの実効的なゲート幅Ｗとゲ
ート長Ｌの比率（Ｗ／Ｌ）を調整できるようになる。こ
れにより、エンハンスメント型Ｎチャネル電界効果トラ
ンジスタの閾値電圧の温度特性を調節できるようにな
る。
界効果トランジスタ側の温度特性補正回路（下段温度特
性補正回路または第２の温度特性補正回路）内の第１段
目または第２段目のヒューズを選択的に後工程でレーザ
ートリミングすることにより、エンハンスメント型Ｎチ
ャネル電界効果トランジスタの実効的なゲート幅Ｗとゲ
ート長Ｌの比率（Ｗ／Ｌ）を調整できるようになる。こ
れにより、エンハンスメント型Ｎチャネル電界効果トラ
ンジスタの閾値電圧の温度特性を調節できるようにな
る。
【００９５】このように、デプレッション型Ｎチャネル
ＭＯＳトランジスタの閾値電圧の温度特性とエンハンス
メント型Ｎチャネル電界効果トランジスタの閾値電圧の
温度特性とを各々独立に調整することにより、これらの
線形関数で定義される基準電圧の温度特性を所定の基準
範囲内に調整することができるようになる。
ＭＯＳトランジスタの閾値電圧の温度特性とエンハンス
メント型Ｎチャネル電界効果トランジスタの閾値電圧の
温度特性とを各々独立に調整することにより、これらの
線形関数で定義される基準電圧の温度特性を所定の基準
範囲内に調整することができるようになる。
【００９６】このため、後工程のレーザートリミングに
おいて、デプレッション型ＮチャネルＭＯＳトランジス
タ側の温度特性補正回路（上段温度特性補正回路または
第１の温度特性補正回路）内の第１段目〜第３段目のヒ
ューズを選択的にレーザートリミングし、エンハンスメ
ント型Ｎチャネル電界効果トランジスタ側の温度特性補
正回路（下段温度特性補正回路または第２の温度特性補
正回路）内の第１段目または第２段目のヒューズを選択
的に後工程でレーザートリミングすることにより、簡単
に基準電圧源用半導体装置の実効的なゲート幅Ｗとゲー
ト長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、そ
の結果、デプレッション型Ｎチャネル電界効果トランジ
スタやエンハンスメント型Ｎチャネル電界効果トランジ
スタの製造プロセスバラツキを補正できる。これによ
り、温度特性が製造プロセスバラツキに依存しなくなる
ので、温度特性補償が可能となり、また歩留まり向上が
可能となる。
おいて、デプレッション型ＮチャネルＭＯＳトランジス
タ側の温度特性補正回路（上段温度特性補正回路または
第１の温度特性補正回路）内の第１段目〜第３段目のヒ
ューズを選択的にレーザートリミングし、エンハンスメ
ント型Ｎチャネル電界効果トランジスタ側の温度特性補
正回路（下段温度特性補正回路または第２の温度特性補
正回路）内の第１段目または第２段目のヒューズを選択
的に後工程でレーザートリミングすることにより、簡単
に基準電圧源用半導体装置の実効的なゲート幅Ｗとゲー
ト長Ｌの比率（Ｗ／Ｌ）を微調整できるようになり、そ
の結果、デプレッション型Ｎチャネル電界効果トランジ
スタやエンハンスメント型Ｎチャネル電界効果トランジ
スタの製造プロセスバラツキを補正できる。これによ
り、温度特性が製造プロセスバラツキに依存しなくなる
ので、温度特性補償が可能となり、また歩留まり向上が
可能となる。
【図１】本発明の基準電圧源用半導体装置の一実施形態
を示す回路図である。
を示す回路図である。
【図２】図１の基準電圧源用半導体装置の動作原理を説
明するための基本回路図である。
明するための基本回路図である。
【図３】図１の基準電圧源用半導体装置における温度特
性補正回路を用いたゲート幅Ｗとゲート長Ｌの比率（Ｗ
／Ｌ）の微調整動作を説明するための図である。
性補正回路を用いたゲート幅Ｗとゲート長Ｌの比率（Ｗ
／Ｌ）の微調整動作を説明するための図である。
【図４】エンハンスメント型Ｎチャネル電界効果トラン
ジスタの閾値電圧Ｖtneの温度に対する変化（温度特
性）を表す図である。
ジスタの閾値電圧Ｖtneの温度に対する変化（温度特
性）を表す図である。
【図５】デプレッション型Ｎチャネル電界効果トランジ
スタの閾値電圧Ｖtndの温度に対する変化（温度特性）
を表す図である。
スタの閾値電圧Ｖtndの温度に対する変化（温度特性）
を表す図である。
【図６】基準電圧値Ｖrefの温度特性を表す図である。
【図７】本発明の基準電圧源用半導体装置の別の実施形
態を示す回路図である。
態を示す回路図である。
【図８】第１従来技術の基準電圧源用半導体装置の基本
構成を示す回路図である。
構成を示す回路図である。
【図９】第２従来技術の基準電圧源用半導体装置の基本
構成を示す回路図である。
構成を示す回路図である。
１０，２０…基準電圧源用半導体装置 １２…上段温度特性補正回路 １４…下段温度特性補正回路 ２２…デプレッション型Ｎチャネル電界効果トランジス
タ側温度特性補正回路 ２４…エンハンスメント型Ｎチャネル電界効果トランジ
スタ側温度特性補正回路 Ｆ1…上段第３段目のヒューズ（２2） Ｆ2…上段第２段目のヒューズ（２1） Ｆ3…上段第１段目のヒューズ（２0） Ｆ4…下段第２段目のヒューズ（２1） Ｆ5…下段第１段目のヒューズ（２0） Ｌ…ゲート長 Ｌ1，Ｌ2，Ｌ3…エンハンスメント型Ｎチャネル電界効
果トランジスタＱ2の閾値電圧tneの温度特性曲線 Ｌ4，Ｌ5，Ｌ6…デプレッション型Ｎチャネル電界効果
トランジスタＱ1の閾値電圧tndの温度特性曲線 Ｌ7，Ｌ8，Ｌ9…基準電圧値Ｖrefの温度特性曲線 Ｍ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25…デプレッ
ション型Ｎチャネル電界効果トランジスタ Ｍ16，Ｍ17，Ｍ18，Ｍ27…エンハンスメント型Ｎチャネ
ル電界効果トランジスタ Ｑ1,Ｑ3…デプレッション型Ｎチャネル電界効果トラン
ジスタ Ｑ2,Ｑ4…エンハンスメント型Ｎチャネル電界効果トラ
ンジスタ ＶDD…第１電源電圧入力端子 Ｖref…基準電圧 ＶSS…第２電源電圧入力端子 Ｖtne…エンハンスメント型Ｎチャネル電界効果トラン
ジスタの閾値電圧 Ｖth…ＭＯＳトランジスタの閾値電圧 Ｖtnd…デプレッション型Ｎチャネル電界効果トランジ
スタの閾値電圧 ΔＶref…基準電圧温度変化量 ΔＶtnd…閾値電圧変化量 ΔＶtne…閾値電圧変化量 Ｗ…ゲート幅 Ｏｐｅ-Ａｍｐ…演算増幅器
タ側温度特性補正回路 ２４…エンハンスメント型Ｎチャネル電界効果トランジ
スタ側温度特性補正回路 Ｆ1…上段第３段目のヒューズ（２2） Ｆ2…上段第２段目のヒューズ（２1） Ｆ3…上段第１段目のヒューズ（２0） Ｆ4…下段第２段目のヒューズ（２1） Ｆ5…下段第１段目のヒューズ（２0） Ｌ…ゲート長 Ｌ1，Ｌ2，Ｌ3…エンハンスメント型Ｎチャネル電界効
果トランジスタＱ2の閾値電圧tneの温度特性曲線 Ｌ4，Ｌ5，Ｌ6…デプレッション型Ｎチャネル電界効果
トランジスタＱ1の閾値電圧tndの温度特性曲線 Ｌ7，Ｌ8，Ｌ9…基準電圧値Ｖrefの温度特性曲線 Ｍ15，Ｍ19，Ｍ20，Ｍ22，Ｍ23，Ｍ24，Ｍ25…デプレッ
ション型Ｎチャネル電界効果トランジスタ Ｍ16，Ｍ17，Ｍ18，Ｍ27…エンハンスメント型Ｎチャネ
ル電界効果トランジスタ Ｑ1,Ｑ3…デプレッション型Ｎチャネル電界効果トラン
ジスタ Ｑ2,Ｑ4…エンハンスメント型Ｎチャネル電界効果トラ
ンジスタ ＶDD…第１電源電圧入力端子 Ｖref…基準電圧 ＶSS…第２電源電圧入力端子 Ｖtne…エンハンスメント型Ｎチャネル電界効果トラン
ジスタの閾値電圧 Ｖth…ＭＯＳトランジスタの閾値電圧 Ｖtnd…デプレッション型Ｎチャネル電界効果トランジ
スタの閾値電圧 ΔＶref…基準電圧温度変化量 ΔＶtnd…閾値電圧変化量 ΔＶtne…閾値電圧変化量 Ｗ…ゲート幅 Ｏｐｅ-Ａｍｐ…演算増幅器
Claims (4)
- 【請求項１】 第１電源電圧入力端子と第２電源電圧入
力端子との間にデプレッション型Ｎチャネル電界効果ト
ランジスタとエンハンスメント型Ｎチャネル電界効果ト
ランジスタを直列に接続し、該接続点と前記デプレッシ
ョン型Ｎチャネル電界効果トランジスタのゲートと前記
エンハンスメント型Ｎチャネル電界効果トランジスタの
ゲートを共通接続して基準電圧出力点とするとともに、
該基準電圧出力点から基準電圧出力ラインを介して基準
電圧を出力する基準電圧源用半導体装置であって、 前記基準電圧出力ラインと前記第１電源電圧入力端子と
の間に前記デプレッション型Ｎチャネル電界効果トラン
ジスタの実効ゲートサイズを調整して温度特性を補正す
る第１の温度特性補正回路を設け、前記基準電圧出力ラ
インと前記第２電源電圧入力端子との間に前記エンハン
スメント型Ｎチャネル電界効果トランジスタの実効ゲー
トサイズを調整して温度特性を補正する第２の温度特性
補正回路を設けたことを特徴とする基準電圧源用半導体
装置。 - 【請求項２】 ドレインが負荷回路を介して第１電源電
圧入力端子に接続され、ソースが共通接続されて定電流
回路を介して第２電源電圧入力端子に接続されたデプレ
ッション型Ｎチャネル電界効果トランジスタとエンハン
スメント型Ｎチャネル電界効果トランジスタを具備し、
前記デプレッション型Ｎチャネル電界効果トランジスタ
と前記エンハンスメント型Ｎチャネル電界効果トランジ
スタのそれぞれのドレインから取り出した電位に基づい
て基準電圧を生成して基準電圧出力ラインを介して出力
する基準電圧源用半導体装置であって、 前記デプレッション型Ｎチャネル電界効果トランジスタ
のドレイン側に、該デプレッション型Ｎチャネル電界効
果トランジスタの実効ゲートサイズを調整して温度特性
を補正する第１の温度特性補正回路を設け、前記エンハ
ンスメント型Ｎチャネル電界効果トランジスタのドレイ
ン側に、該エンハンスメント型Ｎチャネル電界効果トラ
ンジスタの実効ゲートサイズを調整して温度特性を補正
する第２の温度特性補正回路を設けたことを特徴とする
基準電圧源用半導体装置。 - 【請求項３】 前記第１の温度特性補正回路は、少なく
とも１つ以上の温度調整用デプレッション型Ｎチャネル
電界効果トランジスタとレーザートリミング用の単一の
ヒューズとが並列に接続された調整回路が少なくとも１
段以上直列に接続されて構成され、前記第２の温度特性
補正回路は、少なくとも１つ以上の温度調整用エンハン
スメント型Ｎチャネル電界効果トランジスタとレーザー
トリミング用の単一のヒューズとが並列に接続された調
整回路が少なくとも１段以上直列に接続されて構成さ
れ、前記レーザートリミング用のヒューズが選択的にレ
ーザトリミング（切断）されることを特徴とする請求項
１または２に記載の基準電圧源用半導体装置。 - 【請求項４】 前記直列に接続された各調整回路を構成
する温度調整用デプレッション型Ｎチャネル電界効果ト
ランジスタの個数を２n個（但し、ｎは各段ごとに異な
る整数０，１，２，３，・・）とし、また、前記直列に
接続された各調整回路を構成する温度調整用エンハンス
メント型Ｎチャネル電界効果トランジスタの個数を２m
個（但し、ｍは各段ごとに異なる整数０，１，２，３，
・・）としたことを特徴とする請求項３記載の基準電圧
源用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20188699A JP3783910B2 (ja) | 1998-07-16 | 1999-07-15 | 基準電圧源用半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20218798 | 1998-07-16 | ||
| JP10-202187 | 1998-07-16 | ||
| JP20188699A JP3783910B2 (ja) | 1998-07-16 | 1999-07-15 | 基準電圧源用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000089843A true JP2000089843A (ja) | 2000-03-31 |
| JP3783910B2 JP3783910B2 (ja) | 2006-06-07 |
Family
ID=26513056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20188699A Expired - Fee Related JP3783910B2 (ja) | 1998-07-16 | 1999-07-15 | 基準電圧源用半導体装置 |
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|---|---|
| JP (1) | JP3783910B2 (ja) |
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| JP2006237596A (ja) * | 2005-02-24 | 2006-09-07 | Magnachip Semiconductor Ltd | パーティションノイズを減少させることができるｃｍｏｓイメージセンサ |
| JP2006344793A (ja) * | 2005-06-09 | 2006-12-21 | Ricoh Co Ltd | トリミング回路を有する半導体装置、そのトリミング方法及びその製造方法 |
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