KR102317784B1

KR102317784B1 - 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법

Info

Publication number: KR102317784B1
Application number: KR1020180009604A
Authority: KR
Inventors: 조성민; 이승재; 이선건
Original assignee: 삼성전자주식회사
Priority date: 2017-09-22
Filing date: 2018-01-25
Publication date: 2021-10-26
Also published as: KR20190034052A

Abstract

본 개시의 기술적 사상에 따른 제1 및 제2 메모리 블록들을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법은, 제1 메모리 블록에 배치되고, 제1 레벨의 제1 워드 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행하고, 이어서, 제1 메모리 셀에 대한 제1 프로그램 동작 이후에, 제2 메모리 블록에 배치되고, 제1 레벨의 제2 워드 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행하며, 이어서, 제1 메모리 셀에 제2 프로그램 동작을 수행한다.

Description

비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법{Nonvolatile memory device and Method of programming the nonvolatile memory device}

본 개시의 기술적 사상은 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법에 관한 것이다.

메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 최근, 플래시 메모리 장치의 고 집적도 요구를 충족시키기 위하여, 종래의 플로팅 게이트 메모리 셀이 CTF(Charge Trap Flash) 메모리 셀로 대체되고 있다. CTF 메모리 셀은 단순한 구조로 인해 3D 플래시 메모리 장치에 적합하다. 그러나, CTF 메모리 셀은 메모리 셀의 프로그램 직후 전하 손실이 발생하는 문제점을 갖는다.

본 개시의 기술적 사상은 프로그램 동작의 성능을 유지하면서 메모리 셀들의 문턱 전압 산포를 개선할 수 있는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법을 제공한다.

본 개시의 기술적 사상에 따른, 제1 및 제2 메모리 블록들을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법은, 상기 제1 메모리 블록에 배치되고, 제1 레벨의 제1 워드 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 상기 제1 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제2 메모리 블록에 배치되고, 상기 제1 레벨의 제2 워드 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 및 상기 제2 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제1 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함한다.

또한, 본 개시의 기술적 사상에 따르면, 제1 및 제2 메모리 블록들을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법은, 상기 제1 메모리 블록의 제1 서브 블록에 배치되고, 제1 레벨의 제1 워드 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 상기 제1 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제2 메모리 블록의 제1 서브 블록에 배치되고, 상기 제1 레벨의 제2 워드 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 및 상기 제2 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제1 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함한다.

또한, 본 개시의 기술적 사상에 따르면, 제1 및 제2 메모리 블록들을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법은, 상기 제1 메모리 블록에 연결된 제1 워드 라인 및 제1 스트링 선택 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 이어서, 상기 제2 메모리 블록에 연결된 제2 워드 라인 및 제2 스트링 선택 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 이어서, 상기 제1 워드 라인 및 제3 스트링 선택 라인에 연결된 제3 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 이어서, 상기 제2 워드 라인 및 제4 스트링 선택 라인에 연결된 제4 메모리 셀에 제1 프로그램 동작을 수행하는 단계, 및 이어서, 상기 제1 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함하고, 상기 제1 및 제2 워드 라인들은 서로 동일 레벨에 배치되고, 상기 제1 내지 제4 스트링 선택 라인들은 상기 제1 및 제2 워드 라인들의 상부에서 서로 동일 레벨에 배치된다.

도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따라, 도 2의 메모리 셀 어레이를 나타낸다.
도 4는 본 개시의 일 실시예에 따라, 도 3의 제1 메모리 블록을 나타내는 등가 회로도이다.
도 5는 도 4의 제1 메모리 블록을 나타내는 사시도이다.
도 6은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 블록들을 포함하는 메모리 셀 어레이를 나타내는 블록도이다.
도 7은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 블록들을 포함하는 메모리 장치를 나타내는 단면도이다.
도 8은 도 7의 제1 및 제2 메모리 블록들의 전기적 연결을 나타낸다.
도 9는 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.
도 10a는 도 9의 제1 및 제2 프로그램 동작 각각에 따른 프로그램 동작에 따른 메모리 셀들의 문턱 전압 산포를 예시적으로 나타내고, 도 10b는 도 10a의 문턱 전압 산포를 형성하기 위한 프로그램 방법을 예시적으로 나타낸다.
도 11은 도 9에 예시된 프로그래밍 방식들에 따른 바이어스 조건들을 예시적으로 나타내는 제1 및 제2 그래프들이다.
도 12는 도 11의 제1 및 제2 그래프들 각각의 딜레이 구간에서, 메모리 장치의 채널과 터널 절연층 사이의 제1 및 제2 에너지 밴드 다이어그램들이다.
도 13은 본 개시의 일 실시예에 따라, 제1 프로그램 동작과 제2 프로그램 동작 사이의 시간 동안 메모리 블록에 대한 바이어스 조건을 나타낸다.
도 14는 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다.
도 15는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 프로그래밍 방법을 나타내는 흐름도이다.
도 16은 도 15의 프로그래밍 방법에 따른 메모리 블록 인터리빙 방식을 예시한다.
도 17은 본 개시의 일 실시예에 따른 제1 및 제2 프로그램 동작들의 일 예를 나타낸다.
도 18은 본 개시의 일 실시예에 따른 제1 및 제2 프로그램 동작들의 다른 예를 나타낸다.
도 19는 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.
도 20은 도 19의 프로그램 방식에 따라, 제1 프로그램 동작과 제2 프로그램 동작 사이의 시간 동안 메모리 블록에 대한 바이어스 조건을 나타낸다.
도 21은 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다.
도 22는 도 20의 프로그램 방식에 따라, 제1 프로그램 동작과 제2 프로그램 동작 사이의 시간 동안 메모리 블록에 대한 바이어스 조건을 나타낸다.
도 23은 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다.
도 24는 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다.
도 25는 본 개시의 일 실시예에 따른 복수의 서브 블록들을 각각 포함하는 제1 및 제2 메모리 블록들을 포함하는 메모리 장치를 나타낸다.
도 26은 도 25의 제1 메모리 블록을 예시적으로 나타내는 단면도이다.
도 27은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 프로그래밍 방법을 나타내는 흐름도이다.
도 28은 도 27의 프로그래밍 방법에 따른, 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.
도 29는 본 개시의 일 실시예에 따른 ABL(All Bit Line) 구조의 페이지 버퍼부를 포함하는 메모리 장치를 나타낸다.
도 30은 도 29의 메모리 장치에서 수행되는 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.
도 31은 본 개시의 일 실시예에 따른 SBL(Shielded Bit Line) 구조의 페이지 버퍼부를 포함하는 메모리 장치를 나타낸다.
도 32는 도 31의 메모리 장치에서 수행되는 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.
도 33은 본 개시의 일 실시예에 따른 QBL(Quadruple Bit line) 구조의 페이지 버퍼부를 포함하는 메모리 장치를 나타낸다.
도 34는 도 33의 메모리 장치에서 수행되는 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.
도 35는 본 개시의 일 실시예에 따른 SSD(Solid State Drive) 시스템을 나타낸다.

이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다. 동일한 참조 부호는 동일한 구성 요소를 지시하며, 중복된 설명은 생략하기로 한다.

도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 비휘발성 메모리 장치일 수 있고, 메모리 칩으로 구현될 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(130)를 포함할 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD일 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있고, 예를 들어, UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD, Mini-SD, xD(extreme Digital) 또는 메모리 스틱일 수 있다.

메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있고, 각 메모리 블록은 독립적으로 소거 동작이 수행될 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.

예를 들어, 메모리 장치(100)가 CTF(Charge Trap Flash) 메모리 장치인 경우, 메모리 장치(100)는 제1 프로그램 동작 이후 일정 시간 동안, 전하 트랩층으로 트랩된 전하의 손실의 경험한다. 이러한 전하의 손실은 대부분 전하 트랩층에서 쉽게 탈출하는 쉘로우(shallow) 트랩된 전하들에 의해 야기되며, 메모리 셀들의 문턱 전압을 원래 프로그램된 전압 레벨보다 작게 만드는 문턱 전압 드리프트(drift)를 유발하여 메모리 장치(100)의 신뢰성을 저하시킨다. 대부분의 쉘로우 트랩된 전하들은 수 밀리 초 내에 프로그램된 상태를 탈출하므로, 전하 손실 현상은 단지 수 밀리 초 동안만 지속되고, 메모리 셀들의 문턱 전압은 그 시간이 지나면 안정화된다. 이러한 문턱 전압 드리프트를 해결하기 위해서, 제1 프로그램 동작으로부터 충분히 긴 시간 후에, 제2 프로그램 동작을 수행하는 방법을 고려할 수 있다. 그러나, 이 경우, 전체 프로그램 시간을 증가시키므로, 메모리 장치(100)의 성능 저하를 야기할 수 있다.

본 실시예에 따르면, 제어 로직(130)은 블록 인터리빙 프로그래밍 방식에 따라, 데이터가 복수의 메모리 블록들에 프로그램되도록 메모리 셀 어레이(110)에 대한 프로그램 동작을 제어할 수 있다. 블록 인터리빙 프로그래밍 방식에 따르면, 제1 메모리 블록의 선택 워드 라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작을 수행하고, 이어서, 제2 메모리 블록의 선택 워드 라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작을 수행하고, 이어서, 제1 메모리 블록의 선택 워드 라인에 연결된 메모리 셀들에 대한 제2 프로그램 동작을 수행할 수 있다. 이에 따라, 제1 메모리 블록의 선택 워드 라인에 대해, 제1 프로그램 동작과 제2 프로그램 동작 사이에 충분히 긴 시간을 확보함으로써, 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압 드리프트를 해결할 수 있다. 또한, 제1 메모리 블록의 선택 워드 라인에 대한 제1 프로그램 동작과 제2 프로그램 동작 사이에 제2 메모리 블록의 선택 워드 라인에 대한 제1 프로그램 동작을 수행함으로써, 전체 프로그램 시간이 증가되지 않으므로, 메모리 장치(100)의 성능 저하를 방지할 수 있다.

또한, 제어 로직(130)은 제1 메모리 블록에 대한 제1 프로그램 동작 이후에, 제1 메모리 블록의 선택 워드 라인에 그라운드 전압 레벨보다 높은 바이어스 전압이 인가되도록 제어할 수 있다. 예를 들어, 바이어스 전압은 독출 전압, 검증 전압 및 페이지 버퍼 초기화 전압 중 하나에 대응할 수 있다. 선택 워드 라인은 제1 프로그램 동작이 완료된 이후에 그라운드 전압 레벨보다 높은 바이어스 전압 레벨을 가지므로, 선택 워드 라인과 채널 사이에 전압 차이가 존재할 수 있다. 이러한 전압 차이로 인해, 초기 전하 손실이 가속화될 수 있고, 이에 따라, 메모리 셀의 문턱 전압이 안정화되는데 필요한 시간이 감소될 수 있다.

나아가, 제어 로직(130)은 제1 메모리 블록에 대한 제2 프로그램 동작 이후에, 제1 메모리 블록의 선택 워드 라인에 그라운드 전압 레벨보다 높은 바이어스 전압이 인가되도록 제어할 수 있다. 예를 들어, 바이어스 전압은 독출 전압, 검증 전압 및 페이지 버퍼 초기화 전압 중 하나에 대응할 수 있다. 일 실시예에서, 제1 프로그램 동작 이후에 선택 워드 라인에 인가되는 바이어스 전압과 제2 프로그램 동작 이후에 선택 워드 라인에 바이어스 전압은 서로 다른 전압 레벨을 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 프로그램 동작 이후에 선택 워드 라인에 인가되는 바이어스 전압과 제2 프로그램 동작 이후에 선택 워드 라인에 바이어스 전압은 동일한 전압 레벨을 가질 수도 있다.

도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치(100)를 상세하게 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), 제어 로직(130), 전압 생성부(140) 및 로우 디코더(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.

메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 페이지 버퍼부(120)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(150)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고, 각 메모리 블록(BLK1 내지 BLKz)은 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 SLC(Single Level Cell), MLC(Multi Level Cell), TLC(Triple Level Cell) 또는 QLC(Quadruple Level Cell)로 이용될 수 있다. 일 실시예에서, 복수의 메모리 블록들(BLK1 내지 BLKz) 중 일부 메모리 블록은 SLC 블록일 수 있고, 다른 메모리 블록들은 MLC, TLC 또는 QLC 블록일 수 있다. 메모리 셀에 저장된 비트들의 수가 증가함에 따라 인접한 프로그램 상태 간의 문턱 전압 차이가 줄어들 수 있고, 이에 따라, 프로그램 과정에서 문턱 전압 변동에 대한 제어가 요구된다.

페이지 버퍼부(120)는 복수의 페이지 버퍼들(PB1 내지 PBm)을 포함할 수 있다(m은 2 이상의 정수). 일 실시예에서, 각 페이지 버퍼는 하나의 비트 라인에 연결될 수 있다(도 29 참조). 일 실시예에서, 각 페이지 버퍼는 하나의 비트 라인 그룹에 연결될 수 있고, 하나의 비트 라인 그룹에 포함된 복수의 비트 라인들은 하나의 페이지 버퍼를 공유할 수 있다(도 31 및 33 참조). 페이지 버퍼부(120)에 대한 다양한 실시예들에 대해서는 도 29 내지 도 34를 참조하여 후술하기로 한다.

제어 로직(130)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 제어 로직(130)은 복수의 메모리 블록들, 예를 들어, 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2)에 대해 블록 인터리빙 프로그래밍 방식에 따라 프로그램 동작을 수행하도록 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 제공할 수 있다.

전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(140)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.

로우 디코더(150)는 로우 어드레스(X-ADDR)에 응답하여, 메모리 블록들(BLK1 내지 BLKz) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 페이지 버퍼부(120)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼부(120)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.

도 3은 본 개시의 일 실시예에 따라, 도 2의 메모리 셀 어레이(110)를 나타낸다. 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함하고, 각 메모리 블록(BLK1 내지 BLKz)은 3차원 구조를 가질 수 있고, 이에 따라, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이라고 지칭할 수 있다.

일 실시예에서, 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.

일 실시예에서, 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.

도 4는 본 개시의 일 실시예에 따라, 도 3의 제1 메모리 블록(BLK1)을 나타내는 등가 회로도이다.

도 4를 참조하면, 제1 메모리 블록(BLK1)은 낸드 스트링들(NS11 내지 NS33), 워드 라인들(WL1 내지 WL8), 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인들(GSL1 내지 GSL3), 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.

도 5는 도 4의 제1 메모리 블록(BLK1)을 예시적으로 나타내는 사시도이다.

도 5를 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB) 상에 제1 방향을 따라 신장되는 공통 소스 라인(CSL)이 제공된다. 인접한 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에 절연막들(IL)이 제공되며, 절연막들(IL)은 제2 방향을 따라 특정 거리만큼 이격된다. 인접한 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향을 따라 절연막들(IL)을 관통하는 필라들(pillars)(P)이 제공된다. 예를 들어, 각 필라(P)의 표면층(S)은 제1 타입(예를 들어, p 타입)을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.

인접한 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(CS)이 제공된다. 전하 저장층(CS)은 터널링 절연층, 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다. 복수의 필라들(P) 상에는 드레인 컨택들(DR)이 각각 제공된다. 드레인들(DR) 상에, 제3 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.

도 6은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 블록들(BLKa, BLKb)을 포함하는 메모리 셀 어레이(110)를 나타내는 블록도이다.

도 6을 참조하면, 제1 및 제2 메모리 블록들(BLKa, BLKb)은 서로 독립적으로 소거 동작이 수행될 수 있다. 일 실시예에서, 제1 메모리 블록(BLKa)은 제1 블록 트랜지스터들(TRa)에 연결되고, 제2 메모리 블록(BLKb)은 제2 블록 트랜지스터들(TRb)에 연결될 수 있다. 제1 블록 트랜지스터들(TRa)은 제1 블록 워드 라인(BLKWLa)의 전압 레벨에 따라 구동되고, 제2 블록 트랜지스터들(TRb)은 제2 블록 워드 라인(BLKWLb)의 전압 레벨에 따라 구동될 수 있다.

로우 디코더(150)는 제1 및 제2 드라이버들(DRVa, DRVb) 및 제1 및 제2 블록 트랜지스터들(TRa, TRb)을 포함할 수 있다. 제1 블록 트랜지스터들(TRa) 각각은 복수의 워드 라인들(WLa)을 통해 제1 메모리 블록(BLKa)에 연결될 수 있고, 제2 블록 트랜지스터들(TRb) 각각은 복수의 워드 라인들(WLb)을 통해 제2 메모리 블록(BLKb)에 연결될 수 있다. 제1 및 제2 드라이버들(DRVa, DRVb)은 로우 어드레스(X-ADDR)에 따라, 전압 생성부(140)로부터 수신한 워드 라인 전압(VWL)을 복수의 워드 라인들(WLa, WLb)에 각각 인가할 수 있다.

도 7은 본 개시의 일 실시예에 따라, 제1 및 제2 메모리 블록들(BLKa, BLKb)을 포함하는 메모리 장치(100)를 나타내는 단면도이고, 도 8은 도 7의 제1 및 제2 메모리 블록들(BLKa, BLKb)의 전기적 연결을 나타낸다.

도 7 및 도 8을 참조하면, 제1 메모리 블록(BLKa)은 기판(SUB) 위에 수직으로 적층된 워드 라인들(WL1a 내지 WL8a)에 연결되고, 동일 레벨에 배치된 워드 라인들(WL1a 내지 WL8a)은 서로 전기적으로 연결될 수 있다. 제2 메모리 블록(BLKb)은 기판(SUB) 위에 수직으로 적층된 워드 라인들(WL1b 내지 WL8b)에 연결되고, 동일 레벨에 배치된 워드 라인들(WL1b 내지 WL8b)은 서로 전기적으로 연결될 수 있다. 한편, 제1 메모리 블록(BLKa)에 연결된 워드 라인(WL1a)과 제2 메모리 블록(BLKb)에 연결된 워드 라인(WL1b)은 동일 레벨에 배치되었으나, 서로 전기적으로 연결되지 않고, 서로 다른 전압을 각각 인가받을 수 있다. 이하에서는, 제1 및 제2 메모리 블록들(BLKa, BLKb)을 예로 하여 본 개시의 다양한 실시예들에 따른 프로그래밍 방식을 설명하기로 한다.

도 9는 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.

도 9를 참조하면, 본 개시의 비교예에 따른 노멀 프로그래밍 방식에 따르면, 제1 입력 데이터(Din1)에 대한 프로그램 동작을 수행하는 경우, 복수의 메모리 블록들 중 하나인 제1 메모리 블록(BLKa)을 선택하고, 제1 메모리 블록(BLKa)에 대해 제1 프로그램 시퀀스(91)를 수행할 수 있다. 제1 프로그램 시퀀스(91)는 순차적으로 수행되는 제1 프로그램 동작(91a), 딜레이(91b) 및 제2 프로그램 동작(91c)을 포함할 수 있다. 제1 입력 데이터(Din1)에 대한 프로그램 동작이 종료하면, 제2 입력 데이터(Din2)에 대한 프로그램 동작을 수행할 수 있고, 이 경우, 복수의 메모리 블록들 중 다른 하나인 제2 메모리 블록(BLKb)을 선택하고, 제2 메모리 블록(BLKb)에 대해 제2 프로그램 시퀀스(92)를 수행할 수 있다. 제2 프로그램 시퀀스(92)는 순차적으로 수행되는 제1 프로그램 동작(92a), 딜레이(92b) 및 제2 프로그램 동작(92c)을 포함할 수 있다.

그러나, 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식에 따르면, 제1 입력 데이터(Din1)에 대한 프로그램 동작을 수행하는 경우, 복수의 메모리 블록들 중 적어도 두 개의 메모리 블록들, 예를 들어, 제1 및 제2 메모리 블록들(BLKa, BLKb)을 선택할 수 있고, 선택된 제1 및 제2 메모리 블록들(BLKa, BLKb)에 대해 번갈아 프로그램을 수행할 수 있다. 이러한 프로그램 방식을 "블록 인터리빙 프로그래밍 방식" 또는 "라지(large) 블록 프로그래밍 방식"이라고 지칭할 수 있다.

구체적으로, 제1 메모리 블록(BLKa)의 선택 워드 라인에 대해 제1 프로그램 동작(93a)을 수행하고, 이어서, 제1 메모리 블록(BLKa)의 선택 워드 라인에 대해 더미 페이지 버퍼 초기화 동작(93b)을 수행할 수 있다. 더미 페이지 버퍼 초기화 동작(93b)은 그라운드 전압 레벨보다 높은 전압 레벨을 갖는 바이어스 전압을 선택 워드 라인 및 비선택 워드 라인에 인가하는 동작을 지칭하며, 검증 동작 또는 더미 독출 동작이라고 지칭할 수도 있다. 이어서, 제2 메모리 블록(BLKb)의 선택 워드 라인에 대해 제1 프로그램 동작(94a)을 수행하고, 이어서, 제2 메모리 블록(BLKb)에 대해 더미 페이지 버퍼 초기화 동작(94b)을 수행할 수 있다. 이때, 제2 메모리 블록(BLKb)의 선택 워드 라인에 대한 제1 프로그램 동작(94a) 및 더미 페이지 버퍼 초기화 동작(94b)이 수행되는 동안, 제1 메모리 블록(BLKa)의 선택 워드 라인에 대해 딜레이(93c)를 수행할 수 있다.

이어서, 제1 메모리 블록(BLKa)의 선택 워드 라인에 대해 제2 프로그램 동작(93d)을 수행할 수 있다. 이때, 제1 메모리 블록(BLKa)의 선택 워드 라인에 대한 제2 프로그램 동작(93d)이 수행되는 동안, 제2 메모리 블록(BLKb)의 선택 워드 라인에 대해 딜레이(94c)를 수행할 수 있다. 이어서, 제2 메모리 블록(BLKb)의 선택 워드 라인에 대해 제2 프로그램 동작(94d)을 수행할 수 있다. 이와 같이, 제2 메모리 블록(BLKb)의 선택 워드 라인에 대한 제1 프로그램 동작(94a)과 제2 프로그램 동작(94d) 사이의 시간 동안, 제2 메모리 블록(BLKb)에 대해 더미 페이지 버퍼 초기화 동작(94b) 및 딜레이(94c)를 수행할 수 있다. 더미 페이지 버퍼 초기화 동작(94b)는 더미 페이지 버퍼 초기화 동작(93b)과 실질적으로 유사하게 수행될 수 있다.

일 실시예에서, 제1 입력 데이터(Din1)의 사이즈는, 하나의 매트(MAT) 또는 플레인, 하나의 스트링 선택 라인과 하나의 워드 라인에 연결되는 비트 라인들의 개수에 대응하는 데이터를 포함할 수 있다. 예를 들어, 하나의 워드 라인에 연결되는 비트 라인들이 16 KB인 경우, 제1 입력 데이터(Din1)는 16 KB의 비트 라인들에 입력되는 16 KB의 데이터를 포함할 수 있다.

도 10a는 도 9의 제1 및 제2 프로그램 동작들 각각에 따른 프로그램 동작에 따른 메모리 셀들의 문턱 전압 산포를 예시적으로 나타내고, 도 10b는 도 10a의 문턱 전압 산포를 형성하기 위한 프로그램 방법을 예시적으로 나타낸다.

도 10a를 참조하면, 가로축은 메모리 셀의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 소거 상태(101)의 메모리 셀들은 제1 프로그램 루프(Loop1)에 의해 제1 예비 프로그램 상태(102a)로 프로그램되고, 제1 예비 프로그램 상태(102a)의 메모리 셀들은 제2 프로그램 루프(Loop2)에 의해 제2 예비 프로그램 상태(102b)로 프로그램되며, 제2 예비 프로그램 상태(102b)의 메모리 셀들은 제3 프로그램 루프(Loop3)에 의해 제3 예비 프로그램 상태(102c)로 프로그램되고, 제3 예비 프로그램 상태(102c)로 프로그램된 메모리 셀들은 제4 프로그램 루프(Loop4)에 의해 제4 예비 프로그램 상태(102d)로 프로그램되며, 제4 예비 프로그램 상태(102d)의 메모리 셀들은 제5 프로그램 루프(Loop5)에 의해 목표 프로그램 상태(102e)로 프로그램될 수 있다.

도 10b를 참조하면, 가로축은 시간을 나타내고, 세로축은 워드 라인 전압을 나타낸다. 메모리 장치는 복수의 프로그램 루프들을 수행하여 메모리 셀들이 소거 상태 및 적어도 하나의 프로그램 상태 중 하나를 갖도록 프로그램할 수 있다. 일 실시예에서, 프로그램 루프들은 제1 내지 제5 프로그램 루프들(Loop1 내지 Loop5)을 포함할 수 있고, 제1 내지 제4 프로그램 루프들(Loop1 내지 Loop4) 각각은 프로그램 펄스(Vpgm1 내지 Vpgm4)를 인가하는 프로그램 단계와 검증 전압(Vvfy)을 인가하는 검증 단계를 포함할 수 있다. 제1 프로그램 루프(Loop1)에서, 제1 프로그램 펄스(Vpgm1)가 선택 워드 라인에 인가되고, 이어서, 검증 전압(Vvfy)이 선택 워드 라인에 인가될 수 있다. 제2 프로그램 루프(Loop2)에서, 프로그램 패스된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램하기 위하여 제1 프로그램 펄스(Vpgm1)보다 프로그램 전압 증가량(ΔVpgm) 만큼 높은 제2 프로그램 펄스(Vpgm2)가 선택 워드 라인에 인가되고, 이어서, 검증 전압(Vvfy)이 선택 워드 라인에 인가될 수 있다. 제1 프로그램 동작 시의 검증 전압(Vvfy)의 전압 레벨은 제2 프로그램 동작 시의 검증 전압의 전압 레벨보다 낮을 수 있다.

일 실시예에서, 마지막인 제5 프로그램 루프(Loop5)에서, 제5 프로그램 펄스(Vpgm5)가 선택 워드 라인에 인가되고, 검증 단계는 생략될 수 있다. 이때, 도 11의 제2 그래프(112)와 같이, 제5 프로그램 루프(Loop5) 이후에 더미 구간(DMY)에 따른 동작이 수행될 수 있다. 더미 구간(DMY)에서, 선택 워드 라인에 그라운드 전압 레벨보다 높은 전압 레벨을 갖는 바이어스 전압이 인가될 수 있다. 일부 실시예들에서, 마지막인 제5 프로그램 루프(Loop5)는 검증 단계를 포함할 수도 있다. 이때, 선택 워드 라인에 검증 전압(Vvfy)이 인가되므로, 선택 워드 라인과 채널 사이에 전압 차이가 존재할 수 있다. 따라서, 제5 프로그램 루프(Loop5) 이후에, 초기 전하 손실이 가속화될 수 있고, 이에 따라, 메모리 셀의 문턱 전압이 안정화되는데 필요한 시간이 감소될 수 있다.

도 11은 도 9에 예시된 프로그래밍 방식들에 따른 바이어스 조건들을 예시적으로 나타내는 제1 및 제2 그래프들(111, 112)이다. 도 12는 도 11의 제1 및 제2 그래프들(111, 112) 각각의 딜레이 구간에서, 메모리 장치의 채널(CH)과 터널 절연층(TL) 사이의 제1 및 제2 에너지 밴드 다이어그램들(121, 122)이다.

제1 그래프(111)는 본 개시의 비교예에 따른 노멀 프로그래밍 방식에 대응하며, 선택 워드 라인(111a), 비 선택 워드 라인(111b) 및 채널(111c)의 시간에 따른 전압을 나타낸다. 프로그램 구간(PGM) 및 리커버리 구간(RCY)은 예를 들어, 도 9의 제1 프로그램 동작(91a)에 대응할 수 있고, 딜레이 구간(DLY)은 예를 들어, 도 9의 딜레이(91b)에 대응할 수 있다. 프로그램 구간(PGM)에, 선택 워드 라인(111a)에 프로그램 전압(V_PGM)이 인가되고, 비 선택 워드 라인(111b)에 인히빗 전압(V_IHB)이 인가되며, 채널(111c)은 채널 부스팅에 의해 인히빗 전압(V_IHB)에 대응하는 전압 레벨을 갖게 된다. 리커버리 구간(RCY)에, 선택 워드 라인(111a)과 비 선택 워드 라인(111b)에 인가되는 전압은 모두 리커버리 전압(V_RCY)으로 감소하며, 이에 따라, 채널(111c)도 리커버리 전압(V_RCY)에 대응하는 전압 레벨을 갖게 된다. 따라서, 딜레이 구간(DLY)에 선택 워드 라인(111a) 및 비선택 워드 라인(111b)과 채널(111c)의 전압 차이(VD)는 대략적으로 0 V에 대응하게 된다.

이와 같이, 노멀 프로그래밍 방식에 따르면, 선택 워드 라인(111a) 및 비선택 워드 라인(111b)과 채널(111c)의 전압 차이(VD)가 작고, 제1 메모리 블록(BLKa)에 대한 제1 프로그램 동작과 제2 프로그램 동작 사이의 딜레이 구간(DLY)이 상대적으로 짧으므로, 제1 에너지 밴드 다이어그램(121)에서, 터널 절연층(TL)의 기울기는 상대적으로 작을 수 있다. 또한, 제1 에너지 밴드 다이어그램(121)에서, 채널(CH)의 페르미 레벨(Ef) 이상의 엠프티 채널 트랩(empty channel trap)(ECT)의 개수는 페르미 레벨(Ef) 이하의 필드 채널 트랩(filled channel trap)(FCT)의 개수보다 많을 수 있다.

제2 그래프(112)는 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식에 대응하며, 선택 워드 라인(112a), 비 선택 워드 라인(112b) 및 채널(112c)의 시간에 따른 전압을 나타낸다. 프리 펄스 구간(PRE)에, 선택 워드 라인(112a) 및 비 선택 워드 라인(112b)에 제1 바이어스 전압(V1)이 인가되고, 채널(112c)은 0 V를 유지할 수 있다. 더미 구간(DMY)에, 선택 워드 라인(112a)에 제1 바이어스 전압(V1)보다 낮은 제2 바이어스 전압(V2)이 인가되고, 비선택 워드 라인(112b)에 제1 바이어스 전압(V1)이 계속 인가되며, 채널(112c)은 0 V를 유지할 수 있다. 리커버리 구간(RCY)에, 선택 워드 라인(112a)과 비선택 워드 라인(112b)에 인가되는 전압은 리커버리 전압(V_RCY)으로 감소하고, 채널(112c)의 전압은 선택 워드 라인(112a)과 비선택 워드 라인(112b)의 전압 감소에 의해 소정 레벨만큼 감소한 후 다시 0 V를 유지할 수 있다. 따라서, 딜레이 구간(DLY)에 선택 워드 라인(112a) 및 비선택 워드 라인(112b)과 채널(112c)의 전압 차이(VD)는 0 V보다 크게 된다.

이와 같이, 블록 인터리빙 프로그래밍 방식에 따르면, 선택 워드 라인(112a) 및 비선택 워드 라인(112b)과 채널(112c)의 전압 차이(VD)가 상대적으로 크고, 제1 메모리 블록(BLKa)에 대한 제1 프로그램 동작과 제2 프로그램 동작 사이의 딜레이 구간(DLY)이 상대적으로 길므로, 제2 에너지 밴드 다이어그램(122)에서 터널 절연층(TL)의 기울기는 제1 에너지 밴드 다이어그램(121)에 비해 클 수 있다. 또한, 제2 에너지 밴드 다이어그램(122)에서, 채널(CH)의 페르미 레벨(Ef) 이하의 필드 채널 트랩(FCT)의 개수는 제1 에너지 밴드 다이어그램(121)에 비해 많을 수 있다. 이러한 채널 트랩 상태는, 독출 동작 수행 시의 채널 트랩 상태와 동일할 수 있다.

도 13은 본 개시의 일 실시예에 따라, 제1 프로그램 동작과 제2 프로그램 동작 사이의 시간 동안 메모리 블록에 대한 바이어스 조건을 나타낸다.

도 13을 참조하면, 제1 시간(t1)과 제2 시간(t2) 사이의 제1 구간(131)은 예를 들어, 도 11의 프리 펄스 시간(PRE)에 대응할 수 있다. 제2 시간(t2)과 제3 시간(t3) 사이의 제2 구간(132)은 예를 들어, 도 11의 더미 구간(DMY)에 대응할 수 있다. 또한, 제1 및 제2 구간들(131, 132)은 예를 들어, 도 9의 제1 메모리 블록(BLKa)에 대한 더미 페이지 버퍼 초기화 동작(93b)이 수행되는 시간 구간에 대응할 수도 있다. 제3 시간(t3) 이후의 제3 구간(133)은 예를 들어, 도 11의 리커버리 구간(RCY) 및 딜레이 구간(DLY)에 대응할 수 있다. 또한, 제3 구간(133)은 예를 들어, 도 9의 제1 메모리 블록(BLKa)에 대한 딜레이(93c) 구간에 대응할 수 있다.

제1 구간(131) 동안, 선택 스트링 선택 라인(SSL_sel), 선택 그라운드 선택 라인(GSL_sel), 비선택 스트링 선택 라인(SSL_unsel), 비선택 그라운드 선택 라인(GSL_unsel), 선택 워드 라인(WL_sel) 및 비선택 워드 라인(WL_unsel)에 제1 바이어스 전압(V1)이 인가되고, 비트 라인(BL) 및 공통 소스 라인(CSL)에는 그라운드 전압(GND)이 인가된다. 제2 구간(132) 동안, 선택 워드 라인(WL_sel)에 제1 바이어스 전압(V1)보다 낮은 제2 바이어스 전압(V2)이 인가되고, 비선택 스트링 선택 라인(SSL_unsel)과 비선택 그라운드 선택 라인(GSL_unsel)에 그라운드 전압(GND)이 인가된다. 제3 구간(133) 동안, 선택 스트링 선택 라인(SSL_sel)과 선택 그라운드 선택 라인(GSL_sel)에 그라운드 전압(GND)이 인가되고, 선택 워드 라인(WL_sel) 및 비선택 워드 라인(WL_unsel)에 리커버리 전압(V_RCY)이 인가된다.

도 14는 본 개시의 일 실시예에 따른 메모리 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다. 본 실시예에 따른 블록 인터리빙 프로그래밍 방식은 도 9에 예시된 블록 인터리빙 프로그래밍 방식의 변형 예에 대응하며, 도 9 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.

도 14를 참조하면, 제1 입력 데이터(Din1)에 대한 프로그램 동작을 수행하는 경우, 제1 및 제2 메모리 블록들(BLKa, BLKb)에 대해 번갈아 프로그램을 수행할 수 있다. 구체적으로, 제1 메모리 블록(BLKa)에 대해 제2 프로그램 동작(141d)을 수행한 이후, 제1 메모리 블록(BLKa)에 대해 더미 페이지 버퍼 초기화 동작(141e)을 수행할 수 있고, 제2 메모리 블록(BLKa)에 대해 제2 프로그램 동작(142d)을 수행한 이후, 제2 메모리 블록(BLKb)에 대해 더미 페이지 버퍼 초기화 동작(142e)을 수행할 수 있다. 일 실시예에서, 더미 페이지 버퍼 초기화 동작(141b, 142b) 시 워드 라인에 인가되는 리커버리 전압과, 더미 페이지 버퍼 초기화 동작(141e, 142e) 시 워드 라인에 인가되는 리커버리 전압은 서로 다를 수 있다. 일 실시예에서, 더미 페이지 버퍼 초기화 동작(141b, 142b) 시 리커버리 시간과 더미 페이지 버퍼 초기화 동작(141e, 142e) 시 워드 라인에 인가되는 리커버리 시간은 서로 다를 수 있다.

도 15는 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 프로그래밍 방법을 나타내는 흐름도이다. 도 16은 도 15의 프로그래밍 방법에 따른 메모리 블록 인터리빙 방식을 예시한다. 본 실시예는 메모리 블록들에 대해 블록 인터리빙 프로그래밍 방식으로 프로그램 동작을 수행하는 방법으로서, 예를 들어, 도 2의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 14를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.

단계 S110에서, 제1 메모리 블록(BLKa)에 배치되고, 제1 워드 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행한다. 단계 S120에서, 제2 메모리 블록(BLKb)에 배치되고, 제2 워드 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행한다. 이때, 제1 및 제2 제2 워드 라인들은 제1 워드 라인과 동일 레벨에 배치되고, 서로 전기적으로 연결되지 않을 수 있고, 예를 들어, 도 16의 WL1에 대응할 수 있다. 단계 S130에서, 제1 메모리 블록(BLKa)에 배치되고, 제1 워드 라인에 연결된 제1 메모리 셀에 제2 프로그램 동작을 수행한다. 단계 S140에서, 제2 메모리 블록(BLKb)에 배치되고, 제2 워드 라인에 연결된 제2 메모리 셀에 제2 프로그램 동작을 수행한다.

일 실시예에서, 단계 S120과 단계 S130 사이에, 제1 메모리 블록(BLKa)에 배치되고, 제3 워드 라인에 연결된 제3 메모리 셀들에 제1 프로그램 동작을 수행하는 단계, 및 제2 메모리 블록(BLKb)에 배치되고, 제4 워드 라인에 연결된 제4 메모리 셀들에 제1 프로그램 동작을 수행하는 단계가 더 포함될 수 있다. 이때, 제3 및 제4 워드 라인들은 동일 레벨에 배치되고, 제1 및 제2 워드 라인들과 수직으로 인접할 수 있고, 예를 들어, 도 16의 WL2에 대응할 수 있다.

일 실시예에서, 단계 S140 이후에, 제1 메모리 블록(BLKa)에 배치되고, 제5 워드 라인에 연결된 제5 메모리 셀들에 제1 프로그램 동작을 수행하는 단계, 및 제2 메모리 블록(BLKb)에 배치되고, 제6 워드 라인에 연결된 제6 메모리 셀들에 제1 프로그램 동작을 수행하는 단계가 더 포함될 수 있다. 이어서, 제1 메모리 블록(BLKa)에 배치되고, 제3 워드 라인에 연결된 제3 메모리 셀들에 제2 프로그램 동작을 수행하는 단계, 및 제2 메모리 블록(BLKb)에 배치되고, 제4 워드 라인에 연결된 제4 메모리 셀들에 제2 프로그램 동작을 수행하는 단계가 더 포함될 수 있다. 이때, 제5 및 제6 워드 라인들은 동일 레벨에 배치되고, 제3 및 제4 워드 라인들과 수직으로 인접할 수 있고, 예를 들어, 도 16의 WL3에 대응할 수 있다.

도 17은 본 개시의 일 실시예에 따른 제1 및 제2 프로그램 동작들(PGM1a, PGM2a)을 나타낸다. 도 17에 예시된 제1 및 제2 프로그램 동작들(PGM1a, PGM2a)을 포함하는 프로그램 방식을 섀도우(shadow) 프로그램 방식이라고 지칭할 수 있다. 도 17에서는 MLC에 대한 제1 및 제2 프로그램 동작들을 예시하고 있으나, 도 17에서 설명된 방식은 TLC 또는 QLC에 동일하게 적용될 수 있다.

제1 프로그램 동작(PGM1a)은 소거 상태의 메모리 셀들을 M개의 프로그램 상태들 중 하나로 프로그램할 수 있고, M은 2 이상의 정수이다. 초기 프로그램 산포(171)는 주변 메모리 셀들의 프로그램 동작에 따른 커플링 또는 간섭(interference)에 의해 프로그램 산포(171')로 변경될 수 있다. 제2 프로그램 동작(PGM2a)은 제1 프로그램 동작(PGM1a)이 수행된 메모리 셀들을 N개의 프로그램 상태들 중 하나로 프로그램할 수 있고, N은 M보다 큰 정수이다. 초기 프로그램 산포(172)는 주변 메모리 셀들의 프로그램 동작에 따른 커플링 또는 간섭에 의해 프로그램 산포(172')로 변경될 수 있다.

도 18은 본 개시의 다른 실시예에 따른 제1 및 제2 프로그램 동작들(PGM1b, PGM2b)을 나타낸다. 도 18에 예시된 제1 및 제2 프로그램 동작들(PGM1b, PGM2b)을 포함하는 프로그램 방식을 리프로그램(reprogram) 방식이라고 지칭할 수 있다. 도 18에서는 MLC에 대한 제1 및 제2 프로그램 동작들을 예시하고 있으나, 도 18에서 설명된 방식은 TLC 또는 QLC에 동일하게 적용될 수 있다.

제1 프로그램 동작(PGM1b)은 소거 상태의 메모리 셀들을 N개의 프로그램 상태들 중 하나로 프로그램할 수 있고, N은 2 이상의 정수이다. 초기 프로그램 산포(181)는 주변 메모리 셀들의 프로그램 동작에 따른 커플링 또는 간섭에 의해 프로그램 산포(181')로 변경될 수 있다. 제2 프로그램 동작(PGM2b)은 제1 프로그램 동작(PGM1b)이 수행된 메모리 셀들을 N개의 프로그램 상태들 중 하나로 프로그램할 수 있다. 초기 프로그램 산포(182)는 주변 메모리 셀들의 프로그램 동작에 따른 커플링 또는 간섭에 의해 프로그램 산포(182')로 변경될 수 있다.

도 19는 본 개시의 일 실시예에 따른 메모리 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.

도 19를 참조하면, 본 실시예는 제1 스크램블 방식에 대응할 수 있고, 비트 라인에 인접한 메모리 셀들에서 공통 소스 라인에 인접한 메모리 셀들의 순서로 프로그램을 수행하는 T2B(top-to-bottom) 프로그램 방식일 수 있다. 이때, 동일 레벨에 배치된 워드 라인들은 편의상 동일한 참조 부호가 부여되었으나, 동일 레벨에 배치된 워드 라인들 중 제1 메모리 블록(BLKa)에 연결된 워드 라인과 제2 메모리 블록(BLKb)에 연결된 워드 라인은 서로 전기적으로 연결되지 않을 수 있다. 예를 들어, 도 8에 예시된 바와 같이, 제1 메모리 블록(BLKa)에는 워드 라인들(WL1a 내지 WL8a) 및 스트링 선택 라인들(SSL1a 내지 SSL4a)이 연결되고, 제2 메모리 블록(BLKb)에는 워드 라인들(WL1b 내지 WL8b) 및 스트링 선택 라인들(SSL1b 내지 SSL4b)이 연결될 수 있다.

본 실시예에 따르면, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1b)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제2 스트링 선택 라인(SSL2a)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제2 스트링 선택 라인(SSL2b)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제3 스트링 선택 라인(SSL3a)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제3 스트링 선택 라인(SSL3b)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제4 스트링 선택 라인(SSL4a)에 연결된 메모리 셀들, 및 제8 워드 라인(WL8) 및 제4 스트링 선택 라인(SSL4b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작들(PGM1)이 순차적으로 수행될 수 있다.

이어서, 제7 워드 라인(WL7) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들, 제7 워드 라인(WL7) 및 제1 스트링 선택 라인(SSL1b)에 연결된 메모리 셀들, 제7 워드 라인(WL7) 및 제2 스트링 선택 라인(SSL2a)에 연결된 메모리 셀들, 제7 워드 라인(WL7) 및 제2 스트링 선택 라인(SSL2b)에 연결된 메모리 셀들, 제7 워드 라인(WL7) 및 제3 스트링 선택 라인(SSL3a)에 연결된 메모리 셀들, 제7 워드 라인(WL7) 및 제3 스트링 선택 라인(SSL3b)에 연결된 메모리 셀들, 제7 워드 라인(WL7) 및 제4 스트링 선택 라인(SSL4a)에 연결된 메모리 셀들, 및 제7 워드 라인(WL7) 및 제4 스트링 선택 라인(SSL4b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작들(PGM1)이 순차적으로 수행될 수 있다.

이어서, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1b)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제2 스트링 선택 라인(SSL2a)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제2 스트링 선택 라인(SSL2b)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제3 스트링 선택 라인(SSL3a)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제3 스트링 선택 라인(SSL3b)에 연결된 메모리 셀들, 제8 워드 라인(WL8) 및 제4 스트링 선택 라인(SSL4a)에 연결된 메모리 셀들, 및 제8 워드 라인(WL8) 및 제4 스트링 선택 라인(SSL4b)에 연결된 메모리 셀들에 대한 제2 프로그램 동작들(PGM2)이 순차적으로 수행될 수 있다.

이와 같이, 본 실시예에 따르면, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들에 대한 제2 프로그램 동작(PGM2)을 수행하기 이전에, 제7 워드 라인(WL7) 및 제4 스트링 선택 라인(SSL4b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작(PGM1)을 수행함으로써, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들은 제1 프로그램 동작(PGM1) 이후에 워드 라인과 채널 간의 전압 차이를 유지한 상태에서 충분히 긴 시간을 경험할 수 있게 된다. 따라서, 검증 동작 시와 독출 동작 시의 셀 스트링의 채널 트랩 상태가 동일하게 되어 메모리 장치의 산포를 개선할 수 있다. 또한, 제1 프로그램 동작(PGM1)과 제2 프로그램 동작(PGM2) 사이의 시간이 길어져 쉘로우(shallow) 트랩에 의한 영향을 줄일 수 있다.

도 20은 도 19의 프로그램 방식에 따라, 제1 프로그램 동작과 제2 프로그램 동작 사이의 시간 동안 메모리 블록에 대한 바이어스 조건을 나타낸다.

도 20을 참조하면, 본 실시예에 따른 바이어스 조건은 도 13의 바이어스 조건의 변형 예에 대응하며, 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 본 실시예에 따르면, 선택 워드 라인(WLn), 선택 워드 라인(WLn)을 제외한 상위 비선택 워드 라인들(WLn-2 내지 WLk), 및 하위 비선택 워드 라인들(WL1 내지 WLn-3)에 대한 바이어스 조건들이 서로 다를 수 있다. 예를 들어, WLk는 최상위 워드 라인에 대응하고, WL1은 최하위 워드 라인에 대응할 수 있다.

제1 구간(201)에서, 선택 워드 라인(WLn) 및 상위 비선택 워드 라인들(WLn-2 내지 WLk)에는 제1 바이어스 전압(V1)이 인가되고, 하위 비선택 워드 라인들(WL1 내지 WLn-3)에는 제1 바이어스 전압(V1)보다 낮은 제3 바이어스 전압(V3)이 인가될 수 있다. 제2 구간(202)에서, 선택 워드 라인(WLn)에는 제1 바이어스 전압(V1)보다 낮은 제2 바이어스 전압(V2)이 인가되고, 상위 비선택 워드 라인들(WLn-2 내지 WLk)에는 제1 바이어스 전압(V1)이 계속 인가되며, 하위 비선택 워드 라인들(WL1 내지 WLn-3)에는 제3 바이어스 전압(V3)이 계속 인가될 수 있다. 제3 구간(203)에서, 선택 워드 라인(WLn), 상위 비선택 워드 라인들(WLn-2 내지 WLk), 및 하위 비선택 워드 라인들(WL1 내지 WLn-3)에 모두 리커버리 전압(V_RCY)이 인가될 수 있다.

도 21은 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다. 도 21을 참조하면, 본 실시예에 따른 프로그래밍 방식은 도 19의 T2B 프로그램 방식의 변형 실시예에 대응하며, 공통 소스 라인에 인접한 메모리 셀들에서 비트 라인에 인접한 메모리 셀들의 순서로 프로그램을 수행하는 B2T(bottom-to-top) 프로그램 방식일 수 있다.

본 실시예에 따르면, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제1 워드 라인(WL1)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작들(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제2 워드 라인(WL2)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제1 워드 라인(WL1)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작(PGM2)을 순차적으로 수행할 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제3 워드 라인(WL3)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제2 워드 라인(WL2)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작(PGM2)을 순차적으로 수행할 수 있다.

이와 같이, 본 실시예에 따르면, 제1 워드 라인(WL1) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들에 대한 제2 프로그램 동작(PGM2)을 수행하기 이전에, 제2 워드 라인(WL2) 및 제4 스트링 선택 라인(SSL4b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작(PGM1)을 수행함으로써, 제1 워드 라인(WL1) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들은 제1 프로그램 동작(PGM1) 이후에 워드 라인과 채널 간의 전압 차이를 유지한 상태에서 충분히 긴 시간을 경험할 수 있게 된다.

도 22는 도 20의 프로그램 방식에 따라, 제1 프로그램 동작과 제2 프로그램 동작 사이의 시간 동안 메모리 블록에 대한 바이어스 조건을 나타낸다.

도 22를 참조하면, 본 실시예에 따른 바이어스 조건은 도 20의 바이어스 조건의 변형 예에 대응하며, 도 20을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 본 실시예에 따르면, 선택 워드 라인(WLn), 선택 워드 라인(WLn)을 제외한 하위 비선택 워드 라인들(WL1 내지 WLn+2), 및 상위 비선택 워드 라인들(WLn+3 내지 WLk)에 대한 바이어스 조건들이 서로 다를 수 있다.

제1 구간(221)에서, 선택 워드 라인(WLn) 및 하위 비선택 워드 라인들(WL1 내지 WLn+2)에는 제1 바이어스 전압(V1)이 인가되고, 상위 비선택 워드 라인들(WLn+3 내지 WLk)에는 제1 바이어스 전압(V1)보다 낮은 제3 바이어스 전압(V3)이 인가될 수 있다. 제2 구간(222)에서, 선택 워드 라인(WLn)에는 제1 바이어스 전압(V1)보다 낮은 제2 바이어스 전압(V2)이 인가되고, 하위 비선택 워드 라인들(WL1 내지 WLn+2)에는 제1 바이어스 전압(V1)이 계속 인가되며, 상위 비선택 워드 라인들(WLn+3 내지 WLk)에는 제3 바이어스 전압(V3)이 계속 인가될 수 있다. 제3 구간(223)에서, 선택 워드 라인(WLn), 하위 비선택 워드 라인들(WL1 내지 WLn+2), 및 상위 비선택 워드 라인들(WLn+3 내지 WLk)에 모두 리커버리 전압(V_RCY)이 인가될 수 있다.

도 23은 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다.

도 22을 참조하면, 본 실시예는 제2 스크램블 방식에 대응할 수 있고, 비트 라인에 인접한 메모리 셀들에서 공통 소스 라인에 인접한 메모리 셀들의 순서로 프로그램을 수행하는 T2B 프로그램 방식일 수 있다. 본 실시예에 따른 프로그래밍 방식은 B2T 프로그램 방식에도 적용될 수 있다.

본 실시예에 따르면, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제8 워드 라인(WL8)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작들(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제7 워드 라인(WL7) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들, 및 제7 워드 라인(WL7) 및 제1 스트링 선택 라인(SSL1b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작들(PGM1)이 순차적으로 수행될 수 있다. 이어서, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들, 및 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들에 대한 제2 프로그램 동작들(PGM2)이 순차적으로 수행될 수 있다.

이어서, 제7 워드 라인(WL7) 및 제2 스트링 선택 라인(SSL2a)에 연결된 메모리 셀들, 및 제7 워드 라인(WL7) 및 제2 스트링 선택 라인(SSL2b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작들(PGM1)이 순차적으로 수행될 수 있다. 이어서, 제8 워드 라인(WL8) 및 제2 스트링 선택 라인(SSL2a)에 연결된 메모리 셀들, 및 제8 워드 라인(WL8) 및 제2 스트링 선택 라인(SSL2b)에 연결된 메모리 셀들에 대한 제2 프로그램 동작들(PGM2)이 순차적으로 수행될 수 있다.

이와 같이, 제2 스크램블 방식에 따른 프로그램 동작을 수행하는 경우, 프로그램 순서가 10인, 제7 워드 라인(WL7) 및 제1 스트링 선택 라인(SSL1b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작(PGM1)이 수행된 이후에, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들에 대한 제2 프로그램 동작(PGM2)이 수행되므로, 데이터 입력 버퍼에서 가지고 있어야 하는 페이지의 개수가 QLC의 경우 40개(=10*4)이다. 한편, 도 19의 제1 스크램블 방식에 따른 프로그램 동작을 수행하는 경우, 프로그램 순서가 16인, 제7 워드 라인(WL7) 및 제4 스트링 선택 라인(SSL4b)에 연결된 메모리 셀들에 대한 제1 프로그램 동작(PGM1)이 수행된 이후에, 제8 워드 라인(WL8) 및 제1 스트링 선택 라인(SSL1a)에 연결된 메모리 셀들에 대한 제2 프로그램 동작(PGM2)이 수행되므로, 데이터 입력 버퍼에서 가지고 있어야 하는 페이지의 개수는 QLC의 경우 64개(=16*4)이다.

도 24는 본 개시의 일 실시예에 따른 블록 인터리빙 프로그래밍 방식의 다른 예를 나타낸다.

도 24를 참조하면, 본 실시예는 도 19의 프로그래밍 방식의 변형 예에 대응할 수 있고, 본 실시예에 따르면, 제1, 제2 및 제3 메모리 블록들(BLKa, BLKb, BLKc)에 대해 블록 인터리빙 프로그래밍 방식으로 프로그램을 수행할 수 있다. 본 실시예에 따른 프로그래밍 방식은 B2T 프로그램 방식에도 적용될 수 있다. 일부 실시예들에 따르면, 네 개 이상의 메모리 블록들에 대해 블록 인터리빙 프로그래밍 방식으로 프로그램을 수행할 수도 있다.

본 실시예에 따르면, 제1 내지 제3 메모리 블록들(BLKa 내지 BLKc)의 제8 워드 라인(WL8)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 내지 제3 메모리 블록들(BLKa 내지 BLKc)의 제7 워드 라인(WL7)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 내지 제3 메모리 블록들(BLKa 내지 BLKc)의 제8 워드 라인(WL8)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작(PGM2)을 순차적으로 수행할 수 있다. 이어서, 제1 내지 제3 메모리 블록들(BLKa 내지 BLKc)의 제6 워드 라인(WL6)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 내지 제3 메모리 블록들(BLKa 내지 BLKc)의 제7 워드 라인(WL7)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작(PGM2)을 순차적으로 수행할 수 있다.

도 25는 본 개시의 일 실시예에 따른 복수의 서브 블록들을 각각 포함하는 제1 및 제2 메모리 블록들을 포함하는 메모리 장치(100')를 나타낸다.

도 25를 참조하면, 메모리 장치(100')는 제1 및 제2 메모리 블록들(BLKa', BLKb')을 포함할 수 있고, 제1 메모리 블록(BLKa')은 제1 및 제2 서브 블록들(SUB_BLKa1, SUB_BLKa2)을 포함하고, 제2 메모리 블록(BLKb')은 제1 및 제2 서브 블록들(SUB_BLKb1, SUB_BLKb2)을 포함할 수 있다.

도 26은 도 25의 제1 메모리 블록(BLKa')을 예시적으로 나타내는 단면도이다.

도 25 및 도 26을 함께 참조하면, 제1 메모리 블록(BLKa')의 상부에서 하부로 갈수록 채널 홀의 직경이 감소하는 것을 방지하기 위해, 채널 홀을 형성하는 식각 공정을 적어도 두 번 수행할 수 있다. 기판(SUB) 상에 제1 서브 블록(SUB_BLKa1)이 형성된 후 제1 식각 공정이 수행되고, 그 이후 제1 서브 블록(SUB_BLKa1) 상에 제2 서브 블록(SUB_BLKa2)이 형성될 수 있으며, 제2 서브 블록(SUB_BLKa2)에 대해 제2 식각 공정이 수행될 수 있다.

제1 서브 블록(SUB_BLKa1)은 제2 방향으로 교대로 배치되는 게이트 전극(261)과 절연층(262)을 포함할 수 있다. 제2 서브 블록(SUB_BLKa2)은 제2 방향으로 교대로 배치되는 게이트 전극(263)과 절연층(264)을 포함할 수 있다. 일 실시예에 따라, 제1 서브 블록(SUB_BLKa1)과 제2 서브 블록(SUB_BLKa2) 사이에는 구조체간 층(265)이 배치될 수 있다. 또한, 채널 구조(26)는 채널(267), 채널(267)의 외측벽을 둘러싸는 유전막 구조물(268) 및 채널(267) 내부에 배치되는 채널 매립막 패턴(266)을 포함할 수 있다. 이때, 제1 서브 블록(SUB_BLKa1)에 형성되는 채널 홀의 상부 직경(w1)은 제2 서브 블록(SUB_BLKa2)에 채널 홀의 하부 직경(w2) 보다 클 수 있다.

도 27은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 프로그래밍 방법을 나타내는 흐름도이다.

본 실시예는 도 15의 변형 실시예에 대응하며, 예를 들어, 도 25의 메모리 장치(100')에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 단계 S210에서, 제1 메모리 블록(BLKa')의 제1 서브 블록(SUB_BLK1a)에 배치되고, 제1 워드 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행한다. 단계 S220에서, 제2 메모리 블록(BLKb')의 제1 서브 블록(SUB_BLK1a)에 배치되고, 제2 워드 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행한다. 단계 S230에서, 제1 메모리 블록(BLKa')의 제1 서브 블록(SUB_BLK1a)에 배치되고, 제1 워드 라인에 연결된 제1 메모리 셀에 제2 프로그램 동작을 수행한다.

도 28은 도 27의 프로그래밍 방법에 따른, 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.

도 25 및 도 28을 함께 참조하면, 제1 메모리 블록(BLKa')의 제1 서브 블록(SUB_BLKa1) 및 제2 메모리 블록(BLKb')의 제1 서브 블록(SUB_BLKb1)에 대해서는 B2T 방식에 따라 프로그램이 수행되고, 제1 메모리 블록(BLKa')의 제2 서브 블록(SUB_BLKa2) 및 제2 메모리 블록(BLKb')의 제2 서브 블록(SUB_BLKb2)에 대해서는 T2B 방식에 따라 프로그램이 수행될 수 있다.

일 실시예에서, 제1 서브 블록들(SUB_BLKa1, SUB_BLKb1)의 제5 워드 라인(WL5)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 서브 블록들(SUB_BLKa1, SUB_BLKb1)의 제6 워드 라인(WL6)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제1 서브 블록들(SUB_BLKa1, SUB_BLKb1)의 제5 워드 라인(WL5)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작(PGM2)을 순차적으로 수행할 수 있다.

일 실시예에서, 제2 서브 블록들(SUB_BLKa2, SUB_BLKb2)의 제4 워드 라인(WL4)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제2 서브 블록들(SUB_BLKa2, SUB_BLKb2)의 제3 워드 라인(WL3)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작(PGM1)을 순차적으로 수행할 수 있다. 이어서, 제2 서브 블록들(SUB_BLKa2, SUB_BLKb2)의 제4 워드 라인(WL4)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작(PGM2)을 순차적으로 수행할 수 있다.

그러나, 본 발명은 이에 한정되지 않으며, 일 실시예에서, 제1 서브 블록들(SUB_BLKa1, SUB_BLKb1) 및 제2 서브 블록들(SUB_BLKa2, SUB_BLKb2) 모두에 대해 T2B 방식에 따라 프로그램이 수행될 수도 있다. 다른 실시예에서, 제1 서브 블록들(SUB_BLKa1, SUB_BLKb1) 및 제2 서브 블록들(SUB_BLKa2, SUB_BLKb2) 모두에 대해 B2T 방식에 따라 프로그램이 수행될 수도 있다. 또한, 도 28에서는 제1 스크램블 방식에 따른 프로그램 방식이 예시되었으나, 메모리 장치(100')에 대해 도 23에 예시된 제2 스크램블 방식에 따라 프로그램을 수행할 수도 있다.

도 29는 본 개시의 일 실시예에 따른 ABL 구조의 페이지 버퍼부(120a)를 포함하는 메모리 장치를 나타낸다.

도 29를 참조하면, 메모리 셀 어레이(110a)는 비트 라인들(BL1 내지 BL_2i)에 연결될 수 있고, i는 3 이상의 정수이다. 페이지 버퍼부(120a)는 페이지 버퍼들(121a 내지 126a)을 포함할 수 있다. 각 비트 라인은 하나의 페이지 버퍼에 연결될 수 있고, 이에 따라, 페이지 버퍼부(120a)를 ABL 구조의 페이지 버퍼라고 지칭할 수 있다. 본 실시예에 따르면, 동일한 워드 라인 및 동일한 스트링 선택 라인에 연결된 메모리 셀들에 대한 프로그램 동작은 동시에 수행될 수 있다.

도 30은 도 29의 메모리 장치(100a)에서 수행되는 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.

도 30을 참조하면, 제1 메모리 블록(BLKa)에 포함된 제1 내지 제16 메모리 셀들(MC1 내지 MC16)과 제2 메모리 블록(BLKb)에 포함된 제1 내지 제16 메모리 셀들(MC1 내지 MC16)은 동일 레벨에 배치된 워드 라인들에 각각 연결될 수 있다. 본 실시예에 따른 프로그래밍 방식은 예를 들어, 도 19와 실질적으로 동일할 수 있는바, 이에 대한 상세한 설명은 생략한다.

도 31은 본 개시의 일 실시예에 따른 SBL 구조의 페이지 버퍼부(120b)를 포함하는 메모리 장치를 나타낸다.

도 31을 참조하면, 메모리 셀 어레이(110b)는 비트 라인들(BL1 내지 BL_2i)에 연결될 수 있고, i는 3 이상의 정수이다. 페이지 버퍼부(120b)는 페이지 버퍼들(121b 내지 123b)을 포함할 수 있다. 2개의 비트 라인들은 하나의 페이지 버퍼에 연결될 수 있고, 이에 따라, 페이지 버퍼부(120b)를 SBL 구조의 페이지 버퍼라고 지칭할 수 있다.

본 실시예에서, 비트 라인들(BL1 내지 BL_2i)은 제1 및 제2 비트 라인 그룹들(BLG1 및 BLG2)로 나눠질 수 있고, 제1 및 제2 비트 라인 그룹들(BLG1 및 BLG2)에 대한 프로그램 순서는 서로 다를 수 있다. 예를 들어, 동일한 워드 라인, 동일한 스트링 선택 라인 및 제1 비트 라인 그룹들(BLG1)에 연결된 메모리 셀들에 대한 프로그램 동작이 수행되고, 이어서, 동일한 워드 라인, 동일한 스트링 선택 라인 및 제2 비트 라인 그룹들(BLG2)에 연결된 메모리 셀들에 대한 프로그램 동작이 수행될 수 있다.

도 32는 도 31의 메모리 장치(100b)에서 수행되는 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.

도 32를 참조하면, 제1 메모리 블록(BLKa)에 포함된 제1 내지 제16 메모리 셀들(MC1 내지 MC16)과 제2 메모리 블록(BLKb)에 포함된 제1 내지 제16 메모리 셀들(MC1 내지 MC16)은 동일 레벨에 배치된 워드 라인들에 각각 연결될 수 있다. 본 실시예에 따르면, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제1 비트 라인 그룹(BLG1)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작들이 순차적으로 수행될 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제2 비트 라인 그룹(BLG2)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램들이 순차적으로 수행될 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제1 비트 라인 그룹(BLG1)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작들이 순차적으로 수행될 수 있다.

도 33은 본 개시의 일 실시예에 따른 QBL 구조의 페이지 버퍼부(120c)를 포함하는 메모리 장치(100c)를 나타낸다.

도 33을 참조하면, 메모리 셀 어레이(110c)는 비트 라인들(BL1 내지 BL_4i)에 연결될 수 있고, i는 3 이상의 정수이다. 페이지 버퍼부(120c)는 페이지 버퍼들(121c 내지 123c)을 포함할 수 있다. 4개의 비트 라인들은 하나의 페이지 버퍼에 연결될 수 있고, 이에 따라, 페이지 버퍼부(120c)를 QBL 구조의 페이지 버퍼라고 지칭할 수 있다.

본 실시예에서, 비트 라인들(BL1 내지 BL_4i)은 제1 내지 제4 비트 라인 그룹들(BLG1 내지 BLG4)로 나눠질 수 있고, 제1 내지 제4 비트 라인 그룹들(BLG1 내지 BLG4)에 대한 프로그램 순서는 서로 다를 수 있다. 예를 들어, 동일한 워드 라인, 동일한 스트링 선택 라인 및 제1 비트 라인 그룹들(BLG1)에 연결된 메모리 셀들에 대한 프로그램 동작이 수행되고, 이어서, 동일한 워드 라인, 동일한 스트링 선택 라인 및 제2 비트 라인 그룹들(BLG2)에 연결된 메모리 셀들에 대한 프로그램 동작이 수행되고, 이어서, 동일한 워드 라인, 동일한 스트링 선택 라인 및 제3 비트 라인 그룹들(BLG3)에 연결된 메모리 셀들에 대한 프로그램 동작이 수행되고, 이어서, 동일한 워드 라인, 동일한 스트링 선택 라인 및 제4 비트 라인 그룹들(BLG4)에 연결된 메모리 셀들에 대한 프로그램 동작이 수행될 수 있다.

도 34는 도 33의 메모리 장치(100c)에서 수행되는 블록 인터리빙 프로그래밍 방식의 일 예를 나타낸다.

도 34를 참조하면, 제1 메모리 블록(BLKa)에 포함된 제1 내지 제16 메모리 셀들(MC1 내지 MC16)과 제2 메모리 블록(BLKb)에 포함된 제1 내지 제16 메모리 셀들(MC1 내지 MC16)은 동일 레벨에 배치된 워드 라인들에 각각 연결될 수 있다. 본 실시예에 따르면, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제1 비트 라인 그룹(BLG1)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작들이 순차적으로 수행될 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제2 비트 라인 그룹(BLG2)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램들이 순차적으로 수행될 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제3 비트 라인 그룹(BLG3)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램 동작들이 순차적으로 수행될 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제4 비트 라인 그룹(BLG4)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제1 프로그램들이 순차적으로 수행될 수 있다. 이어서, 제1 및 제2 메모리 블록들(BLKa, BLKb)의 제1 비트 라인 그룹(BLG1)에 연결된 메모리 셀들에 대해 블록 인터리빙 방식으로 제2 프로그램 동작들이 순차적으로 수행될 수 있다.

도 35는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.

도 35를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 34를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

제1 메모리 블록 및 제2 메모리 블록을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법으로서,
상기 제1 메모리 블록에 배치되고, 제1 레벨의 제1 워드 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행하는 단계;
상기 제1 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제2 메모리 블록에 배치되고, 상기 제1 레벨의 제2 워드 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및
상기 제2 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제1 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함하는 방법.
제1항에 있어서, 상기 제1 메모리 셀에 대한 상기 제1 프로그램 동작을 수행한 이후에, 제1 더미 구간에서, 상기 제1 워드 라인에 그라운드 전압보다 높은 전압 레벨을 갖는 제1 바이어스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제2항에 있어서, 상기 제1 더미 구간에서, 상기 제1 메모리 블록에 연결되는 비 선택된 워드 라인들에 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압을 인가하고, 상기 제1 메모리 셀에 연결된 스트링 선택 라인 및 그라운드 선택 라인에 턴온 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제2항에 있어서, 상기 제1 더미 구간과 상기 제2 프로그램 동작 사이의 딜레이 구간에서, 상기 제1 메모리 셀에 대응하는 채널과 상기 제1 워드 라인 사이의 전압 차이가 0 V보다 큰 값을 유지하는 것을 특징으로 하는 방법.
제2항에 있어서, 상기 제1 더미 구간 이후의 제1 리커버리 시간 동안, 상기 제1 메모리 셀에 프로그램 리커버리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제5항에 있어서, 상기 제1 리커버리 시간 동안, 상기 제1 워드 라인 및 상기 제1 메모리 블록에 연결되는 비 선택된 워드 라인들에 제1 리커버리 전압을 인가하고, 상기 제1 메모리 셀에 연결된 스트링 선택 라인 및 그라운드 선택 라인에 턴오프 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제2항에 있어서, 상기 제1 메모리 셀에 대한 상기 제2 프로그램 동작 이후에, 제2 더미 구간에, 상기 제1 워드 라인에 상기 그라운드 전압보다 높은 전압 레벨을 갖는 제3 바이어스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제7항에 있어서, 상기 제2 더미 구간 이후의 제2 리커버리 시간 동안, 상기 제1 워드 라인에 및 상기 제1 메모리 블록에 연결된 비 선택된 워드 라인들에 제2 리커버리 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제1 메모리 셀에 대한 상기 제2 프로그램 동작 이후에, 상기 제2 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제2 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제1 메모리 블록에 배치되고, 상기 제1 레벨에 수직으로 인접한 제2 레벨의 제3 워드 라인에 연결된 제3 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및
상기 제3 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제2 메모리 블록에 배치되고, 상기 제2 레벨의 제4 워드 라인에 연결된 제4 메모리 셀에 제1 프로그램 동작을 수행하는 단계를 더 포함하고,
상기 제1 메모리 셀에 상기 제2 프로그램 동작을 수행하는 단계는, 상기 제4 메모리 셀에 대한 상기 제1 프로그램 동작 이후에 수행되는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 제1 및 제2 워드 라인들과 스트링 선택 라인 사이의 거리는, 상기 제3 및 제4 워드 라인들과 상기 스트링 선택 라인 사이의 거리보다 짧은 것을 특징으로 하는 방법.
제10항에 있어서, 상기 제1 및 제2 워드 라인들과 그라운드 선택 라인 사이의 거리는, 상기 제3 및 제4 워드 라인들과 상기 그라운드 선택 라인 사이의 거리보다 짧은 것을 특징으로 하는 방법.
제1항에 있어서, 상기 비휘발성 메모리 장치는 제3 메모리 블록을 더 포함하고, 상기 방법은,
상기 제2 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 그리고, 상기 제1 메모리 셀에 대한 상기 제2 프로그램 동작 이전에, 상기 제3 메모리 블록에 배치되고, 상기 제1 레벨의 제3 워드 라인에 연결된 제3 메모리 셀에 제1 프로그램 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제1 및 제2 프로그램 동작들 각각은, 순차적으로 수행되는 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들 각각은 프로그램 구간 및 검증 구간을 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제1 메모리 셀에 대한 상기 제1 및 제2 프로그램 동작들은, 상기 제1 메모리 셀에 제1 데이터를 기입하기 위한 프로그램 동작들에 대응하는 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제1 메모리 셀에 대한 상기 제1 프로그램 동작은, 상기 제1 메모리 셀을 M개의 프로그램 상태들 중 하나로 프로그램하는 동작을 포함하고,
상기 제1 메모리 셀에 대한 상기 제2 프로그램 동작은, 상기 제1 메모리 셀을 N개의 프로그램 상태들 중 하나로 프로그램하는 동작을 포함하며,
M과 N은 자연수이고, N은 M보다 큰 것을 특징으로 하는 방법.
제1항에 있어서,
상기 제1 메모리 셀에 대한 상기 제1 프로그램 동작은, 상기 제1 메모리 셀을 N개의 프로그램 상태들 중 하나로 프로그램하는 동작을 포함하고,
상기 제1 메모리 셀에 대한 상기 제2 프로그램 동작은, 상기 제1 메모리 셀을 N개의 프로그램 상태들 중 하나로 재프로그램하는 동작을 포함하며,
N은 자연수인 것을 특징으로 하는 방법.
제1 메모리 블록 및 제2 메모리 블록을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법으로서,
상기 제1 메모리 블록의 제1 서브 블록에 배치되고, 제1 레벨의 제1 워드 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행하는 단계;
상기 제1 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제2 메모리 블록의 제1 서브 블록에 배치되고, 상기 제1 레벨의 제2 워드 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및
상기 제2 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제1 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함하는 방법.
제1 메모리 블록 및 제2 메모리 블록을 포함하는 비휘발성 메모리 장치의 프로그래밍 방법으로서,
상기 제1 메모리 블록에 연결된 제1 워드 라인 및 제1 스트링 선택 라인에 연결된 제1 메모리 셀에 제1 프로그램 동작을 수행하는 단계;
이어서, 상기 제2 메모리 블록에 연결된 제2 워드 라인 및 제2 스트링 선택 라인에 연결된 제2 메모리 셀에 제1 프로그램 동작을 수행하는 단계;
이어서, 상기 제1 워드 라인 및 제3 스트링 선택 라인에 연결된 제3 메모리 셀에 제1 프로그램 동작을 수행하는 단계;
이어서, 상기 제2 워드 라인 및 제4 스트링 선택 라인에 연결된 제4 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및
이어서, 상기 제1 메모리 셀에 제2 프로그램 동작을 수행하는 단계를 포함하고,
상기 제1 및 제2 워드 라인들은 서로 동일 레벨에 배치되고, 상기 제1 내지 제4 스트링 선택 라인들은 상기 제1 및 제2 워드 라인들의 상부에서 서로 동일 레벨에 배치되는 것을 특징으로 하는 방법.
제19항에 있어서,
상기 제4 메모리 셀에 대한 상기 제1 프로그램 동작 이후에, 상기 제1 메모리 블록에 연결되고 상기 제1 워드 라인과 수직으로 인접한 제3 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 제5 메모리 셀에 제1 프로그램 동작을 수행하는 단계;
이어서, 상기 제2 메모리 블록에 연결되고 상기 제3 워드 라인과 동일 레벨에 배치된 제4 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 제6 메모리 셀에 제1 프로그램 동작을 수행하는 단계;
이어서, 상기 제3 워드 라인 및 상기 제3 스트링 선택 라인에 연결된 제7 메모리 셀에 제1 프로그램 동작을 수행하는 단계; 및
이어서, 상기 제4 워드 라인 및 상기 제4 스트링 선택 라인에 연결된 제8 메모리 셀에 제1 프로그램 동작을 수행하는 단계를 더 포함하고,
상기 제1 메모리 셀에 상기 제2 프로그램 동작을 수행하는 단계는, 상기 제8 메모리 셀에 상기 제1 프로그램 동작을 수행하는 단계 이후에 수행되는 것을 특징으로 하는 방법.