CN113168869B - 存储器器件及其擦除操作 - Google Patents

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Abstract

在某些方面中，一种存储器器件包括：存储器单元阵列，存储器单元阵列包括多个存储器单元行；多个字线，多个字线分别耦合到多个存储器单元行；以及***电路，***电路耦合到多个字线并且被配置为对多个存储器单元行中的选定存储器单元行执行擦除操作。选定存储器单元行耦合到选定字线。为了执行擦除操作，***电路被配置为：在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；并且在第一时间段之后的第二时间段中，使未选定字线浮置。

Description

存储器器件及其擦除操作
背景技术
本公开涉及存储器器件及其操作方法。
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。可以由闪存存储器执行各种操作，例如，读取、编程(写入)和擦除，以将每个存储器单元的阈值电压改变为期望电平。对于NAND闪存存储器，可以在块级执行擦除操作，可以在页级执行编程操作，并且可以在单元级执行读取操作。
发明内容
在一个方面中，一种存储器器件包括：存储器单元阵列，存储器单元阵列包括多个存储器单元行；多个字线，多个字线分别耦合到多个存储器单元行；以及***电路，***电路耦合到多个字线并且被配置为对多个存储器单元行中的选定存储器单元行执行擦除操作。选定存储器单元行耦合到选定字线。为了执行擦除操作，***电路被配置为：在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；并且在第一时间段之后的第二时间段中，使未选定字线浮置。
在另一方面中，一种***包括被配置为存储数据的存储器器件以及耦合到存储器器件并且被配置为控制存储器器件的存储器控制器。存储器器件包括：存储器单元阵列，存储器单元阵列包括多个存储器单元行；多个字线，多个字线分别耦合到多个存储器单元行；以及***电路，***电路耦合到多个字线并且被配置为对多个存储器单元行中的选定存储器单元行执行擦除操作。选定存储器单元行耦合到选定字线。为了执行擦除操作，***电路被配置为：在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；并且在第一时间段之后的第二时间段中，使未选定字线浮置。
在又一方面中，提供了一种用于操作存储器器件的方法。存储器器件包括存储器单元阵列和多个字线，存储器单元阵列包括多个存储器单元行，多个字线分别耦合到多个存储器单元行。对多个存储器单元行中的选定存储器单元行执行擦除操作。选定存储器单元行耦合到选定字线。为了执行擦除操作，在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压，并且在第一时间段之后的第二时间段中，使未选定字线浮置。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的具有存储器器件的示例性***的块图。
图2A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
图2B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括***电路的示例性存储器器件的示意图。
图4示出了根据本公开的一些方面的包括NAND存储器串的示例性存储器单元阵列的截面的侧视图。
图5示出了根据本公开的一些方面的包括存储器单元阵列和***电路的示例性存储器器件的块图。
图6示出了根据本公开的一些方面的包括存储器单元阵列和***电路的示例性存储器器件的详细块图。
图7示出了由存储器器件执行的擦除操作的时序图。
图8示出了根据本公开的一些方面的由存储器器件执行的示例性擦除操作的时序图。
图9示出了根据本公开的一些方面的在执行擦除操作中未选定驱动晶体管的示例性操作方案。
图10示出了根据本公开的一些方面的用于操作存储器器件的方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，显然本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
一些存储器器件(例如，NAND闪存存储器器件)可以在块级执行擦除操作，即同时擦除同一选定块中的所有存储器单元。在擦除操作期间，与选定块在同一面中的那些未选定块(将不被擦除)可以具有擦除抑制，因为未选定块中的每个字线(未选定字线)浮置，其可以通过沟道升压电势耦合。然而，已经在未选定字线上的(例如，从先前的读取操作中剩余的)初始电压(例如，***电压Vdd)可能被添加到来自高擦除电压(Vers，例如，20V或更高)的沟道升压电势，由此导致从耦合到未选定字线的驱动晶体管(有时称为串驱动器)的漏极到体的漏电流，特别是在擦除期间当驱动晶体管被截止时。此外，在驱动晶体管的尺寸减小时，泄漏问题可能变得更糟，这进一步限制了驱动晶体管尺寸的缩小，同时字线的数量保持增加。
为了解决上述问题中的一个或多个，本公开引入了一种解决方案，其中，可以减小在擦除操作中浮置未选定字线上的电压，由此减小漏电流，并且允许驱动晶体管尺寸缩小。与本公开的一些方面一致，在擦除操作开始时，可以将每个未选定字线从初始电压放电到低于初始电压的放电电压，使得在未选定字线在擦除操作期间浮置时，与没有放电的已知方法相比，未选定字线上的总电压可以减小。在擦除操作结束时，根据需要，可以将未选定字线充电到充电电压，例如，回到初始电压。在一些实施方式中，可以控制放电和/或充电的持续时间，以减少额外的功耗。
图1示出了根据本公开的一些方面的具有存储器器件的示例性***100的块图。***100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，***100可以包括主机108和存储***102，存储***102具有一个或多个存储器器件104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上***(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器器件104或从存储器器件104接收数据。
存储器器件104可以是本公开中公开的任何存储器器件。如下文详细公开的，存储器器件104(例如，NAND闪存存储器器件(例如，三维(3D)NAND闪存存储器器件))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
根据一些实施方式，存储器控制器106耦合到存储器器件104和主机108，并且被配置为控制存储器器件104。存储器控制器106可以管理存储在存储器器件104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器器件104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器器件104读取的或者被写入到存储器器件104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器器件104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、***部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器***102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器器件104可以集成到SSD 206中。SSD 206还可以包括将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括***电路的示例性存储器器件300的示意电路图。存储器器件300可以是图1中的存储器器件104的示例。存储器器件300可以包括存储器单元阵列器件301和耦合到存储器单元阵列器件301的***电路302。存储器单元阵列器件301可以是NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308可以包括在其源极端处的源极选择栅极(SSG)310和在其漏极端处的漏极选择栅极(DSG)312。SSG310和DSG 312可以被配置为在读取和编程操作期间激活选定的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的DSG 312耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一个或多个DSG线313将选择电压(例如，高于具有DSG 312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 312和/或通过经由一个或多个SSG线315将选择电压(例如，高于具有SSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 310而被选择或被取消选择。
如图3中所示，NAND存储器串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储器单元306同时被擦除。为了擦除选定块304a中的存储器单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块304a以及与选定块304a在同一面中的未选定块304b的源极线314。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储器单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储器串308的数量相关。每个字线318可以包括在相应页320中的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
图4示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器单元阵列301的截面的侧视图。如图4中所示，NAND存储器串308可以在衬底402上方垂直地延伸穿过存储器堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。
存储器堆叠层404可以包括交替的栅极导电层406和栅极到栅极电介质层408。存储器堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储器单元阵列301中的存储器单元306的数量。栅极导电层406可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括围绕存储器单元306的控制栅极，并且可以在存储器堆叠层404的顶部处横向地延伸作为DSG线313、在存储器堆叠层404的底部处横向地延伸作为SSG线315、或者在DSG线313与SSG线315之间横向地延伸作为字线318。
如图4中所示，NAND存储器串308包括垂直地延伸穿过存储器堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储器膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻挡层422以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
根据一些实施方式，如图4中所示，阱414(例如，P阱和/或N阱)形成在衬底402中，并且NAND存储器串308的源极端与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414(即，NAND存储器串308的源极)。在一些实施方式中，NAND存储器串308还包括在NAND存储器串308的漏极端处的沟道插塞416。应当理解，尽管在图4中未示出，但是可以形成存储器单元阵列301的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
返回参考图3，***电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。***电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储器单元306以及从每个目标存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。***电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的***电路。例如，图5示出了一些示例性***电路，***电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加***电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储器串308。
行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动SSG线315和DSG线313。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选定字线318的存储器单元306执行擦除操作。电压发生器510可以被配置为由控制逻辑单元512控制，并且生成要被供应到存储器单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑单元512可以耦合到上文描述的每个***电路，并且被配置为控制每个***电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个***电路的操作的状态信息、命令操作码(OP码)和命令地址。接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元512，以及缓冲从控制逻辑单元512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列301或从存储器单元阵列301中继或缓冲数据。
图6示出了根据本公开的一些方面的包括存储器单元阵列301以及***电路504、506、508和510的示例性存储器器件300的详细块图。如图6中所示并且如上文所述，存储器器件300可以包括存储器单元阵列301，存储器单元阵列301包括分别耦合到多个字线318的多个存储器单元行306。在擦除操作中，根据块级擦除方案，存储器单元阵列301的每个块304可以是选定块304a或未选定块304b。为了便于描述，块级擦除方案在本公开中被用作用于描述擦除操作的示例。然而，应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适的数量的块或块的任何合适的分数的级执行擦除操作。还应当理解，擦除操作中的选定块304a和/或未选定块304b的数量不受限制，尽管图6示出了一个选定块304a和一个未选定块304b。在一些实施方式中，对于在每个面上执行的擦除操作，块304中的一个是选定块304a，并且所有剩余块304是未选定块304b。为了便于描述，选定块304a中的或者与选定块304a相关联的每个部件可以具有以字母“a”结束的其附图标记(例如，选定字线318a)，并且未选定块304b中的或者与未选定块304b相关联的每个部件可以具有以字母“b”结束的其附图标记(例如，未选定字线318b)。
如图6中所示并且如上文所述，存储器单元阵列301可以包括多个NAND存储器串308(包括选定块304a中的选定NAND存储器串308a和未选定块304b中的未选定NAND存储器串308b)。根据一些实施方式，每个NAND存储器串308在漏极端处耦合到相应的位线316。例如，选定NAND存储器串308a和未选定NAND存储器串308b的漏极可以耦合到同一位线316，即，共享同一位线316。也就是说，可以将相同的位线电压施加到耦合到同一位线316的选定NAND存储器串308a的漏极和未选定NAND存储器串308b的漏极。同一选定块304a中的选定NAND存储器串308a的源极可以耦合到公共选定源极线314a，并且同一未选定块304b中的未选定NAND存储器串308b的源极可以耦合到公共未选定源极线314b。在一些实施方式中，同一面中的源极线314可以耦合到一起，以在擦除操作期间接收相同的源极电压(例如，Vers)。例如，可以将相同的擦除电压(Vers)施加到同一面中的选定块304a或者未选定块304b中的每个NAND存储器串308的源极。
图6还示出了用于执行擦除操作的各种***电路，各种***电路包括耦合到每个位线316的页缓冲器/感测放大器504和列解码器/位线驱动器506、耦合到每个字线318的行解码器/字线驱动器508以及耦合到页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508的电压发生器510。电压发生器510可以被配置为将各种电压信号提供到页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508，各种电压用于如下文详细描述的擦除操作中。应当理解，尽管图6中未示出，但是控制逻辑单元512可以耦合到电压发生器510、页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508中的每一个，并且被配置为例如通过发送控制信号和接收状态信号来在擦除操作期间控制其操作，如下文详细描述的。
在擦除操作中，页缓冲器/感测放大器504和/或列解码器/位线驱动器506可以将位线电压(漏极电压)施加到每个位线316(即，每个NAND存储器串308的漏极)。在一些实施方式中，页缓冲器/感测放大器504和/或列解码器/位线驱动器506可以被配置为在擦除阶段使每个位线316浮置，并且在擦除操作的擦除验证阶段从施加0V电压切换至使每个位线316浮置。同样图6中未示出，同一面中的每个源极线314可以耦合到行解码器/字线驱动器508(或者任何其他合适的***电路302)，并且在擦除操作的擦除阶段中接收相同的擦除电压(Vers)，例如，高正偏置电压脉冲(例如，20V或更高)。在一些实施方式中，擦除电压被施加到每个NAND存储器串308的阱414，如图4中所示。也就是说，可以将同一面中的所有NAND存储器串308的源极偏置在正擦除电压以用于擦除操作。
如图6中所示，行解码器/字线驱动器508可以包括字线驱动器602、解码器604和分别耦合到字线318的多个驱动晶体管606。驱动晶体管606可以包括分别耦合到选定字线318a的选定驱动晶体管606a以及分别耦合到未选定字线318b的未选定驱动晶体管606b。行解码器/字线驱动器508还可以包括多个本地字线608(LWL)，多个本地字线608包括分别耦合到选定驱动晶体管606a的选定本地字线608a以及分别耦合到未选定驱动晶体管606b的未选定本地字线608b。在一些实施方式中，字线驱动器602包括通过选定本地字线608a耦合到选定驱动晶体管606a的选定字线驱动器602a以及通过未选定本地字线608b耦合到未选定驱动晶体管606b的未选定字线驱动器602b；类似地，解码器604包括耦合到选定驱动晶体管606a的选定解码器604a和耦合到未选定驱动晶体管606b的未选定解码器604b。应当理解，在一些示例中，单个字线驱动器602和/或单个解码器604可以耦合到所有驱动晶体管606。
每个驱动晶体管606(有时称为串驱动器)可以是p型晶体管或N型晶体管，例如，PMOS或NMOS。在一些实施方式中，每个选定驱动晶体管606a包括耦合到选定解码器604a的栅极、耦合到相应的选定本地字线608a的源极/漏极以及耦合到相应的选定字线318a的另一源极/漏极。类似地，在一些实施方式中，每个未选定驱动晶体管606b包括耦合到未选定解码器604b的栅极、耦合到相应的未选定本地字线608b的源极/漏极以及耦合到相应的未选定字线318b的另一源极/漏极。在擦除操作中，选定解码器604a可以被配置为例如通过施加大于选定驱动晶体管606a的阈值电压的电压信号来使每个选定驱动晶体管606a导通，并且选定字线驱动器602a可以被配置为将0V电压施加到每个选定本地字线608a，使得在擦除操作的擦除阶段和擦除验证阶段两者中，由每个选定驱动晶体管606a将0V电压施加到相应的选定字线318a。也就是说，在擦除操作中，可以将0V电压施加到每个选定存储器单元306a的控制栅极。换句话说，解码器604可以通过使耦合到耦合到块304的每个字线318的驱动晶体管导通606以将0V电压施加到该块304中的每个存储器单元306的控制栅极而将该块304选择为选定块304a。相反，在擦除操作中，未选定解码器604b可以被配置为例如通过施加小于未选定驱动晶体管606b的阈值电压的电压信号来使每个未选定驱动晶体管606b截止，使得在擦除操作的擦除阶段和擦除验证阶段两者中，每个未选定驱动晶体管606b使相应的未选定字线318b浮置。也就是说，每个未选定存储器单元306b的控制栅极在擦除操作中处于浮置状态。换句话说，解码器604可以通过使耦合到耦合到块305的每个字线318的驱动晶体管606截止以使该块304中的每个存储器单元306浮置而将该块304取消选择为取消选定块304b。
如图7中所示，擦除操作在时间T1处通过将擦除电压施加到源极线314而开始，使得每个NAND存储器串308的源极电压从初始电压(例如，***电压(Vdd))增加到擦除电压(Vers，例如，20V或更高)。在相同的时间T1处，选定字线318a上的初始电压(Vdd)开始下降至0V。在时间T1处，每个选定NAND存储器串308a的选定DSG 312a和选定SSG 310a两者分别从选定DSG线313a和选定SSG线315a接收电压，以使具有选定DSG 312a和选定SSG 310a的晶体管导通，以允许空穴流动通过相应的选定NAND存储器串308a的半导体沟道420，以使每个选定存储器单元306a的阈值电压朝向更负的方向移位，即，移位到擦除状态。
相反，在时间T1处使具有每个未选定NAND存储器串308b的未选定DSG 312b和未选定SSG 310b的晶体管中的至少一个截止，使得由擦除电压(Vers，例如，20V或更高)引起的沟道升压电势由于沟道耦合/升压效应而被耦合到相应的未选定NAND存储器串308b的半导体沟道420。如图7中所示，当从时间T1使每个未选定字线318b浮置时，未选定字线318b上的初始电压(Vdd)与每个未选定NAND存储器串308b中的沟道升压电势(例如，在Vers处)耦合，并且最终在擦除操作期间增加到初始电压加上擦除电压的总和(Vdd+Vers)。如上文所述，擦除操作期间的相对高的电压(Vdd+Vers)还被施加到每个未选定驱动晶体管606b，由此增加了未选定驱动晶体管606b的漏电流，并且限制了未选定驱动晶体管606b的尺寸缩小。此外，由于每个字线318耦合到驱动晶体管606，因此随着字线318的数量的增加，驱动晶体管606的总尺寸已经变成了控制存储器器件300的尺寸的重要因素。
为了解决漏电流问题并且允许驱动晶体管尺寸的缩小，与本公开的范围一致，可以在施加擦除电压之前对每个未选定字线318b执行电压放电，以减小可以耦合到未选定NAND存储器串308b中的沟道升压电势的初始电压，由此减小可以施加到未选定驱动晶体管606b的最大电压。例如，图8示出了根据本公开的一些方面的由存储器器件300执行的示例性擦除操作的时序图。在时间T0处，源极线314(SL)、选定字线318a(WL_SEL)和未选定字线318b(WL_UNSEL)中的每一个可以在其上具有初始电压。在一些实施方式中，初始电压等于***电压(Vdd)。应当理解，在一些示例中，在源极线314、选定字线318a和未选定字线318b中的每一个上初始电压可以不同。根据一些实施方式，初始电压是从紧接在擦除操作之前的前线操作(例如，读取操作)剩余的残余电压。
行解码器/字线驱动器508可以被配置为在第一时间段中将未选定字线318b从初始电压放电到放电电压(Vdis)。初始电压可以大于放电电压。也就是说，可以将电压放电施加到未选定字线318b，以在进入浮置状态之前减小初始电压。如图8中所示，在时间T0与时间T1之间的第一时间段中，将施加到未选定字线318b的电压从初始电压(Vdd)放电到放电电压(Vdis)。在一些实施方式中，放电电压被视为安全电压，使得在其被添加到沟道升压电势(例如，Vers)时，可以将未选定驱动晶体管606b处的所产生的漏电流最小化到例如期望水平。在一个示例中，放电电压可以是0V。在另一示例中，放电电压可以是负偏置电压。与已知方法(例如，图7中所示的)相比，在时间T1(当擦除阶段开始时)处的电压可以从初始电压(Vdd，图7中所示)减小到放电电压(Vdis，图8中所示)。
在一些实施方式中，为了使未选定字线318b放电，未选定解码器604b被配置为使未选定驱动晶体管606b导通，并且未选定字线驱动器602b被配置为将放电电压施加到未选定本地字线608b，使得未选定驱动晶体管606b将放电电压施加到未选定字线318b。例如，图9示出了根据本公开的一些方面的在执行擦除操作中未选定驱动晶体管606b的示例性操作方案。如图9中所示，为了放电，未选定解码器604b可以将大于未选定驱动晶体管606b的阈值电压(Vth)的控制电压(Vxd)发送到未选定驱动晶体管606b的栅极，以使未选定驱动晶体管606b导通。同时，未选定字线驱动器602b可以将放电电压(Vdis)施加到未选定本地字线608b，以将本地字线电压(Vlwl)设置为等于放电电压(Vdis)。结果，未选定驱动晶体管606b可以将其源极/漏极之一处的放电电压(Vdis)施加到另一源极/漏极处的未选定字线318b。未选定驱动晶体管606b可以将字线电压(Vlwl)从初始电压(Vdd)放电到放电电压(Vdis)。
行解码器/字线驱动器508还可以被配置为在第一时间段之后的第二时间段中，使未选定字线318b浮置。在第二时间段期间，可以通过源极线314将擦除电压(Vers)施加到NAND存储器串308的源极。如图8中所示，根据一些实施方式，在时间T1与时间T2(例如，对应于擦除操作的擦除阶段和擦除验证阶段)之间的第二时间段中，施加到未选定字线318b的电压处于浮置状态。如上文所述，在擦除操作期间，由于半导体沟道420的闭合，由施加到源极线314的擦除电压(Vers)引起的沟道升压电势可以在时间T1处耦合到未选定字线318上的电压(即，Vdis)，以将未选定字线318上的电压升高到放电电压加上时间T1与时间T2之间的擦除电压的总和(Vdis+Vers)。与已知方法(例如，图7中所示的)相比，在时间T1与时间T2之间(例如，在擦除操作期间)的未选定字线318b上的最大电压可以从初始电压加上擦除电压的总和(Vdd+Vers，图7中所示)减小到放电电压加上擦除电压的总和(Vdis+Vers，图8中所示，其中Vdis<Vdd)。在第二时间段中(例如，在图8中的时间T1与时间T2之间)，行解码器/字线驱动器508可以被配置为将0V电压(即，0V的电压，例如，地参考电压)施加到选定字线318a，以擦除耦合到选定字线318a的选定存储器单元306a。
在一些实施方式中，为了使未选定字线318b浮置，未选定解码器604b被配置为使未选定驱动晶体管606b截止，使得未选定驱动晶体管606b使未选定字线318b浮置。如图9中所示，为了擦除，未选定解码器604b可以将小于阈值电压(Vth)的控制信号(Vxd)发送到未选定驱动晶体管606b的栅极，以使未选定驱动晶体管606b截止。结果，在其源极/漏极之一处的未选定字线318b浮置。由于半导体沟道420的闭合以及由擦除电压(Vers)引起的沟道升压电势的存在，在浮置状态的电压可以从放电电压(Vdis)升高到放电电压加上擦除电压的总和(Vdis+Vers)。
在一些实施方式中，未选定字线318b上的电压需要复位回到初始电压(例如，Vdd)，以便在下一操作中正常地起作用。因此，行解码器/字线驱动器508还可以被配置为在第二时间段之后的第三时间段中，将未选定字线318b充电到充电电压。初始电压和充电电压可以相同，例如，两者均等于***电压(Vdd)。也就是说，可以将电压充电施加到未选定字线318b，以在擦除操作结束时将未选定字线318b的字线电压复位回到初始电压(Vdd)。应当理解，在一些示例中，充电电压可以不同于初始电压。如图8中所示，在时间T2与时间T3之间的第三时间段中，将施加到未选定字线318b的电压从浮置状态充电回到初始电压(Vdd)。
在一些实施方式中，为了对未选定字线318b充电，未选定解码器604b被配置为使未选定驱动晶体管606b导通，并且未选定字线驱动器602b被配置为将充电电压施加到未选定本地字线608b，使得未选定驱动晶体管606b将充电电压施加到未选定字线318b。如图9中所示，为了充电，未选定解码器604b可以将大于阈值电压(Vth)的控制信号(Vxd)发送到未选定驱动晶体管606b的栅极，以使未选定驱动晶体管606b导通。同时，未选定字线驱动器602b可以将充电电压(例如，初始电压Vdd)施加到未选定本地字线608b，以将本地字线电压(Vlwl)设置为等于初始电压(Vdd)。结果，未选定驱动晶体管606b可以将其源极/漏极之一处的初始电压(Vdd)施加到另一源极/漏极处的未选定字线318b。未选定驱动晶体管606b可以将字线电压(Vlwl)从浮置状态充电到初始电压(Vdd)。
应当理解，可以类似地将上文描述的擦除操作应用于擦除操作中的每个未选定驱动晶体管606b和每个未选定字线318b，例如，每个未选定块304b中的所有未选定字线318b。还应当理解，为了减少由电压充电/放电引起的额外功耗，第一时间段和第三时间段(例如，T0到T1，和T2到T3)可以被控制为不大于每个擦除操作的持续时间的1/10，例如，不大于500μs。
图10示出了根据本公开的一些方面的用于操作存储器器件的方法1000的流程图。存储器器件可以是本文公开的任何合适的存储器器件，例如，存储器器件300。方法1000可以由***电路302(例如，行解码器/字线驱动器508)实施。应当理解，方法1000中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时执行，或者以与图10中所示的不同的顺序执行。
参考图10，方法1000在操作1002处开始，其中，在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压。初始电压可以等于***电压(Vdd)。初始电压可以大于放电电压。例如，在第一时间段中，行解码器/字线驱动器508可以将未选定字线318b从初始电压(例如，Vdd)放电到放电电压。在一些实施方式中，为了使未选定字线放电，使未选定驱动晶体管导通，并且将放电电压施加到未选定本地字线。例如，行解码器/字线驱动器508可以在T0与T1之间使未选定驱动晶体管606b导通并且将放电电压施加到未选定本地字线608b。
方法1000进行至操作1004，如图10中所示，其中，在第一时间段之后的第二时间段中，使未选定字线浮置。例如，行解码器/字线驱动器508可以在第二时间段中使未选定字线318b浮置。在一些实施方式中，为了使未选定字线浮置，使未选定驱动晶体管截止。例如，行解码器/字线驱动器508可以在T1与T2之间使未选定驱动晶体管606b截止。在一些实施方式中，在第二时间段中，将擦除电压施加到多个存储器串的源极，并且将0V电压(即，0V的电压，例如，地参考电压)被施加到选定字线。
方法1000进行至操作1006，如图10中所示，其中，在第二时间段之后的第三时间段中，将未选定字线充电到充电电压。初始电压和充电电压可以相同，例如，***电压(Vdd)。例如，行解码器/字线驱动器508可以在第三时间段中将未选定字线318b充电到充电电压(例如，Vdd)。在一些实施方式中，为了对未选定字线充电，使未选定驱动晶体管导通，并且将充电电压(例如，初始电压)施加到未选定本地字线。例如，行解码器/字线驱动器508可以在T2与T3之间使未选定驱动晶体管606b导通并且将充电电压(例如，Vdd)施加到未选定本地字线608b。
根据本公开的一个方面，一种存储器器件包括：存储器单元阵列，存储器单元阵列包括多个存储器单元行；多个字线，多个字线分别耦合到多个存储器单元行；以及***电路，***电路耦合到多个字线并且被配置为对多个存储器单元行中的选定存储器单元行执行擦除操作。选定存储器单元行耦合到选定字线。为了执行擦除操作，***电路被配置为：在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；并且在第一时间段之后的第二时间段中，使未选定字线浮置。
在一些实施方式中，***电路还被配置为在第二时间段之后的第三时间段中，将未选定字线充电到充电电压。
在一些实施方式中，初始电压和充电电压等于***电压(Vdd)。
在一些实施方式中，初始电压大于放电电压。
在一些实施方式中，***电路包括解码器、耦合到多个本地字线的字线驱动器以及多个驱动晶体管。在一些实施方式中，多个驱动晶体管中的未选定驱动晶体管包括耦合到解码器的栅极、耦合到多个本地字线中的未选定本地字线的源极和漏极中的一个以及耦合到未选定字线的源极和漏极中的另一个。
在一些实施方式中，为了使未选定字线放电，解码器被配置为使未选定驱动晶体管导通，并且字线驱动器被配置为将放电电压施加到未选定本地字线，使得未选定驱动晶体管将放电电压施加到未选定字线。
在一些实施方式中，为了使未选定字线浮置，解码器被配置为使未选定驱动晶体管截止，使得未选定驱动晶体管使未选定字线浮置。
在一些实施方式中，存储器单元阵列包括多个存储器串，多个存储器串中的每个存储器串包括源极，存储器器件还包括分别耦合到多个存储器串的多个位线。在一些实施方式中，为了执行擦除操作，***电路还被配置为在第二时间段中，将擦除电压施加到多个存储器串的源极。
在一些实施方式中，多个存储器串包括在对应于选定存储器单元行的选定块中的第一存储器串以及在对应于未选定存储器单元行的未选定块中的第二存储器串。
在一些实施方式中，为了执行擦除操作，***电路还被配置为在第二时间段中，将0V电压施加到选定字线。
在一些实施方式中，存储器器件包括3D NAND闪存存储器器件。
根据本公开的另一方面，一种***包括被配置为存储数据的存储器器件以及耦合到存储器器件并且被配置为控制存储器器件的存储器控制器。存储器器件包括：存储器单元阵列，存储器单元阵列包括多个存储器单元行；多个字线，多个字线分别耦合到多个存储器单元行；以及***电路，***电路耦合到多个字线并且被配置为对多个存储器单元行中的选定存储器单元行执行擦除操作。选定存储器单元行耦合到选定字线。为了执行擦除操作，***电路被配置为：在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；并且在第一时间段之后的第二时间段中，使未选定字线浮置。
在一些实施方式中，***电路还被配置为在第二时间段之后的第三时间段中，将未选定字线充电到充电电压。
在一些实施方式中，初始电压和充电电压等于***电压(Vdd)。
在一些实施方式中，初始电压大于放电电压。
在一些实施方式中，***电路包括解码器、耦合到多个本地字线的字线驱动器以及多个驱动晶体管。在一些实施方式中，多个驱动晶体管中的未选定驱动晶体管包括耦合到解码器的栅极、耦合到多个本地字线中的未选定本地字线的源极和漏极中的一个以及耦合到未选定字线的源极和漏极中的另一个。
在一些实施方式中，为了使未选定字线放电，解码器被配置为使未选定驱动晶体管导通，并且字线驱动器被配置为将放电电压施加到未选定本地字线，使得未选定驱动晶体管将放电电压施加到未选定字线。
在一些实施方式中，为了使未选定字线浮置，解码器被配置为使未选定驱动晶体管截止，使得未选定驱动晶体管使未选定字线浮置。
在一些实施方式中，存储器单元阵列包括多个存储器串，多个存储器串中的每个存储器串包括源极，并且存储器器件还包括分别耦合到多个存储器串的多个位线。在一些实施方式中，为了执行擦除操作，***电路还被配置为在第二时间段中，将擦除电压施加到多个存储器串的源极。
在一些实施方式中，多个存储器串包括在对应于选定存储器单元行的选定块中的第一存储器串以及在对应于未选定存储器单元行的未选定块中的第二存储器串。
在一些实施方式中，为了执行擦除操作，***电路还被配置为在第二时间段中，将0V电压施加到选定字线。
在一些实施方式中，存储器器件包括3D NAND闪存存储器器件。
在一些实施方式中，存储器器件还包括耦合到存储器控制器并且被配置为发送或接收数据的主机。
根据本公开的又一方面，提供了一种用于操作存储器器件的方法。存储器器件包括存储器单元阵列和多个字线，存储器单元阵列包括多个存储器单元行，多个字线分别耦合到多个存储器单元行。对多个存储器单元行中的选定存储器单元行执行擦除操作。选定存储器单元行耦合到选定字线。为了执行擦除操作，在第一时间段中，将耦合到多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压，并且在第一时间段之后的第二时间段中，使未选定字线浮置。
在一些实施方式中，为了执行擦除操作，在第二时间段之后的第三时间段中，将未选定字线充电到充电电压。
在一些实施方式中，初始电压和充电电压等于***电压(Vdd)。
在一些实施方式中，初始电压大于放电电压。
在一些实施方式中，***电路包括耦合到未选定本地字线和未选定字线的未选定驱动晶体管。在一些实施方式中，为了使未选定字线放电，使未选定驱动晶体管导通，并且将放电电压施加到未选定本地字线。
在一些实施方式中，为了使未选定字线浮置，使未选定驱动晶体管截止。
在一些实施方式中，存储器单元阵列包括多个存储器串，多个存储器串中的每个存储器串包括源极，并且存储器器件还包括分别耦合到多个存储器串的多个位线。在一些实施方式中，为了执行擦除操作，在第二时间段中，将擦除电压施加到多个存储器串的源极。
在一些实施方式中，为了执行擦除操作，在第二时间段中，将0V电压施加到选定字线。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (34)

1.一种存储器器件，包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元行；
多个字线，所述多个字线分别耦合到所述多个存储器单元行；以及
***电路，所述***电路耦合到所述多个字线并且被配置为对所述多个存储器单元行中的选定存储器单元行执行擦除操作，所述选定存储器单元行耦合到选定字线，其中，为了执行所述擦除操作，所述***电路被配置为：
在所述擦除操作之前的第一时间段中，将耦合到所述多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；并且
在所述第一时间段之后的第二时间段中，使所述未选定字线浮置。
2.根据权利要求1所述的存储器器件，其中，所述***电路还被配置为在所述第二时间段之后的第三时间段中，将所述未选定字线充电到充电电压。
3.根据权利要求2所述的存储器器件，其中，所述初始电压和所述充电电压相同。
4.根据权利要求3所述的存储器器件，其中，所述初始电压和所述充电电压等于***电压(Vdd)。
5.根据权利要求1-4中的任何一项所述的存储器器件，其中，所述初始电压大于所述放电电压。
6.根据权利要求1-4中的任何一项所述的存储器器件，其中
所述***电路包括解码器、耦合到多个本地字线的字线驱动器以及多个驱动晶体管；并且
所述多个驱动晶体管中的未选定驱动晶体管包括耦合到所述解码器的栅极、耦合到所述多个本地字线中的未选定本地字线的源极和漏极中的一个以及耦合到所述未选定字线的所述源极和所述漏极中的另一个。
7.根据权利要求6所述的存储器器件，其中，为了使所述未选定字线放电，所述解码器被配置为使所述未选定驱动晶体管导通，并且所述字线驱动器被配置为将所述放电电压施加到所述未选定本地字线，使得所述未选定驱动晶体管将所述放电电压施加到所述未选定字线。
8.根据权利要求6所述的存储器器件，其中，为了使所述未选定字线浮置，所述解码器被配置为使所述未选定驱动晶体管截止，使得所述未选定驱动晶体管使所述未选定字线浮置。
9.根据权利要求1-4中的任何一项所述的存储器器件，其中
所述存储器单元阵列包括多个存储器串，所述多个存储器串中的每个存储器串包括源极；
所述存储器器件还包括分别耦合到所述多个存储器串的多个位线；并且
为了执行所述擦除操作，所述***电路还被配置为在所述第二时间段中，将擦除电压施加到所述多个存储器串的所述源极。
10.根据权利要求9所述的存储器器件，其中，所述多个存储器串包括在对应于所述选定存储器单元行的选定块中的第一存储器串以及在对应于所述未选定存储器单元行的未选定块中的第二存储器串。
11.根据权利要求1-4中的任何一项所述的存储器器件，其中，为了执行所述擦除操作，所述***电路还被配置为在所述第二时间段中，将0V电压施加到所述选定字线。
12.根据权利要求1-4中的任何一项所述的存储器器件，其中，所述存储器器件包括三维(3D)NAND闪存存储器器件。
13.一种***，包括：
被配置为存储数据的存储器器件，所述存储器器件包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元行；
多个字线，所述多个字线分别耦合到所述多个存储器单元行；以及
***电路，所述***电路耦合到所述多个字线并且被配置为对所述多个存储器单元行中的选定存储器单元行执行擦除操作，所述选定存储器单元行耦合到选定字线，其中，为了执行所述擦除操作，所述***电路被配置为：
在所述擦除操作之前的第一时间段中，将耦合到所述多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；并且
在所述第一时间段之后的第二时间段中，使所述未选定字线浮置；以及
耦合到所述存储器器件并且被配置为控制所述存储器器件的存储器控制器。
14.根据权利要求13所述的***，其中，所述***电路还被配置为在所述第二时间段之后的第三时间段中，将所述未选定字线充电到充电电压。
15.根据权利要求14所述的***，其中，所述初始电压和所述充电电压相同。
16.根据权利要求15所述的***，其中，所述初始电压和所述充电电压等于***电压(Vdd)。
17.根据权利要求13-16中的任何一项所述的***，其中，所述初始电压大于所述放电电压。
18.根据权利要求13-16中的任何一项所述的***，其中
所述***电路包括解码器、耦合到多个本地字线的字线驱动器以及多个驱动晶体管；并且
所述多个驱动晶体管中的未选定驱动晶体管包括耦合到所述解码器的栅极、耦合到所述多个本地字线中的未选定本地字线的源极和漏极中的一个以及耦合到所述未选定字线的所述源极和所述漏极中的另一个。
19.根据权利要求18所述的***，其中，为了使所述未选定字线放电，所述解码器被配置为使所述未选定驱动晶体管导通，并且所述字线驱动器被配置为将所述放电电压施加到所述未选定本地字线，使得所述未选定驱动晶体管将所述放电电压施加到所述未选定字线。
20.根据权利要求18所述的***，其中，为了使所述未选定字线浮置，所述解码器被配置为使所述未选定驱动晶体管截止，使得所述未选定驱动晶体管使所述未选定字线浮置。
21.根据权利要求13-16中的任何一项所述的***，其中
所述存储器单元阵列包括多个存储器串，所述多个存储器串中的每个存储器串包括源极；
所述存储器器件还包括分别耦合到所述多个存储器串的多个位线；并且
为了执行所述擦除操作，所述***电路还被配置为在所述第二时间段中，将擦除电压施加到所述多个存储器串的所述源极。
22.根据权利要求21所述的***，其中，所述多个存储器串包括在对应于所述选定存储器单元行的选定块中的第一存储器串以及在对应于所述未选定存储器单元行的未选定块中的第二存储器串。
23.根据权利要求13-16中的任何一项所述的***，其中，为了执行所述擦除操作，所述***电路还被配置为在所述第二时间段中，将0V电压施加到所述选定字线。
24.根据权利要求13-16中的任何一项所述的***，其中，所述存储器器件包括三维(3D)NAND闪存存储器器件。
25.根据权利要求13-16中的任何一项所述的***，还包括耦合到所述存储器控制器并且被配置为发送或接收所述数据的主机。
26.一种用于操作存储器器件的方法，所述存储器器件包括存储器单元阵列和多个字线，所述存储器单元阵列包括多个存储器单元行，所述多个字线分别耦合到所述多个存储器单元行，所述方法包括：
对所述多个存储器单元行中的选定存储器单元行执行擦除操作，所述选定存储器单元行耦合到选定字线，其中，为了执行所述擦除操作：
在所述擦除操作之前的第一时间段中，将耦合到所述多个存储器单元行中的未选定存储器单元行的未选定字线从初始电压放电到放电电压；以及
在所述第一时间段之后的第二时间段中，使所述未选定字线浮置。
27.根据权利要求26所述的方法，其中，执行所述擦除操作还包括在所述第二时间段之后的第三时间段中，将所述未选定字线充电到充电电压。
28.根据权利要求27所述的方法，其中，所述初始电压和所述充电电压相同。
29.根据权利要求28所述的方法，其中，所述初始电压和所述充电电压等于***电压(Vdd)。
30.根据权利要求26-29中的任何一项所述的方法，其中，所述初始电压大于所述放电电压。
31.根据权利要求26-29中的任何一项所述的方法，其中
所述存储器器件还包括耦合到未选定本地字线和所述未选定字线的未选定驱动晶体管；并且
使所述未选定字线放电包括使所述未选定驱动晶体管导通，并且将所述放电电压施加到所述未选定本地字线。
32.根据权利要求31所述的方法，其中，使所述未选定字线浮置包括使所述未选定驱动晶体管截止。
33.根据权利要求26-29中的任何一项所述的方法，其中，
所述存储器单元阵列包括多个存储器串，所述多个存储器串中的每个存储器串包括源极；
所述存储器器件还包括分别耦合到所述多个存储器串的多个位线；并且
执行所述擦除操作还包括在所述第二时间段中，将擦除电压施加到所述多个存储器串的所述源极。
34.根据权利要求26-29中的任何一项所述的方法，其中，执行所述擦除操作还包括在所述第二时间段中，将0V电压施加到所述选定字线。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11783896B2 (en) * 2021-08-12 2023-10-10 Micron Technology, Inc. Interleaved string drivers, string driver with narrow active region, and gated LDD string driver

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181606B1 (en) * 1998-10-30 2001-01-30 Samsung Electronics Co., Inc. Nonvolatile integrated circuit memory devices having improved word line driving capability and methods of operating same
CN102394099A (zh) * 2006-03-29 2012-03-28 莫塞德技术公司 页面擦除的非易失性半导体存储器
CN107256720A (zh) * 2017-04-24 2017-10-17 北京兆易创新科技股份有限公司 一种读操作的放电方法和放电装置
US10734077B1 (en) * 2019-06-28 2020-08-04 Sandisk Technologies Llc Word line discharge skip for faster read time
CN112154507A (zh) * 2020-08-27 2020-12-29 长江存储科技有限责任公司 3d nand闪速存储器的擦除方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317247A (ja) * 2006-05-23 2007-12-06 Nec Electronics Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法
JP2010073246A (ja) * 2008-09-17 2010-04-02 Toshiba Corp 不揮発性半導体記憶装置
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR101811035B1 (ko) * 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
KR102248267B1 (ko) * 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
CN105575431B (zh) * 2016-02-07 2019-10-29 中国科学院微电子研究所 三维存储器件的擦除方法
US9972397B2 (en) * 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102326558B1 (ko) * 2017-07-28 2021-11-15 삼성전자주식회사 낸드 스트링을 포함하는 메모리 장치 및 그 동작 방법
KR102567373B1 (ko) * 2018-03-16 2023-08-17 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181606B1 (en) * 1998-10-30 2001-01-30 Samsung Electronics Co., Inc. Nonvolatile integrated circuit memory devices having improved word line driving capability and methods of operating same
CN102394099A (zh) * 2006-03-29 2012-03-28 莫塞德技术公司 页面擦除的非易失性半导体存储器
CN107256720A (zh) * 2017-04-24 2017-10-17 北京兆易创新科技股份有限公司 一种读操作的放电方法和放电装置
US10734077B1 (en) * 2019-06-28 2020-08-04 Sandisk Technologies Llc Word line discharge skip for faster read time
CN112154507A (zh) * 2020-08-27 2020-12-29 长江存储科技有限责任公司 3d nand闪速存储器的擦除方法

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