KR20140025164A - 불휘발성 메모리 장치 및 그것의 데이터 처리 방법 - Google Patents

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김승범
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삼성전자주식회사
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Abstract

본 발명은 불휘발성 메모리 장치 및 그것의 데이터 처리 방법에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹, 상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹, 상기 제 1 메모리 셀 그룹과 연결되는 제 1 비트 라인 그룹, 상기 제 2 메모리 셀 그룹과 연결되는 제 2 비트 라인 그룹 및 읽기 혹은 검증 읽기 동작시, 상기 제 1 및 제 2 비트 라인 그룹에 서로 다른 레벨의 프리차지 전압을 제공하는 제어 로직을 포함한다. 본 발명의 불휘발성 메모리 장치 및 그 처리 방법은 프로그램 수행 시간 및 프로그램 루프 수가 감소되므로 프로그램 시간이 감소된다.

Description

불휘발성 메모리 장치 및 그것의 데이터 처리 방법{NONVOLITILE MEMORY DEVICE AND DATA PROCESSING METHODS THEREOF}
본 발명은 불휘발성 메모리 장치 및 그것의 데이터 처리 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 감소된 프로그램 시간을 가지는 불휘발성 메모리 장치 및 그 데이터 처리 방법을 제공하는 것에 있다.
본 발명의 불휘발성 메모리 장치는 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹, 상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹, 상기 제 1 메모리 셀 그룹과 연결되는 제 1 비트 라인 그룹, 상기 제 2 메모리 셀 그룹과 연결되는 제 2 비트 라인 그룹 및 읽기 혹은 검증 읽기 동작시, 상기 제 1 및 제 2 비트 라인 그룹에 서로 다른 레벨의 프리차지 전압을 제공하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 기준 노드는 로우 어드레스 디코더에 위치한다.
실시 예에 있어서, 읽기 혹은 검증 읽기 동작시, 상기 제어 로직은 서로 다른 전압 생성기를 이용하여 상기 제 1 비트 라인 그룹에 상기 제 2 비트 라인 그룹보다 높은 레벨의 프리차지 전압을 제공한다.
본 발명의 불휘발성 메모리 장치는 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹, 상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹, 상기 제 2 메모리 셀 그룹과 연결되는 제 2 비트 라인 그룹, 상기 제 1 비트 라인 그룹 및 제 2 비트 라인 그룹과 연결되는 데이터 입출력부 및 읽기 혹은 검증 읽기 동작시, 상기 제 1 및 제 2 비트 라인 그룹에 대한 센싱 시간을 달리하도록 상기 데이터 입출력부를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 읽기 혹은 검증 읽기 동작시, 상기 제어 로직은 상기 제 1 비트 라인 그룹이 상기 제 2 비트 라인 그룹보다 긴 시간동안 센싱되도록 상기 데이터 입출력부를 제어한다.
본 발명의 불휘발성 메모리 장치는 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹, 상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹, 상기 제 1 및 상기 제 2 메모리 셀 그룹에 연결되어 공통 소스 라인 전압을 제공하는 공통 소스 라인 드라이버 및 읽기 혹은 검증 읽기 동작시, 상기 제 1 및 상기 제 2 메모리 셀 그룹에 대하여 서로 다른 공통 소스 라인 전압을 제공하도록 상기 공통 소스 라인 드라이버를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 공통 소스 라인 드라이버는 상기 제 1 메모리 셀 그룹에 제 1 공통 소스 라인 전압을 제공하는 제 1 공통 소스 라인 드라이버 및
상기 제 2 메모리 셀 그룹에 제 2 공통 소스 라인 전압을 제공하는 제 2 공통 소스 라인 드라이버를 포함한다.
실시 예에 있어서, 읽기 혹은 검증 읽기 동작시, 상기 제어 로직은 상기 제 1 메모리 셀 그룹에 상기 제 2 메모리 셀 그룹보다 낮은 레벨의 공통 소스 라인 전압이 제공되도록 상기 공통 소스 라인 드라이버를 제어한다.
본 발명의 불휘발성 메모리 장치는 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹, 상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹, 상기 제 1 및 상기 제 2 메모리 셀 그룹에 프로그램 데이터를 제공하기 위한 데이터 입출력부 및 동일한 프로그램 데이터에 대해, 상기 제 1 및 상기 제 2 메모리 셀 그룹의 문턱 전압 분포의 하한값이 다르게 설정되도록 상기 데이터 입출력부를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 검증 읽기 동작시, 상기 제어 로직은 상기 동일한 프로그램 데이터의 프로그램 완료 여부를 검증하기 위하여 상기 제 1 및 상기 제 2 메모리 셀 그룹에 서로 다른 검증 전압을 제공하도록 상기 데이터 입출력부를 제어한다.
실시 예에 있어서, 검증 읽기 동작시, 상기 동일한 프로그램 데이터의 프로그램 완료 여부를 검증하기 위하여, 상기 제어 로직은 제 1 검증 전압으로 상기 제 1 메모리 셀 그룹이 프로그램 검증되고, 상기 제 1 검증 전압보다 낮은 제 2 검증 전압으로 상기 제 2 메모리 셀 그룹이 프로그램 검증되도록 상기 데이터 입출력부를 제어한다.
실시 예에 있어서, 상기 제 1 및 제 2 검증 전압은 상기 워드 라인에 순차적으로 인가된다.
실시 예에 있어서, 상기 제어 로직은 상기 워드 라인에 상기 제 2 검증 전압을 인가하여 상기 제 2 메모리 셀 그룹을 프로그램 검증한 후, 상기 워드 라인에 상기 제 1 검증 전압을 인가하여 상기 제 1 메모리 셀 그룹을 프로그램 검증하도록 상기 데이터 입출력부를 제어한다.
실시 예에 있어서, 읽기 동작시, 제 1 프로그램 상태로 프로그램된 프로그램 데이터를 독출하기 위하여, 상기 제어 로직은 상기 제 1 및 상기 제 2 메모리 셀 그룹에 서로 다른 읽기 전압을 제공하도록 상기 데이터 입출력부를 제어한다.
실시 예에 있어서, 읽기 동작시, 제 1 프로그램 상태로 프로그램된 프로그램 데이터를 독출하기 위하여, 상기 제어 로직은 제 1 읽기 전압으로 상기 제 1 메모리 셀 그룹이 센싱되고, 상기 제 1 검증 전압보다 낮은 제 2 검증 전압으로 상기 제 2 메모리 셀 그룹이 센싱되도록 상기 데이터 입출력부를 제어한다.
실시 예에 있어서, 상기 제어 로직은 상기 워드 라인에 상기 제 2 읽기 전압을 인가하여 상기 제 2 메모리 셀 그룹을 센싱한 후, 상기 워드 라인에 상기 제 1 읽기 전압을 인가하여 상기 제 1 메모리 셀 그룹을 센싱하도록 상기 데이터 입출력부를 제어한다.
실시 예에 있어서, 상기 제어 로직은 상기 제 2 읽기 전압을 이용하여 상기 제 1 메모리 셀 그룹을 프로그램 코어스 독출한다.
실시 예에 있어서, 동일한 프로그램 데이터에 대해, 상기 제 1 메모리 셀 그룹은 상기 제 2 메모리 셀 그룹보다 문턱 전압 분포의 하한값이 높게 설정된다.
본 발명에 의한 불휘발성 메모리 장치 및 그 처리 방법은, 전압원과 메모리 셀들 사이의 거리에 대응하여 프로그램 검증 동작을 수행한다. 본 발명의 불휘발성 메모리 장치 및 그 처리 방법은 프로그램 수행 시간 및 프로그램 루프 수가 감소되므로 프로그램 시간이 감소된다.
도 1은 본 발명의 실시예에 의한 불휘발성 메모리 장치를 도시하는 블록도이다.
도 2a는 충분히 긴 프로그램 실행 시간 동안 프로그램 전압이 인가되었을 때 원거리 셀과 근거리 셀의 문턱 전압 산포를 도시하는 도면이다.
도 2b는 상대적으로 짧은 프로그램 실행 시간 동안 프로그램 전압이 인가되었을 때 원거리 셀과 근거리 셀의 문턱 전압 산포를 도시하는 도면이다.
도 2c는 본 발명의 실시예에 의한 원거리 셀과 근거리 셀의 프로그램 완료시 문턱 전압 산포를 도시하는 도면이다.
도 3은 본 발명의 실시예에 의한 불휘발성 메모리 장치를 도시하는 블록도이다.
도 4는 도 3의 불휘발성 메모리 장치의 프로그램 검증 방법의 일실시예를 설명하기 위한 타이밍도이다.
도 5는 도 3의 불휘발성 메모리 장치의 프로그램 검증 방법의 다른 실시예를 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치를 도시하는 도면이다.
도 7은 도 6의 불휘발성 메모리 장치의 프로그램 검증 방법을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치를 도시하는 도면이다.
도 9는 동일한 프로그램 상태를 가지는 근거리 셀 그룹 및 원거리 셀 그룹의 문턱 전압 산포를 도시하는 도면이다.
도 10은 도 8의 불휘발성 메모리 장치의 프로그램 동작시 워드 라인 전압을 도시하는 도면이다.
도 11은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 데이터 처리 방법을 도시하는 순서도이다.
도 12는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 13은 도 12의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 예에 따른 평면도이다.
도 14는 도 13의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 일실시예이다.
도 15는 도 13의 Ⅳ-Ⅳ' 선에 따른 단면도의 일실시예이다.
도 16은 도 5의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다.
도 17은 도 13의 평면도의 일 부분(EC)의 일실시예에 따른 등가 회로이다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다.
도 20는 도 19에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
도 1은 본 발명의 실시예에 의한 불휘발성 메모리 장치를 도시하는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 전압 생성기(150) 및 제어 로직(160)을 포함한다.
본 발명의 불휘발성 메모리 장치(100)는 메모리 셀과 프로그램 전압원 사이의 거리를 참조하여 메모리 셀을 분류한다. 불휘발성 메모리 장치(100)는 분류된 메모리 셀에 대한 프로그램 방법을 독립적으로 제어한다. 보다 자세히 설명하면, 본 발명의 불휘발성 메모리 장치(100)는 메모리 셀과 프로그램 전압원 사이의 거리를 참조하여, 특정 프로그램 상태를 지시하는 문턱 전압 레벨을 독립적으로 제어할 수 있다. 상술된 불휘발성 메모리 장치(100)는 향상된 프로그램 속도 및 효율을 가진다.
메모리 셀 어레이(110)는 복수의 셀 스트링들을 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록(Memory Block)들로 구성될 수 있다. 메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BLn, BLf)을 통하여 페이지 버퍼 회로(130)에 연결된다.
본 발명의 메모리 셀 어레이(110)는 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)을 포함한다. 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)은 동일한 워드 라인들을 공유한다. 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)은 복수의 메모리 스트링들을 포함할 수 있다.
근거리 셀 그룹(111) 및 원거리 셀 그룹(112)은 어드레스 디코더(220)로부터의 거리에 대응하여 구분될 수 있다. 근거리 셀 그룹(111)은 어드레스 디코더(220)에 가까운 거리를 가지는 메모리 스트링들을 포함한다. 원거리 셀 그룹(112) 근거리 셀 그룹(111)에 비하여 어드레스 디코더(220)와 먼 거리를 가지는 메모리 스트링들을 포함한다. 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)은 제어 로직(160)의 제어에 응답하여 서로 다른 목표 문턱 전압으로 프로그램된다.
도 1의 메모리 셀 어레이(110)는 2개의 그룹을 포함하나, 이는 예시적인 것으로 본 발명에서 메모리 셀 어레이(110)가 포함하는 그룹 수는 한정되지 않는다. 예를 들어, 메모리 셀 어레이(110)는 어드레스 디코더(120)로부터의 물리적 거리에 대응하여 구분되는 3개 이상의 그룹들을 포함할 수 있다.
어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압을 전달한다.
프로그램 동작시, 어드레스 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압과 검증 전압을, 비선택 워드 라인(Unselected WL)에는 패스 전압을 전달한다. 읽기 동작시, 어드레스 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압을 전달한다.
페이지 버퍼 회로(130)는 동작 모드에 따라 기입 드라이버로서 혹은 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼 회로(130)는 감지된 데이터를 래치하여 데이터 입출력 회로(140)로 전달한다.
페이지 버퍼 회로(130)는 근거리 페이지 버퍼부(131) 및 원거리 페이지 버퍼부(132)를 포함한다. 근거리 페이지 버퍼부(131)는 비트 라인들(BLn)을 통해 근거리 셀 그룹(111)과 연결된다. 원거리 페이지 버퍼부(132)는 비트 라인들(BLf)을 통해 원거리 셀 그룹(112)과 연결된다.
근거리 페이지 버퍼부(131)는 제어 로직(160)으로부터 입력되는 근거리 제어 신호(Nctrl)에 응답하여 근거리 셀 그룹(111)의 데이터를 처리한다. 원거리 페이지 버퍼부(132)는 제어 로직(160)으로부터 입력되는 원거리 제어 신호(Fctrl)에 응답하여 원거리 셀 그룹(112)의 데이터를 처리한다.
근거리 페이지 버퍼부(131) 및 원거리 페이지 버퍼부(132)는 비트 라인들 각각에 대응되는 복수의 페이지 버퍼들을 포함할 수 있다. 각각의 페이지 버퍼들은 제어 로직(160)의 제어에 응답하여 대응되는 비트 라인에 대한 프리차지 레벨 혹은 디벨럽 시간(develop time)을 조정할 수 있다.
데이터 입출력 회로(140)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼 회로(130)에 전달한다. 데이터 입출력 회로(140)는 읽기 동작시에 페이지 버퍼 회로(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 데이터 입출력 회로(140)는 입력되는 어드레스 또는 명령어를 제어 로직(160)에 전달한다. 어드레스 디코더(120), 페이지 버퍼 회로(130) 및 데이터 입출력 회로(150)는 메모리 셀 어레이(110)에 프로그램 데이터를 제공하는 데이터 입출력부를 구성할 수 있다.
전압 발생기(150)는 외부로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 것에 필요한 워드라인 전압을 생성한다. 워드라인 전압은 어드레스 디코더(120)로 인가된다.
제어 로직(160)은 외부로부터 전달되는 어드레스(ADDR), 제어 신호(CTRL) 및 명령어(CMD)에 응답하여 불휘발성 메모리 장치(100)의 프로그램, 읽기 및 소거 등의 동작을 제어한다. 제어 로직(160)은 어드레스 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140) 및 전압 생성기(150)를 제어한다.
특히, 제어 로직(160)은 데이터 처리 동작시, 근거리 제어 신호(Nctrl) 및 원거리 제어 신호(Fctrl)를 통해 근거리 페이지 버퍼부(131) 및 원거리 페이지 버퍼부(132)의 동작을 독립적으로 제어할 수 있다. 제어 로직(160)의 제어에 응답하여, 근거리 셀 그룹(111) 및 원거리 셀 그룹(122)은 동일한 프로그램 상태에 대하여 서로 다른 문턱 전압 레벨로 프로그램될 수 있다. 즉, 근거리 셀 그룹(111) 및 원거리 셀 그룹(122)은 동일한 프로그램 상태에 대하여 문턱 전압 산포의 하한값(Lower Limit)이 서로 다를 수 있다.
프로그램 동작시, 어드레스 디코더(120)로부터 선택된 워드 라인에 프로그램 전압이 인가된다. 워드 라인의 커패시턴스에 의하여, 선택된 워드 라인과 연결된 메모리 셀에 프로그램 전압이 인가되는 속도(이하, 프로그램 속도)는 어드레스 디코더(120)로부터 메모리 셀까지의 거리에 따라 달라진다. 메모리 셀의 프로그램 속도는 어드레스 디코더(120)로부터 메모리 셀까지의 거리와 서로 음의 상관관계에 있다. 즉, 본 발명에서, 근거리 셀 그룹(111)은 원거리 셀 그룹(112)에 비하여 빠른 프로그램 속도를 가진다.
상기 프로그램 속도 차이로 인하여, 프로그램 수행 시간(Program Execution time)이 짧은 경우 원거리 셀 그룹(112)은 충분한 프로그램 전압을 제공받지 못한다. 따라서 동일한 프로그램 전압이 워드 라인으로 인가되는 경우 원거리 셀 그룹(112)은 근거리 셀 그룹(111)에 비하여 문턱 전압 산포의 하한값(Lower Limit)이 낮을 수 있다. 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)의 프로그램 속도 차이에 의해 발생되는 산포 차이에 관하여 도 2a 내지 도 2c를 참조하여 더 자세히 설명될 것이다. 원거리 셀 그룹(112)이 근거리 셀 그룹(111)과 동일한 목표 프로그램 전압에 도달하기 위해서 추가적인 프로그램 루프가 요구될 수 있다.
상술된 셀 그룹들 사이의 프로그램 속도 차이를 보정하기 위하여, 본 발명의 불휘발성 메모리 장치(100)는 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)에 대하여 서로 다른 프로그램 검증 동작을 제공한다. 상기 프로그램 검증 동작에 의하면, 근거리 셀 그룹(111) 및 원거리 셀 그룹(122)은 동일한 프로그램 상태에 대하여 문턱 전압 산포의 하한값(Lower Limit)이 서로 다르도록 프로그램될 수 있다. 또한 문턱 전압 레벨에 대응하여, 불휘발성 메모리 장치(100)는 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)에 대하여 서로 다른 읽기 동작을 제공할 수 있다.
일 실시예로서, 불휘발성 메모리 장치(100)의 프로그램 검증 동작은 원거리 셀 그룹(112)에 인가되는 프리차지 전압이 근거리 셀 그룹(111)에 인가되는 프리차지 전압보다 낮은 레벨을 가지도록 수행될 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀이 어드레스 디코더(120)로부터 먼 위치에 있을수록 프리차지 전압 레벨을 낮추어 낮은 목표 프로그램 전압으로 프로그램되도록 보상할 수 있다.
또한 문턱 전압 레벨에 대응하여, 불휘발성 메모리 장치(100)는 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)에 대하여 서로 다른 읽기 동작을 제공할 수 있다. 불휘발성 메모리 장치(100)는 읽기 동작시 메모리 셀이 어드레스 디코더(120)로부터 먼 위치에 있을수록 프리차지 전압 레벨을 낮추어 서로 다른 문턱 전압을 가지는 셀들을 동일한 프로그램 상태로 판정할 수 있다.
다른 실시예로서, 불휘발성 메모리 장치(100)의 프로그램 검증 동작은 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)이 서로 다른 디벨럽 시간을 가지도록 수행될 수 있다. 실시 예에 있어서, 원거리 셀 그룹(112)은 근거리 셀 그룹(111)보다 짧은 디벨럽 시간을 가질 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀이 어드레스 디코더(120)로부터 먼 위치에 있을수록 디벨럽 시간을 감소시켜 낮은 목표 프로그램 전압으로 프로그램되도록 보상할 수 있다.
또한 문턱 전압 레벨에 대응하여, 불휘발성 메모리 장치(100)는 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)에 대하여 서로 다른 읽기 동작을 제공할 수 있다. 불휘발성 메모리 장치(100)는 읽기 동작시 메모리 셀이 어드레스 디코더(120)로부터 먼 위치에 있을수록 디벨럽 시간을 감소시켜 서로 다른 문턱 전압을 가지는 셀들을 동일한 프로그램 상태로 판정할 수 있다.
상술된 불휘발성 메모리 장치(100)는 원거리 셀 그룹(112)에 긴 시간 동안 프로그램 전압을 인가할 필요가 없으므로 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 불휘발성 메모리 장치(100)에서, 원거리 셀 그룹(112)은 근거리 셀 그룹(111)보다 낮은 목표 프로그램 전압 레벨을 가지므로, 원거리 셀 그룹(112)의 문턱 전압을 증가시키기 위한 추가적인 프로그램 루프가 요구되지 않는다. 프로그램 루프 수가 감소됨에 따라 불휘발성 메모리 장치(100)는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 2a 내지 도 2c는 본 발명의 불휘발성 메모리 장치(100)의 원거리 셀과 근거리 셀의 프로그램 시 문턱 전압을 설명하기 위한 도면이다. 도 2a 내지 도 2c의 가로 축은 셀들의 문턱 전압을, 세로 축은 셀들의 수를 나타낸다.
도 2a는 충분히 긴 프로그램 실행 시간 동안 프로그램 전압이 인가되었을 때 원거리 셀과 근거리 셀의 문턱 전압 산포를 도시하는 도면이다.
프로그램 실행 시간이 충분히 길면, 프로그램 속도 차이에도 불구하고, 원거리 셀에 충분한 프로그램 전압이 인가된다. 따라서 근거리 셀의 산포(11)와 원거리 셀의 산포(12)는 거의 동일해질 수 있다.
그러나 프로그램 실행 시간이 길어질수록 전체 프로그램에 요구되는 시간은 증가된다. 또한 프로그램 실행 시간이 길어질수록 프로그램 금지된 메모리 셀들의 부스팅 포텐셜(Boosting Potential)은 감소되므로, 프로그램 디스터브(Program disturb)의 영향이 증가된다.
도 2b는 상대적으로 짧은 프로그램 실행 시간 동안 프로그램 전압이 인가되었을 때 원거리 셀과 근거리 셀의 문턱 전압 산포를 도시하는 도면이다.
프로그램 실행 시간이 짧을수록 전체 프로그램에 요구되는 시간은 감소된다. 또한 프로그램 금지된 메모리 셀들의 부스팅 포텐셜이 유지되므로 프로그램 디스터브의 영향이 감소된다.
그러나 프로그램 실행 시간이 짧아질수록, 프로그램 속도 차이에 의하여, 원거리 셀에는 충분한 프로그램 전압이 제공되지 못한다. 그 결과 근거리 셀의 문턱 전압 산포(22)의 하한값은 원거리 셀의 문턱 전압 산포(11)의 하한값보다 낮은 레벨에 위치될 수 있다.
프로그램 동작시, 원거리 셀의 문턱 전압 산포(22)를 도 2a와 같은 산포(12)로 만들기 위하여, 프로그램 루프 수가 증가될 수 있다. 프로그램 루프 수가 증가됨에 따라 전체 프로그램에 요구되는 시간이 증가된다. 또한 프로그램 루프 수가 증가되면, 원거리 셀에 높은 레벨의 프로그램 전압이 인가되므로 프로그램 디스터브의 영향이 증가될 수 있다.
도 2c는 본 발명의 실시예에 의한 원거리 셀과 근거리 셀의 프로그램 완료시 문턱 전압 산포를 도시하는 도면이다. 도 2c를 참조하면, 본 발명의 원거리 셀과 근거리 셀은 프로그램 완료시 동일한 프로그램 상태에 대하여 문턱 전압 산포의 하한값(Lower Limit)이 서로 다를 수 있다.
본 발명에 의한 불휘발성 메모리 장치는 원거리 셀과 근거리 셀을 동일한 프로그램 상태에 대하여 서로 다른 문턱 전압 레벨로 프로그램한다. 불휘발성 메모리 장치는 원거리 셀의 목표 프로그램 전압을 낮추는 것을 통해 원거리 셀에 프로그램 전압이 불충분하게 인가되는 것을 보정한다.
상술된 보정에 의하여, 불휘발성 메모리 장치의 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 원거리 셀은 근거리 셀보다 낮은 목표 프로그램 전압 레벨을 가지므로, 원거리 셀의 문턱 전압을 증가시키기 위한 추가적인 프로그램 루프가 요구되지 않는다. 프로그램 루프 수가 감소됨에 따라 불휘발성 메모리 장치는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 3은 본 발명의 실시예에 의한 불휘발성 메모리 장치(200)를 도시하는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 공통 소스 라인 드라이버(221), 페이지 버퍼 회로(230), 데이터 입출력 회로(240), 전압 생성기(250) 및 제어 로직(260)을 포함한다.
공통 소스 라인 드라이버(221)는 메모리 셀 어레이(210)와 공통 소스 라인을 통해 연결된다. 공통 소스 라인 드라이버(221)는 공통 소스 라인에 공통 소스 라인 전압을 인가한다.
공통 소스 라인 드라이버(221), 페이지 버퍼 회로(230) 및 제어 로직(260)을 제외하면 불휘발성 메모리 장치(200)는 도 1의 불휘발성 메모리 장치(100)와 그 동작 및 구성이 유사하다. 따라서 중복되는 구성 요소에 대한 설명은 생략된다.
메모리 셀 어레이(210)는 근거리 셀 그룹(211) 및 원거리 셀 그룹(212)을 포함한다. 근거리 셀 그룹(211) 및 원거리 셀 그룹(212)은 복수 개의 메모리 셀 스트링을 포함할 수 있다. 도 3에는 예시적으로 하나의 메모리 스트링(ST1, ST2)에 대하여만 도시되었다. 메모리 스트링(ST1, ST2)은 스트링 선택 트랜지스터(SST1, SST2), 복수의 메모리 셀들(MC11~MC1n, MC21~MC2n) 및 게이트 선택 트랜지스터(GST1, GST2)를 포함한다.
불휘발성 메모리 장치(200)는 어드레스 디코더(260)로부터 거리를 달리하는 메모리 스트링들(ST1, ST2) 간의 프로그램 속도 차이를 보정하여 프로그램 효율을 높일 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 프로그램 검증 동작시, 근거리 및 원거리 셀 그룹(211, 212)에 연결된 비트 라인들에 서로 다른 레벨의 프리차지 전압을 제공한다. 다른 실시 예에 있어서, 불휘발성 메모리 장치(200)는 프로그램 검증 동작시, 근거리 및 원거리 셀 그룹(211, 212)이 서로 다른 디벨럽 시간을 가지도록 동작된다.
페이지 버퍼 회로(230)는 근거리 페이지 버퍼부(231) 및 원거리 페이지 버퍼부(232)를 포함한다. 근거리 페이지 버퍼부(231) 및 원거리 페이지 버퍼부(232)는 각각의 비트 라인들에 연결되는 복수의 페이지 버퍼들을 포함한다. 도 6에는 예시적으로 하나의 페이지 버퍼만 상세히 도시되었다. 페이지 버퍼는 프리차지 회로(231a), 스위치 회로(231b) 및 감지 및 래치 회로(231c)를 포함한다.
페이지 버퍼의 프리차지 회로(231a), 스위치 회로(231b) 및 감지 및 래치 회로(231c)는 제어 로직(260)의 제어 신호들(Nctrl,Fctrl)에 응답하여 동작한다. 근거리 페이지 버퍼부(231)에 포함되는 페이지 버퍼들은 제어 신호(Nctrl)에 응답하여 동작한다. 원거리 페이지 버퍼부(232)에 포함되는 페이지 버퍼들은 제어 신호(Fctrl)에 응답하여 동작한다. 제어 신호들(Nctrl,Fctrl)은 로드 신호(Load), 비트 라인 전압 제어 신호(BLSHF), 비트 라인 선택 신호(BLSLT), 실드 신호(SHLD) 등을 포함한다.
프리차지 회로(321a)는 감지 노드(SO Node)에 프리차지 전압을 공급한다. 프리차지 회로는 로드 신호(Load)에 응답하여 온오프 되는 트랜지스터(Tpre)를 포함할 수 있다.
스위치 회로(231b)는 트랜지스터들(M1, M2, M3)을 포함할 수 있다. 트랜지스터(M1)는 비트 라인 전압 제어 신호(BLSHF)에 응답하여 소정의 전압 레벨로 비트 라인을 프리차지한다. 트랜지스터(M2)는 비트 라인 선택 신호(BLSLT)에 응답하여 비트 라인을 선택한다. 트랜지스터(M3)은 실드 신호(SHLD)에 응답하여 페이지 버퍼를 방전한다.
감지 및 래치 회로(231c)는 감지 노드(SO Node)의 전압 레벨을 검출한다. 검출된 센싱 노드(SO Node)의 전압 레벨에 따라 데이터가 래치될 것이다. 감지 및 래치 회로는 래치(LA) 및 트랜지스터들(T1~T4)을 포함할 수 있다. 감지 및 래치 회로는 제어 로직(260)의 제어 신호들(Set, Refresh, Reset)에 응답하여 동작한다.
이하 도 4 내지 도 5를 참조하여 제어 로직(260)의 제어에 의한 페이지 버퍼 회로(230)의 프로그램 검증 방법에 대하여 설명한다.
도 4는 불휘발성 메모리 장치(200)의 프로그램 검증 방법의 일실시예를 설명하기 위한 타이밍도이다. 도 3에 도시된 신호들 중 도 4에 도시되지 않은 신호들은 프로그램 검증 동작시 접지 레벨로 천이된다. 도 4의 프로그램 검증 방법에 의하면, 불휘발성 메모리 장치(200)는 근거리 및 원거리 셀 그룹(211, 212)에 연결된 비트 라인들에 서로 다른 레벨의 프리차지 전압을 제공한다.
프로그램 검증 동작을 위하여, 선택된 워드 라인에는 검증 전압(Vvf)이 인가될 수 있다. 공통 소스 라인(CSL)에는 공통 소스 라인 전압(Vcsl)이 인가될 수 있다.
프로그램 검증 동작시, 선택된 비트 라인과 연결된 트랜지스터(M2)는 턴온 된다. 트랜지스터(M2)를 턴온하기 위하여 비트 라인 선택 신호(BLSLT)는 전원 전압(Vdd) 레벨로 천이된다.
프리차지 구간(t1~t2)에서, 센싱 노드(SO Node)를 프리차지하기 위하여 프리차지 회로(231a)는 턴온된다. 프리차지 회로가 턴온되기 위하여 프리차지 제어 신호(LOAD)는 접지 전압(Vss) 레벨로 천이된다. 프리차지 제어 신호(LOAD)에 응답하여, 센싱 노드(SO Node)는 전원 전압(Vdd)으로 프리차지 될 수 있다.
센싱 노드와 연결된 비트 라인을 프리차지 하기 위하여 비트 라인 전압 제어 신호(BLSHF)가 소정의 전압 레벨로 천이된다. 비트 라인 전압 제어 신호(BLSHF)에 응답하여, 비트 라인에 소정의 비트 라인 전압이 프리차지 된다. 비트 라인에 대한 프리차지 동작은 프리차지 회로(231a)가 턴오프 될 때까지 진행된다.
디벨롭 구간(t2~t3)에서, 프리차지 회로(231a)는 턴 오프 된다. 프리차지 회로(231a)를 턴오프하기 위하여 프리차지 제어 신호(LOAD)는 전원 전압(Vdd) 레벨을 가진다.
프리차지 회로(231a)가 턴오프되면, 스위치 회로(231b)의 트랜지스터들(TR1, TR2)이 여전히 턴온 상태에 있기 때문에, 선택된 메모리 셀의 프로그램 상태에 대응하여 감지 노드(SO Node)의 전압이 감소될 수 있다. 감지 노드(SO Node)의 전압은 선택된 메모리 셀이 온 셀(On-Cell)인 경우에는 비트 라인 전압 레벨로 급격히 감소될 것이다. 감지 노드(SO Node)의 전압은 선택된 메모리 셀이 오프 셀(OFF-Cell)인 경우에는 오프 셀 누설 전류(Off-Cell Leakage)에 의하여 서서히 감소될 것이다.
그 후 래치 단계(t3~t4)에 접어들면, 감지 및 래치 회로(231c)에 의하여 센싱 노드(SO Node)의 전압 레벨이 검출되고, 리셋 신호(Reset)가 활성화된다. 검출된 센싱 노드(SO Node)의 전압 레벨에 따라 데이터가 래치될 것이다.
본 발명의 프로그램 검증 방법에 의하면, 근거리 및 원거리 셀 그룹(211, 212)에 연결된 비트 라인들은 제어 로직(250)의 제어에 응답하여 서로 다른 레벨의 프리차지 전압으로 프리차지 된다.
프리차지 구간(t1~t2)에서, 근거리 셀 그룹(211)에 대응되는 비트 라인 전압 제어 신호(BLSHF)는 근거리 프리차지 전압(Vpre1) 레벨로 천이된다. 원거리 셀 그룹(212)에 대응되는 비트 라인 전압 제어 신호(BLSHF)는 원거리 프리차지 전압(Vpre2) 레벨로 천이된다.
비트 라인 전압 제어 신호(BLSHF)에 응답하여, 근거리 셀 그룹(211)에 대응되는 비트 라인에 근거리 비트 라인 전압(Vbl1)이 프리차지 된다. 원거리 셀 그룹(212)의 비트 라인에 원거리 비트 라인 전압(Vbl2)이 프리차지 된다.
근거리 셀 그룹(211)에 연결된 비트 라인에 프리차지 되는 전압(Vbl1)은 원거리 셀 그룹(212)에 연결된 비트 라인에 프리차지 되는 전압(Vbl2)보다 높을 수 있다.
비트 라인에 프리차지된 전압의 레벨이 낮을수록 메모리 셀에 흐르는 전류의 양은 감소된다. 이에 응답하여 감지 노드(SO Node)의 전압은 보다 완만하게 감소된다. 원거리 비트 라인 전압(Vbl2)은 근거리 비트 라인 전압(Vbl1)에 비하여 낮으므로, 셀 전류의 감소에 의하여 원거리 셀 그룹(212)의 문턱 전압은 실제보다 높은 것으로 측정될 것이다. 따라서, 동일한 검증 전압이 인가되어도 원거리 셀 그룹(212)은 근거리 셀 그룹(211)에 비하여 낮은 문턱 전압 산포 하한값을 가지도록 프로그램 될 것이다.
본 발명의 실시예에 의한 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 원거리 셀은 근거리 셀보다 낮은 목표 프로그램 전압 레벨을 가지므로, 원거리 셀의 문턱 전압을 증가시키기 위한 추가적인 프로그램 루프가 요구되지 않는다. 프로그램 루프 수가 감소됨에 따라 불휘발성 메모리 장치는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 5는 불휘발성 메모리 장치(200)의 프로그램 검증 방법의 다른 실시예를 설명하기 위한 타이밍도이다. 도 3에 도시된 신호들 중 도 5에 도시되지 않은 신호들은 프로그램 검증 동작시 접지 레벨로 천이된다. 도 5의 프로그램 검증 방법에 의하면, 불휘발성 메모리 장치(200)는 근거리 및 원거리 셀 그룹(211, 212)에 연결된 비트 라인들의 디벨럽 시간을 독립적으로 제어한다.
프로그램 검증 동작을 위하여, 선택된 워드 라인에는 검증 전압(Vvf)이 인가될 수 있다. 공통 소스 라인(CSL)에는 공통 소스 라인 전압(Vcsl)이 인가될 수 있다.
프로그램 검증 동작시, 선택된 비트 라인과 연결된 트랜지스터(M2)는 턴온 된다. 트랜지스터(M2)를 턴온하기 위하여 비트 라인 선택 신호(BLSLT)는 전원 전압(Vdd) 레벨로 천이된다.
프리차지 구간(t1~t2)에서, 센싱 노드(SO Node)를 프리차지하기 위하여 프리차지 회로(231a)는 턴온된다. 프리차지 회로가 턴온되기 위하여 프리차지 제어 신호(LOAD)는 접지 전압(Vss) 레벨로 천이된다. 프리차지 제어 신호(LOAD)에 응답하여, 센싱 노드(SO Node)는 전원 전압(Vdd)으로 프리차지 될 수 있다.
센싱 노드와 연결된 비트 라인을 프리차지 하기 위하여 비트 라인 전압 제어 신호(BLSHF)가 프리차지 전압 레벨(Vpre)로 천이된다. 비트 라인 전압 제어 신호(BLSHF)에 응답하여, 비트 라인에 비트 라인 전압(Vbl)이 프리차지 된다. 비트 라인에 대한 프리차지 동작은 프리차지 회로(231a)가 턴오프 될 때까지 진행된다.
디벨롭 구간에서, 프리차지 회로(231a)는 턴 오프 된다. 프리차지 회로(231a)를 턴오프하기 위하여 프리차지 제어 신호(LOAD)는 전원 전압(Vdd) 레벨을 가진다.
프리차지 회로(231a)가 턴오프되면, 스위치 회로(231b)의 트랜지스터들(TR1, TR2)이 여전히 턴온 상태에 있기 때문에, 선택된 메모리 셀의 프로그램 상태에 대응하여 감지 노드(SO Node)의 전압이 감소될 수 있다. 감지 노드(SO Node)의 전압은 선택된 메모리 셀이 온 셀(On-Cell)인 경우에는 비트 라인 전압 레벨로 급격히 감소될 것이다. 감지 노드(SO Node)의 전압은 선택된 메모리 셀이 오프 셀(OFF-Cell)인 경우에는 오프 셀 누설 전류(Off-Cell Leakage)에 의하여 서서히 감소될 것이다.
그 후 래치 단계에 접어들면, 감지 및 래치 회로(231c)에 의하여 센싱 노드(SO Node)의 전압 레벨이 검출되고, 리셋 신호(Reset)가 활성화된다. 검출된 센싱 노드(SO Node)의 전압 레벨에 따라 데이터가 래치될 것이다.
본 발명의 프로그램 검증 방법에 의하면, 근거리 및 원거리 셀 그룹(211, 212)에 연결된 비트 라인들은 제어 로직(250)의 제어에 응답하여 서로 다른 디벨롭 시간을 가진다.
근거리 셀 그룹(211)에 연결된 비트 라인들은 근거리 디벨롭 시간(t2~t3n) 동안 센싱된다. 원거리 셀 그룹(212)에 연결된 비트 라인들은 원거리 디벨롭 시간(t2~t3f)동안 센싱된다. 원거리 디벨롭 시간(t2~t3f)은 근거리 디벨롭 시간(t2~t3n)보다 짧을 수 있다.
디벨롭 시간이 짧을수록 센싱 노드로부터 비트 라인으로 흐르는 전류의 양은 감소된다. 이에 응답하여 감지 노드(SO Node)의 전압은 보다 완만하게 감소된다. 원거리 디벨롭 시간(t2~t3f)은 근거리 디벨롭 시간(t2~t3n)보다 짧으므로, 셀 전류의 감소에 의하여 원거리 셀 그룹(212)의 문턱 전압은 실제보다 높은 것으로 측정될 것이다. 따라서, 동일한 검증 전압이 인가되어도 원거리 셀 그룹(212)은 근거리 셀 그룹(211)에 비하여 낮은 문턱 전압 산포 하한값으로 프로그램 될 것이다.
본 발명의 실시예에 의한 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 원거리 셀은 근거리 셀보다 낮은 목표 프로그램 전압 레벨을 가지므로, 원거리 셀의 문턱 전압을 증가시키기 위한 추가적인 프로그램 루프가 요구되지 않는다. 프로그램 루프 수가 감소됨에 따라 불휘발성 메모리 장치는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 6은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치를 도시하는 도면이다. 도 6을 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 제 1 공통 소스 라인 드라이버(331), 제 2 공통 소스 라인 드라이버(332), 페이지 버퍼 회로(340), 데이터 입출력 회로(350), 전압 생성기(360) 및 제어 로직(370)을 포함한다. 메모리 셀 어레이는 근거리 셀 그룹(311) 및 원거리 셀 그룹(312)을 포함한다.
불휘발성 메모리 장치(300)의 데이터 입출력 회로(350) 및 전압 생성기(360)는 도 1의 불휘발성 메모리 장치의 데이터 입출력 회로(140) 및 전압 생성기(150)와 그 구성 및 동작이 동일하다. 따라서 중복되는 요소에 대한 설명은 생략된다.
본 발명의 불휘발성 메모리 장치(300)는 프로그램 검증 동작시 근거리 및 원거리 셀 그룹(311, 312)에 서로 다른 레벨의 공통 소스 라인 전압을 제공한다. 이러한 검증 동작에 따라, 본 발명의 불휘발성 메모리 장치(300)는 어드레스 디코더(320)와의 거리를 달리하는 메모리 셀들 간의 프로그램 속도 차이를 보정하여 프로그램 효율을 높일 수 있다.
메모리 셀 어레이(310)는 워드 라인들 또는 선택 라인들을 통해 어드레스 디코더(320)에 연결된다. 메모리 셀 어레이(310)는 비트 라인들을 통하여 페이지 버퍼 회로(330)에 연결된다.
메모리 셀 어레이(310)는 근거리 셀 그룹(311) 및 원거리 셀 그룹(312)을 포함한다. 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)은 복수의 메모리 스트링들을 포함할 수 있다. 근거리 셀 그룹(111) 및 원거리 셀 그룹(112)은 동일한 워드 라인들을 공유한다.
근거리 셀 그룹(311)은 제 1 공통 소스 라인(CSL1)을 통해 제 1 공통 소스 라인 드라이버(331)에 연결된다. 원거리 셀 그룹(312)은 제 2 공통 소스 라인(CSL2)을 통해 제 2 공통 소스 라인 드라이버(332)에 연결된다.
어드레스 디코더(320)는 제어 로직(370)의 제어에 응답하여 메모리 셀 어레이(310)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(320)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(320)는 선택된 메모리 블록의 워드 라인에 전압을 전달한다.
페이지 버퍼 회로(340)는 동작 모드에 따라 기입 드라이버로서 혹은 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼 회로(340)는 메모리 셀 어레이(310)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼 회로(340)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼 회로(340)는 감지된 데이터를 래치하여 데이터 입출력 회로(350)로 전달한다.
페이지 버퍼 회로(340)는 비트 라인들 각각에 대응하는 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm)은 도 3에 도시된 페이지 버퍼와 그 구성이 동일하다. 따라서 중복된 설명을 생략하기 위하여 간략하게 도시되었다.
제어 로직(370)은 외부로부터 전달되는 어드레스(ADDR), 제어어(CTRL) 및 명령어(CMD)에 응답하여 불휘발성 메모리 장치(300)의 프로그램, 읽기 및 소거 등의 동작을 제어한다. 제어 로직(370)은 어드레스 디코더(320), 페이지 버퍼 회로(340), 데이터 입출력 회로(350) 및 전압 생성기(360)를 제어한다.
특히, 제어 로직(370)은 데이터 처리 동작시 제 1 공통 소스 라인 드라이버(331)와 제 2 공통 소스 라인 드라이버(332)를 통해 근거리 셀 그룹(311) 및 원거리 셀 그룹(312)에 인가되는 공통 소스 라인 전압을 독립적으로 제어한다. 제어 로직(370)의 제어에 응답하여, 근거리 셀 그룹(311) 및 원거리 셀 그룹(312)은 동일한 프로그램 상태에 대하여 서로 다른 문턱 전압 산포 하한값을 가지도록 프로그램될 수 있다.
도 7은 도 6의 불휘발성 메모리 장치(300)의 프로그램 검증 방법을 설명하기 위한 타이밍도이다. 도 7의 프로그램 검증 방법에 의하면, 불휘발성 메모리 장치(300)는 근거리 및 원거리 셀 그룹(311, 312)에 연결된 공통 소스 라인에 서로 다른 레벨의 공통 소스 라인 전압을 제공한다.
프로그램 검증 동작을 위하여, 선택된 워드 라인에는 검증 전압(Vvf)이 인가될 수 있다. 불휘발성 메모리 장치의 프로그램 검증 동작시 워드 라인 전압은 당업자에게 널리 알려져 있으므로 자세한 설명은 생략된다.
프로그램 검증 동작시, 선택된 비트 라인과 연결된 트랜지스터(M2)는 턴온 된다. 트랜지스터(M2)를 턴온하기 위하여 비트 라인 선택 신호(BLSLT)는 전원 전압(Vdd) 레벨로 천이된다.
근거리 셀 그룹(311)과 연결된 공통 소스 라인(CSL1)에는 제 1 공통 소스 라인 전압(Vcsl1)이 인가된다. 원거리 셀 그룹(312)과 연결된 공통 소스 라인(CSL2)에는 제 2 공통 소스 라인 전압(Vcsl2)이 인가된다.
프리차지 구간(t1~t2)에서, 센싱 노드(SO Node)를 프리차지하기 위하여 프리차지 회로는 턴온된다. 프리차지 회로가 턴온되기 위하여 프리차지 제어 신호(LOAD)는 접지 전압(Vss) 레벨로 천이된다. 프리차지 제어 신호(LOAD)에 응답하여, 센싱 노드(SO Node)는 전원 전압(Vdd)으로 프리차지 될 수 있다.
센싱 노드와 연결된 비트 라인을 프리차지 하기 위하여 비트 라인 전압 제어 신호(BLSHF)가 프리차지 전압(Vpre)으로 천이된다. 비트 라인 전압 제어 신호(BLSHF)에 응답하여, 비트 라인에 비트 라인 전압(Vbl)이 프리차지 된다. 비트 라인에 대한 프리차지 동작은 프리차지 회로가 턴오프 될 때까지 진행된다.
디벨롭 구간(t2~t3)에서, 프리차지 회로는 턴 오프 된다. 프리차지 회로를 턴오프하기 위하여 프리차지 제어 신호(LOAD)는 전원 전압(Vdd) 레벨을 가진다.
프리차지 회로(231a)가 턴오프되면, 스위치 회로의 트랜지스터들(TR1, TR2)이 여전히 턴온 상태에 있기 때문에, 선택된 메모리 셀의 프로그램 상태에 대응하여 감지 노드(SO Node)의 전압이 감소될 수 있다. 감지 노드(SO Node)의 전압은 선택된 메모리 셀이 온 셀(On-Cell)인 경우에는 비트 라인 전압 레벨로 급격히 감소될 것이다. 감지 노드(SO Node)의 전압은 선택된 메모리 셀이 오프 셀(OFF-Cell)인 경우에는 오프 셀 누설 전류(Off-Cell Leakage)에 의하여 서서히 감소될 것이다.
그 후 래치 단계(t3~t4)에 접어들면, 감지 및 래치 회로에 의하여 센싱 노드(SO Node)의 전압 레벨이 검출되고, 리셋 신호(Reset)가 활성화된다. 검출된 센싱 노드(SO Node)의 전압 레벨에 따라 데이터가 래치될 것이다.
본 발명의 프로그램 검증 방법에 의하면, 근거리 및 원거리 셀 그룹(211, 212)에 연결된 공통 소스 라인들은 제어 로직(250)의 제어에 응답하여 서로 다른 레벨을 가진다.
프로그램 검증 동작 동안, 근거리 셀 그룹(311)과 연결된 공통 소스 라인(CSL1)에는 제 1 공통 소스 라인 전압(Vcsl1)이 인가된다. 원거리 셀 그룹(312)과 연결된 공통 소스 라인(CSL2)에는 제 2 공통 소스 라인 전압(Vcsl2)이 인가된다. 제 2 공통 소스 라인 전압(Vcsl2)은 제 1 공통 소스 라인 전압(Vcsl1)은 보다 높을 수 있다.
공통 소스 라인 전압의 레벨이 높을수록 메모리 셀에 흐르는 전류의 양은 감소된다. 이에 응답하여 감지 노드(SO Node)의 전압은 보다 완만하게 감소된다.제 2 공통 소스 라인 전압(Vcsl2)은 제 1 공통 소스 라인 전압(Vcsl1)은 보다 높으므로, 셀 전류의 감소에 의하여 원거리 셀 그룹(312)의 문턱 전압은 실제보다 높은 것으로 측정될 것이다. 따라서, 동일한 검증 전압이 인가되어도 원거리 셀 그룹(312)은 근거리 셀 그룹(311)에 비하여 낮은 문턱 전압으로 프로그램 될 것이다.
본 발명의 실시예에 의한 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 원거리 셀은 근거리 셀보다 낮은 목표 프로그램 전압 레벨을 가지므로, 원거리 셀의 문턱 전압을 증가시키기 위한 추가적인 프로그램 루프가 요구되지 않는다. 프로그램 루프 수가 감소됨에 따라 불휘발성 메모리 장치는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 8은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치를 도시하는 도면이다. 도 8을 참조하면, 불휘발성 메모리 장치(400)는 메모리 셀 어레이(410), 어드레스 디코더(420), 공통 소스 라인 드라이버(430), 페이지 버퍼 회로(440), 데이터 입출력 회로(450), 전압 생성기(460) 및 제어 로직(470)을 포함한다. 메모리 셀 어레이는 근거리 셀 그룹(411) 및 원거리 셀 그룹(412)을 포함한다.
불휘발성 메모리 장치(400)의 어드레스 디코더(420), 페이지 버퍼 회로(440), 데이터 입출력 회로(450) 및 전압 발생기(460)는 도 6의 어드레스 디코더(320), 페이지 버퍼 회로(340), 데이터 입출력 회로(350) 및 전압 발생기(360)와 그 구성 및 동작이 동일하다. 따라서 중복되는 구성요소에 대한 설명은 생략된다.
본 발명의 불휘발성 메모리 장치(400)는 프로그램 검증 동작시 근거리 및 원거리 셀 그룹(411, 412)에 서로 다른 레벨의 검증 전압을 제공한다. 근거리 및 원거리 셀 그룹(411, 412)은 동일한 워드 라인을 공유하므로, 서로 다른 레벨의 검증 전압을 제공받기 위해서는 검증 전압이 복수 회 제공되어야 할 것이다. 이러한 검증 동작에 따라, 본 발명의 불휘발성 메모리 장치(400)는 어드레스 디코더(420)와의 거리를 달리하는 메모리 셀들 간의 프로그램 속도 차이를 보정하여 프로그램 효율을 높일 수 있다.
메모리 셀 어레이(410)는 워드 라인들(WL0~WLn-1) 또는 선택 라인들(SSL, GSL)을 통해 어드레스 디코더(420)에 연결된다. 메모리 셀 어레이(410)는 공통 소스 라인(CSL)을 통해 공통 소스 라인 드라이버(430)에 연결된다. 메모리 셀 어레이(410)는 비트 라인들(BL0~BLm)을 통하여 페이지 버퍼 회로(440)에 연결된다.
메모리 셀 어레이(410)는 근거리 셀 그룹(411) 및 원거리 셀 그룹(412)을 포함한다. 근거리 셀 그룹(411) 및 원거리 셀 그룹(412)은 동일한 워드 라인들을 공유한다.
어드레스 디코더(420)는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(410)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(420)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(420)는 선택된 메모리 블록의 워드 라인에 전압을 전달한다.
공통 소스 라인 드라이버(430)는 제어 로직(470)의 제어에 응답하여 메모리 셀 어레이의 공통 소스 라인(CSL)에 공통 소스 전압을 제공한다.
제어 로직(470)은 외부로부터 전달되는 제어어(CTRL), 명령어(CMD) 및 어드레스(ADDR)에 응답하여 불휘발성 메모리 장치(400)의 프로그램, 읽기 및 소거 등의 동작을 제어한다. 제어 로직(470)은 어드레스 디코더(140), 공통 소스 라인 드라이버(430), 페이지 버퍼 회로(440), 데이터 입출력 회로(450) 및 전압 생성기(460)를 제어한다.
특히, 제어 로직(470)은 프로그램 검증 동작시, 근거리 셀 그룹(411) 및 원거리 셀 그룹(412)에 서로 다른 레벨의 검증 전압이 인가되도록 한다. 원거리 셀 그룹(412)은 근거리 셀 그룹(411)에 비하여 낮은 레벨의 검증 전압을 인가받을 수 있다. 따라서 원거리 셀 그룹(412)은 동일한 프로그램 상태에 대하여 더 낮은 문턱 전압으로 프로그래밍 된다.
상술한 불휘발성 메모리 장치(400)는 근거리 셀 그룹과 원거리 셀 그룹에 서로 다른 레벨의 검증 전압을 제공하여 근거리 셀 그룹과 원거리 셀 그룹 간의 프로그램 속도 차이를 보정한다. 이하 도 9 내지 도 10을 참조하여 도 8의 불휘발성 메모리 장치의 프로그램 검증 방법을 더 자세히 설명한다.
도 9는 동일한 프로그램 상태를 가지는 근거리 셀 그룹 및 원거리 셀 그룹의 문턱 전압 산포를 도시하는 도면이다. 도 9의 가로 축은 셀들의 문턱 전압을, 세로 축은 셀들의 수를 나타낸다.
도 9를 참조하면, 원거리 셀 그룹의 문턱 전압 산포(42)는 근거리 셀 그룹의 문턱 전압 산포(41)보다 낮은 레벨의 값을 가진다. 도 9의 산포를 형성하기 위하여, 불휘발성 메모리 장치(100)는 프로그램 검증 동작시 근거리 셀 그룹에 근거리 검증 전압(Vvf1)을, 원거리 셀 그룹에는 그보다 낮은 원거리 검증 전압(Vvf2)을 제공한다.
도 10은 불휘발성 메모리 장치(400)의 프로그램 동작시 워드 라인 전압을 도시하는 도면이다. 도 10에서 가로 축은 시간을, 세로 축은 워드 라인 전압을 나타낸다. 불휘발성 메모리 장치(400)는 소거 상태(E0), 근거리 프로그램 상태(P1), 원거리 프로그램 상태(P2) 및 제 3 프로그램 상태(P3)를 가지는 멀티 비트 셀에 데이터를 저장한다고 가정한다. 그러나 이는 예시적인 것으로 본 발명의 메모리 셀에 저장되는 비트 수는 한정되지 않는다.
도 10을 참조하면, 데이터 입출력 회로(450)에 저장된 데이터에 응답하여, 선택된 메모리 셀들을 목표 프로그램 상태로 프로그램하기 위한 프로그램 전압(Vpgm)이 선택된 워드 라인에 인가된다. 그 후, 프로그램 검증 동작을 수행하기 위하여, 프로그램 검증 전압들이 선택된 워드 라인에 순차적으로 인가된다. 프로그램 루프가 증가됨에 따라 프로그램 전압 레벨은 소정의 값만큼 증가된다.
실시 예에 있어서, 제 1 프로그램 상태(P1)의 검증 동작을 위하여 제 1 원거리 검증 전압(Vf1f) 및 제 1 근거리 검증 전압(Vf1n)이 인가된다. 제 2 프로그램 상태(P2)의 검증 동작을 위하여 제 2 원거리 검증 전압(Vf2f) 및 제 2 근거리 검증 전압(Vf2n)이 인가된다. 제 3 프로그램 상태(P3)의 검증 동작을 위하여 제 3 원거리 검증 전압(Vf3f) 및 제 3 근거리 검증 전압(Vf3n)이 인가된다.
제 1내지 제 3 원거리 검증 전압(Vf1f~Vf3f)은 원거리 셀 그룹의 프로그램 상태를 검증하기 위하여 제공되는 검증 전압이다. 제 1 내지 제 3 근거리 검증 전압(Vf1n~Vf3n)은 근거리 셀 그룹의 프로그램 상태를 검증하기 위하여 제공되는 검증 전압이다. 제 1 내지 제 3 원거리 검증 전압(Vf1f~Vf3f)은 제 1 내지 제 3 근거리 검증 건압(Vf1n~Vf3n)보다 낮은 레벨을 가진다.
원거리 셀 그룹은 근거리 셀 그룹에 비하여 낮은 레벨의 검증 전압을 제공받으므로 동일한 프로그램 상태에 대하여 더 낮은 문턱 전압으로 프로그래밍 된다. 불휘발성 메모리 장치(400)는 원거리 셀 그룹과 근거리 셀 그룹에 서로 다른 레벨의 검증 전압을 제공하여 원거리 셀 그룹과 근거리 셀 그룹 간의 프로그램 속도 차이를 보정한다.
본 발명의 실시예에 의한 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 원거리 셀은 근거리 셀보다 낮은 목표 프로그램 전압 레벨을 가지므로, 원거리 셀의 문턱 전압을 증가시키기 위한 추가적인 프로그램 루프가 요구되지 않는다. 프로그램 루프 수가 감소됨에 따라 불휘발성 메모리 장치는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
더하여, 불휘발성 메모리 장치(400)의 제어 로직(470)은 읽기 동작시 센싱 노이즈를 보상하기 위한 방책으로 메모리 셀들을 코어스-파인 센싱(Coarse-Fine Sensing) 방식으로 검증하도록 페이지 버퍼 회로(440)를 제어할 수 있다. 코어스-파인 센싱 방식에서, 제 1 내지 제 3 원거리 검증 전압(Vf1f~Vf3f)은 근거리 셀 그룹에 대한 코어스 검증 전압으로 사용될 수 있다.
여기서, 코어스-파인 센싱(Coarse-Fine Sensing) 방식은 센싱 노이즈를 줄이기 위하여 선택된 메모리 셀들을 서로 다른 검증 전압으로 연속하여 2번 센싱하는 방식을 말한다. 즉, 선택된 메모리 셀들이 타깃 검증 레벨보다 낮은 레벨로 센싱되는 코어스 센싱(Coarse sensing) 동작이 먼저 수행된다. 코어스 센싱에 의해서 센싱된 셀들 중에서 오프-셀(Off-cell)들만 선택된다. 그리고 선택된 오프-셀들이 타깃 검증 레벨로 센싱되는 파인 센싱(Fine Sensing) 동작이 수행된다. 파인 센싱에 의해서 감지 및 래치되는 데이터가 최종 데이터가 된다.
상술한 불휘발성 메모리 장치(400)는 원거리 셀 그룹에 인가되는 검증 전압을 근거리 셀 그룹에 대한 코어스 검증 전압으로 사용한다. 불휘발성 메모리 장치(400)는 근거리 셀 그룹에 대한 파인 센싱 동작시 온 셀 전류가 감소되므로, 공통 소스 라인 노이즈(CSL noise)가 감소될 것이다.
도 11은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 데이터 처리 방법을 도시하는 순서도이다. 도 11을 참조하면, 불휘발성 메모리 장치의 데이터 처리 동작은 프로그램 동작 및 읽기 동작을 포함한다.
S110 단계에서, 메모리 셀 어레이에 대한 프로그램 동작이 수행된다. 메모리 셀 어레이는 프로그램 전압원으로부터의 거리에 따라 복수의 그룹으로 구성될 수 있다. 예시적으로, 메모리 셀 어레이는 근거리 셀 그룹 및 원거리 셀 그룹을 포함한다고 가정한다. 프로그램 동작시, 선택된 워드 라인으로 프로그램 전압이 인가된다. 워드 라인의 커패시턴스에 의하여, 각 그룹들은 서로 다른 프로그램 시간을 가진다.
S120 단계에서, 메모리 셀 어레이에 대한 프로그램 검증 동작이 수행된다. S130 단계에서, 검증이 실패하면 다시 S110 단계의 프로그램 동작이 수행된다. 검증이 성공하면 검증 동작은 완료된다.
본 발명에서 프로그램 검증 동작은 메모리 셀 어레이의 그룹에 대응하여 수행된다. 특히, 프로그램 검증 동작은 원거리 셀 그룹이 근거리 셀 그룹보다 낮은 목표 프로그램 전압 레벨을 가지도록 수행될 수 있다. 결과적으로, 원거리 셀 그룹과 근거리 셀 그룹은 동일한 프로그램 상태에 대하여 서로 다른 문턱 전압 레벨을 가지도록 프로그램 될 것이다.
예를 들어, 프로그램 검증 동작은 원거리 셀 그룹과 근거리 셀 그룹에 서로 다른 레벨의 프로그램 검증 전압이 인가되도록 수행될 수 있다. 원거리 셀 그룹과 근거리 셀 그룹은 동일한 워드 라인을 공유하므로, 워드 라인에는 프로그램 검증 전압이 복수 회 인가될 것이다.
다른 실시예로서, 프로그램 검증 동작은 원거리 셀 그룹과 근거리 셀 그룹에 서로 다른 레벨의 프리차지 전압이 인가되도록 수행될 수 있다. 실시 예에 있어서, 원거리 셀 그룹에 인가되는 프리차지 전압은 근거리 셀 그룹에 인가되는 프리차지 전압보다 낮은 레벨을 가질 수 있다.
또 다른 실시예로서, 프로그램 검증 동작은 원거리 셀 그룹과 근거리 셀 그룹에 서로 다른 레벨의 공통 소스 라인 전압이 인가되도록 수행될 수 있다. 실시 예에 있어서, 원거리 셀 그룹에 인가되는 공통 소스 라인 전압은 근거리 셀 그룹에 인가되는 공통 소스 라인 전압보다 높은 레벨을 가질 수 있다.
또 다른 실시 예로서, 프로그램 검증 동작은 원거리 셀 그룹과 근거리 셀 그룹이 서로 다른 디벨럽 시간을 가지도록 수행될 수 있다. 실시 예에 있어서, 원거리 셀 그룹은 근거리 셀 그룹보다 짧은 디벨럽 시간을 가질 수 있다.
상술된 검증 동작을 통해 원거리 셀 그룹과 근거리 셀 그룹은 동일한 프로그램 상태에 대하여 서로 다른 문턱 전압 레벨을 가지도록 프로그램된다. 따라서 이에 대응되는 읽기 동작이 요구된다.
S140 단계에서, 프로그램 완료된 메모리 셀 어레이에 대한 읽기 동작이 수행된다. 읽기 동작은 메모리 셀 어레이의 그룹에 대응하여 수행된다.
본 발명의 읽기 동작은 S120 단계의 프로그램 검증 동작에 대응하여 결정될 수 있다. 읽기 동작은 원거리 셀 그룹과 근거리 셀 그룹이 동일한 프로그램 상태에 대하여 서로 다른 문턱 전압 레벨을 가지는 경우에도 동일한 프로그램 상태로 판정되도록 수행된다.
예를 들어, 읽기 동작은 원거리 셀 그룹과 근거리 셀 그룹에 서로 다른 읽기 전압이 인가되도록 수행될 수 있다. 원거리 셀 그룹과 근거리 셀 그룹은 동일한 워드 라인을 공유하므로, 워드 라인에는 읽기 전압이 복수 회 인가될 것이다.
다른 실시예로서, 읽기 동작은 원거리 셀 그룹과 근거리 셀 그룹에 서로 다른 레벨의 프리차지 전압이 인가되도록 수행될 수 있다. 실시 예에 있어서, 원거리 셀 그룹에 인가되는 프리차지 전압은 근거리 셀 그룹에 인가되는 프리차지 전압보다 낮은 레벨을 가질 수 있다.
또 다른 실시예로서, 읽기 동작은 원거리 셀 그룹과 근거리 셀 그룹에 서로 다른 레벨의 공통 소스 라인 전압이 인가되도록 수행될 수 있다. 실시 예에 있어서, 원거리 셀 그룹에 인가되는 공통 소스 라인 전압은 근거리 셀 그룹에 인가되는 공통 소스 라인 전압보다 높은 레벨을 가질 수 있다.
또 다른 실시예로서, 읽기 동작은 원거리 셀 그룹과 근거리 셀 그룹이 서로 다른 디벨럽 시간을 가지도록 수행될 수 있다. 실시 예에 있어서, 원거리 셀 그룹은 근거리 셀 그룹보다 짧은 디벨럽 시간을 가질 수 있다.
상술된 불휘발성 메모리 장치 및 그 데이터 처리 방법은 긴 시간 동안 프로그램 전압을 인가할 필요가 없으므로 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 원거리 셀 그룹은 근거리 셀 그룹보다 낮은 목표 프로그램 전압 레벨을 가지므로, 원거리 셀 그룹의 문턱 전압을 증가시키기 위한 추가적인 프로그램 루프가 요구되지 않는다. 프로그램 루프 수가 감소됨에 따라 불휘발성 메모리 장치는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 12는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 12를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들은 제 1 및 제 3 방향들을 따라 서로 이격될 수 있다.
하나의 메모리 블록의 셀 스트링들은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(CSL)에 연결된다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 수 있다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성된다. 프로그램, 읽기, 그리고 소거는 선택된 메모리 블록에서 수행된다. 메모리 블록들(BLK1~BLKz)은 도 13 내지 16을 참조하여 더 상세하게 설명된다.
도 13은 도 12의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 예에 따른 평면도이다. 도 14는 도 13의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 1 예를 보여준다. 도 15는 도 13의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 1 예를 보여준다.
도 13 내지 도 15를 참조하면, 제 1 내지 제 3 방향들을 따라 신장된 3차원 구조물들이 제공된다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(1110)이 제공된다. 예시적으로, 기판(1110)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(1110)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(1110)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(1110)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(1110)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(1110) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다.
복수의 공통 소스 영역들(CSR)은 기판(1110)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 복수의 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다. 이하에서, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 가정한다. 그러나, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 한정되지 않는다.
복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(1120, 1120a)이 제 3 방향(즉, 기판과 수직한 방향)을 따라 기판(1110) 상에 순차적으로 제공된다. 복수의 절연 물질들(1120, 1120a)은 제 3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(1120, 1120a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(1120, 1120a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(1120, 1120a) 중 기판(1110)과 접촉하는 절연 물질(1120a)의 두께는 다른 절연 물질들(1120)의 두께보다 얇을 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(1120, 1120a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(1120, 1120a)을 관통하여 기판(1110)과 접촉할 수 있다.
예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들은 제 1 방향을 따라 서로 이격될 수 있다. 필라들은 제 1 방향을 따라 한 줄로 배치될 수 있다.
예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(1140) 및 채널막들(1140) 내부의 내부 물질들(1150)을 포함할 수 있다.
채널막들(1140)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(1140)은 기판(1110)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(1140)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(1150)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(1150)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(1150)은 에어 갭(air gap)을 포함할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(1120, 1120a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(1160)이 제공된다. 정보 저장막들(1160)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(1120, 1120a) 사이에서, 정보 저장막들(1160)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제 1 방향을 따라 신장될 수 있다.
예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(1120, 1120a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(1160)은 제거될 수 있다. 예시적으로, 절연 물질들(1120, 1120a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(1160)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(1320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(1320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(1320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(1320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(1320)은 필라들(PL)의 채널막들(1140)의 상부들로 확장될 수 있다.
드레인들(1320) 상에, 제 2 방향으로 신장되고, 제 1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(1320)과 연결된다. 예시적으로, 드레인들(1320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다.
도전 물질들(CM1~CM8)은 기판(1110)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.
복수의 필라들(PL)은 정보 저장막들(1160) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 복수의 필라들(PL) 각각은 정보 저장막들(1160), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.
기판(1110) 상에서, 필라들(PL)은 행 방향 및 열 방향을 따라 제공된다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 동일한 제 8 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(1160) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들을 구성한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.
도 16은 도 5의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 도 13 내지 도 16을 참조하면, 셀 트랜지스터들(CT)은 도전 물질들(CM1~CM8), 필라들(PL), 그리고 도전 물질들(CM1~CM8)과 필라들(PL) 사이에 제공되는 정보 저장막들(1160)로 구성된다.
정보 저장막들(1160)은 도전 물질들(CM1~CM8) 및 필라들(PL)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(1160)은 제 1 내지 제 3 서브 절연막들(1170, 1180, 1190)을 포함한다.
셀 트랜지스터들(CT)에서, 필라들(PL)의 채널막들(1140)은 기판(1110)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(1140)은 셀 트랜지스터들(CT)의 바디(body)로 동작한다. 채널막들(1140)은 기판(1110)과 수직한 방향으로 형성된다. 즉, 채널막들(1140)은 수직 바디로 동작할 수 있다. 채널막들(1140)에 수직 채널들이 형성될 수 있다.
필라들(PL)에 인접한 제 1 서브 절연막들(1170)은 셀 트랜지스터들(CT)의 터널링 절연막으로 동작한다. 예를 들면, 제 1 서브 절연막들(1170)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(1170)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(1180)은 셀 트랜지스터들(CT)의 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(1180)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(1180)은 질화막 또는 금속 산화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(1190)은 셀 트랜지스터들(CT)의 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(1190)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(1190)은 제 1 및 제 2 서브 절연막들(1170, 1180) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(1170~1190)은 ONA (oxide-nitride-aluminium oxide) 또는 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 셀 트랜지스터들(CT)의 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트들(또는 제어 게이트들)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(1190), 전하 저장막들로 동작하는 제 2 서브 절연막들(1180), 터널링 절연막들로 동작하는 제 1 서브 절연막들(1170), 그리고 수직 바디로 동작하는 채널막들(1140)은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 구성한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들로 사용될 수 있다. 스트링 선택 트랜지스터들은 셀 스트링들과 비트 라인들 사이의 스위칭을 수행할 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들로 사용될 수 있다. 접지 선택 트랜지스터들은 셀 스트링들 및 공통 소스 영역들(CSR)로 구성되는 공통 소스 라인 사이의 스위칭을 수행할 수 있다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들 사이의 셀 트랜지스터들은 메모리 셀들 및 더미 메모리 셀들로 사용될 수 있다.
도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장되어 복수의 필라들(PL)에 결합된다. 도전 물질들(CM1~CM8)은 필라들(PL)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성할 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인, 접지 선택 라인, 워드 라인, 또는 더미 워드 라인으로 사용될 수 있다.
스트링 선택 트랜지스터들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 스트링 선택 라인들로 사용될 수 있다. 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 접지 선택 라인들로 사용될 수 있다. 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 워드 라인들로 사용될 수 있다. 더미 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 더미 워드 라인들로 사용될 수 있다.
예시적으로, 도 13의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKa1)가 도 17에 도시되어 있다. 도 13 내지 도 17을 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 제공된다. 제 1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결된다. 제 2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결된다.
공통 소스 영역들(CSR)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)은 도 3의 평면도의 일 부분(EC)의 네 개의 필라들에 대응한다. 네 개의 필라들은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 네 개의 셀 스트링들(CS11, CS12, CS21, CS22)을 구성한다.
예시적으로, 제 1 도전 물질들(CM1)은 정보 저장막들(116) 및 필라들(PL)과 함께 접지 선택 트랜지스터들(GST)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 서로 연결되어, 공통으로 연결된 하나의 접지 선택 라인(GSL)을 구성할 수 있다.
제 2 내지 제 7 도전 물질들(CM2~CM7)은 정보 저장막들(1160) 및 필라들(PL)과 함께 제 1 내지 제 6 메모리 셀들(MC1~MC6)을 구성할 수 있다. 제 2 내지 제 7 도전 물질들(CM2~CM7)은 제 2 내지 제 6 워드 라인들(WL2~WL6)을 구성할 수 있다.
제 2 도전 물질들(CM2)은 서로 연결되어, 공통으로 연결된 제 1 워드 라인(WL1)을 구성할 수 있다. 제 3 도전 물질들(CM3)은 서로 연결되어, 공통으로 연결된 제 2 워드 라인(WL2)을 구성할 수 있다. 제 4 도전 물질들(CM4)은 서로 연결되어, 공통으로 연결된 제 3 워드 라인(WL3)을 구성할 수 있다. 제 5 도전 물질들(CM5)은 서로 연결되어, 공통으로 연결된 제 4 워드 라인(WL4)을 구성할 수 있다. 제 6 도전 물질들(CM6)은 서로 연결되어, 공통으로 연결된 제 5 워드 라인(WL5)을 구성할 수 있다. 제 7 도전 물질들(CM7)은 서로 연결되어, 공통으로 연결된 제 6 워드 라인(WL6)을 구성할 수 있다.
제 8 도전 물질들(CM8)은 정보 저장막들(1160) 및 필라들(PL)과 함께 스트링 선택 트랜지스터들(SST)을 구성할 수 있다. 제 8 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인에 전압이 공급될 때, 모든 셀 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 셀 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결된다. 제 1 비트 라인(BL1)에 셀 스트링들(CS11, CS21)이 연결되고, 제 2 비트 라인(BL2)에 셀 스트링들(CS12, CS22)이 연결된다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함한다. 호스트(2100)는 호스트 컨트롤러(2110), 호스트 접속 유닛(2120), 그리고 디램(2130)을 포함한다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(1200)로 전송한다. 디램(2130)은 호스트(2100)의 메인 메모리이다.
메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(2230)에 저장한다. 플래시 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 18에 도시된 메모리 카드 시스템(2000)은 플래시 메모리(2230)에 데이터를 프로그램 하는 과정에서 프로그램 전압원으로부터의 거리에 따라 목표 프로그램 전압을 달리할 수 있다. 메모리 카드 시스템(200)의 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 프로그램에 요구되는 프로그램 루프 수가 감소됨에 따라 메모리 카드 시스템(2000)은 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 19는 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다. 도 19를 참조하면, SSD 시스템(3000)은 호스트(3100)와 SSD(3200)를 포함한다. 호스트(3100)는 호스트 인터페이스(3111), 호스트 컨트롤러(3120), 그리고 디램(3130)을 포함한다.
호스트(3100)는 SSD(3200)에 데이터를 쓰거나, SSD(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3120)는 커맨드, 어드레스, 제어 신호 등의 신호(SGL)를 호스트 인터페이스(3111)를 통해 SSD(3200)로 전송한다. 디램(3130)은 호스트(3100)의 메인 메모리이다.
SSD(3200)는 호스트 인터페이스(3211)를 통해 호스트(3100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 3221)를 통해 전원을 입력받는다. SSD(3200)는 복수의 불휘발성 메모리(3201~320n), SSD 컨트롤러(3210), 그리고 보조 전원 장치(3220)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리(3201~320n)는 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리(3201~220n)는 SSD(3200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(3201~320n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(3210)는 호스트 인터페이스(3211)를 통해 호스트(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(3210)는 호스트(3100)의 커맨드에 따라 해당 불휘발성 메모리에 데이터를 쓰거나 해당 불휘발성 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(3210)의 내부 구성은 도 19를 참조하여 상세하게 설명된다.
보조 전원 장치(3220)는 전원 커넥터(3221)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3220)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(3220)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3220)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
도 20는 도 19에 도시된 SSD 컨트롤러(3210)의 구성을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, SSD 컨트롤러(3210)는 NVM 인터페이스(3211), 호스트 인터페이스(3212), 제어 유닛(3213) 및 에스램(3214)을 포함한다.
NVM 인터페이스(3211)는 호스트(3100)의 메인 메모리로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(3211)는 불휘발성 메모리(3201~320n)로부터 읽은 데이터를 호스트 인터페이스(3212)를 경유하여 호스트(3100)로 전달한다.
호스트 인터페이스(3212)는 호스트(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공한다. 호스트 인터페이스(3212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(3100)와 통신할 수 있다. 또한, 호스트 인터페이스(3212)는 호스트(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
제어 유닛(3213)은 호스트(3100)로부터 입력된 신호(SGL)를 분석하고 처리한다. 제어 유닛(3213)은 호스트 인터페이스(3212)나 NVM 인터페이스(3211)를 통해 호스트(3100)나 불휘발성 메모리(3201~320n)를 제어한다. 제어 유닛(3213)은 SSD(2200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리(3201~320n)의 동작을 제어한다.
에스램(3214)은 불휘발성 메모리(3201~320n)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는 데 사용될 수 있다. 또한, 에스램(3214)은 호스트(3100)의 메인 메모리로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 에스램(3214)에 저장된 메타 데이터나 캐시 데이터는 보조 전원 장치(3220)를 이용하여 불휘발성 메모리(3201~320n)에 저장될 수 있다.
다시 도 19를 참조하면, 본 실시예의 SSD 시스템(3000)은 불휘발성 메모리(3201~320n)에 데이터를 프로그램 하는 과정에서 프로그램 전압원으로부터의 거리에 따라 목표 프로그램 전압을 달리할 수 있다. SSD 시스템(3000)의 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 프로그램에 요구되는 프로그램 루프 수가 감소됨에 따라 SSD 시스템(3000)은 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
도 19 및 도 20에서 SRAM(3214)은 불휘발성 메모리로 대체될 수도 있다. 즉, 본 발명의 다른 실시 예에 따른 SSD 시스템(3000)은 SRAM(3214)의 역할을 플래시 메모리, PRAM, RRAM, MRAM 등의 불휘발성 메모리가 수행하도록 구현될 수도 있다.
도 21은 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(4000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 21을 참조하면, 전자 장치(4000)는 메모리 장치(4100), 전원 장치(4200), 보조 전원 장치(4250), 중앙처리장치(4300), 디램(4400), 그리고 사용자 인터페이스(4500)를 포함한다. 메모리 장치(3100)는 플래시 메모리(4110) 및 메모리 컨트롤러(4120)를 포함한다. 메모리 장치(4100)는 전자 장치(4000)에 내장될 수 있다.
앞에서 설명한 바와 같이, 본 발명에 따른 전자 장치(4000)는 플래시 메모리(3110)에 데이터를 프로그램 하는 과정에서 프로그램 전압원으로부터의 거리에 따라 목표 프로그램 전압을 달리할 수 있다. 전자 장치(4000)의 프로그램 동작은 짧은 프로그램 실행 시간으로 수행될 수 있다. 또한 프로그램에 요구되는 프로그램 루프 수가 감소됨에 따라 전자 장치(4000)는 감소된 프로그램 시간 및 프로그램 디스터번스를 가진다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 제어 로직, 페이지 버퍼의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
111: 근거리 셀 그룹
112: 원거리 셀 그룹
120: 어드레스 디코더
130: 페이지 버퍼 회로
140: 데이터 입출력 회로
150: 전압 생성기
160: 제어 로직

Claims (18)

  1. 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹;
    상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹;
    상기 제 1 메모리 셀 그룹과 연결되는 제 1 비트 라인 그룹;
    상기 제 2 메모리 셀 그룹과 연결되는 제 2 비트 라인 그룹; 및
    읽기 혹은 검증 읽기 동작시, 상기 제 1 및 제 2 비트 라인 그룹에 서로 다른 레벨의 프리차지 전압을 제공하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 기준 노드는 로우 어드레스 디코더에 위치하는 불휘발성 메모리 장치.
  3. 제 1항에 있어서,
    읽기 혹은 검증 읽기 동작시, 상기 제어 로직은 서로 다른 전압 생성기를 이용하여 상기 제 1 비트 라인 그룹에 상기 제 2 비트 라인 그룹보다 높은 레벨의 프리차지 전압을 제공하는 불휘발성 메모리 장치.
  4. 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹;
    상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹;
    상기 제 2 메모리 셀 그룹과 연결되는 제 2 비트 라인 그룹;
    상기 제 1 비트 라인 그룹 및 제 2 비트 라인 그룹과 연결되는 데이터 입출력부; 및
    읽기 혹은 검증 읽기 동작시, 상기 제 1 및 제 2 비트 라인 그룹에 대한 센싱 시간을 달리하도록 상기 데이터 입출력부를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  5. 읽기 혹은 검증 읽기 동작시, 상기 제어 로직은 상기 제 1 비트 라인 그룹이 상기 제 2 비트 라인 그룹보다 긴 시간동안 센싱되도록 상기 데이터 입출력부를 제어하는 불휘발성 메모리 장치.
  6. 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹;
    상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹;
    상기 제 1 및 상기 제 2 메모리 셀 그룹에 연결되어 공통 소스 라인 전압을 제공하는 공통 소스 라인 드라이버; 및
    읽기 혹은 검증 읽기 동작시, 상기 제 1 및 상기 제 2 메모리 셀 그룹에 대하여 서로 다른 공통 소스 라인 전압을 제공하도록 상기 공통 소스 라인 드라이버를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 공통 소스 라인 드라이버는
    상기 제 1 메모리 셀 그룹에 제 1 공통 소스 라인 전압을 제공하는 제 1 공통 소스 라인 드라이버; 및
    상기 제 2 메모리 셀 그룹에 제 2 공통 소스 라인 전압을 제공하는 제 2 공통 소스 라인 드라이버를 포함하는 불휘발성 메모리 장치.
  8. 제 7항에 있어서,
    읽기 혹은 검증 읽기 동작시, 상기 제어 로직은 상기 제 1 메모리 셀 그룹에 상기 제 2 메모리 셀 그룹보다 낮은 레벨의 공통 소스 라인 전압이 제공되도록 상기 공통 소스 라인 드라이버를 제어하는 불휘발성 메모리 장치.
  9. 하나의 워드 라인에 연결되며, 기준 노드로부터 제 1 거리 내에 위치하는 제 1 메모리 셀 그룹;
    상기 워드 라인에 연결되며, 상기 기준 노드로부터 상기 제 1 거리보다 멀리 위치하는 제 2 메모리 셀 그룹;
    상기 제 1 및 상기 제 2 메모리 셀 그룹에 프로그램 데이터를 제공하기 위한 데이터 입출력부; 및
    동일한 프로그램 데이터에 대해, 상기 제 1 및 상기 제 2 메모리 셀 그룹의 문턱 전압 분포의 하한값이 다르게 설정되도록 상기 데이터 입출력부를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  10. 제 9항에 있어서,
    검증 읽기 동작시, 상기 제어 로직은 상기 동일한 프로그램 데이터의 프로그램 완료 여부를 검증하기 위하여 상기 제 1 및 상기 제 2 메모리 셀 그룹에 서로 다른 검증 전압을 제공하도록 상기 데이터 입출력부를 제어하는 불휘발성 메모리 장치.
  11. 제 10항에 있어서,
    검증 읽기 동작시, 상기 동일한 프로그램 데이터의 프로그램 완료 여부를 검증하기 위하여, 상기 제어 로직은 제 1 검증 전압으로 상기 제 1 메모리 셀 그룹이 프로그램 검증되고, 상기 제 1 검증 전압보다 낮은 제 2 검증 전압으로 상기 제 2 메모리 셀 그룹이 프로그램 검증되도록 상기 데이터 입출력부를 제어하는 불휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 제 1 및 제 2 검증 전압은 상기 워드 라인에 순차적으로 인가되는 불휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 제어 로직은 상기 워드 라인에 상기 제 2 검증 전압을 인가하여 상기 제 2 메모리 셀 그룹을 프로그램 검증한 후, 상기 워드 라인에 상기 제 1 검증 전압을 인가하여 상기 제 1 메모리 셀 그룹을 프로그램 검증하도록 상기 데이터 입출력부를 제어하는 불휘발성 메모리 장치.
  14. 제 9항에 있어서,
    읽기 동작시, 제 1 프로그램 상태로 프로그램된 프로그램 데이터를 독출하기 위하여, 상기 제어 로직은 상기 제 1 및 상기 제 2 메모리 셀 그룹에 서로 다른 읽기 전압을 제공하도록 상기 데이터 입출력부를 제어하는 불휘발성 메모리 장치.
  15. 제 14항에 있어서,
    읽기 동작시, 제 1 프로그램 상태로 프로그램된 프로그램 데이터를 독출하기 위하여, 상기 제어 로직은 제 1 읽기 전압으로 상기 제 1 메모리 셀 그룹이 센싱되고, 상기 제 1 검증 전압보다 낮은 제 2 검증 전압으로 상기 제 2 메모리 셀 그룹이 센싱되도록 상기 데이터 입출력부를 제어하는 불휘발성 메모리 장치.
  16. 제 15항에 있어서,
    상기 제어 로직은 상기 워드 라인에 상기 제 2 읽기 전압을 인가하여 상기 제 2 메모리 셀 그룹을 센싱한 후, 상기 워드 라인에 상기 제 1 읽기 전압을 인가하여 상기 제 1 메모리 셀 그룹을 센싱하도록 상기 데이터 입출력부를 제어하는 불휘발성 메모리 장치.
  17. 제 16항에 있어서,
    상기 제어 로직은 상기 제 2 읽기 전압을 이용하여 상기 제 1 메모리 셀 그룹을 프로그램 코어스 독출하는 불휘발성 메모리 장치.
  18. 제 9항에 있어서,
    동일한 프로그램 데이터에 대해, 상기 제 1 메모리 셀 그룹은 상기 제 2 메모리 셀 그룹보다 문턱 전압 분포의 하한값이 높게 설정되는 불휘발성 메모리 장치.
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