CN113196402B - 存储器件及其编程操作 - Google Patents

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Abstract

在某些方面，一种存储器件包括第一存储串，该第一存储串包括第一漏极、第一漏极选择栅(DSG)晶体管、第一存储单元、以及在第一漏极和第一DSG晶体管之间的第一漏极虚设晶体管。存储器件还包括耦合到第一漏极的第一位线、耦合到第一漏极虚设晶体管的第一漏极虚设线、耦合到第一DSG晶体管的第一DSG线、分别耦合到第一存储单元的多个字线、以及***电路，该***电路被配置为对耦合到所述字线中的选定字线的第一存储单元中的目标存储单元执行编程操作。为了执行编程操作，***电路包括：位线驱动器，其耦合到第一位线并且被配置为施加第一位线电压以选择第一位线；以及字线驱动器，其耦合到第一漏极虚设线和第一DSG线，并且被配置为向第一DSG线施加DSG电压以接通第一DSG晶体管，并且向第一漏极虚设线施加漏极虚设线电压以接通第一漏极虚设晶体管。漏极虚设线电压大于DSG电压。

Description

存储器件及其编程操作
相关申请的交叉引用
本申请要求于2020年3月23日提交的标题为“用于3D NAND闪存的操作方法和3DNAND闪存(OPERATION METHOD FOR 3D NAND FLASH AND 3D NAND FLASH)”的国际申请PCT/CN2020/080636的优先权的权益，通过引用将该国际申请的全文并入本文中。
背景技术
本公开涉及存储器件及其操作方法。
闪存存储器是可以被电擦除并重新编程的低成本、高密度、非易失性固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。闪存存储器可以执行各种操作，例如读取、编程(写入)和擦除，以将每个存储单元的阈值电压改变为所需的电平。对于NAND闪存存储器，可以在块级别执行擦除操作，可以在页级别执行编程操作，并且可以在单元级别执行读取操作。
发明内容
在一个方面，一种存储器件包括第一存储串，该第一存储串包括第一漏极、第一漏极选择栅(DSG)晶体管、多个第一存储单元、以及在第一漏极和第一DSG晶体管之间的第一漏极虚设晶体管。存储器件还包括耦合到第一漏极的第一位线、耦合到第一漏极虚设晶体管的第一漏极虚设线、耦合到第一DSG晶体管的第一DSG线、分别耦合到第一存储单元的多个字线、以及***电路，该***电路被配置为对耦合到所述字线中的选定字线的第一存储单元中的目标存储单元执行编程操作。为了执行编程操作，***电路包括：位线驱动器，其耦合到第一位线并且被配置为施加第一位线电压以选择第一位线；以及字线驱动器，其耦合到第一漏极虚设线和第一DSG线，并且被配置为向第一DSG线施加DSG电压以接通第一DSG晶体管，并且向第一漏极虚设线施加漏极虚设线电压以接通第一漏极虚设晶体管。漏极虚设线电压大于DSG电压。
在另一方面，一种***包括被配置为存储数据的存储器件和耦合到该存储器件并被配置为控制该存储器件的存储器控制器。该存储器件包括第一存储串，该第一存储串包括第一漏极、第一DSG晶体管、多个第一存储单元、以及在第一漏极和第一DSG晶体管之间的第一漏极虚设晶体管。该存储器件还包括耦合到第一漏极的第一位线、耦合到第一漏极虚设晶体管的第一漏极虚设线、耦合到第一DSG晶体管的第一DSG线、分别耦合到第一存储单元的多个字线、以及***电路，该***电路被配置为对耦合到所述字线中的选定字线的第一存储单元中的目标存储单元执行编程操作。为了执行编程操作，***电路包括：位线驱动器，其耦合到第一位线并且被配置为施加第一位线电压以选择第一位线；以及字线驱动器，其耦合到第一漏极虚设线和第一DSG线，并且被配置为向第一DSG线施加DSG电压以接通第一DSG晶体管，并且向第一漏极虚设线施加漏极虚设线电压以接通第一漏极虚设晶体管。漏极虚设线电压大于DSG电压。
在另一方面，提供了一种用于操作存储器件的方法。该存储器件包括：第一存储串，该第一存储串包括第一漏极、第一DSG晶体管、多个第一存储单元、以及在第一漏极和第一DSG晶体管之间的第一漏极虚设晶体管；耦合到第一漏极的第一位线；耦合到第一漏极虚设晶体管的第一漏极虚设线；耦合到第一DSG晶体管的第一DSG线；以及分别耦合到第一存储单元的多个字线。对耦合到所述字线中的选定字线的第一存储单元中的目标存储单元执行编程操作。为了执行编程操作，施加第一位线电压以选择第一位线，向第一DSG线施加DSG电压以接通第一DSG晶体管，并且向第一漏极虚设线施加漏极虚设线电压以接通第一漏极虚设晶体管。漏极虚设线电压大于DSG电压。
附图说明
并入本文中并构成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些方面的具有存储器件的示例性***的框图。
图2A示出了根据本公开的一些方面的具有存储器件的示例性存储卡的示图。
图2B示出了根据本公开的一些方面的具有存储器件的示例性固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括***电路的示例性存储器件的示意图。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串的示例性存储单元阵列的截面的侧视图和平面图。
图5示出了根据本公开的一些方面的示例性存储器件的框图，该示例性存储器件包括存储单元阵列和***电路。
图6示出了根据本公开的一些方面的示例性DSG晶体管在不同的栅极导电层中以及在不同的温度下的亚阈值斜率。
图7示出了用于3D NAND存储串的编程操作方案。
图8A和图8B示出了根据本公开的一些方面的用于3D NAND存储串的示例性编程操作方案。
图9示出了根据本公开的一些方面的图8A和图8B中的示例性编程操作方案的时序图。
图10示出了根据本公开的一些方面的用于操作存储器件的方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
NAND闪存存储器件可以在页/字线级别执行擦除操作，即，同时对耦合到相同选定字线的所有存储单元进行编程。在编程操作期间，为了选择要编程的选定字线中的某些存储单元，可以接通或关断每个NAND存储串的漏极和源极端部的漏极选择栅(DSG)晶体管和源极选择栅(SSG)晶体管。对于选定的NAND存储串，需要将DSG晶体管完全接通以提高编程效率。而对于未选定的NAND存储串，需要将DSG晶体管完全关断，以在未选定的NAND存储串中形成沟道耦合电势，以减少由来自DSG晶体管的泄漏电流引起的编程电压干扰。
对于三维(3D)NAND存储器件，通常将一个或多个DSG晶体管形成为存储堆叠层中的顶部导电层的部分，并将DSG晶体管的阈值电压(例如，通过编程操作和/或擦除操作)修整到所需的值或范围。然而，由于形成存储器堆叠层的制造工艺的性质，顶部导电层中的DSG晶体管具有较差的亚阈值斜率(例如，不太陡峭的斜率)和高的泄漏电流，从而降低了未选定的NAND存储串中的沟道耦合电势并且增加了编程电压干扰。此外，顶部导电层中的DSG晶体管具有较差的温度特性。例如，DSG晶体管的阈值电压可以随着操作温度降低而增加，并且不同DSG晶体管之间的阈值电压均匀性也可能降低。结果，一些选定的NAND存储串的DSG晶体管在低温下可能不会完全接通，这随后需要更高的编程电压和/或更多的编程电压脉冲，从而增加了编程电压干扰以及沟道通过电压干扰。
为了解决前述问题，本公开引入了一种避免使用存储器堆叠层中的顶部导电层来形成3D NAND存储串的DSG晶体管的解决方案。根据本公开的范围，存储器堆叠层中的顶部导电层中的晶体管变为虚设晶体管，并且DSG晶体管形成在顶部导电层下方的导电层中，其具有比顶部导电层更好的亚阈值斜率和温度特性。根据本公开的一些方面，在编程操作期间，将高至足以确保即使在低温下也能完全接通虚设晶体管的正偏置栅极电压施加到选定的NAND存储串中的虚设晶体管。
结果，DSG晶体管可以具有更好的亚阈值斜率和更低的泄漏电流，从而减少了针对未选定的NAND存储串的编程电压干扰。此外，由于具有更好的温度特性，在不同的NAND存储串之间，DSG晶体管在低温下阈值电压的增加可以减少并变得更加均匀，这有助于在期间完全接通选定的NAND存储串中的所有DSG晶体管。因此，可以以较少数量的编程电压脉冲和较低的编程电压电平来加速编程操作，从而减少编程电压干扰和沟道通过电压干扰。此外，与其中在存储器堆叠层的顶部导电层中形成DSG晶体管的已知NAND存储器件相比，由于更好的亚阈值斜率和温度特性，可以扩大DSG晶体管的阈值电压窗口。
图1示出了根据本公开的一些方面的具有存储器件的示例性***100的框图。***100可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储设备的任何其他合适的电子装置。如图1所示，***100可以包括主机108和具有一个或多个存储器件104和存储器控制器106的存储器***102。主机108可以是电子装置的处理器，例如中央处理单元(CPU)或片上***(SoC)，例如应用处理器(AP)。主机108可以被配置为向存储器件104发送数据或从存储器件104接收数据。
存储器件104可以是本公开中公开的任何存储器件。如以下详细公开的，诸如NAND闪存存储器件的存储器件104可以在DSG晶体管和每个NAND存储串的漏极之间包括虚设晶体管(漏极虚设晶体管)，以避免使用这种晶体管作为DSG晶体管。例如，在3D NAND存储器件中，由于存储器堆叠层的顶部导电层的较差的亚阈值斜率(例如，不太陡峭的斜率)和温度特性，可以不使用该顶部导电层来形成DSG晶体管。根据本公开的范围，在编程操作中，可以将大于DSG电压的漏极虚设线电压施加到漏极虚设线以完全接通每个选定的NAND存储串中的漏极虚设晶体管，即使在存储器件104的操作温度范围的下限处也是如此。
根据一些实施方式，存储器控制器106耦合到存储器件104和主机108，并被配置为控制存储器件104。存储器控制器106可以管理存储在存储器件104中的数据并与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或其他用于电子装置(例如个人计算机、数码相机、移动电话等)中的介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或者被用作移动装置(例如智能手机、平板电脑、膝上型计算机等)和企业存储阵列的数据存储设备的嵌入式多媒体卡(eMMC)中运行。存储器控制器106可以被配置为控制存储器件104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为针对已存储或将要存储在存储器件104中的数据来管理各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡。在一些实施方式中，存储器控制器106还被配置为针对从存储器件104读取或写入到存储器件104的数据来处理错误校正码(ECC)。存储器控制器106也可以执行任何其他合适的功能，例如，对存储器件104进行格式化。存储器控制器106可以根据特定的通信协议与外部装置(例如，主机108)进行通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部装置通信，所述各种接口协议例如是USB协议、MMC协议、***部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器件104可以被集成到各种类型的存储器件中，例如，被包括在同一封装中，例如通用闪存存储(UFS)封装或eMMC封装。即，可以实施存储器***102并将其封装到不同类型的最终电子产品中。在如图2A所示的一个示例中，存储器控制器106和单个存储器件104可以集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡202还可以包括将存储卡202与主机(例如，图1中的主机108)耦合的存储卡连接器204。在如图2B所示的另一示例中，存储器控制器106和多个存储器件104可以集成到SSD 206中。SSD 206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括***电路302的示例性存储器件300的示意性电路图。存储器件300可以是图1中的存储器件104的示例。存储器件300可以包括存储单元阵列301和耦合到存储单元阵列301的***电路302。存储单元阵列301可以是NAND闪存存储单元阵列，其中以NAND存储串308的阵列的形式提供存储单元306，每个NAND存储串308在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储串308包括串联耦合并垂直堆叠的多个存储单元306。每个存储单元306可以保持连续的模拟值，例如电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元、或者包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施方式中，每个存储单元306是具有两个可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元306是能够以多于四个存储器状态存储多于单个位数据的多级单元(MLC)。例如，MLC可以每个单元存储两位、每个单元存储三位(也称为三级单元(TLC))、或每个单元存储四位(也称为四级单元(QLC))。每个MLC可以被编程为采取一定范围的可能的标称存储值。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值之一写入该单元来将MLC从擦除状态编程为采取三个可能的编程电平之一。第四标称存储值可以用于擦除状态。
如图3所示，每个NAND存储串308还可以在其源极端包括源极选择栅(SSG)晶体管310，并且在其漏极端包括漏极选择栅(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选定的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的源极通过相同的源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储串308具有阵列公共源极(ASC)。根据一些实施方式，每个NAND存储串308的漏极耦合到相应的位线316，可以经由输出总线(未示出)从相应的位线316读取或写入数据。在一些实施方式中，每个NAND存储串308被配置为通过经由一个或多个DSG线313向相应的DSG晶体管312的栅极施加选择电压或取消选择电压和/或通过经由一个或多个SSG线315向相应的SSG晶体管310的栅极施加选择电压或取消选择电压而被选择或取消选择。
如图3所示，NAND存储串308可以被组织成多个块304，每个块可以具有例如耦合到ACS的公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单元，即，同一块304上的所有存储单元306被同时擦除。为了擦除选定块304中的存储单元306，可以用诸如高正电压(例如20V或更高)的擦除电压(Vers)来偏置耦合到选定块304以及处于与选定块304相同的平面中的未选定块304的源极线314。相邻NAND存储串308的存储单元306可以通过字线318而耦合，该字线318选择哪一行存储单元306受到读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储单元306的页320，其为用于编程操作的基本数据单元。一页320的大小(以位为单位)可以与通过一个块304中的字线318耦合的NAND存储串308的数量有关。每个字线318可以包括在相应的页320中的每个存储单元306处的多个控制栅极(栅电极)和耦合控制栅极的栅极线。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串308的示例性存储单元阵列301的截面的侧视图和平面图。如图4A所示，NAND存储串308可以垂直延伸穿过衬底402上方的存储器堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其他合适的材料。注意，在图4A中包括x、y和z轴以进一步示出存储器件中的部件的空间关系。衬底402包括在x-y平面中横向延伸的两个横向表面：在晶片的正面上的可以形成存储器件的顶表面；以及在晶片的与正面相对的背面上的底表面。z轴垂直于x和y轴。如本文中所使用，当存储器件的衬底402在z方向(垂直于x-y平面的垂直方向)上位于存储器件的最低平面中时，在z方向上存储器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”或“下方”是相对于衬底402确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
存储器堆叠层404可以包括交错的栅极导电层406和栅极至栅极电介质层408。存储器堆叠层404中的由栅极导电层406和栅极至栅极电介质层408组成的对的数量可以确定存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如钨层。在一些实施方式中，每个栅极导电层406包括掺杂的多晶硅层。每个栅极导电层406可以包括存储单元306的控制栅极、DSG晶体管312的栅极、或SSG晶体管310的栅极，并且可以作为存储器堆叠层404的上部中的DSG线313、存储器堆叠层404的下部中的SSG线315、或在DSG线313与SSG线315之间的字线318横向延伸。应当理解，尽管在图4A中示出了一个SSG线315和一个DSG线313，但是在其他示例中，SSG线315的数量和DSG线313的数量(以及分别耦合到SSG线315和DSG线313的SSG晶体管310和DSG晶体管312的数量)可以变化。
如上所述，由于形成存储器堆叠层404中的交错的栅极导电层406和栅极至栅极电介质层408的制造工艺的性质，NAND存储串308中的耦合至顶部栅极导电层的晶体管与耦合至下部栅极导电层406的晶体管相比，可以具有较差的电性能(例如，较不陡峭的亚阈值斜率和温度特性)。在一些实施方式中，耦合到下部栅极导电层406的NAND存储串308中的晶体管的电性能(例如，亚阈值斜率和温度特性)优于耦合到上部栅极导电层的晶体管的电性能，以使得耦合到顶部栅极导电层的晶体管具有最差的电性能。如以下详细描述的，根据本公开的范围，为了减少较差的电性能的影响，根据一些实施方式，至少顶部栅极导电层不包括DSG线313或DSG晶体管312的栅极，而是替代地包括漏极虚设线323和漏极虚设晶体管322的栅极，如图3所示。换句话说，在一些实施方式中，DSG线313和DSG晶体管312的栅极不是顶部栅极导电层的部分。应当理解，在一些示例中，在顶部栅极导电层下方的一个或多个栅极导电层406(例如，直接在顶部栅极导电层下方的栅极导电层406)还可以包括漏极虚设线和漏极虚设晶体管的栅极，像顶部栅极导电层一样。
如图4A所示，NAND存储串308包括垂直延伸穿过存储器堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有半导体材料(例如，作为半导体沟道420)和电介质材料(例如，作为存储膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如多晶硅。在一些实施方式中，存储膜418是包括隧穿层426、存储层424(也称为“电荷捕获/存储层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424、阻挡层422按此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或它们的任何组合。存储层424可以包括氮化硅、氮氧化硅、硅或它们的任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或它们的任何组合。在一个示例中，存储膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图4A所示，根据一些实施方式，在衬底402中形成阱414(例如，P阱和/或N阱)，并且NAND存储串308的源极端与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414，即，NAND存储串308的源极。在一些实施方式中，NAND存储串308还包括在NAND存储串308的漏极端处的沟道插塞416，例如，例如，作为NAND存储串308的漏极的一部分。
如图4B的平面图所示，可以通过缝隙结构430(例如，栅极线缝隙(GLS))将存储单元阵列301的NAND存储串308布置成块304，所述缝隙结构430将相邻块304之间的字线318电分离，以使得每个块304可以在读取、编程和擦除操作中被单独控制。在一个示例中，每个缝隙结构430可以沿着x方向(例如，字线方向)延伸，并且多个块304可以沿着y方向(例如，位线方向)布置。在一些实施方式中，每个块304可以通过DSG切口432进一步划分成较小的区域(例如，指状物434)，所述DSG切口432将相邻指状物434之间的DSG线313电分离，以使得不同指状物434中的DSG线313可以在读取和编程操作中被单独控制。同样如图3和图4A中所示，在一些实施方式中，当漏极虚设线323(顶部栅极导电层的部分)在DSG线313上方时，DSG切口432也可以将漏极虚设线323切割成分离的段，例如，分别在多个指状物434中的多个漏极虚设线323。也就是说，类似于DSG线313，不同指状物434中的漏极虚设线323可以通过DSG切口432电分离，并且可以在读取和编程操作中被单独控制。
返回参考图3，***电路302可以通过位线316、字线318、源极线314、SSG线315、DSG线313和漏极虚设线323耦合到存储单元阵列301。***电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315、DSG线313和漏极虚设线323向每个目标存储单元306施加电压信号和/或电流信号以及从每个目标存储单元306感测电压信号和/或电流信号来促成存储单元阵列301的操作。***电路302可以包括使用金属氧化物半导体(MOS)技术形成的各种类型的***电路。例如，图5示出了一些示例性***电路，其包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压生成器510、控制逻辑单元512、寄存器514、接口516和数据总线518。可以理解，在一些示例中，也可以包括图5中未示出的附加***电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从存储单元阵列301读取数据以及向存储单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储将被编程到存储单元阵列301的一页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保已将数据正确编程到耦合到选定字线318的存储单元306中。仍然在另一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储单元306中的数据位的低功率信号，并且将小电压摆幅放大到读取操作中的可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加从电压生成器510生成的位线电压来选择一个或多个NAND存储串308。
行解码器/字线驱动器508可以被配置为由控制逻辑512和存储单元阵列301的选择/取消选择块304以及块304的选择/取消选择字线318控制。行解码器/字线驱动器508还可以被配置为使用从电压生成器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并驱动SSG线315、DSG线313和漏极虚设线323。
电压生成器510可以被配置为由控制逻辑单元512控制并生成将供应给存储单元阵列301的字线电压(例如，读取电压、编程电压、沟道通过电压、局部电压、验证电压等)、位线电压、以及源极线电压。如以下详细描述，电压生成器510还可以生成要施加到耦合到选定的NAND存储串308的漏极虚设线323的漏极虚设线电压，该漏极虚设线电压足够高以确保漏极虚设晶体管322在编程操作期间即使在低温下也能被完全接通。例如，漏极虚设线电压可以大于要施加到DSG线313的DSG电压。
控制逻辑单元512可以耦合到上述每个***电路并且被配置为控制每个***电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储状态信息、命令操作代码(OP代码)和用于控制每个***电路的操作的命令地址。接口516可以耦合到控制逻辑单元512并且充当控制缓冲器，以将从主机(例如，图1中的108)接收的控制命令缓冲并转发到控制逻辑单元512以及将从控制逻辑单元512接收的状态信息缓冲并转发到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506并且充当数据输入/输出(I/O)接口和数据缓冲器，以将数据缓冲并转发到存储单元阵列301以及从存储单元阵列301缓冲并转发数据。
图6示出了根据本公开的一些方面的示例性DSG晶体管在不同的栅极导电层中以及在不同的温度下的亚阈值斜率。亚阈值斜率是金属氧化物半导体场效应晶体管(MOSFET)的漏极电流(Id)-栅极电压(Vg)特性的特征。在亚阈值区域中，尽管受栅极端子控制，但漏极电流行为类似于正向偏置二极管的指数递减电流。因此，在该MOSFET操作规程中，在漏极、源极和体电压固定的情况下，漏极电流与栅极电压对比的曲线图可以表现出近似对数的线性行为。以陡峭的亚阈值斜率为特征的器件表现出在截止(低电流)和导通(高电流)状态之间的更快转变。它的斜率是亚阈值斜率。如图6所示，在相同温度下，在高温(例如，在45℃)或低温(例如，在0℃)下，形成在存储器堆叠层的非顶部栅极导电层中的DSG晶体管(非顶部DSG，例如，图3中的DSG晶体管312)具有比形成在存储器堆叠层的顶部栅极导电层中的DSG晶体管(顶部DSG，例如，图3中的漏极虚设晶体管322)陡峭的亚阈值斜率。因此，与顶部DSG相比，非顶部DSG可以表现出在截止(低电流)状态和导通(高电流)状态之间的更快转变。结果，来自顶部DSG的泄漏电流可能高于来自非顶部DSG的泄漏电流，这会在编程操作期间增加未选定的NAND存储串中的编程电压干扰。
此外，如图6所示，与非顶部DSG的阈值电压相比，顶部DSG的阈值电压(例如，Vg@Id＝0)随着温度降低而更急剧地增加。因此，当操作温度下降时，选定的NAND存储串中的顶部DSG可能不会在相同的DSG电压下被完全接通，从而需要更高的编程电压和/或更多的编程电压脉冲，这反过来又会增加未选定的NAND存储串中的编程电压干扰和选定的NAND存储串中的沟道通过电压干扰。
例如，图7示出了用于3D NAND存储串的编程操作方案。3D NAND存储器件700包括在垂直方向上充当字线的多个栅极导电层。3D NAND存储器件700还包括在字线702下方的一组下部虚设字线704和在字线702上方的一组上部虚设字线706。如图7所示，3D NAND存储器件700还包括多个NAND存储串708和710，每个NAND存储串708和710垂直延伸穿过字线702和虚设字线704和706。每个NAND存储串708或710包括分别耦合到字线702的存储单元、以及分别耦合到虚设字线704和706的虚设存储单元。
如图7所示，3D NAND存储器件700还包括SSG线712和714，NAND存储串708和710分别垂直延伸穿过SSG线712和714。类似地，3D NAND存储器件700还包括DSG线716和718，NAND存储串708和710分别垂直延伸穿过DSG线716和718。每个NAND存储串708或710还包括在下部虚设字线704下方并且分别耦合到SSG线712和714的相应的SSG晶体管。每个NAND存储串708或710还包括在上部虚设字线706上方并且分别耦合到DSG线716和718的相应的一组DSG晶体管。3D NAND存储器件700还包括分别耦合到NAND存储串708和710的漏极的位线722和724。因此，DSG线716在上部虚设字线706和位线722之间，并且DSG线718在上部虚设字线和位线724之间。即，耦合到图7中的DSG线716和718的DSG晶体管包括如上相对于图6所述的顶部DSG，其与非顶部DSG相比具有较差的亚阈值斜率和温度特性。
在3D NAND存储器件700的编程操作期间，将0-V电压施加到分别耦合到NAND存储串708和710的SSG线712和714两者。将正偏置DSG电压Vdsg施加到耦合到NAND存储串708的DSG线716以选择NAND存储串308，并将0-V电压施加到耦合到NAND存储串710的DSG线718以取消选择NAND存储串710。通过随后向每个字线702施加编程电压Vprogram来顺序地编程每个字线702。例如，当对耦合到选定字线720的存储单元进行编程时，将编程电压施加至选定字线720以对耦合到选定字线720的选定的NAND存储串708的存储单元进行编程。当对耦合到选定字线720的存储单元进行编程时，向其余的字线702中的每个施加沟道通过电压Vpass以打开选定的NAND存储串308的沟道(例如，图4A中的半导体沟道420)，其启用了选定的NAND存储串708中的存储单元。此外，将一组虚设字线电压施加到每组的下部或上部虚设字线704或706。如图7所示，将一组虚设字线电压Vdmy_wl_1–Vdmy_wl_i分别施加到下部虚设字线704，并将另一组虚设字线电压Vdmy_wl_1–Vdmy_wl_j分别施加到上部虚设字线706。
在3D NAND存储器件700的编程操作期间，对于未选定的NAND存储串710，由于其每一端的DSG晶体管和SSG晶体管被关断，未选定的NAND存储串710的沟道是浮置的。由于每个字线702也耦合到未选定的NAND存储串710，所以施加到其余的字线702中的每个的沟道通过电压在未选定的NAND存储串710中形成沟道耦合电势721，以抑制由于施加到选定字线720的编程电压而导致的对未选定的NAND存储串710中的存储单元的编程。当将沟道通过电压施加到其余的字线702时，通过处于浮置状态的未选定的NAND存储串710中的沟道耦合效应形成了沟道耦合电势721。为了实现对施加到选定字线720的编程电压的期望的抑制效果，沟道通过电压需要足够大以生成与编程电压相当的沟道耦合电势721。然而，对于选定的NAND存储串708，如果沟道通过电压太高，则施加到已经被编程的字线702(例如，选定字线720下方的每个字线702)的沟道通过电压可能对已编程的存储单元造成干扰，其被称为对选定的NAND存储串708的“沟道通过电压干扰”。另一方面，对于未选定的NAND存储串710，如果编程电压太高，则沟道耦合电势721可能不能有效地抑制对未选定的NAND存储串710中的存储单元的编程，其被称为对未选定的NAND存储串710的“编程电压干扰”。
由于未选定的NAND存储串710的DSG晶体管包括以上相对于图6所述的顶部DSG，来自顶部DSG的由于其较不陡峭的亚阈值斜率而导致的相对较高的泄漏电流可能在编程操作期间增加未选定的NAND存储串710中的编程电压干扰。此外，由于选定的NAND存储串708的DSG晶体管还包括以上相对于图6描述的顶部DSG，因此当操作温度下降时，顶部DSG可能未被完全接通，从而需要更高的编程电压和/或更多的编程电压脉冲，这又会增加未选定的NAND存储串710中的编程电压干扰和选定的NAND存储串708中的沟道通过电压干扰。
根据本公开的范围，由于顶部DSG的较差的电性能，因此在编程操作期间可以在选定的NAND存储串和未选定的NAND存储串中都避免顶部DSG，以减小编程电压干扰和沟道通过电压干扰。例如，图8A和图8B示出根据本公开的一些方面的用于3D NAND存储串的示例性编程操作方案。图9示出了根据本公开的一些方面的图8A和图8B中的示例性编程操作方案的时序图。图8A和图8B中的3D NAND存储器件800可以是图3、图4A、图4B和图5中的存储器件300的示例，其包括NAND存储串808和810，其可以是NAND存储串308的示例。
如图8A所示，根据一些实施方式，3D NAND存储器件800包括第一NAND存储串808(在编程操作期间的选定的NAND存储串)和第二NAND存储串810(在编程操作期间的未选定的NAND存储串)。3D NAND存储器件800还可以包括分别耦合到选定的NAND存储串808和未选定的NAND存储串810的第一位线822(在编程操作期间的选定位线)和第二位线824(在编程操作期间的未选定位线)。3D NAND存储器件800还可以包括字线802以及虚设字线804和806，每个字线横向延伸并耦合到选定的NAND存储串808和未选定的NAND存储串810。在一些实施方式中，一组下部虚设字线804在负z方向(即，朝向NAND存储串808和810的源极端)上在字线802下方。在一些实施方式中，一组上部虚设字线806在正z方向(即，朝向NAND存储串808和810的漏极端)上在字线802上方。3DNAND存储器件800还可以包括SSG线812，该SSG线812横向延伸并耦合到选定的NAND存储串808和未选定的NAND存储串810。如图8A所示，在一些实施方式中，下部虚设字线804在垂直方向上在SSG线812和字线802之间。
如图8A所示，3D NAND存储器件800还可以包括均耦合到选定的NAND存储串808的第一组DSG线816(在编程操作期间的选定DSG线)、以及均耦合到未选定的NAND存储串810的第二组DSG线818(在编程操作期间的未选定的DSG线)。也就是说，不同于耦合到选定和未选定的NAND存储串808和810两者的SSG线812，DSG切口(例如，图4A和图4B中的432)可以将DSG线分离成分别耦合到选定和未选定的NAND存储串808和810的选定DSG线816和未选定DSG线818，以使得可以在编程操作期间用不同的电压信号单独驱动选定DSG线816和未选定DSG线818。
与图7中的3D NAND存储器件700不同，3D NAND存储器件800还可以包括耦合到选定的NAND存储串808的第一漏极虚设线801(在编程操作期间的选定的漏极虚设线)、以及耦合到未选定的NAND存储串810的第二漏极虚设线803(在编程操作期间的未选定的漏极虚设线)。类似于选定和未选定的DSG线816和818，DSG切口(例如，图4A和图4B中的432)可以将漏极虚设线分离成分别耦合到选定和未选定的NAND存储串808和810的选定的漏极虚设线801和未选定的漏极虚设线803，以使得可以在编程操作期间利用不同的电压信号单独驱动选定的漏极虚设线801和未选定的漏极虚设线803。在一些实施方式中，选定的漏极虚设线801在垂直方向上处于选定位线822与选定DSG线816之间，并且未选定的漏极虚设线803在垂直方向上处于未选定位线824与未选定DSG线818之间。如图8A所示，根据一些实施方式，DSG线816和818在上部虚设字线806和字线802上方，并且漏极虚设线801和803在DSG线816和818上方。注意，漏极虚设线801和803与上部虚设字线806不同，至少是因为(1)它们相对于DSG线816和818具有不同的相对位置，即，漏极虚设线801和803在DSG线816和818上方，而上部虚设字线806在DSG线816和818下方；以及(2)选定的漏极虚设线801和未选定的漏极虚设线803是电分离的并且可以被单独驱动，而处于同一层级的上部虚设字线806是耦合到选定和未选定的NAND存储串808和810两者的连续线。
应当理解，本文中相对于图7、图8A和图8B所描述的空间关系(例如，上方、下方、上部、下部、顶部、底部等)可以使用如上所述的3D NAND存储器件700或800的衬底。尽管图7、图8A和图8B中未示出3D NAND存储器件700或800的衬底，但是应当理解，NAND存储串808和810的源极端可以接近衬底，而NAND存储串808和810的漏极端可以远离衬底。换句话说，NAND存储串808和810的源极端和漏极端可以在图7、图8A和图8B中用作参考以示出空间关系(例如上方、下方、上部、下部等)。例如，当漏极虚设线801比DSG线816更接近NAND存储串808的漏极端(或者更远离源极端)时，漏极虚设线801可以在DSG线816上方，而当上部虚设字线806比DSG线816更接近NAND存储串808的源极端(或更远离漏极端)时，上部虚设字线806可以在DSG线816下方。
在一些实施方式中，从顶部到底部(例如，沿着负z方向)，选定的NAND存储串808包括耦合到选定位线822的漏极(选定漏极)、耦合到选定的漏极虚设线801的漏极虚设晶体管(选定的漏极虚设晶体管)、分别耦合到选定的DSG线816的DSG晶体管(选定的DSG晶体管)、分别耦合到上部虚设字线806的上部虚设存储单元、分别耦合到字线802的存储单元、分别耦合到下部虚设字线804的下部虚设存储单元、耦合到SSG线812的SSG晶体管、以及源极。类似地，在一些实施方式中，从顶部到底部(例如，沿着负z方向)，未选定的NAND存储串810包括耦合到未选定的位线824的漏极(未选定的漏极)、耦合到未选定的漏极虚设线803的漏极虚设晶体管(未选定的漏极虚设晶体管)、分别耦合到未选定的DSG线818的DSG晶体管(未选定的DSG晶体管)、分别耦合到上部虚设字线806的上部虚设存储单元、分别耦合到字线802的存储单元、分别耦合到下部虚设字线804的下部虚设存储单元、耦合到SSG线812的SSG晶体管、以及源极。
与图7中的NAND存储串708和710不同，选定的NAND存储串808还可以包括在选定的漏极和选定的DSG晶体管之间的选定的漏极虚设晶体管，并且未选定的NAND存储串810还可以包括在未选定的漏极和未选定的DSG晶体管之间的未选定的漏极虚设晶体管。如以上关于图3、图4A、图4B和图6所描述的，在3D NAND存储器件800中可以避免处于3D NAND存储器件700中并且具有较差的电性能的顶部DSG，即，该顶部DSG被耦合到漏极虚设线801和803的漏极虚设晶体管替换。换句话说，根据一些实施方式，3D NAND存储器件700中的每个DSG晶体管是非顶部DSG。应该理解的是，每个NAND存储串808或810中的DSG晶体管的数量(与漏极虚设线801或803的数量相同)不限于“1”，如图8A所示。例如，如图8B所示，3D NAND存储器件800可以包括耦合到选定的NAND存储串808的多个选定的漏极虚设线801和耦合到未选定的NAND存储串810的多个未选定的漏极虚设线803。也就是说，NAND存储串808或810可以包括多于一个的漏极虚设晶体管。然而，根据一些实施方式，如DSG晶体管和DSG线816所设想的，漏极虚设晶体管和漏极虚设线801和803形成在3D NAND存储器件800的存储器堆叠层的顶部导电层中。
还参考图5，***电路可以被配置为对耦合到选定字线820的选定的NAND存储串808的目标存储单元执行编程操作。根据一些实施方式，为了执行编程操作，列解码器/位线驱动器506被配置为施加选择位线电压(例如，图9中的0-V)到选定位线822，并且施加取消选择位线电压(例如，正偏置电压，例如***电压Vdd)到未选定位线824。根据一些实施例，为了执行编程操作，行解码器/字线驱动器508被配置为施加低于SSG晶体管的阈值电压的SSG电压(例如，图9中的0-V)到SSG线812以关断选定和未选定的NAND存储串808和810两者的SSG晶体管。行解码器/字线驱动器508可以进一步被配置为施加不同的DSG电压到选定的DSG线816和未选定的DSG线818，以接通选定的NAND存储串808的选定的DSG晶体管，并且关断未选定的NAND存储串810的未选定的DSG晶体管。例如，行解码器/字线驱动器508可以施加大于选定的DSG晶体管的阈值电压的正偏置DSG电压Vdsg(例如，图9中)到选定的DSG线816，以及施加0-V电压(或低于未选定的DSG晶体管的阈值电压的任何其他电压)到未选定的DSG线818。
与以上关于图7描述的编程操作方案不同，如图8A和图8B所示，行解码器/字线驱动器508可以进一步被配置为施加漏极虚设线电压Vdmy_d(例如，图9中)到选定的漏极虚设线801以接通耦合到选定的漏极虚设线801的选定的漏极虚设晶体管。为了克服漏极虚设晶体管(顶部DSG)的较差的电性能，例如，较不陡峭的亚阈值斜率，与选定的DSG晶体管相比，可以施加较高的栅极电压到选定的漏极虚设晶体管，以确保选定的漏极虚设晶体管以最小泄漏电流被完全接通。在一些实施方式中，施加到选定的漏极虚设线801(和选定的漏极虚设晶体管的栅极)的漏极虚设线电压Vdmy_d大于施加到选定的DSG线816(和选定的DSG晶体管的栅极)的DSG电压Vdsg。为了克服漏极虚设晶体管(顶部DSG)的较差的电性能，例如，更糟的温度特性，施加到选定的漏极虚设晶体管的栅极电压可以大于选定的漏极虚设晶体管在3D NAND存储器件800的操作温度范围的下限处的阈值电压(即，操作温度范围内的最大阈值电压)。在一些实施方式中，施加到选定的漏极虚设线801(和选定的漏极虚设晶体管的栅极)的漏极虚设线电压大于选定的漏极虚设晶体管在–40℃处的阈值电压，以确保选定的NAND存储串808的选定的漏极虚设晶体管可以在任何操作温度下被完全接通。在一些实施方式中，漏极虚设线电压Vdmy_d在6V和8V之间。
在形成多于一个的漏极虚设晶体管和漏极虚设线801的情况下，如图8B所示，行解码器/字线驱动器508可以被配置为将一组漏极虚设线电压Vdmy_d_1至Vdmy_d_k分别施加到漏极虚设线801，以接通每个漏极虚设晶体管。根据一些实施方式，漏极虚设线电压Vdmy_d_1至Vdmy_d_k中的每个大于DSG电压Vdsg。在一些实施方式中，漏极虚设线电压Vdmy_d_1至Vdmy_d_k中的每个大于相应的漏极虚设晶体管在3D NAND存储器件800的操作温度范围的下限(例如，–40℃)处的阈值电压。
关于未选定的NAND存储串810的未选定的漏极虚设晶体管，类似于未选定的DSG晶体管，行解码器/字线驱动器508可以被配置为施加0-V电压(或低于未选定的漏极虚设晶体管的阈值电压的任何其他电压)到未选定的漏极虚设线803以关断未选定的NAND存储串810的未选定的漏极虚设晶体管。结果，可以在编程操作期间关断未选定的NAND存储串810的沟道并使其浮置，并且可以接通选定的NAND存储串808的沟道以允许对耦合至选定字线820的目标存储单元进行编程。
为了执行编程操作，行解码器/字线驱动器508可以进一步被配置为施加编程电压Vprogram(例如，图9中的正偏置电压)到选定字线820并且施加沟道通过电压Vpass(例如，图9中的小于Vprogram的正偏置电压)到每个未选定字线802。结果，可以对耦合到选定字线820的选定的NAND存储串808的目标存储单元进行编程，同时可以在未选定的NAND存储串810的沟道中形成沟道耦合电势821，以抑制对耦合到选定字线820的未选定的NAND存储串810的存储单元的编程。在一些实施方式中，行解码器/字线驱动器508进一步被配置为分别施加一组下部虚设字线电压Vdmy_wl_1至Vdmy_wl_i到下部虚设字线804，并分别施加一组上部虚设字线电压Vdmy_wl_1至Vdmy_wl_j(例如，在图9中)到上部虚设字线806。在一些实施方式中，上部虚设字线电压Vdmy_wl_1至Vdmy_wl_j不同于漏极虚设线电压Vdmy_d。即，可以将不同的电压信号施加到上部虚设字线806和漏极虚设线801。
图10示出了根据本公开的一些方面的用于操作存储器件的方法1000的流程图。存储器件可以是本文公开的任何合适的存储器件，例如存储器件300和800。方法1000可以由***电路302实施，例如行解码器/字线驱动器508和列解码器/位线驱动器506。应当理解，方法1000中所示的操作可能不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图10所示不同的顺序执行。
参考图10，方法1000开始于操作1002，其中将第一位线电压(选择位线电压，例如0-V)施加到选定位线。在一些实施方式中，将第二位线电压(取消选择位线电压，例如正偏置电压)施加到未选定位线。例如，在编程操作中，列解码器/位线驱动器506可以施加选择位线电压(例如，0V)到耦合到选定的NAND存储串808的漏极的选定位线822，并且施加取消选择位线电压(例如，Vdd)到耦合到未选定的NAND存储串810的漏极的未选定的位线824。
方法1000进行到操作1004，如图10所示，其中将DSG电压施加到选定DSG线以接通选定的DSG晶体管。在一些实施方式中，将0-V电压(或小于DSG晶体管的阈值电压的任何合适的电压)施加到未选定DSG线以关断未选定的DSG晶体管。例如，在编程操作中，行解码器/字线驱动器508可以施加大于DSG晶体管的阈值电压的正偏置DSG电压Vdsg到耦合到选定的NAND存储串808的DSG晶体管的选定DSG线816，并且施加0-V DSG电压(或小于DSG晶体管的阈值电压的任何合适的电压)到耦合到未选定的NAND存储串810的DSG晶体管的未选定DSG线818。
方法1000进行到操作1006，如图10所示，其中将漏极虚设线电压施加到选定的漏极虚设线以接通选定的漏极虚设晶体管。漏极虚设线电压可以大于DSG电压。在一些实施方式中，漏极虚设线电压大于选定的漏极虚设晶体管在存储器件的操作温度范围的下限(例如–40℃)处的阈值电压。在一些实施方式中，将0-V电压(或小于未选定的漏极虚设晶体管的阈值电压的任何合适的电压)施加到未选定的漏极虚设线以关断未选定的漏极虚设晶体管。例如，在编程操作中，行解码器/字线驱动器508可以施加大于DSG电压Vdsg的正偏置漏极虚设电压Vdmy_d到耦合到选定的NAND存储串808的漏极虚设晶体管的选定的漏极虚设线801，并且施加0-V DSG电压(或小于漏极虚设晶体管的阈值电压的任何合适的电压)到耦合到未选定的NAND存储串810的漏极虚设晶体管的未选定的漏极虚设线803。在一些实施方式中，漏极虚设线电压Vdmy_d在6V和8V之间。
方法1000进行到操作1008，如图10所示，其中将虚设字线电压施加到虚设字线。虚设字线电压可以与漏极虚设线电压不同。例如，在编程操作中，行解码器/字线驱动器508可以施加一组正偏置虚设字线电压Vdmy_wl_1至Vdmy_wl_j到耦合到选定的NAND存储串808和未选定的NAND存储串810两者的虚设存储单元的上部虚设字线806。DSG线816可以在上部虚设字线806和漏极虚设线801之间。
方法1000进行到操作1010，如图10所示，其中将编程电压施加到选定字线以对耦合到选定字线和选定的存储串的目标存储单元进行编程。例如，在编程操作中，行解码器/字线驱动器508可以施加正偏置编程电压Vprogram到选定字线820，以对选定的NAND存储串808的目标存储单元进行编程。
方法1000进行到操作1012，如图10所示，其中将沟道通过电压施加到未选定字线。编程电压可以大于沟道通过电压。例如，在编程操作中，行解码器/字线驱动器508可以施加小于编程电压Vprogram的正偏置沟道通过电压Vpass到每个未选定字线802。
根据本公开的一个方面，一种存储器件包括第一存储串，该第一存储串包括第一漏极、第一DSG晶体管、第一存储单元、以及在第一漏极和第一DSG晶体管之间的第一漏极虚设晶体管。存储器件还包括耦合到第一漏极的第一位线、耦合到第一漏极虚设晶体管的第一漏极虚设线、耦合到第一DSG晶体管的第一DSG线、分别耦合到第一存储单元的字线、以及***电路，该***电路被配置为对耦合到所述字线中的选定字线的第一存储单元中的目标存储单元执行编程操作。为了执行编程操作，***电路包括：位线驱动器，其耦合到第一位线并且被配置为施加第一位线电压以选择第一位线；以及字线驱动器，其耦合到第一漏极虚设线和第一DSG线，并且被配置为向第一DSG线施加DSG电压以接通第一DSG晶体管，并且向第一漏极虚设线施加漏极虚设线电压以接通第一漏极虚设晶体管。漏极虚设线电压大于DSG电压。
在一些实施方式中，漏极虚设线电压大于第一漏极虚设晶体管在存储器件的操作温度范围的下限处的阈值电压。在一些实施方式中，操作温度范围的下限为–40℃。
在一些实施方式中，第一存储串是3D NAND存储串，并且第一DSG线在字线上方，并且第一漏极虚设线在第一DSG线上方。
在一些实施方式中，第一存储单元包括在第一DSG晶体管和目标存储单元之间的虚设存储单元，字线包括耦合到虚设存储单元的虚设字线，并且字线驱动器耦合到虚设字线并且进一步被配置为向虚设字线施加虚设字线电压。虚设字线电压可以与漏极虚设线电压不同。
在一些实施方式中，为了执行编程操作，字线驱动器耦合到字线并且进一步被配置为向选定字线施加编程电压，并且向其余的字线中的每个字线施加沟道通过电压。编程电压可以大于沟道通过电压。
在一些实施方式中，存储器件还包括：第二存储串，该第二存储串包括第二漏极、第二DSG晶体管、多个第二存储单元、以及在第二漏极和第二DSG晶体管之间的第二漏极虚设晶体管；耦合到第二漏极的第二位线；耦合到第二漏极虚设晶体管的第二漏极虚设线；以及耦合到第二DSG晶体管的第二DSG线。在一些实施方式中，多个字线分别耦合到第二存储单元。在一些实施方式中，为了执行编程操作，位线驱动器耦合到第二位线并且进一步被配置为施加第二位线电压以取消选择第二位线，并且字线驱动器耦合到第二DSG线和第二漏极虚设线，并且进一步被配置为向第二DSG线和第二漏极虚设线施加0-V电压。
在一些实施方式中，第一DSG线和第二DSG线是电分离的，并且第一漏极虚设线和第二漏极虚设线是电分离的。
根据本公开的另一方面，一种***包括被配置为存储数据的存储器件和耦合到该存储器件并被配置为控制该存储器件的存储器控制器。该存储器件包括第一存储串，该第一存储串包括第一漏极、第一DSG晶体管、多个第一存储单元、以及在第一漏极和第一DSG晶体管之间的第一漏极虚设晶体管。该存储器件还包括耦合到第一漏极的第一位线、耦合到第一漏极虚设晶体管的第一漏极虚设线、耦合到第一DSG晶体管的第一DSG线、分别耦合到第一存储单元的多个字线、以及***电路，该***电路被配置为对耦合到所述字线中的选定字线的第一存储单元中的目标存储单元执行编程操作。为了执行编程操作，***电路包括：位线驱动器，其耦合到第一位线并且被配置为施加第一位线电压以选择第一位线；以及字线驱动器，其耦合到第一漏极虚设线和第一DSG线，并且被配置为向第一DSG线施加DSG电压以接通第一DSG晶体管，并且向第一漏极虚设线施加漏极虚设线电压以接通第一漏极虚设晶体管。漏极虚设线电压大于DSG电压。
在一些实施方式中，该***还包括主机，该主机耦合到存储器控制器并且被配置为发送或接收数据。
在一些实施方式中，漏极虚设线电压大于第一漏极虚设晶体管在存储器件的操作温度范围的下限处的阈值电压。在一些实施方式中，操作温度范围的下限为–40℃。
在一些实施方式中，第一存储串是3D NAND存储串，并且第一DSG线在字线上方，并且第一漏极虚设线在第一DSG线上方。
在一些实施方式中，第一存储单元包括在第一DSG晶体管和目标存储单元之间的虚设存储单元，字线包括耦合到虚设存储单元的虚设字线，并且字线驱动器耦合到虚设字线，并且进一步被配置为向虚设字线施加虚设字线电压。虚设字线电压可以与漏极虚设线电压不同。
在一些实施方式中，为了执行编程操作，字线驱动器耦合到字线并且进一步被配置为向选定字线施加编程电压，并且向其余的字线中的每个字线施加沟道通过电压。编程电压可以大于沟道通过电压。
在一些实施方式中，该存储器件还包括：第二存储串，该第二存储串包括第二漏极、第二DSG晶体管、多个第二存储单元、以及在第二漏极和第二DSG晶体管之间的第二漏极虚设晶体管；耦合到第二漏极的第二位线；耦合到第二漏极虚设晶体管的第二漏极虚设线；以及耦合到第二DSG晶体管的第二DSG线。在一些实施方式中，多个字线分别耦合到第二存储单元。在一些实施方式中，为了执行编程操作，位线驱动器耦合到第二位线并且进一步被配置为施加第二位线电压以取消选择第二位线，并且字线驱动器耦合到第二DSG线和第二漏极虚设线，并且进一步被配置为向第二DSG线和第二漏极虚设线施加0-V电压。
在一些实施方式中，第一DSG线和第二DSG线是电分离的，并且第一漏极虚设线和第二漏极虚设线是电分离的。
根据本公开的又一方面，提供了一种用于操作存储器件的方法。该存储器件包括：第一存储串，该第一存储串包括第一漏极、第一DSG晶体管、多个第一存储单元、以及在第一漏极和第一DSG晶体管之间的第一漏极虚设晶体管；耦合到第一漏极的第一位线；耦合到第一漏极虚设晶体管的第一漏极虚设线；耦合到第一DSG晶体管的第一DSG线；以及分别耦合到第一存储单元的多个字线。对耦合到所述字线中的选定字线的第一存储单元中的目标存储单元执行编程操作。为了执行编程操作，施加第一位线电压以选择第一位线，向第一DSG线施加DSG电压以接通第一DSG晶体管，并且向第一漏极虚设线施加漏极虚设线电压以接通第一漏极虚设晶体管。漏极虚设线电压大于DSG电压。
在一些实施方式中，漏极虚设线电压大于第一漏极虚设晶体管在存储器件的操作温度范围的下限处的阈值电压。在一些实施方式中，操作温度范围的下限为–40℃。
在一些实施方式中，第一存储串是3D NAND存储串，并且第一DSG线在字线上方，并且第一漏极虚设线在第一DSG线上方。
在一些实施方式中，第一存储单元包括在第一DSG晶体管和目标存储单元之间的虚设存储单元，并且字线包括耦合到虚设存储单元的虚设字线。在一些实施方式中，为了执行编程操作，向虚设字线施加虚设字线电压。虚设字线电压可以与漏极虚设线电压不同。
在一些实施方式中，为了执行编程操作，向选定字线施加编程电压，并且向其余的字线中的每个字线施加沟道通过电压。编程电压可以大于沟道通过电压。
在一些实施方式中，该存储器件还包括：第二存储串，该第二存储串包括第二漏极、第二DSG晶体管、多个第二存储单元、以及在第二漏极和第二DSG晶体管之间的第二漏极虚设晶体管；耦合到第二漏极的第二位线；耦合到第二漏极虚设晶体管的第二漏极虚设线；以及耦合到第二DSG晶体管的第二DSG线。在一些实施方式中，多个字线分别耦合到第二存储单元。在一些实施方式中，为了执行编程操作，施加第二位线电压以取消选择第二位线，并且向第二DSG线和第二漏极虚设线施加0-V电压。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (24)

1.一种存储器件，包括：
第一存储串，所述第一存储串包括第一漏极、第一漏极选择栅DSG晶体管、多个第一存储单元、以及在所述第一漏极和所述第一漏极选择栅DSG晶体管之间的第一漏极虚设晶体管；
耦合到所述第一漏极的第一位线；
耦合到所述第一漏极虚设晶体管的第一漏极虚设线；
耦合到所述第一漏极选择栅DSG晶体管的第一DSG线；
分别耦合到所述第一存储单元的多个字线；以及
***电路，所述***电路被配置为对耦合到所述字线中的选定字线的所述第一存储单元中的目标存储单元执行编程操作，其中，为了执行所述编程操作，所述***电路包括：位线驱动器，所述位线驱动器耦合到所述第一位线并且被配置为施加第一位线电压以选择所述第一位线；以及字线驱动器，所述字线驱动器耦合到所述第一漏极虚设线和所述第一DSG线并且被配置为：
向所述第一DSG线施加DSG电压以接通所述第一漏极选择栅DSG晶体管，并且
向所述第一漏极虚设线施加漏极虚设线电压以接通所述第一漏极虚设晶体管，所述漏极虚设线电压大于所述DSG电压。
2.根据权利要求1所述的存储器件，其中，所述漏极虚设线电压大于所述第一漏极虚设晶体管在所述存储器件的操作温度范围的下限处的阈值电压。
3.根据权利要求2所述的存储器件，其中，所述操作温度范围的所述下限为–40℃。
4.根据权利要求1-3中任一项所述的存储器件，其中：
所述第一存储串为三维(3D)NAND存储串；并且
所述第一DSG线在所述字线上方，并且所述第一漏极虚设线在所述第一DSG线上方。
5.根据权利要求1-3中任一项所述的存储器件，其中：
所述第一存储单元包括在所述第一漏极选择栅DSG晶体管和所述目标存储单元之间的虚设存储单元；
所述字线包括耦合到所述虚设存储单元的虚设字线；并且
所述字线驱动器耦合到所述虚设字线，并且进一步被配置为向所述虚设字线施加虚设字线电压，所述虚设字线电压与所述漏极虚设线电压不同。
6.根据权利要求1-3中任一项所述的存储器件，其中，为了执行所述编程操作，所述字线驱动器耦合到所述字线并且进一步被配置为：
向所述选定字线施加编程电压；并且
向其余的所述字线中的每个字线施加沟道通过电压，所述编程电压大于所述沟道通过电压。
7.根据权利要求1-3中任一项所述的存储器件，还包括：
第二存储串，所述第二存储串包括第二漏极、第二DSG晶体管、多个第二存储单元、以及在所述第二漏极和所述第二DSG晶体管之间的第二漏极虚设晶体管；
耦合到所述第二漏极的第二位线；
耦合到所述第二漏极虚设晶体管的第二漏极虚设线；以及
耦合到所述第二DSG晶体管的第二DSG线；
其中，所述多个字线分别耦合到所述第二存储单元；并且
为了执行所述编程操作，所述位线驱动器耦合到所述第二位线并且进一步被配置为施加第二位线电压以取消选择所述第二位线，并且所述字线驱动器耦合到所述第二DSG线和所述第二漏极虚设线，并且进一步被配置为向所述第二DSG线和所述第二漏极虚设线施加0-V电压。
8.根据权利要求7所述的存储器件，其中，所述第一DSG线和所述第二DSG线是电分离的，并且所述第一漏极虚设线和所述第二漏极虚设线是电分离的。
9.一种存储器***，包括：
被配置为存储数据的存储器件，所述存储器件包括：
第一存储串，所述第一存储串包括第一漏极、第一漏极选择栅DSG晶体管、多个第一存储单元、以及在所述第一漏极和所述第一漏极选择栅DSG晶体管之间的第一漏极虚设晶体管；
耦合到所述第一漏极的第一位线；
耦合到所述第一漏极虚设晶体管的第一漏极虚设线；
耦合到所述第一漏极选择栅DSG晶体管的第一DSG线；
分别耦合到所述第一存储单元的多个字线；以及
***电路，所述***电路被配置为对耦合到所述字线中的选定字线的所述第一存储单元中的目标存储单元执行编程操作，其中，为了执行所述编程操作，所述***电路包括：位线驱动器，所述位线驱动器耦合到所述第一位线并且被配置为施加第一位线电压以选择所述第一位线；以及字线驱动器，所述字线驱动器耦合到所述第一DSG线和所述第一漏极虚设线，并且被配置为：
向所述第一DSG线施加DSG电压以接通所述第一漏极选择栅DSG晶体管；并且
向所述第一漏极虚设线施加漏极虚设线电压以接通所述第一漏极虚设晶体管，所述漏极虚设线电压大于所述DSG电压；以及
存储器控制器，所述存储器控制器耦合到所述存储器件并且被配置为控制所述存储器件。
10.根据权利要求9所述的存储器***，还包括主机，所述主机耦合到所述存储器控制器并且被配置为发送或接收所述数据。
11.根据权利要求9所述的存储器***，其中，所述漏极虚设线电压大于所述第一漏极虚设晶体管在所述存储器件的操作温度范围的下限处的阈值电压。
12.根据权利要求11所述的存储器***，其中，所述操作温度范围的所述下限为–40℃。
13.根据权利要求9至12中任一项所述的存储器***，其中：
所述第一存储串为三维(3D)NAND存储串；并且
所述第一DSG线在所述字线上方，并且所述第一漏极虚设线在所述第一DSG线上方。
14.根据权利要求9至12中任一项所述的存储器***，其中：
所述第一存储单元包括在所述第一漏极选择栅DSG晶体管和所述目标存储单元之间的虚设存储单元；
所述字线包括耦合到所述虚设存储单元的虚设字线；并且
所述字线驱动器耦合到所述虚设字线，并且进一步被配置为向所述虚设字线施加虚设字线电压，所述虚设字线电压与所述漏极虚设线电压不同。
15.根据权利要求9至12中任一项所述的存储器***，其中，为了执行所述编程操作，所述字线驱动器耦合到所述字线并且进一步被配置为：
向所述选定字线施加编程电压；并且
向其余的所述字线中的每个字线施加沟道通过电压，所述编程电压大于所述沟道通过电压。
16.根据权利要求9-12中任一项所述的存储器***，其中，
所述存储器件还包括：
第二存储串，所述第二存储串包括第二漏极、第二DSG晶体管、多个第二存储单元、以及在所述第二漏极和所述第二DSG晶体管之间的第二漏极虚设晶体管；
耦合到所述第二漏极的第二位线；
耦合到所述第二漏极虚设晶体管的第二漏极虚设线；以及
耦合到所述第二DSG晶体管的第二DSG线；
所述多个字线分别耦合到所述第二存储单元；并且
为了执行所述编程操作，所述位线驱动器耦合到所述第二位线并且进一步被配置为施加第二位线电压以取消选择所述第二位线，并且所述字线驱动器耦合到所述第二DSG线和所述第二漏极虚设线，并且进一步被配置为向所述第二DSG线和所述第二漏极虚设线施加0-V电压。
17.根据权利要求16所述的存储器***，其中，所述第一DSG线和所述第二DSG线是电分离的，并且所述第一漏极虚设线和所述第二漏极虚设线是电分离的。
18.一种用于操作存储器件的方法，所述存储器件包括：第一存储串，所述第一存储串包括第一漏极、第一漏极选择栅DSG晶体管、多个第一存储单元、以及在所述第一漏极和所述第一漏极选择栅DSG晶体管之间的第一漏极虚设晶体管；耦合到所述第一漏极的第一位线；耦合到所述第一漏极虚设晶体管的第一漏极虚设线；耦合到所述第一漏极选择栅DSG晶体管的第一DSG线；以及分别耦合到所述第一存储单元的多个字线；所述方法包括：
对耦合到所述字线中的选定字线的所述第一存储单元中的目标存储单元执行编程操作，其中，执行所述编程操作包括：
施加第一位线电压以选择所述第一位线；
向所述第一DSG线施加DSG电压以接通所述第一漏极选择栅DSG晶体管；以及
向所述第一漏极虚设线施加漏极虚设线电压以接通所述第一漏极虚设晶体管，所述漏极虚设线电压大于所述DSG电压。
19.根据权利要求18所述的方法，其中，所述漏极虚设线电压大于所述第一漏极虚设晶体管在所述存储器件的操作温度范围的下限处的阈值电压。
20.根据权利要求19所述的方法，其中，所述操作温度范围的所述下限为–40℃。
21.根据权利要求18-20中任一项所述的方法，其中：
所述第一存储串为三维(3D)NAND存储串；并且
所述第一DSG线在所述字线上方，并且所述第一漏极虚设线在所述第一DSG线上方。
22.根据权利要求18至20中任一项所述的方法，其中：
所述第一存储单元包括在所述第一漏极选择栅DSG晶体管和所述目标存储单元之间的虚设存储单元；
所述字线包括耦合到所述虚设存储单元的虚设字线；并且
执行所述编程操作还包括向所述虚设字线施加虚设字线电压，所述虚设字线电压与所述漏极虚设线电压不同。
23.根据权利要求18-20中任一项所述的方法，其中，执行所述编程操作还包括：
向所述选定字线施加编程电压；并且
向其余的所述字线中的每个字线施加沟道通过电压，所述编程电压大于所述沟道通过电压。
24.根据权利要求18-20中任一项所述的方法，其中，
所述存储器件还包括：第二存储串，所述第二存储串包括第二漏极、第二DSG晶体管、多个第二存储单元、以及在所述第二漏极和所述第二DSG晶体管之间的第二漏极虚设晶体管；耦合到所述第二漏极的第二位线；耦合到所述第二漏极虚设晶体管的第二漏极虚设线；以及耦合到所述第二DSG晶体管的第二DSG线；
所述多个字线分别耦合到所述第二存储串的所述第二存储单元；并且
执行所述编程操作还包括：
施加第二位线电压以取消选择所述第二位线；以及
向所述第二DSG线和所述第二漏极虚设线施加0-V电压。
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