KR102268965B1 - 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치 - Google Patents

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Abstract

본 발명은 멀티 출력을 방지하여 신뢰성을 향상시킬 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치에 관한 것으로, 본 발명에 따른 게이트 쉬프트 레지스터는 다수의 클럭 신호가 공급되는 라인들에 선택적으로 접속되어, 스캔 펄스를 순차적으로 출력하는 다수의 스테이지를 포함하고, 상기 다수의 스테이지 각각은 캐리 신호 및 리셋 신호에 응답하여 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부, 상기 제 1 노드의 전압 레벨에 따라 출력 단자로 상기 스캔 펄스를 출력하는 풀업 트랜지스터, 및 상기 제 2 노드의 전압 레벨에 따라 상기 출력 단자에 게이트 오프 전압을 공급하는 풀다운 트랜지스터를 포함하고, 상기 노드 제어부는 블랭크 기간에 제공되는 블랭크 신호에 응답하여 상기 제 2 노드의 전압을 충전시키는 블랭크 구동 트랜지스터를 포함할 수 있다.

Description

게이트 쉬프트 레지스터 및 이를 이용한 표시 장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터에 관한 것으로, 멀티 출력을 방지하여 신뢰성을 향상시킬 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치에 관한 것이다.
최근 많이 이용되는 표시 장치(Display Device)로는 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등이 있다.
일반적으로, 표시 장치는 영상을 표시하는 표시 패널과, 표시 패널의 게이트 라인들에 스캔 펄스를 공급하기 위한 게이트 드라이버와, 표시 패널의 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함한다.
상기 게이트 드라이버는 다수의 게이트 라인을 구동하기 위한 게이트 쉬프트 레지스터로 구성되며, 상기 게이트 쉬프트 레지스터는 스캔 펄스를 순차적으로 출력하는 다수의 스테이지를 포함하여 구성된다.
상기 다수의 스테이지 각각은 출력 버퍼부로서 풀업 트랜지스터 및 풀다운 트랜지스터를 포함한다. 상기 풀업 트랜지스터는 이전단 스테이지로부터 제공된 캐리 신호에 의해 충전되는 제 1 노드의 전압에 따라 스위칭되어 출력 단자로 스캔 펄스를 출력한다. 상기 풀다운 트랜지스터는 리셋 신호에 의해 충전되는 제 2 노드의 전압에 따라 스위칭되어 상기 출력 단자에 게이트 오프 전압을 공급한다. 여기서, 상기 풀다운 트랜지스터는 각 스테이지가 구동되는 1 프레임 기간 중에서 스캔 펄스를 출력하는 기간을 제외한 대부분의 기간 동안 턴-온 상태를 유지하도록 설계된다. 그런데, 종래의 게이트 쉬프트 레지스터는 구동 시간이 증가하면서 제 2 노드에 접속된 트랜지스터들을 통해 누설 전류가 발생되어, 제 2 노드의 전압이 불안정해지는 문제점이 있었다. 제 2 노드의 전압이 불안정해지면 풀다운 트랜지스터 정상적으로 동작하지 못하여 멀티 출력이 발생되는 원인이 된다.
상기 멀티 출력은 상기 풀다운 트랜지스터의 오작동으로 인해 상기 출력 단자가 제때 방전되지 못하여 발생되는 것으로, 제 1 노드와 풀업 트랜지스터 간의 커플링 현상에 의해 출력 단자로 복수의 스캔 펄스를 출력하는 현상이다. 일반적으로, 다수의 스테이지들은 캐스캐이드 방식으로 연결되어 있으므로, 특정 스테이지로부터 멀티 출력이 발생될 경우, 후속되는 스테이지들 역시 멀티 출력을 발생할 수 있다. 결과적으로, 멀티 출력은 게이트 쉬프트 레지스터의 신뢰성을 저하시키고, 더 나아가 표시 장치의 화질을 저하시키는 원인이 된다.
한편, 최근의 표시 장치 중에서 상용 전력을 이용하는 TV나 모니터 등과 달리 핸드폰, 노트북, 타블렛 PC, 스마트 워치 등은 휴대용 배터리로부터 전력을 공급받아 동작을 하므로, 소비 전력을 절감하는 것이 중요한 과제다. 그 일환으로서, 저주파 구동 기술이 주목 받고 있다. 저주파 구동 기술은 사용자의 설정에 의한 저주파 모드나, 특정 영상 패턴이 입력되는 조건에서 60 Hz 보다 낮은 주파수로 영상을 표시하도록 하여 소비 전력을 절감하는 기술이다.
그런데, 상기와 같은 저주파 구동 기술의 적용시, 블랭크 기간이 길어짐에 따라 전술한 게이트 쉬프트 레지스터의 누설 전류가 더 증가하게 된다. 따라서, 상기 풀다운 트랜지스터의 오작동이 증가하여 멀티 출력으로 인한 게이트 쉬프트 레지스터의 신뢰성이 저하 문제가 더 커지고 있다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 멀티 출력을 방지하여 신뢰성을 향상시킬 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치를 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치는 다수의 클럭 신호가 공급되는 라인들에 선택적으로 접속되어, 스캔 펄스를 순차적으로 출력하는 다수의 스테이지를 포함하고, 상기 다수의 스테이지 각각은 캐리 신호 및 리셋 신호에 응답하여 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부, 상기 제 1 노드의 전압 레벨에 따라 출력 단자로 상기 스캔 펄스를 출력하는 풀업 트랜지스터, 및 상기 제 2 노드의 전압 레벨에 따라 상기 출력 단자에 게이트 오프 전압을 공급하는 풀다운 트랜지스터를 포함하고, 상기 노드 제어부는 블랭크 기간에 제공되는 블랭크 신호에 응답하여 상기 제 2 노드의 전압을 충전시키는 블랭크 구동 트랜지스터를 포함할 수 있다.
상기 과제의 해결 수단에 의하면, 본 발명은 다음과 같은 효과가 있다.
본 발명의 게이트 쉬프트 레지스터는 블랭크 기간에 제공되는 블랭크 신호를 이용하여, 각 스테이지에 구비된 풀다운 트랜지스터의 게이트 전극이 접속된 제 2 노드의 전압을 게이트 온 전압으로 충전한다. 이에 따라, 본 발명은 제 2 노드의 누설 전류로 인한 풀다운 트랜지스터의 오작동과, 그로 인한 멀티 출력을 방지하여 구동 신뢰성을 향상시킬 수 있다. 특히, 본 발명은 블랭크 기간이 길어지는 저주파 구동 기술의 적용시, 제 2 노드의 전압 불안정을 방지하여, 풀다운 트랜지스터의 오작동과, 그로 인한 멀티 출력을 방지하여 신뢰성을 높일 수 있다.
위에서 언급된 본 발명의 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 게이트 쉬프트 레지스터를 갖는 표시 장치의 구성도이다.
도 2는 도 1에 도시된 게이트 드라이버(4)를 구성하는 게이트 쉬프트 레지스터의 구성도이다.
도 3a 및 도 3b는 도 2에 도시된 게이트 쉬프트 레지스터의 구동 파형도이다.
도 4는 도 2에 도시된 임의의 k 번째 스테이지(STk)의 구성 회로도이다.
도 5a 내지 도 5d는 도 2에 도시된 스테이지(STk)의 구동 방법을 단계적으로 설명한 도면이다.
도 6은 블랭크 신호에 따른 스테이지의 동작을 설명한 도면이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제 3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하에서는 본 발명에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 게이트 쉬프트 레지스터를 갖는 표시 장치의 구성도이다.
도 1을 참조하면, 본 발명에 따른 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 포함하여 구성된다.
상기 표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(G)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
상기 게이트 드라이버(4)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 배치된다. 이러한 게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 스캔 펄스(G)를 공급하는 게이트 쉬프트 레지스터로 구성된다. 다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭 신호(CLK1-4)와, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 신호(VST)를 포함한다. 상기 게이트 쉬프트 레지스터와 관하여서는 도 2 내지 도 6을 참조하여 구체적으로 후술한다.
상기 데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다. 이러한 데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 제어된다.
상기 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급한다.
도 2는 도 1에 도시된 게이트 드라이버(4)를 구성하는 게이트 쉬프트 레지스터의 구성도이다. 도 3a 및 도 3b는 도 2에 도시된 게이트 쉬프트 레지스터의 구동 파형도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지(ST; ST1, ST2, ST3, ...)를 포함한다. 상기 다수의 스테이지(ST)는 다수의 클럭 신호(CLK1-4)가 공급되는 라인들에 선택적으로 접속되어, 스캔 펄스(G; G1, G2, G3, ...)를 순차적으로 출력한다.
구체적으로, 다수의 스테이지(ST) 각각은 다수의 클럭 신호(CLK1-4) 중 선택된 적어도 하나와, 게이트 온 전압(VGH)과, 게이트 오프 전압(VGL)과, 블랭크 신호(BS)를 입력받는다.
상기 다수의 클럭 신호(CLK1-4)는 도 3a에 도시된 바와 같이, 일정 기간씩 쉬프트 되어 출력 되는 4 상의 클럭 신호, 즉 제 1 내지 제 4 클럭 신호(CLK1-4)를 포함할 수 있다. 상기 제 1 내지 제 4 클럭 신호(CLK1-4)는 3개씩 선택되어 각 스테이지(ST)마다 공급된다. 예를 들어, 4k-3(k는 자연수) 번째 스테이지(ST1, ST5, ST9, ...)들에는 제 1, 제 3, 제 4 클럭 신호(CLK1, 3, 4)가 공급된다. 4k-2 번째 스테이지(ST2, ST6, ST10, ...)들에는 제 2, 제 4, 제 1 클럭 신호(CLK2, 4, 1)가 공급된다. 4k-1 번째 스테이지(ST3, ST7, ST11, ...)들에는 제 3, 제 1, 제 2 클럭 신호(CLK3, 1, 2)가 공급된다. 4k 번째 스테이지(ST4, ST8, ST12, ...)들에는 제 4, 제 2, 제 3 클럭 신호(CLK4, 2, 3)가 공급된다.
상기 블랭크 신호(BS)는 도 3b에 도시된 바와 같이, 블랭크 기간(BP)에 제공되는 신호로서 타이밍 컨트롤러(8)로부터 제공되는 소스 출력 인에이블 신호(SOE)일 수 있다. 여기서, 상기 블랭크 기간(BP)은 다수의 스테이지(ST)로부터 스캔 펄스(G)가 한번씩 출력되는 스캔 기간(SP) 이후에 설정되는 기간이다.
특히, 본 발명의 게이트 쉬프트 레지스터는 블랭크 기간(BP)에 제공되는 블랭크 신호(BS)를 이용하여, 각 스테이지(ST)에 구비된 풀다운 트랜지스터(PD)의 게이트 전극이 접속된 제 2 노드(QB)의 전압을 게이트 온 전압(VGH)으로 충전한다. 이에 따라, 본 발명은 제 2 노드(QB)의 누설 전류로 인한 풀다운 트랜지스터(PD)의 오작동과, 그로 인한 멀티 출력을 방지하여 구동 신뢰성을 향상시킬 수 있다.
도 4는 도 2에 도시된 임의의 k 번째 스테이지(STk)의 구성 회로도이다.
도 4를 참조하면, 상기 스테이지(STk)는 다수의 클럭 신호(CLK1-4) 중에서 제 1, 제 3, 제 4 클럭 신호(CLK1, 3, 4)를 입력받아 k 번째 스캔 펄스(Gk)를 출력하도록 구성된다.
구체적으로, 상기 스테이지(STk)는 노드 제어부(100)와, 출력 버퍼부(200)를 포함하여 구성된다.
상기 출력 버퍼부(200)는 제 1 노드(Q)의 전압 레벨에 따라 출력 단자(OUT)로 상기 스캔 펄스(Gk)를 출력하는 풀업 트랜지스터(PU), 및 상기 제 2 노드(QB)의 전압 레벨에 따라 상기 출력 단자(OUT)에 게이트 오프 전압(VGL)을 공급하는 풀다운 트랜지스터(PD)를 포함하여 구성된다. 구체적으로, 상기 풀업 트랜지스터(PU)는 상기 제 1 노드(Q)에 접속된 게이트 전극, 제 k 클럭 신호로서 제 1 클럭 신호(CLK1)의 공급 라인에 접속된 제 1 전극, 및 출력 단자에 접속된 제 2 전극을 포함한다. 상기 풀다운 트랜지스터(PD)는 상기 제 2 노드(QB)에 접속된 게이트 전극, 상기 출력 단자(OUT)에 접속된 제 1 전극, 및 상기 게이트 오프 전압(VGL) 공급 라인에 접속된 제 2 전극을 포함한다.
상기 노드 제어부(100)는 캐리 신호 및 리셋 신호에 응답하여, 제 1 및 제 2 노드(Q, QB)의 전압을 제어한다. 이를 위해, 상기 노드 제어부(100)는 제 1 노드 충전부, 제 1 노드 방전부, 제 2 노드 충전부, 및 제 2 노드 방전부를 포함하여 구성된다.
상기 제 1 노드 충전부는 상기 캐리 신호 및 제 4 클럭 신호(CLK4)에 응답하여 상기 제 1 노드(Q)의 전압을 충전한다. 이를 위해, 제 1 노드 충전부는 제 1 및 제 2 트랜지스터(T1, T2)를 포함한다.
상기 제 1 트랜지스터(T1)는 상기 캐리 신호에 응답하여 게이트 온 전압(VGH)을 출력한다. 상기 제 2 트랜지스터(T2)는 제 4 클럭 신호(CLK4)에 응답하여 상기 제 1 트랜지스터(T1)로부터 출력된 게이트 온 전압(VGH)을 상기 제 1 노드(Q)에 공급한다. 여기서, 상기 캐리 신호는 적어도 하나의 이전단 스테이지(ST)로부터 제공된 스캔 펄스(Gk-1)이거나, 외부로부터 제공된 게이트 스타트 신호(VST)일 수 있다.
상기 제 2 노드 방전부는 상기 캐리 신호 및 상기 제 1 노드(Q)의 전압 레벨에 따라 상기 제 2 노드(QB)의 전압을 상기 게이트 오프 전압(VGL)으로 방전시킨다. 이를 위해, 제 2 노드 방전부는 제 3 내지 제 5 트랜지스터(T3~T5)를 포함한다.
상기 제 3 트랜지스터(T3)는 게이트 온 전압(VGH)이 인가되는 게이트 전극을 포함하여, 상기 제 1 노드(Q)와 제 4 트랜지스터(T4)의 게이트 전극을 서로 연결한다. 상기 제 4 트랜지스터(T4)는 상기 제 3 트랜지스터(T3)를 통해 연결된 제 1 노드(Q)의 전압 레벨에 따라 상기 게이트 오프 전압(VGL)을 상기 제 2 노드(QB)에 공급한다. 상기 제 5 트랜지스터(T5)는 상기 캐리 신호에 응답하여 상기 게이트 오프 전압(VGL)을 상기 제 2 노드(QB)에 공급한다.
상기 제 1 노드 방전부는 상기 제 2 노드(QB)의 전압 레벨에 따라 상기 제 1 노드(Q)의 전압을 상기 게이트 오프 전압(VGL)으로 방전시킨다. 이를 위해, 제 1 노드 방전부는 제 6 및 제 7 트랜지스터(T6, T7)를 포함한다.
상기 제 6 트랜지스터(T6)는 상기 제 2 노드(QB)의 전압 레벨에 따라 상기 게이트 오프 전압(VGL)을 출력한다. 상기 제 7 트랜지스터(T7)는 게이트 온 전압(VGH)이 인가되는 게이트 전극을 포함하여, 상기 제 6 트랜지스터(T6)를 통해 제공된 게이트 오프 전압(VGL)을 상기 제 1 노드(Q)에 공급한다.
상기 제 2 노드 충전부는 상기 리셋 신호에 응답하여 상기 제 2 노드(QB)의 전압을 충전한다. 이를 위해, 제 2 노드 충전부는 제 8 트랜지스터(T8)를 포함한다.
상기 제 8 트랜지스터(T8)는 상기 리셋 신호에 응답하여 게이트 온 전압(VGH)을 상기 제 2 노드(QB)에 공급한다. 여기서, 상기 리셋 신호는 제 3 클럭 신호(CLK3)이거나, 적어도 하나의 다음단 스테이지로부터 출력된 스캔 펄스(Gk+2)일 수 있다.
특히, 본 발명의 실시 예에 따른 노드 제어부(100)는 블랭크 기간(BP)에 제공되는 블랭크 신호(BS)에 응답하여 상기 제 2 노드(QB)의 전압을 충전시키는 블랭크 구동 트랜지스터(BDT)를 더 포함한다. 상기 블랭크 구동 트랜지스터(BDT)는 블랭크 기간(BP)에 턴-온되어 제 2 노드(QB)의 전압을 게이트 온 전압(VGH)으로 충전한다.
도 5a 내지 도 5d는 도 2에 도시된 스테이지(STk)의 구동 방법을 단계적으로 설명한 도면이다. 이하, 도 5a 내지 도 5d를 참조하여, 전술한 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구동 방법을 설명한다.
먼저, 도 6a를 참조하면, 제 1 기간(P1)에는 캐리 신호로서 이전단 스테이지(ST)로부터 제공된 스캔 펄스(Gk-1)나, 외부로부터 제공된 게이트 스타트 신호(VST)가 공급되고, 제 4 클럭 신호(CLK4)가 게이트 온 전압(VGH) 상태로 스테이지(STk)에 입력된다. 그러면, 제 1 및 제 2 트랜지스터(T1, T2)가 턴-온되며, 제 1 및 제 2 트랜지스터(T1, T2)를 통해 제 1 노드(Q)가 게이트 온 전압(VGH)으로 프리 차징 된다. 그러면, 제 4 트랜지스터(T4)가 턴-온되어, 게이트 오프 전압(VGL)이 제 2 노드(QB)에 공급된다. 한편, 제 5 트랜지스터(T5)는 캐리 신호에 응답하여 턴-온되어, 게이트 오프 전압(VGL)을 제 2 노드(QB)에 공급한다. 이에 따라, 제 2 노드(QB)는 게이트 오프 전압(VGL)으로 방전되고, 풀다운 트랜지스터(PD)는 턴-오프 된다.
이어서, 도 6b를 참조하면, 제 2 기간(P2)에는 제 1 클럭 신호(CLK1)가 게이트 온 전압(VGH) 상태로 스테이지(STk)에 입력된다. 그러면, 제 1 노드(Q)의 전압 레벨은 제 1 클럭 신호(CLK1)의 공급 라인에 접속된 풀업 트랜지스터(PU)의 기생 용량에 의해, 부트스트래핑(bootstrapping)되어 게이트 온 전압(VGH)보다 높은 레벨로 상승된다. 이에 따라, 풀업 트랜지스터(PU)는 완전한 턴-온 상태가 되며, 풀업 트랜지스터(PU)는 제 1 클럭 신호(CLK1)를 k 번째 스캔 펄스(Gk)로서 출력 단자(OUT)에 공급한다.
이어서, 도 6c를 참조하면, 제 3 기간(P3)에는 상기 제 1 클럭 신호(CLK1)가 게이트 온 전압(VGH)으로부터 게이트 오프 전압(VGL)으로 천이되며, 따라서 출력 단자(OUT)로 출력되는 스캔 펄스(Gk)는 게이트 오프 전압(VGL)이 된다. 이때, 제 1 노드(Q)의 전압은 제 1 노드(Q)와 출력 단자(OUT)의 사이에 마련된 커패시터(C)에 의해 프리 차지된 전압을 계속 유지한다.
이어서, 도 6d를 참조하면, 제 4 기간(P4)에는 리셋 신호로서 제 3 클럭 신호(CLK3)나, 적어도 하나의 다음단 스테이지로부터 출력된 스캔 펄스(Gk+2)가 스테이지(STk)로 입력된다. 그러면, 게이트 온 전압(VGH)이 제 8 트랜지스터(T8)를 통해 제 2 노드(QB)에 공급된다. 그러면, 제 6 트랜지스터(T6)가 턴-온되어, 게이트 오프 전압(VGL)이 제 1 노드(Q)에 공급된다. 이에 따라, 제 1 노드(Q)는 게이트 오프 전압(VGL)으로 방전되고, 풀업 트랜지스터(PU)는 턴-오프 된다. 한편, 제 2 노드(QB)의 전압 레벨이 게이트 온 전압(VGH)으로 충전됨에 따라 풀다운 트랜지스터(PD)는 턴-온 된다. 이에 따라, 풀다운 트랜지스터(PD)는 게이트 오프 전압(VGL)을 출력 단자(OUT)에 공급한다. 이러한 풀다운 트랜지스터(PD)는 다음 프레임 기간에 해당 스테이지(STk)로 캐리 신호가 입력될 때까지 턴-온되어 출력 단자(OUT)에 게이트 오프 전압(VGL)을 공급한다. 이로써, 스캔 기간(SP) 동안의 스테이지(STk)의 동작은 완료 된다.
한편, 스캔 기간(SP)이 끝난 이후의 블랭크 기간(BP)에는 블랭크 신호(BS)가 발생되어, 모든 스테이지(ST)들에 동시에 공급된다. 그러면, 도 6에 도시된 바와 같이, 각 스테이지(ST)에 구비된 블랭크 구동 트랜지스터(BDT)들은 턴-온되어 게이트 온 전압(VGH)을 제 2 노드(QB)에 공급한다. 이에 따라, 본 발명의 각 스테이지(ST)들은 누설 전류로 인한 제 2 노드(QB)의 불안정을 방지하여, 풀다운 트랜지스터(PD)의 오작동과, 그로 인한 멀티 출력을 방지하여 구동 신뢰성을 향상시킬 수 있다.
이상에서 상술한 바와 같이, 본 발명의 게이트 쉬프트 레지스터는 블랭크 기간에 제공되는 블랭크 신호를 이용하여, 각 스테이지에 구비된 풀다운 트랜지스터의 게이트 전극이 접속된 제 2 노드의 전압을 게이트 온 전압으로 충전한다. 이에 따라, 본 발명은 제 2 노드의 누설 전류로 인한 풀다운 트랜지스터의 오작동과, 그로 인한 멀티 출력을 방지하여 구동 신뢰성을 향상시킬 수 있다. 특히, 본 발명은 블랭크 기간이 길어지는 저주파 구동 기술의 적용시, 제 2 노드의 전압 불안정을 방지하여, 풀다운 트랜지스터의 오작동과, 그로 인한 멀티 출력을 방지하여 신뢰성을 높일 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 노드 제어부 200: 출력 버퍼부
BS: 블랭크 신호

Claims (11)

  1. 다수의 클럭 신호가 공급되는 라인들에 선택적으로 접속되어, 스캔 펄스를 순차적으로 출력하는 다수의 스테이지를 포함하고;
    상기 다수의 스테이지 각각은 캐리 신호 및 리셋 신호에 응답하여 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부, 상기 제 1 노드의 전압 레벨에 따라 출력 단자로 상기 스캔 펄스를 출력하는 풀업 트랜지스터, 및 상기 제 2 노드의 전압 레벨에 따라 상기 출력 단자에 게이트 오프 전압을 공급하는 풀다운 트랜지스터를 포함하고;
    상기 노드 제어부는 블랭크 기간 동안 제공되는 블랭크 신호에 응답하여 턴온되고, 상기 블랭크 신호의 게이트 온 전압으로 상기 제 2 노드의 전압을 충전시키는 블랭크 구동 트랜지스터를 포함하는, 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 풀업 트랜지스터는 상기 제 1 노드에 접속된 게이트 전극, 제 k 클럭 신호의 공급 라인에 접속된 제 1 전극, 및 출력 단자에 접속된 제 2 전극을 포함하여 구성되고,
    상기 풀다운 트랜지스터는 상기 제 2 노드에 접속된 게이트 전극, 상기 출력 단자에 접속된 제 1 전극, 및 상기 게이트 오프 전압 공급 라인에 접속된 제 2 전극을 포함하여 구성되는, 게이트 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 노드 제어부는
    상기 캐리 신호 및 제 k+3 클럭 신호에 응답하여 상기 제 1 노드의 전압을 충전하는 제 1 노드 충전부;
    상기 캐리 신호 및 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드의 전압을 상기 게이트 오프 전압으로 방전시키는 제 2 노드 방전부;
    상기 제 2 노드의 전압 레벨에 따라 상기 제 1 노드의 전압을 상기 게이트 오프 전압으로 방전시키는 제 1 노드 방전부;
    상기 리셋 신호에 응답하여 상기 제 2 노드의 전압을 충전하는 제 2 노드 충전부; 및
    상기 블랭크 구동 트랜지스터를 포함하는, 게이트 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제 1 노드 충전부는
    상기 캐리 신호에 응답하여 게이트 온 전압을 출력하는 제 1 트랜지스터; 및
    상기 제 k+3 클럭 신호에 응답하여 상기 제 1 트랜지스터로부터 출력된 게이트 온 전압을 상기 제 1 노드에 공급하는 제 2 트랜지스터를 포함하는, 게이트 쉬프트 레지스터.
  5. 제 3 항에 있어서,
    상기 제 2 노드 방전부는
    게이트 온 전압이 인가되는 게이트 전극을 포함하여, 상기 제 1 노드와 제 4 트랜지스터의 게이트 전극을 서로 연결하는 제 3 트랜지스터;
    상기 제 3 트랜지스터를 통해 연결된 제 1 노드의 전압 레벨에 따라 상기 게이트 오프 전압을 상기 제 2 노드에 공급하는 제 4 트랜지스터; 및
    상기 캐리 신호에 응답하여 상기 게이트 오프 전압을 상기 제 2 노드에 공급하는 제 5 트랜지스터를 포함하는, 게이트 쉬프트 레지스터.
  6. 제 3 항에 있어서,
    상기 제 1 노드 방전부는
    상기 제 2 노드의 전압 레벨에 따라 상기 게이트 오프 전압을 출력하는 제 6 트랜지스터; 및
    게이트 온 전압이 인가되는 게이트 전극을 포함하여, 상기 제 6 트랜지스터를 통해 제공된 게이트 오프 전압을 상기 제 1 노드에 공급하는 제 7 트랜지스터를 포함하는, 게이트 쉬프트 레지스터.
  7. 제 3 항에 있어서,
    상기 제 2 노드 충전부는
    상기 리셋 신호에 응답하여 게이트 온 전압을 상기 제 2 노드에 공급하는 제 8 트랜지스터를 포함하는, 게이트 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 블랭크 신호는 타이밍 컨트롤러로부터 제공된 소스 출력 인에이블 신호인, 게이트 쉬프트 레지스터.
  9. 제 2 항에 있어서,
    상기 리셋 신호는 제 k+2 클럭 신호이거나, 적어도 하나의 다음단 스테이지로부터 출력된 스캔 펄스인, 게이트 쉬프트 레지스터.
  10. 제 2 항에 있어서,
    상기 캐리 신호는 적어도 하나의 이전단 스테이지로부터 출력된 스캔 펄스이거나, 외부로부터 제공된 게이트 스타트 신호인, 게이트 쉬프트 레지스터.
  11. 다수의 게이트 라인을 구비한 표시 패널; 및
    상기 표시 패널의 비표시 영역에 내장되어 상기 다수의 게이트 라인을 구동하도록, 제 1 노드의 전압 레벨에 따라 출력 단자로 스캔 펄스를 출력하는 풀업 트랜지스터, 및 제 2 노드의 전압 레벨에 따라 상기 출력 단자에 게이트 오프 전압을 공급하는 풀다운 트랜지스터를 포함하여 구성된 게이트 쉬프트 레지스터를 포함하고;
    상기 게이트 쉬프트 레지스터는 타이밍 컨트롤러로부터 블랭크 기간 동안 제공되는 블랭크 신호에 응답하여, 상기 블랭크 신호의 게이트 온 전압으로 상기 제 2 노드의 전압을 충전하는, 표시 장치.
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