KR102575564B1 - 주사 구동부 - Google Patents

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Abstract

본 발명의 주사 구동부는 스테이지 회로들을 포함하고, 상기 스테이지 회로들 각각은, 제어 단자가 제1 노드와 연결되고, 제어 신호에 따라 이전 스테이지 회로의 이전 주사 라인을 제2 노드와 전기적으로 연결 또는 분리시키는 제1 회로부; 제어 단자가 클록 신호 라인과 연결되고, 제어 신호에 따라 제1 전원 전압 라인 및 제2 전원 전압 라인 중 하나를 제1 노드에 연결하는 제2 회로부; 제어 단자가 상기 제2 노드에 연결되고, 제어 신호에 따라 상기 제1 노드 및 상기 제2 전원 전압 라인 중 하나를 제3 노드로 연결하는 제3 회로부; 제어 단자가 상기 제3 노드에 연결되고, 제어 신호에 따라 상기 제1 전원 전압 라인 및 상기 제2 전원 전압 라인 중 하나를 현재 주사 라인과 연결하는 제4 회로부; 및 상기 제3 회로부의 제어 단자와 상기 제2 전원 전압 라인을 연결하는 제1 커패시터를 포함한다.

Description

주사 구동부{SCAN DRIVER}
본 발명은 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 각각의 화소에 대응하는 데이터 전압을 기입하고, 각각의 화소를 발광시킨다. 각각의 화소는 기입된 데이터 전압에 대응하는 휘도로 발광한다. 표시 영상은 이러한 화소들의 발광 조합으로 표현될 수 있다.
주사 구동부는 데이터 전압을 어느 화소에 기입할 것인지를 결정하는 주사 신호를 생성한다. 화소들은 표시 영역에 위치하고, 주사 구동부는 표시 영역의 외측인 비표시 영역에 위치한다. 주사 구동부의 회로 구조가 사용자에게 시인되는 것은 바람직하지 않으므로, 베젤(bezel)로 주사 구동부를 가리는 것이 바람직하다.
이러한 주사 구동부의 필요 면적을 감소시키는 것은 네로우 베젤(narrow bezel)을 갖는 표시 장치를 구성하는데 있어서 필수적이다.
해결하고자 하는 기술적 과제는, 기존 주사 구동부에 비해서 필요 면적이 감소되고 구동 특성이 향상된 주사 구동부를 제공하는 데 있다.
본 발명의 한 실시예에 따른 주사 구동부는 스테이지 회로들을 포함하고, 상기 스테이지 회로들 각각은 제어 단자가 제1 노드와 연결되고, 제어 신호에 따라 이전 스테이지 회로의 이전 주사 라인을 제2 노드와 전기적으로 연결 또는 분리시키는 제1 회로부; 제어 단자가 클록 신호 라인과 연결되고, 제어 신호에 따라 제1 전원 전압 라인 및 제2 전원 전압 라인 중 하나를 제1 노드에 연결하는 제2 회로부; 제어 단자가 상기 제2 노드에 연결되고, 제어 신호에 따라 상기 제1 노드 및 상기 제2 전원 전압 라인 중 하나를 제3 노드로 연결하는 제3 회로부; 제어 단자가 상기 제3 노드에 연결되고, 제어 신호에 따라 상기 제1 전원 전압 라인 및 상기 제2 전원 전압 라인 중 하나를 현재 주사 라인과 연결하는 제4 회로부; 및 상기 제3 회로부의 제어 단자와 상기 제2 전원 전압 라인을 연결하는 제1 커패시터를 포함한다.
상기 제1 회로부는 일전극이 상기 이전 주사 라인과 연결되고, 타전극이 상기 제2 노드와 연결되고, 게이트 전극이 상기 제1 노드와 연결되는 제1 트랜지스터; 및 일전극이 상기 이전 주사 라인과 연결되고, 타전극이 상기 제2 노드와 연결되고, 게이트 전극이 상기 클록 신호 라인과 연결되는 제2 트랜지스터를 포함할 수 있다.
상기 제2 회로부는 일전극이 상기 제1 전원 전압 라인과 연결되고, 타전극이 상기 제1 노드와 연결되고, 게이트 전극이 상기 클록 신호 라인과 연결되는 제3 트랜지스터; 및 일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 제1 노드와 연결되고, 게이트 전극이 상기 클록 신호 라인과 연결되는 제4 트랜지스터를 포함할 수 있다.
상기 제3 회로부는 일전극이 상기 제1 노드와 연결되고, 타전극이 제3 노드와 연결되고, 게이트 전극이 상기 제2 노드와 연결되는 제5 트랜지스터; 및 일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 제3 노드와 연결되고, 게이트 전극이 상기 제2 노드와 연결되는 제6 트랜지스터를 포함할 수 있다.
상기 제4 회로부는 일전극이 상기 제1 전원 전압 라인과 연결되고, 타전극이 상기 현재 주사 라인과 연결되고, 게이트 전극이 상기 제3 노드와 연결되는 제7 트랜지스터; 및 일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 현재 주사 라인과 연결되고, 게이트 전극이 상기 제3 노드와 연결되는 제8 트랜지스터를 포함할 수 있다.
상기 스테이지 회로들 각각은 제어 단자가 상기 현재 주사 라인에 연결되고, 제어 신호에 따라 상기 제1 전원 전압 라인 및 상기 제2 전원 전압 라인 중 하나를 현재 반전 주사 라인과 연결하는 제5 회로부를 더 포함할 수 있다.
상기 제5 회로부는 일전극이 상기 제1 전원 전압 라인과 연결되고, 타전극이 상기 현재 반전 주사 라인과 연결되고, 게이트 전극이 상기 현재 주사 라인과 연결되는 제9 트랜지스터; 및 일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 현재 반전 주사 라인과 연결되고, 게이트 전극이 상기 현재 주사 라인과 연결되는 제10 트랜지스터를 포함할 수 있다.
상기 스테이지 회로들은 제1 방향으로 배열되고, 상기 클록 신호 라인, 상기 제1 전원 전압 라인, 및 상기 제2 전원 전압 라인은 제1 방향으로 연장되고, 각각의 상기 스테이지 회로들에 분기되어 연결되며, 상기 제1 회로부는 상기 제1 전원 전압 라인으로부터 제2 방향에 위치할 수 있다.
상기 제2 회로부는 상기 제1 회로부로부터 상기 제1 방향에 위치할 수 있다.
상기 제1 커패시터는 상기 제2 회로부로부터 상기 제2 방향에 위치할 수 있다.
상기 제3 회로부는 상기 제2 회로부와 연결되어 상기 제1 커패시터를 평면상 에워싸도록 위치할 수 있다.
상기 제4 회로부는 상기 제3 회로부로부터 상기 제2 방향에 위치할 수 있다.
상기 제5 회로부는 상기 제4 회로부로부터 상기 제2 방향에 위치할 수 있다.
상기 제1 트랜지스터는 상기 제2 트랜지스터로부터 상기 제2 방향에 위치할 수 있다.
상기 제4 트랜지스터는 상기 제3 트랜지스터로부터 상기 제1 방향에 위치할 수 있다.
상기 제6 트랜지스터는 상기 제5 트랜지스터로부터 상기 제1 방향에 위치할 수 있다.
상기 제7 트랜지스터는 상기 제8 트랜지스터로부터 상기 제2 방향에 위치할 수 있다.
상기 제9 트랜지스터는 상기 제10 트랜지스터로부터 상기 제2 방향에 위치할 수 있다.
상기 스테이지 회로들, 상기 클록 신호 라인, 상기 제1 전원 전압 라인, 및 상기 제2 전원 전압 라인은 반도체층, 제1 게이트 전극층, 제2 게이트 전극층, 및 소스/드레인 전극층 중 적어도 일부를 포함하여 구성될 수 있다.
상기 클록 신호 라인, 상기 제1 전원 전압 라인, 및 상기 제2 전원 전압 라인은 상기 소스/드레인 전극층을 포함하여 구성될 수 있다.
상기 제1 내지 제10 트랜지스터의 일전극 및 타전극은 상기 소스/드레인 전극층을 포함하여 구성되고, 게이트 전극은 상기 제1 게이트 전극층을 포함하여 구성되고, 채널은 상기 반도체층을 포함하여 구성될 수 있다.
상기 제1 커패시터는 상기 제1 게이트 전극층 및 상기 제2 게이트 전극층을 포함하여 구성될 수 있다.
상기 제2 노드는 상기 제2 게이트 전극층을 포함하여 구성될 수 있다.
상기 제2 전원 전압 라인은 상기 제2 게이트 전극층을 통해서 각각의 상기 스테이지 회로들로 연결될 수 있다.
본 발명에 따른 주사 구동부는 기존 주사 구동부에 비해서 필요 면적이 감소되고 구동 특성이 향상된다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 스테이지 회로를 설명하기 위한 도면이다.
도 4 내지 8은 본 발명의 제1 실시예에 따른 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 제1 실시예에 따른 화소를 설명하기 위한 도면이다.
도 10은 본 발명의 제1 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 제2 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 제2 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 13은 본 발명의 제2 실시예에 따른 스테이지 회로를 설명하기 위한 도면이다.
도 14는 본 발명의 제2 실시예에 따른 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 제2 실시예에 따른 화소를 설명하기 위한 도면이다.
도 16은 본 발명의 제2 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 한 실시예에 따른 표시 장치의 적층 구조를 설명하기 위한 도면이다.
도 18은 본 발명의 제2 실시예에 따른 스테이지 회로의 예시적인 레이아웃을 설명하기 위한 도면이다.
도 19는 본 발명의 제2 실시예에 따른 화소의 예시적인 레이아웃을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 제1 실시예에 따른 표시 장치(9)는 타이밍 제어부(10), 화소부(20), 데이터 구동부(30), 주사 구동부(40), 및 발광제어 구동부(50)를 포함한다.
타이밍 제어부(10)는 프로세서(예를 들어, application processor)로부터 공급되는 제어 신호 및 영상 신호를 표시 장치(9)의 사양(specification)에 맞게 변환하고, 데이터 구동부(30), 주사 구동부(40), 및 발광제어 구동부(50)로 필요한 제어 신호 및 영상 신호를 공급한다.
화소부(20)는 화소들(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)을 포함할 수 있다. 각 화소는 대응하는 데이터 라인과 주사 라인에 연결될 수 있다. 각 화소는 주사 라인으로부터 수신한 주사 신호에 대응하여 데이터 라인으로부터 데이터 전압을 입력받을 수 있다. 각 화소는 발광제어 라인으로부터 수신한 발광제어 신호에 대응하여 데이터 전압에 대응하는 휘도로 발광할 수 있다. 각 화소는 제1 구동 전압 라인(EVLDD), 제2 구동 전압 라인(ELVSS), 및 초기화 전압 라인(VINT)과 연결되어, 필요한 전압을 공급받을 수 있다.
데이터 구동부(30)는 타이밍 제어부(10)로부터 제어 신호 및 영상 신호를 수신하여 데이터 라인들(D1, D2, ..., Dm)로 공급할 데이터 전압을 생성한다. 화소행 단위로 생성된 데이터 전압은 동시에 데이터 라인들(D1, D2, ..., Dm)로 인가될 수 있다.
주사 구동부(40)는 타이밍 제어부(10)로부터 제어 신호를 수신하여 주사 라인들(S0, S1, S2, ..., Sn)로 공급할 주사 신호를 생성한다. 제1 실시예에 따른 주사 구동부(40)에 대해서는 도 2 이하를 참조하여 더 상세히 후술한다.
발광제어 구동부(50)는 화소들(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)의 발광 기간을 결정하는 발광제어 신호를 발광제어 라인들(E1, E2, ..., En)을 통해 공급할 수 있다. 예를 들어, 각 화소는 발광제어 트랜지스터를 포함하고, 발광제어 트랜지스터의 온오프에 따라 유기 발광 다이오드로 전류의 흐름 여부가 결정됨으로써 발광제어 될 수 있다. 실시예에 따라 발광제어 구동부(50)는 각 화소행을 순차적으로 발광시키는 순차 발광형으로 구성될 수 있고, 다른 실시예에 따르면 발광제어 구동부(50)는 모든 화소행을 동시에 발광시키는 동시 발광형으로 구성될 수도 있다.
도 2는 본 발명의 제1 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 2를 참조하면, 제1 실시예에 따른 주사 구동부(40)는 스테이지 회로들(ST0, ST1, ST2, ST3, ...)을 포함한다.
각각의 스테이지 회로는 클록 신호 라인(CLK), 제1 전원 전압 라인(VGH), 제2 전원 전압 라인(VGL), 이전 주사 라인, 및 현재 주사 라인에 연결된다. 다만, 첫 번째 스테이지 회로(ST0)는 이전 주사 라인이 존재하지 않으므로 시작 주사 라인(STV)에 연결된다.
제1 전원 전압 라인(VGH)에는 상대적으로 고전압이 인가되며, 제2 전원 전압 라인(VGL)에는 상대적으로 저전압이 인가된다. 클록 신호 라인(CLK)에는 고전압과 저전압이 교번하는 펄스형 전압이 인가될 수 있다.
첫 번째 스테이지 회로(ST0)에 연결된 시작 주사 라인(STV)을 통해서 스타트 펄스가 인가되면, 스테이지 회로(ST0)는 내부 동작에 의해 생성된 주사 신호를 주사 라인(S0)으로 출력한다.
다음 스테이지 회로(ST1)에 연결된 이전 주사 라인(S0)을 통해서 주사 신호가 인가되면, 스테이지 회로(ST1)는 내부 동작에 의해 생성된 주사 신호를 주사 라인(S1)으로 출력한다.
이와 같은 동작이 다음 스테이지 회로들(ST2, ST3, ...)에 의해 반복적으로 수행된다.
스테이지 회로들(ST0, ST1, ST2, ST3, ...)은 실질적으로 동일한 내부 구조를 가지므로, 이하에서는 임의의 i번째 스테이지 회로를 가정하여 설명한다.
도 3은 본 발명의 제1 실시예에 따른 스테이지 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 실시예에 따른 스테이지 회로(STi)는 제1 회로부(CM1), 제2 회로부(CM2), 제3 회로부(CM3), 제4 회로부(CM4), 및 제1 커패시터(C1)를 포함한다.
제1 회로부(CM1)는 제어 단자가 제1 노드(N1)와 연결되고, 제어 신호에 따라 이전 스테이지 회로의 이전 주사 라인(S(i-1))을 제2 노드(N2)와 전기적으로 연결 또는 분리시킨다. 여기서 제1 회로부(CM1)의 제어 단자는 트랜지스터(T1)의 게이트 전극을 의미한다.
제1 회로부(CM1)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)는 일전극이 이전 주사 라인(S(i-1))과 연결되고, 타전극이 제2 노드(N2)와 연결되고, 게이트 전극이 제1 노드(N1)와 연결될 수 있다. 제2 트랜지스터(T2)는 일전극이 이전 주사 라인(S(i-1))과 연결되고, 타전극이 제2 노드(N2)와 연결되고, 게이트 전극이 클록 신호 라인(CLK)과 연결될 수 있다. 제1 트랜지스터(T1)는 P타입이고, 제2 트랜지스터(T2)는 N타입일 수 있다.
P타입 트랜지스터란 게이트 단자와 소스 단자 간의 전압 차가 음의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. N타입 트랜지스터란 게이트 단자와 소스 단자 간의 전압 차가 양의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다. 본 실시예에서 회로부는 적어도 하나의 P타입 트랜지스터 및 적어도 하나의 N타입 트랜지스터를 포함하는 CMOS 회로부를 의미할 수 있다. 필요로 하는 주사 신호의 극성이 반대인 경우, 또는 다른 필요에 따라, 각각의 회로부에 포함된 트랜지스터들의 타입은 서로 대체될 수 있다. 예를 들어, 제1 회로부(CM1)의 제1 트랜지스터(T1)가 N타입, 제2 트랜지스터(T2)가 P타입으로 구성될 수도 있다. 이때, 당업자는 필요에 따라 제1 전원 전압, 제2 전원 전압, 클록 신호의 극성을 적절히 변경하여 사용할 수도 있다. 이하의 구성에도 이러한 설명 내용이 적용될 수 있으며, 앞으로 중복 설명은 생략한다.
제2 회로부(CM2)는 제어 단자가 클록 신호 라인(CLK)과 연결되고, 제어 신호에 따라 제1 전원 전압 라인(VGH) 및 제2 전원 전압 라인(VGL) 중 하나를 제1 노드(N1)에 연결한다.
제2 회로부(CM2)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함할 수 있다. 제3 트랜지스터(T3)는 일전극이 제1 전원 전압 라인(VGH)과 연결되고, 타전극이 제1 노드(N1)와 연결되고, 게이트 전극이 클록 신호 라인(CLK)과 연결될 수 있다. 제4 트랜지스터(T4)는 일전극이 제2 전원 전압 라인(VGL)과 연결되고, 타전극이 제1 노드(N1)와 연결되고, 게이트 전극이 클록 신호 라인(CLK)과 연결될 수 있다. 제3 트랜지스터(T3)는 P타입이고, 제4 트랜지스터는 N타입일 수 있다.
제3 회로부(CM3)는 제어 단자가 제2 노드(N2)에 연결되고, 제어 신호에 따라 제1 노드(N1) 및 제2 전원 전압 라인(VGL) 중 하나를 제3 노드(N3)로 연결한다.
제3 회로부(CM3)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함할 수 있다. 제5 트랜지스터(T5)는 일전극이 제1 노드(N1)와 연결되고, 타전극이 제3 노드(N3)와 연결되고, 게이트 전극이 제2 노드(N2)와 연결될 수 있다. 제6 트랜지스터(T6)는 일전극이 제2 전원 전압 라인(VGL)과 연결되고, 타전극이 제3 노드(N3)와 연결되고, 게이트 전극이 제2 노드(N2)와 연결될 수 있다. 제5 트랜지스터(T5)는 P타입이고, 제6 트랜지스터(T6)는 N타입일 수 있다.
제4 회로부(CM4)는 제어 단자가 상기 제3 노드에 연결되고, 제어 신호에 따라 상기 제1 전원 전압 라인 및 상기 제2 전원 전압 라인 중 하나를 현재 주사 라인과 연결한다.
제4 회로부(CM4)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함할 수 있다. 제7 트랜지스터(T7)는 일전극이 제1 전원 전압 라인(VGH)과 연결되고, 타전극이 현재 주사 라인(Si)과 연결되고, 게이트 전극이 제3 노드(N3)와 연결될 수 있다. 제8 트랜지스터(T8)는 일전극이 제2 전원 전압 라인(VGL)과 연결되고, 타전극이 현재 주사 라인(Si)과 연결되고, 게이트 전극이 제3 노드(N3)와 연결될 수 있다. 제7 트랜지스터(T7)는 P타입 트랜지스터이고, 제8 트랜지스터(T8)는 N타입 트랜지스터일 수 있다.
제1 커패시터(C1)는 제3 회로부(CM3)의 제어 단자와 제2 전원 전압 라인(VGL)을 연결한다. 구체적으로, 제1 커패시터(C1)는 일전극이 제2 노드(N2)와 연결되고, 타전극이 제2 전원 전압 라인(VGL)에 연결될 수 있다.
도 4 내지 8은 본 발명의 제1 실시예에 따른 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
클록 신호 라인(CLK)의 클록 신호는 저전압과 고전압을 교번하는 펄스형 전압일 수 있다. 클록 신호의 주기는 대략 2 수평 주기(horizontal period)일 수 있다. 도 4에서 1 수평 주기는 최인접한 2 개 점선들 간의 간격에 해당한다. 스테이지 회로(STi)에 있어서, 클록 신호는 입력 제어 신호로 작용한다.
이전 주사 라인(S(i-1))의 이전 주사 신호는 전압 신호로서, 대부분의 기간에서 하이 레벨(high level)을 유지하되, 기간(p1)에서 로우 레벨(low level)이 된다. 스테이지 회로(STi)에 있어서, 이전 주사 신호는 입력 제어 신호로 작용한다.
현재 주사 라인(Si)의 현재 주사 신호는 전압 신호로서, 대부분의 기간에서 하이 레벨을 유지하되, 기간(p2)에서 로우 레벨이 된다. 스테이지 회로(STi)에 있어서, 현재 주사 신호는 출력 신호로 작용한다.
도 5를 참조하여, 기간(p1)에서 스테이지 회로(STi)의 동작을 설명한다.
기간(p1)에서, 입력되는 클록 신호는 하이 레벨이고, 이전 주사 신호는 로우 레벨이다.
따라서 제4 트랜지스터(T4)가 턴온되고, 제1 노드(N1)와 제2 전원 전압 라인(VGL)이 연결된다. 제1 노드(N1)에 로우 레벨의 전압이 인가됨에 따라 제1 트랜지스터(T1)가 턴온되고, 제2 노드(N2)와 이전 주사 라인(S(i-1))이 연결된다.
이전 주사 신호는 로우 레벨 상태이므로 트랜지스터(T5)가 턴온되고, 제5 트랜지스터(T5) 및 제4 트랜지스터(T4)를 통해서 제3 노드(N3)와 제2 전원 전압 라인(VGL)이 연결된다. 제3 노드(N3)에 로우 레벨의 전압이 인가됨에 따라 제7 트랜지스터(T7)가 턴온되고, 제1 전원 전압 라인(VGH)이 현재 주사 라인(Si)에 연결된다.
따라서, 기간(p1)에서, 스테이지 회로(STi)는 하이 레벨의 주사 신호를 출력한다. 이때, 제1 커패시터(C1)는 제2 노드(N2)에 인가된 로우 레벨의 전압을 유지한다.
도 6을 참조하여, 기간(p2)에서 스테이지 회로(STi)의 동작을 설명한다.
기간(p2)에서, 입력되는 클록 신호는 로우 레벨이고, 이전 주사 신호는 하이 레벨이다.
따라서 제3 트랜지스터(T3)가 턴온되고, 제1 노드(N1)와 제1 전원 전압 라인(VGH)이 연결된다. 제1 노드(N1)에 하이 레벨의 전압이 인가됨에 따라 제1 트랜지스터(T1)는 턴오프 상태가 된다. 제2 노드(N2)는 제1 커패시터(C1)로 인해 로우 레벨로 유지되고 있으므로 제5 트랜지스터(T5)는 턴온되고, 제5 트랜지스터(T5) 및 제3 트랜지스터(T3)를 통해서 제3 노드(N3)와 제1 전원 전압 라인(VGH)이 연결된다. 제3 노드(N3)에 하이 레벨의 전압이 인가됨에 따라 제8 트랜지스터(T8)가 턴온되고, 제2 전원 전압 라인(VGL)이 현재 주사 라인(Si)에 연결된다.
따라서, 기간(p2)에서, 스테이지 회로(STi)는 로우 레벨의 주사 신호를 출력한다.
도 7을 참조하여, 기간(p3)에서 스테이지 회로(STi)의 동작을 설명한다.
기간(p3)에서, 입력되는 클록 신호는 하이 레벨이고, 이전 주사 신호는 하이 레벨이다.
따라서 제4 트랜지스터(T4)는 턴온되고, 제2 전원 전압 라인(VGL)과 제1 노드(N1)가 연결된다. 제1 노드(N1)에 로우 레벨의 전압이 인가됨에 따라 제1 트랜지스터(T1)가 턴온되고, 제2 노드(N2)와 이전 주사 라인(S(i-1))이 연결된다.
이전 주사 신호는 하이 레벨 상태이므로 제6 트랜지스터(T6)가 턴온되고, 제6 트랜지스터(T6)를 통해서 제3 노드(N3)와 제2 전원 전압 라인(VGL)이 연결된다. 제3 노드(N3)에 로우 레벨의 전압이 인가됨에 따라 제7 트랜지스터(T7)가 턴온되고, 제1 전원 전압 라인(VGH)이 현재 주사 라인(Si)에 연결된다.
따라서, 기간(p3)에서, 스테이지 회로(STi)는 하이 레벨의 주사 신호를 출력한다. 이때, 제1 커패시터(C1)는 제2 노드(N2)에 인가된 하이 레벨의 전압을 유지한다.
도 8을 참조하여, 기간(p4)에서 스테이지 회로(STi)의 동작을 설명한다.
기간(p4)에서, 입력되는 클록 신호는 로우 레벨이고, 이전 주사 신호는 하이 레벨이다.
따라서 제3 트랜지스터(T3)가 턴온되고, 제1 노드(N1)와 제1 전원 전압 라인(VGH)이 연결된다. 제1 노드(N1)에 하이 레벨의 전압이 인가됨에 따라 제1 트랜지스터(T1)는 턴오프 상태가 된다. 제2 노드(N2)는 제1 커패시터(C1)로 인해 하이 레벨로 유지되고 있으므로 제6 트랜지스터(T6)는 턴온되고, 제6 트랜지스터(T6)를 통해서 제3 노드(N3)와 제2 전원 전압 라인(VGL)이 연결된다. 제3 노드(N3)에 로우 레벨의 전압이 인가됨에 따라 제7 트랜지스터(T7)가 턴온되고, 제1 전원 전압 라인(VGH)이 현재 주사 라인(Si)에 연결된다.
따라서, 기간(p4)에서, 스테이지 회로(STi)는 하이 레벨의 주사 신호를 출력한다.
본 실시예에 따르면 클록 신호는 제어 신호로만 사용되며, 주사 라인(Si)에 직접 인가되는 전원 전압으로 사용되지 않는다. 따라서 기존 제품의 주사 구동부에 비해서, 클록 신호에 대한 부하가 비교적 작게 되므로, 클록 신호 라인(CLK)을 비교적 얇게 구성할 수 있는 장점이 있다. 이는 후술하는 도 17 레이아웃과 별개로, 표시 장치(9)의 네로우 베젤을 구현하는데 도움이 된다.
또한, 본 실시예에 따르면 부스팅 과정에 따른 트랜지스터의 열화를 방지할 수 있고, 커패시터 필요 면적의 감소에 따라 스테이지 회로(STi)의 면적을 감소시킬 수 있다. 또한 기존 제품에 비해서, 전원 전압 라인(VGH, VGL)으로부터 주사 라인(Si)까지의 전류 경로에 위치하는 소자의 개수가 비교적 적기 때문에, 구동 특성이 증대되는 장점도 있다.
도 9는 본 발명의 제1 실시예에 따른 화소를 설명하기 위한 도면이다.
도 9를 참조하면, 화소(PXij)는 트랜지스터들(M1, M2, M3, M4, M5, M6, M7), 스토리지 커패시터(Cst1), 및 유기 발광 다이오드(OLED1)를 포함한다.
스토리지 커패시터(Cst1)는 일전극이 제1 구동 전압 라인(ELVDD)에 연결되고, 타전극이 트랜지스터(M1)의 게이트 전극에 연결될 수 있다.
트랜지스터(M1)는 일전극이 트랜지스터(M5)의 타전극에 연결되고, 타전극이 트랜지스터(M6)의 일전극에 연결되고, 게이트 전극이 스토리지 커패시터(Cst1)의 타전극에 연결될 수 있다. 트랜지스터(M1)를 구동 트랜지스터로 명명할 수 있다. 트랜지스터(M1)는 게이트 전극과 소스 전극의 전위차에 따라 제1 구동 전압 라인(ELVDD)과 제2 구동 전압 라인(ELVSS) 사이에 흐르는 구동 전류량을 결정한다.
트랜지스터(M2)는 일전극이 데이터 라인(Dj)에 연결되고, 타전극이 트랜지스터(M1)의 일전극에 연결되고, 게이트 전극이 현재 주사 라인(Si)에 연결될 수 있다. 트랜지스터(M2)를 스캔 트랜지스터로 명명할 수 있다. 트랜지스터(M2)는 현재 주사 라인(Si)에 턴온 레벨의 주사 신호가 인가되면 데이터 라인(Dj)의 데이터 전압을 화소(PXij)로 인입시킨다.
트랜지스터(M3)는 일전극이 트랜지스터(M1)의 타전극에 연결되고, 타전극이 트랜지스터(M1)의 게이트 전극에 연결되고, 게이트 전극이 현재 주사 라인(Si)에 연결된다. 트랜지스터(M3)는 현재 주사 라인(Si)에 턴온 레벨의 주사 신호가 인가되면 트랜지스터(M1)를 다이오드 형태로 연결시킨다.
트랜지스터(M4)는 일전극이 트랜지스터(M1)의 게이트 전극에 연결되고, 타전극이 초기화 전압 라인(VINT)에 연결되고, 게이트 전극이 이전 주사 라인(S(i-1))에 연결된다. 다른 실시예에서, 트랜지스터(M4)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 트랜지스터(M4)는 이전 주사 라인(S(i-1))에 턴온 레벨의 주사 신호가 인가되면 트랜지스터(M1)의 게이트 전극에 초기화 전압(VINT)을 전달하여, 트랜지스터(M1)의 게이트 전극의 전하량을 초기화시킨다.
트랜지스터(M5)는 일전극이 제1 구동 전압 라인(ELVDD)에 연결되고, 타전극이 트랜지스터(M1)의 일전극에 연결되고, 게이트 전극이 발광제어 라인(Ei)에 연결된다. 트랜지스터(M6)는 일전극이 트랜지스터(M1)의 타전극에 연결되고, 타전극이 유기 발광 다이오드(OELD1)의 애노드에 연결되고, 게이트 전극이 발광제어 라인(Ei)에 연결된다. 트랜지스터(M5, M6)는 발광제어 트랜지스터로 명명될 수 있다. 트랜지스터(M5, M6)는 턴온 레벨의 발광제어 신호가 인가되면 제1 구동 전압 라인(ELVDD)과 제2 구동 전압 라인(ELVSS) 사이의 구동 전류 경로를 형성하여 유기 발광 다이오드(OELD1)를 발광시킨다.
트랜지스터(M7)는 일전극이 유기 발광 다이오드(OLED1)의 애노드에 연결되고, 타전극이 초기화 전압 라인(VINT)에 연결되고, 게이트 전극이 현재 주사 라인(Si)에 연결된다. 다른 실시예에서, 트랜지스터(M7)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 트랜지스터(M7)는 현재 주사 라인(Si)에 턴온 레벨의 주사 신호가 인가되면 유기 발광 다이오드(OLED1)의 애노드에 초기화 전압을 전달하여, 유기 발광 다이오드(OELD1)에 축적된 전하량을 초기화시킨다.
유기 발광 다이오드(OLED1)는 애노드가 트랜지스터(M6)의 타전극에 연결되고, 캐소드가 제2 구동 전압 라인(ELVSS)에 연결된다.
도 10은 본 발명의 제1 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
기간(p1)에, 데이터 라인(Dj)에는 이전 화소행에 대한 데이터 전압(DATA(i-1)j)이 인가되고, 이전 주사 라인(S(i-1))에는 턴온 레벨(로우 레벨)의 주사 신호가 인가된다.
현재 주사 라인(Si)에는 턴오프 레벨(하이 레벨)의 주사 신호가 인가되므로, 트랜지스터(M2)는 턴오프 상태이고, 이전 화소행(DATA(i-1)j)에 대한 데이터 전압이 화소(PXij)로 인입되는 것이 방지된다.
이때, 트랜지스터(M4)는 턴온 상태가 되므로, 트랜지스터(M1)의 게이트 전극에 초기화 전압이 인가되어 전하량이 초기화된다. 발광제어 라인(Ei)에는 턴오프 레벨의 발광제어 신호가 인가되므로, 트랜지스터(M5, M6)는 턴오프 상태이고, 초기화 전압(VINT) 인가 과정에 따른 불필요한 유기 발광 다이오드(OLED1)의 발광이 방지된다.
기간(p2)에서, 데이터 라인(Dj)에는 현재 화소행에 대한 데이터 전압(DATAij)이 인가되고, 현재 주사 라인(Si)에는 턴온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터(M2, M1, M3)가 도통 상태가 되며, 데이터 라인(Dj)과 트랜지스터(M1)의 게이트 전극이 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)이 스토리지 커패시터(Cst1)의 타전극에 인가되고, 스토리지 커패시터(Cst1)는 제1 구동 전압 라인(ELVDD)의 전압과 데이터 전압(DATAij)의 차이에 해당하는 전하량을 축적한다.
이때, 트랜지스터(M7)는 턴온 상태이므로, 유기 발광 다이오드(OLED1)의 애노드에는 초기화 전압(VINT)이 인가되고, 유기 발광 다이오드(OELD1)는 초기화 전압과 제2 구동 전압 라인(ELVSS)의 전압 차이에 해당하는 전하량으로 프리차지(precharge) 또는 초기화된다.
기간(p2) 이후에 발광제어 라인(Ei)에 턴온 레벨의 발광제어 신호가 인가됨에 따라, 트랜지스터(M5, M6)가 도통되며, 스토리지 커패시터(Cst1)에 축적된 전하량에 따라 트랜지스터(M1)를 통과하는 구동 전류량이 조절되어 유기 발광 다이오드(OLED1)로 구동 전류가 흐른다. 유기 발광 다이오드(OLED1)는 발광제어 라인(Ei)에 턴오프 레벨의 발광제어 신호가 인가되기 전까지 발광한다.
도 11은 본 발명의 제2 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 표시 장치(9')는 타이밍 제어부(10), 화소부(20'), 데이터 구동부(30), 주사 구동부(40'), 및 발광제어 구동부(50)를 포함한다.
제2 실시예의 표시 장치(9')는 제1 실시예의 표시 장치(9)와 비교했을 때, 화소부(20')와 주사 구동부(40')의 구성을 제외하고 실질적으로 동일하므로, 중복되는 설명은 생략한다.
임의의 화소행에 대해서 화소부(20')와 주사 구동부(40')는 주사 라인(S1, S2, ..., Sn) 및 반전 주사 라인(SB0, SB1, ..., SBn)을 통해서 연결된다. 이에 따라 변경된 화소부(20')의 화소 구조와 주사 구동부(40')의 스테이지 회로 구조는 도 12 이하를 참조하여 설명한다.
도 12는 본 발명의 제2 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 12를 참조하면, 제2 실시예의 주사 구동부(40')는 스테이지 회로들(ST0', ST1', ST2', ST3', ...)을 포함한다.
제2 실시예의 주사 구동부(40')는 반전 주사 라인(SB0, SB1, SB2, SB3, ...)을 제외하고, 제1 실시예의 주사 구동부(40)와 동일하므로 중복된 설명은 생략한다.
주사 구동부(40')의 각 스테이지는 주사 라인에 더하여 반전 주사 라인을 출력 라인으로 구비한다. 첫 번째 스테이지 회로(ST0')의 주사 라인(S0)은 화소부(20')로 연장되지 않고 다음 스테이지 회로(ST1')의 입력 제어 라인으로만 사용될 수도 있다. 화소가 필요로 하는 신호에 따라 각 출력 라인의 활용은 달리 구성될 수 있다.
도 13은 본 발명의 제2 실시예에 따른 스테이지 회로를 설명하기 위한 도면이다.
도 13을 참조하면, 제2 실시예의 스테이지 회로(STi')는 제1 회로부(CM1), 제2 회로부(CM2), 제3 회로부(CM3), 제4 회로부(CM4), 제5 회로부(CM5), 및 제1 커패시터(C1)를 포함한다.
제2 실시예의 스테이지 회로(STi')는, 제5 회로부(CM5)를 제외하면, 제1 실시예의 스테이지 회로(STi)와 실질적으로 동일하므로 중복된 설명은 생략한다.
제5 회로부(CM5)는 제어 단자가 현재 주사 라인(Si)에 연결되고, 제어 신호에 따라 제1 전원 전압 라인(VGH) 및 제2 전원 전압 라인(VGL) 중 하나를 현재 반전 주사 라인(SBi)과 연결할 수 있다.
제5 회로부(CM5)는 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)를 포함할 수 있다. 제9 트랜지스터(T9)는 일전극이 제1 전원 전압 라인(VGH)과 연결되고, 타전극이 현재 반전 주사 라인(SBi)과 연결되고, 게이트 전극이 현재 주사 라인(Si)과 연결될 수 있다. 제10 트랜지스터(T10)는 일전극이 제2 전원 전압 라인(VGL)과 연결되고, 타전극이 현재 반전 주사 라인(SBi)과 연결되고, 게이트 전극이 현재 주사 라인(Si)과 연결될 수 있다. 제9 트랜지스터(T9)는 P타입 트랜지스터이고, 제10 트랜지스터(T10)는 N타입 트랜지스터일 수 있다.
도 14는 본 발명의 제2 실시예에 따른 스테이지 회로의 구동 방법을 설명하기 위한 도면이다.
제2 실시예에 따른 스테이지 회로의 구동 방법에서 현재 주사 라인(Si)의 주사 신호를 생성하는 것은 제1 실시예에 따른 스테이지 회로의 구동 방법과 실질적으로 동일하므로, 중복된 설명은 생략한다.
제2 실시예의 스테이지 회로의 구동 방법에 따르면, 현재 반전 주사 라인(SBi)을 통해서 반전 주사 신호가 생성될 수 있다.
현재 주사 라인(Si)이 제1 전원 전압 라인(VGH)과 연결된 기간(p1, p3, p4) 동안, 제10 트랜지스터(T10)가 턴온된다. 따라서, 현재 반전 주사 라인(SBi)은 기간(p1, p3, p4) 동안 제2 전원 전압 라인(VGL)과 연결되어, 로우 레벨의 현재 반전 주사 신호를 출력한다.
또한, 현재 주사 라인(Si)이 제2 전원 전압 라인(VGL)과 연결된 기간(p2) 동안, 제9 트랜지스터(T9)가 턴온된다. 따라서, 현재 반전 주사 라인(SBi)은 기간(p2) 동안 제1 전원 전압 라인(VGH)과 연결되어, 하이 레벨의 현재 반전 주사 신호를 출력한다.
도 15는 본 발명의 제2 실시예에 따른 화소를 설명하기 위한 도면이고, 도 16은 본 발명의 제2 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
도 15를 참조하면 제2 실시예의 화소(PXij')는 트랜지스터들(M1, M2, M3, M4', M5, M6, M7'), 스토리지 커패시터(Cst1), 및 유기 발광 다이오드(OLED1)를 포함한다.
제2 실시예의 화소(PXij')는 제1 실시예의 화소(PXij)와 비교했을 때, 트랜지스터들(M4', M7')을 제외하고는 실질적으로 동일한 구성을 가지므로 중복된 설명은 생략한다.
트랜지스터(M4')는 N타입으로 구성될 수 있다. 트랜지스터(M4')의 게이트 전극은 이전 반전 주사 라인(SB(i-1))과 연결될 수 있다.
트랜지스터(M7')는 N타입으로 구성될 수 있다. 트랜지스터(M7')의 게이트 전극은 반전 주사 라인(SBi)과 연결될 수 있다.
도 16을 참조하면, 제2 실시예의 트랜지스터들(M1, M2, M3, M4', M5, M6, M7')의 턴온 시기 및 턴오프 시기는 제1 실시예의 트랜지스터들(M1, M2, M3, M4, M5, M6, M7)과 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
도 17은 본 발명의 한 실시예에 따른 표시 장치의 적층 구조를 설명하기 위한 도면이다.
도 17을 참조하면, 본 발명의 표시 장치(9, 9')는 기판(SUB) 상에 반도체층(L1), 게이트 절연층(L2), 제1 게이트 전극층(L3), 제1 절연층(L4), 제2 게이트 전극층(L5), 제2 절연층(L6), 및 소스/드레인 전극층(L7)이 적층된 구조를 가질 수 있다.
전술한 실시예들의 트랜지스터들, 커패시터들, 및 기타 배선들은 이러한 적층 구조의 적어도 일부를 패터닝하여 형성된 소자들일 수 있다.
기판(SUB)은 유리, 고분자, 금속 등의 다양한 재료로 이루어질 수 있다. 기판(SUB)은 적용 제품에 따라, 리지드(rigid)한 기판과 플렉서블(flexible)한 기판 중 하나로 선택될 수 있다. 기판(SUB)이 고분자 유기물을 포함하도록 구성되는 경우, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 등으로 구성될 수 있다. 반면 기판(SUB)은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic)으로 이루어질 수도 있다.
도시되지 않았지만, 기판(SUB)과 반도체층(L1) 사이에는 버퍼층 또는 배리어층이 위치할 수도 있다. 버퍼층 또는 배리어층은 기판(SUB)의 불순물이 반도체층(L1)으로 확산되는 것을 방지하거나, 투습을 방지하기 위해 채용될 수도 있다. 버퍼층 또는 배리어층은 유기 절연막, 무기 절연막, 또는 유기/무기 절연막 등으로 구성될 수 있으며, 단일층으로 구성될 수도 있고, 다중층으로 구성될 수도 있다. 예를 들어, 버퍼층 또는 배리어층은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등으로 구성될 수 있다.
반도체층(L1)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체, 유기물 반도체 등으로 구성될 수 있다. 반도체층(L1) 중 일부는 채널을 구성할 수 있으며, 다른 일부는 N타입 불순물로 도핑될 수 있으며, 또 다른 일부는 P타입 불순물로 도핑될 수 있다. 예를 들어 도 13을 참조하면, 스테이지 회로(STi')의 P타입 트랜지스터들(T1, T3, T5, T7, T9)은 소스/드레인 전극과 맞닿는 부분에 P타입 불순물이 도핑될 수 있다. 이때, 스테이지 회로(STi')의 N타입 트랜지스터들(T2, T4, T6, T8, T10)은 소스/드레인 전극과 맞닿는 부분에 N타입 불순물이 도핑될 수 있다. 또한, 예를 들어 도 15를 참조하면, 화소(PXij')의 P타입 트랜지스터들(M1, M2, M3, M5, M6)은 소스/드레인 전극과 맞닿는 부분에 P타입 불순물이 도핑될 수 있다. 이때, 화소(PXij')의 N타입 트랜지스터들(M4', M7')은 소스/드레인 전극과 맞닿는 부분에 N타입 불순물이 도핑될 수 있다.
게이트 절연층(L2), 제1 절연층(L4), 및 제2 절연층(L6)은 각각 상하 도전층들의 불필요한 전기적 접촉을 방지한다. 절연층들(L2, L4, L6)은 유기 절연막, 무기 절연막, 또는 유기/무기 절연막 등으로 구성될 수 있으며, 단일층으로 구성될 수도 있고, 다중층으로 구성될 수도 있다. 예를 들어, 절연층들(L2, L4, L6)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등으로 구성될 수 있다.
제1 게이트 전극층(L3), 제2 게이트 전극층(L5), 및 소스/드레인 전극층(L7)은 각각 도전층을 구성한다. 각각의 도전층은 단일층 또는 다중층으로 구성될 수 있으며, 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 백금(Pt) 등을 이용하여 구성될 수 있다.
각 트랜지스터들의 게이트 전극은 제1 게이트 전극층(L3)으로 구성될 수 있다. 각 트랜지스터들의 소스/드레인 전극(즉, 일전극/타전극)은 반도체층(L1)의 불순물 도핑 부분으로 직접 구성되거나, 반도체층(L1)과 접촉된 소스/드레인 전극층(L7)을 더 포함하여 구성될 수도 있다. 각 트랜지스터들의 채널은 반도체층(L1)으로 구성될 수 있다.
각 커패시터들은 제1 게이트 전극층(L3)을 하부 전극으로 하고, 제2 게이트 전극층(L5)을 상부 전극으로 하여 구성될 수 있다.
도 18은 본 발명의 제2 실시예에 따른 스테이지 회로의 예시적인 레이아웃을 설명하기 위한 도면이다.
스테이지 회로(STi'), 클록 신호 라인(CLK), 제1 전원 전압 라인(VGH), 및 제2 전원 전압 라인(VGL)은 전술한 반도체층(L1), 제1 게이트 전극층(L3), 제2 게이트 전극층(L5), 및 소스/드레인 전극층(L7) 중 적어도 일부를 포함하여 구성될 수 있다.
트랜지스터들(T1~T10)은 반도체층(L1), 제1 게이트 전극층(L3), 및 소스/드레인 전극층(L7)을 포함하여 구성될 수 있다. 트랜지스터들(T1~T10)의 일전극 및 타전극은 소스/드레인 전극층(L7)을 포함하여 구성되고, 게이트 전극은 제1 게이트 전극층(L3)을 포함하여 구성되고, 채널은 반도체층(L1)을 포함하여 구성될 수 있다.
제1 커패시터(C1)는 제1 게이트 전극층(L3) 및 제2 게이트 전극층(L5)을 포함하여 구성될 수 있다. 제2 노드(N2)는 제2 게이트 전극층(L5)을 포함하여 구성될 수 있다. 또한 제2 전원 전압 라인(VGL)은 제2 게이트 전극층(L5)을 통해서 스테이지 회로(STi')로 연결될 수 있다.
도 12와 도 18을 참조하면, 스테이지 회로들이 배치된 방향을 제1 방향(DR1)으로 정의할 수 있다. 이때, 클록 신호 라인(CLK), 제1 전원 전압 라인(VGH), 제2 전원 전압 라인(VGL)은 제1 방향(DR1)으로 연장되고, 각각의 스테이지 회로들에 분기되어 연결된다.
클록 신호 라인(CLK)은 소스/드레인 전극층(L7)을 통해서 제1 방향(DR1)으로 연장될 수 있고, 컨택된 제1 게이트 전극층(L3)을 브릿지 전극으로 이용하여 제2 방향(DR2)으로 연장됨으로써 제2 트랜지스터(T2)의 게이트 전극을 구성할 수 있다. 도 18 및 이하 도 19에서 X 표시된 정사각형은 절연층의 컨택홀을 통해 중첩된 전극들이 서로 컨택함을 의미한다.
클록 신호 라인(CLK)은 컨택된 다른 부분의 제1 게이트 전극층(L3)을 브릿지 전극으로 이용하여 제2 방향(DR2)으로 연장됨으로써 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 게이트 전극을 구성할 수 있다.
제2 전원 전압 라인(VGL)은 소스/드레인 전극층(L7)을 통해서 제1 방향(DR1)으로 연장될 수 있고, 컨택된 제2 게이트 전극층(L5)을 브릿지 전극으로 이용하여 제2 방향(DR2)으로 연장됨으로써 제1 커패시터(C1')의 타전극을 구성하고 트랜지스터들(T4, T6, T8, T10)의 타전극에 저전압을 공급할 수 있다. 이때, 제2 방향(DR2)으로 연장되는 제2 게이트 전극층(L5)은 제6 트랜지스터(T6)를 가로지름에 있어서, 소스/드레인 전극층(L7)을 브릿지 전극으로 이용할 수 있다.
제1 전원 전압 라인(VGH)은 소스/드레인 전극층(L7)을 통해서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장됨으로써, 트랜지스터들(T3, T7, T9)의 일전극에 연결될 수 있다. 본 실시예의 레이아웃에서 제1 전원 전압 라인(VGH)은 별도의 브릿지 전극을 필요로 하지 않는다.
제1 회로부는 제1 전원 전압 라인(VGH)으로부터 제2 방향(DR2)에 위치할 수 있다. 이때, 제1 트랜지스터(T1)는 제2 트랜지스터(T2)로부터 제2 방향(DR2)에 위치할 수 있다. 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 타전극을 물리적으로 공유할 수 있다. 후술하는 다른 회로부에서도 각 트랜지스터들은 타전극을 물리적으로 공유하여 면적을 최소화할 수 있다.
제2 회로부는 제1 회로부로부터 제1 방향(DR1)에 위치할 수 있다. 이때, 제4 트랜지스터(T4)는 제3 트랜지스터(T3)로부터 제1 방향(DR1)에 위치할 수 있다.
제1 커패시터(C1)는 제2 회로부로부터 제2 방향(DR2)에 위치할 수 있다. 또한, 제3 회로부는 제2 회로부와 연결되어 제1 커패시터(C1)를 평면상 에워싸도록 위치할 수 있다. 이때, 제6 트랜지스터(T6)는 제5 트랜지스터(T5)로부터 제1 방향(DR1)에 위치할 수 있다.
제4 회로부는 제3 회로부로부터 제2 방향(DR2)에 위치할 수 있다. 이때, 제7 트랜지스터(T7)는 제8 트랜지스터(T8)로부터 제2 방향(DR2)에 위치할 수 있다.
제5 회로부는 제4 회로부로부터 제2 방향(DR2)에 위치할 수 있다. 이때, 제9 트랜지스터(T9)는 제10 트랜지스터(T10)로부터 제2 방향(DR2)에 위치할 수 있다.
이전 주사 라인(S(i-1)), 현재 주사 라인(Si), 및 현재 반전 주사 라인(SBi)은 제1 게이트 전극층(L3)을 포함하여 구성될 수 있다.
도 19는 본 발명의 제2 실시예에 따른 화소의 예시적인 레이아웃을 설명하기 위한 도면이다.
현재 주사 라인(Si), 현재 반전 주사 라인(SBi), 이전 반전 주사 라인(SB(i-1)), 발광제어 라인(Ei), 스토리지 커패시터(Cst1)의 하부 전극(LE)은 제1 게이트 전극층(L3)으로 구성될 수 있다.
스토리지 커패시터(Cst1)의 상부 전극(UE) 및 초기화 전압 라인(VINT)은 제2 게이트 전극층(L5)으로 구성될 수 있다.
데이터 라인(Dj), 제1 구동 전압 라인(ELVDD), 및 일부 브릿지 전극은 소스/드레인 전극층(L7)으로 구성될 수 있다.
트랜지스터들(M1, M2, M3, M4', M5, M6, M7')의 채널은 반도체층(L1)으로 구성될 수 있고, 게이트 전극은 제1 게이트 전극층(L3)으로 구성될 수 있고, 일전극/타전극은 반도체층(L1) 또는 반도체층(L1)과 소스/드레인 전극층(L7)의 조합으로 구성될 수 있다.
연결 전극(ANC)은 트랜지스터(M7)의 일전극 및 트랜지스터(M6)의 타전극을 유기 발광 다이오드(OLED1)의 애노드에 연결시킬 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9: 표시 장치
10: 타이밍 제어부
20: 화소부
30: 데이터 구동부
40: 주사 구동부
50: 발광제어 구동부

Claims (24)

  1. 스테이지 회로들을 포함하고,
    상기 스테이지 회로들 각각은
    제어 단자가 제1 노드와 연결되고, 제어 신호에 따라 이전 스테이지 회로의 이전 주사 라인을 제2 노드와 전기적으로 연결 또는 분리시키는 제1 회로부;
    제어 단자가 클록 신호 라인과 연결되고, 제어 신호에 따라 제1 전원 전압 라인 및 제2 전원 전압 라인 중 하나를 제1 노드에 연결하는 제2 회로부;
    제어 단자가 상기 제2 노드에 연결되고, 제어 신호에 따라 상기 제1 노드 및 상기 제2 전원 전압 라인 중 하나를 제3 노드로 연결하는 제3 회로부;
    제어 단자가 상기 제3 노드에 연결되고, 제어 신호에 따라 상기 제1 전원 전압 라인 및 상기 제2 전원 전압 라인 중 하나를 현재 주사 라인과 연결하는 제4 회로부; 및
    상기 제3 회로부의 제어 단자와 상기 제2 전원 전압 라인을 연결하는 제1 커패시터를 포함하고,
    상기 제1 회로부는
    일전극이 상기 이전 주사 라인과 연결되고, 타전극이 상기 제2 노드와 연결되고, 게이트 전극이 상기 제1 노드와 연결되는 제1 트랜지스터; 및
    일전극이 상기 이전 주사 라인과 연결되고, 타전극이 상기 제2 노드와 연결되고, 게이트 전극이 상기 클록 신호 라인과 연결되는 제2 트랜지스터를 포함하는,
    주사 구동부.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 회로부는
    일전극이 상기 제1 전원 전압 라인과 연결되고, 타전극이 상기 제1 노드와 연결되고, 게이트 전극이 상기 클록 신호 라인과 연결되는 제3 트랜지스터; 및
    일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 제1 노드와 연결되고, 게이트 전극이 상기 클록 신호 라인과 연결되는 제4 트랜지스터를 포함하는,
    주사 구동부.
  4. 제3 항에 있어서,
    상기 제3 회로부는
    일전극이 상기 제1 노드와 연결되고, 타전극이 제3 노드와 연결되고, 게이트 전극이 상기 제2 노드와 연결되는 제5 트랜지스터; 및
    일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 제3 노드와 연결되고, 게이트 전극이 상기 제2 노드와 연결되는 제6 트랜지스터를 포함하는,
    주사 구동부.
  5. 제4 항에 있어서,
    상기 제4 회로부는
    일전극이 상기 제1 전원 전압 라인과 연결되고, 타전극이 상기 현재 주사 라인과 연결되고, 게이트 전극이 상기 제3 노드와 연결되는 제7 트랜지스터; 및
    일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 현재 주사 라인과 연결되고, 게이트 전극이 상기 제3 노드와 연결되는 제8 트랜지스터를 포함하는,
    주사 구동부.
  6. 제5 항에 있어서,
    상기 스테이지 회로들 각각은
    제어 단자가 상기 현재 주사 라인에 연결되고, 제어 신호에 따라 상기 제1 전원 전압 라인 및 상기 제2 전원 전압 라인 중 하나를 현재 반전 주사 라인과 연결하는 제5 회로부를 더 포함하는,
    주사 구동부.
  7. 제6 항에 있어서,
    상기 제5 회로부는
    일전극이 상기 제1 전원 전압 라인과 연결되고, 타전극이 상기 현재 반전 주사 라인과 연결되고, 게이트 전극이 상기 현재 주사 라인과 연결되는 제9 트랜지스터; 및
    일전극이 상기 제2 전원 전압 라인과 연결되고, 타전극이 상기 현재 반전 주사 라인과 연결되고, 게이트 전극이 상기 현재 주사 라인과 연결되는 제10 트랜지스터를 포함하는,
    주사 구동부.
  8. 제7 항에 있어서,
    상기 스테이지 회로들은 제1 방향으로 배열되고,
    상기 클록 신호 라인, 상기 제1 전원 전압 라인, 및 상기 제2 전원 전압 라인은 제1 방향으로 연장되고, 각각의 상기 스테이지 회로들에 분기되어 연결되며,
    상기 제1 회로부는 상기 제1 전원 전압 라인으로부터 제2 방향에 위치하는
    주사 구동부.
  9. 제8 항에 있어서,
    상기 제2 회로부는 상기 제1 회로부로부터 상기 제1 방향에 위치하는,
    주사 구동부.
  10. 제9 항에 있어서,
    상기 제1 커패시터는 상기 제2 회로부로부터 상기 제2 방향에 위치하는,
    주사 구동부.
  11. 제10 항에 있어서,
    상기 제3 회로부는 상기 제2 회로부와 연결되어 상기 제1 커패시터를 평면상 에워싸도록 위치하는,
    주사 구동부.
  12. 제11 항에 있어서,
    상기 제4 회로부는 상기 제3 회로부로부터 상기 제2 방향에 위치하는,
    주사 구동부.
  13. 제12 항에 있어서,
    상기 제5 회로부는 상기 제4 회로부로부터 상기 제2 방향에 위치하는,
    주사 구동부.
  14. 제13 항에 있어서,
    상기 제1 트랜지스터는 상기 제2 트랜지스터로부터 상기 제2 방향에 위치하는,
    주사 구동부.
  15. 제14 항에 있어서,
    상기 제4 트랜지스터는 상기 제3 트랜지스터로부터 상기 제1 방향에 위치하는,
    주사 구동부.
  16. 제15 항에 있어서,
    상기 제6 트랜지스터는 상기 제5 트랜지스터로부터 상기 제1 방향에 위치하는,
    주사 구동부.
  17. 제16 항에 있어서,
    상기 제7 트랜지스터는 상기 제8 트랜지스터로부터 상기 제2 방향에 위치하는,
    주사 구동부.
  18. 제17 항에 있어서,
    상기 제9 트랜지스터는 상기 제10 트랜지스터로부터 상기 제2 방향에 위치하는,
    주사 구동부.
  19. 제7 항에 있어서,
    상기 스테이지 회로들, 상기 클록 신호 라인, 상기 제1 전원 전압 라인, 및 상기 제2 전원 전압 라인은 반도체층, 제1 게이트 전극층, 제2 게이트 전극층, 및 소스/드레인 전극층 중 적어도 일부를 포함하여 구성된,
    주사 구동부.
  20. 제19 항에 있어서,
    상기 클록 신호 라인, 상기 제1 전원 전압 라인, 및 상기 제2 전원 전압 라인은 상기 소스/드레인 전극층을 포함하여 구성되는,
    주사 구동부.
  21. 제20 항에 있어서,
    상기 제1 내지 제10 트랜지스터의 일전극 및 타전극은 상기 소스/드레인 전극층을 포함하여 구성되고, 게이트 전극은 상기 제1 게이트 전극층을 포함하여 구성되고, 채널은 상기 반도체층을 포함하여 구성되는,
    주사 구동부.
  22. 제21 항에 있어서,
    상기 제1 커패시터는 상기 제1 게이트 전극층 및 상기 제2 게이트 전극층을 포함하여 구성되는,
    주사 구동부.
  23. 제22 항에 있어서,
    상기 제2 노드는 상기 제2 게이트 전극층을 포함하여 구성되는
    주사 구동부.
  24. 제23 항에 있어서,
    상기 제2 전원 전압 라인은 상기 제2 게이트 전극층을 통해서 각각의 상기 스테이지 회로들로 연결되는,
    주사 구동부.
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