KR102542874B1 - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 데이터라인들과 게이트라인들이 정의되고, 픽셀들이 매트릭스 형태로 배치되는 픽셀 어레이, 및 종속적으로 연결되는 스테이지들을 이용하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 포함한다. 스테이지들 중에서 적어도 어느 하나는 Q노드의 전압에 응답하여 출력단을 충전시키는 풀업 트랜지스터, QB 노드의 전압에 응답하여 출력단을 제1 저전위전압으로 방전시키는 풀다운 트랜지스터, QB 노드의 전압에 응답하여 Q 노드의 전압을 제2 저전위전압으로 방전시키는 제1 Q노드 방전제어 트랜지스터, 및 수직 블랭크 기간 동안에 인가되는 제1 리셋신호에 응답하여, QB 노드를 제3 저전위전압으로 방전시키는 제1 QB노드 방전제어 트랜지스터를 포함한다. 제2 저전위전압은 제1 저전위전압 보다 낮고 제3 저전위전압 보다 높게 설정된다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동부는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.
표시장치에서 스캔신호인 게이트펄스를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 게이트라인의 개수에 대응하는 스테이지를 구비하여, 각 스테이지는 일대일로 대응하는 게이트라인에 게이트펄스를 출력한다.
스테이지들의 트랜지스터는 열화에 의해서 특성 곡선이 시프트되기도 한다. 열화 현상이 심한 트랜지스터들은 동작이 제대로 되지 않아서, 게이트펄스의 출력이 불안정해지는 문제점을 야기한다.
본 발명은 시프트 레지스터에 배치되는 트랜지스터들의 열화 현상을 개선할 수 있는 표시장치를 제공하기 위한 것이다.
상술한 과제 해결 수단으로 본 발명에 의한 표시장치는 데이터라인들과 게이트라인들이 정의되고, 픽셀들이 매트릭스 형태로 배치되는 픽셀 어레이, 및 종속적으로 연결되는 스테이지들을 이용하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 포함한다. 스테이지들 중에서 적어도 어느 하나는 Q노드의 전압에 응답하여 출력단을 충전시키는 풀업 트랜지스터, QB 노드의 전압에 응답하여 출력단을 제1 저전위전압으로 방전시키는 풀다운 트랜지스터, QB 노드의 전압에 응답하여 Q 노드의 전압을 제2 저전위전압으로 방전시키는 제1 Q노드 방전제어 트랜지스터, 및 수직 블랭크 기간 동안에 인가되는 제1 리셋신호에 응답하여, QB 노드를 제3 저전위전압으로 방전시키는 제1 QB노드 방전제어 트랜지스터를 포함한다. 제2 저전위전압은 제1 저전위전압 보다 낮고 제3 저전위전압 보다 높게 설정된다.
본 발명은 열화 현상이 심하게 발생할 수 있는 다수의 트랜지스터들의 “Vgs”값이 수직 블랭크 기간 동안에 네거티브 바이어스가 되도록 유지한다. 그 결과 트랜지스터들의 문턱전압이 열화에 의해서 시프트되는 것을 방지할 수 있다. 특히, 본 발명은 스테이지에 서로 다른 전압레벨을 갖는 제1 내지 제3 저전위전압을 인가하여, 다수의 트랜지스터들의 “Vgs”값이 네거티브 바이어스가 되도록 할 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 2는 본 발명에 의한 시프트 레지스터를 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지를 나타내는 도면이다.
도 4는 시프트 레지스터의 입력 및 출력을 나타내는 타이밍도이다.
도 5는 프레임 기간을 설명하기 위한 도면이다.
도 6 내지 도 8은 수직 블랭크 기간 동안에, 주요 트랜지스터들의 각 전극에 인가되는 전압을 나타내는 도면들.
도 9는 스테이지의 Q 노드 및 QB 노드의 전압변화를 나타내는 도면.
도 10은 트랜지스터의 열화 현상에 의한 문턱전압 시프트 현상을 설명하는 도면.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
또한, 본 명세에서 턴-온 전압은 트랜지스터의 동작 전압을 지칭한다. 본 명세서는 n 타입 트랜지스터를 실시 예로 설명되고 있기 때문에, 고전위전압을 턴-온 전압으로 규정하고 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 게이트 구동부(130,140) 등을 구비한다.
표시패널(100)은 데이터라인(DL) 및 게이트라인(GL)이 정의되고 픽셀들이 배치되는 픽셀 어레이(100A), 픽셀 어레이(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 등을 이용할 수 있다.
타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 스캔구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 생성한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
스캔 타이밍 제어신호는 스타트펄스(VST) 및 게이트클럭(CLK) 등을 포함한다. 스타트펄스(VST)는 시프트 레지스터(140)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트클럭(CLK)은 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 시프트 레지스터(140)에 입력된다.
데이터 구동부(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 데이터 구동부(120)는 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다.
게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트 레지스터(140) 포함한다.
레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(105)에 형성된다. 레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어에 의해서 클럭신호들(CLK) 및 스타트신호(VST)를 레벨 쉬프팅한 후 시프트 레지스터(140)에 공급한다.
도 2는 본 발명에 의한 시프트 레지스터를 나타내는 도면이다.
도 2를 참조하면, 시프트 레지스터(140)는 게이트클럭(CLK)들 및 스타트펄스(VST)에 대응하여 게이트펄스(Gout)를 순차적으로 출력한다. 시프트 레지스터(140)는 서로 종속적으로 연결되는 다수의 스테이지들(STG)을 포함한다. 도 2는 n 개의 게이트라인에 대응하여 n 개의 스테이지(STG)로 이루어지는 시프트 레지스터(140)를 도시하고 있지만, 스테이지(STG)의 개수는 이에 한정되지 않는다. 예컨대, 스테이지는 캐리신호 또는 후단신호(NEXT)를 생성하는 더미 스테이지를 포함할 수도 있다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i(i는 5보다 크고, n 보다 작은 자연수) 스테이지(STGi)을 기준으로, 전단 스테이지는 제1 스테이지(STG1) 내지 제i-1 스테이지(STG(i-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i(1<i<n) 스테이지(STGi)을 기준으로, 후단 스테이지는 제[i+1] 스테이지(STG(i+1)) 내지 제n 스테이지 중 어느 하나를 지시한다.
시프트 레지스터(140)의 각 스테이지(STG)는 게이트펄스(Gout[1]~Gout[n])를 순차적으로 출력한다. 예컨대, 제i 스테이지(STGi)는 제i 게이트펄스(Gouti)를 출력하고, 제n 스테이지(STGn)는 제n 게이트펄스(Gout[n])를 출력한다. 이를 위하여, 각 스테이지(STG)는 순차적으로 지연되는 게이트클럭(CLK)들 중에서 한 개의 게이트클럭을 입력받는다.
제[i-4]게이트펄스(Gout[i-4])는 제[i-4]게이트라인에 인가됨과 동시에, 제i 스테이지(STGi)로 전달되는 캐리신호 역할을 겸한다. 제[i+4]게이트펄스(Gout[i+4])는 제[i+4]게이트라인에 인가됨과 동시에, 제i 스테이지(STGi)로 인가되는 후단신호(NEXT) 역할을 겸한다. 도 2에 도시된 캐리신호 및 후단신호(NEXT)는 게이트클럭(CLK)의 위상이 8상이고 게이트펄스(Gout)가 4 수평주기(H) 동안 출력되는 실시 예에 적용된 것이고, 캐리신호 및 후단신호(NEXT)는 게이트클럭의 위상에 따라 달라질 수 있다.
각 스테이지들(STG)은 신호배선들을 통해서 구동신호를 인가받는다. 특히, 스테이지들(STG)은 제1 내지 제3 저전위전압(VGL1,VGL2,VGL3)을 인가받기 위한 신호배선들과 연결된다. 제1 내지 제3 저전위전압(VGL1,VGL2,VGL3)의 전압레벨은 “VGL1>VGL2>VGL3”의 조건을 만족하도록 설정된다.
도 3은 도 2에 도시된 스테이지의 구성을 나타내는 도면이고, 도 4는 도 3에 도시된 스테이지에 입력되는 구동신호의 타이밍과 출력신호를 나타내는 도면이다.
도 1 내지 도 4을 참조하면, 시프트 레지스터(140)의 제i 스테이지(STGi)는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 프랜지스터(Pull-down transistor, Tpd), 스타트 제어부(T1) 및 다수의 트랜지스터들을 포함한다.
풀업 트랜지스터(Tpu)는 Q 노드에 연결되는 게이트전극, 게이트클럭(CLK) 입력단에 연결되는 드레인전극 및 출력단(Nout)에 연결되는 소스전극을 포함한다.
풀다운 트랜지스터(Tpd)는 QB 노드에 연결되는 게이트전극, 출력단(Nout)에 연결되는 드레인전극 및 게이트 로우전압 입력단에 연결되는 소스전극을 포함한다.
스타트 제어부(T1)는 스타트펄스 입력단자(VST_P)에 연결되는 게이트전극 및 드레인전극 및 Q 노드에 연결되는 소스전극을 포함하는 트랜지스터로 이루어질 수 있다. 스타트펄스 입력단자(VST_P)는 제1 내지 제4 스타트펄스(VST1~VST4) 중에서 어느 하나 또는 캐리신호를 입력받는다. 제1 내지 제4 스테이지(STG1~STG4)의 스타트펄스 입력단자(VST_P)는 각각 제1 내지 제4 스타트펄스(VST1~VST4)를 입력받고, 제i 스테이지(STGi)의 스타트 입력단자(VST_P)는 캐리신호인 제[i-4] 게이트펄스(Gout[i-4])를 입력받는다.
제2 트랜지스터(T2)는 제2 리셋신호(DRST) 입력라인에 연결되는 게이트전극, 고전위전압(VDD) 입력라인에 연결되는 드레인전극 및 QB 노드에 연결되는 소스전극을 포함한다. 제2 트랜지스터(T2)는 제2 리셋신호(DRST)에 응답하여 QB 노드를 충전한다.
제3 트랜지스터(T3)는 게이트클럭 바 신호를 입력받는 게이트전극, 고전위전압(VDD) 입력단에 연결되는 드레인전극 및 QA 노드에 연결되는 소스전극을 포함한다. 게이트클럭 바 신호는 풀업 트랜지스터(Tpu)의 드레인전극에 인가되는 게이트클럭과 위상이 반대인 게이트클럭을 의미한다. 예컨대, 8상 게이트클럭을 이용하는 시프트 레지스터에서 제i 스테이지(STGi)의 게이트클럭 바 신호는 제[i-4] 게이트클럭(CLK[i-4])을 지칭한다. 제3 트랜지스터(T3)는 제[i-4] 게이트클럭(CLK[i-4])에 응답하여, QA 노드를 충전한다.
제4 트랜지스터(T4)는 QA 노드에 연결되는 게이트전극, 고전위전압(VDD) 입력라인에 연결되는 드레인전극 및 QB 노드에 연결되는 소스전극을 포함한다. 제4 트랜지스터(T4)는 QA 노드가 충전되었을 때에, QB 노드를 충전한다.
제5 트랜지스터(T5)는 Q 노드에 연결되는 게이트전극, QA 노드에 연결되는 드레인전극 및 제3 저전위전압(VGL3) 입력라인에 연결되는 소스전극을 포함한다. 제5 트랜지스터(T5)는 Q 노드가 충전되었을 때에, QA 노드와 제3 저전위전압(VGL3) 입력라인 간의 전류 패스를 형성한다.
제6 트랜지스터(T6)는 제1 리셋신호(BRST) 입력라인에 연결되는 게이트전극, QA 노드에 연결되는 드레인전극 및 제3 저전위전압(VGL3) 입력라인에 연결되는 소스전극을 포함한다. 제6트랜지스터(T6)는 제1 리셋신호(BRST)에 응답하여, QA 노드를 제2 저전위전압(VGL2)으로 방전시킨다.
제1 Q노드 제어 트랜지스터(T7)는 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 제2 저전위전압(VGL2) 입력라인에 연결되는 소스전극을 포함한다. 제1 Q노드 제어 트랜지스터(T7)는 Q 노드가 충전되었을 때에 QB 노드를 제2 저전위전압(VGL2)으로 방전시킨다.
제8 트랜지스터(T8)는 Q 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 제2 저전위전압(VGL2) 입력라인에 연결되는 소스전극을 포함한다. 제8 트랜지스터(T8)는 QB 노드가 충전되었을 때에 Q 노드를 제2 저전위전압(VGL2)으로 방전시킨다. 본 명세서에서 제8 트랜지스터(T8)는 제2 QB노드 방전제어 트랜지스터로 지칭될 수도 있다.
제2 Q노드 제어 트랜지스터(T9)는 제1 리셋신호(BRST) 입력라인에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 제2 저전위전압(VGL2) 입력라인에 연결되는 소스전극을 포함한다. 제2 Q노드 제어 트랜지스터(T9)는 제1 리셋신호(BRST)에 응답하여, QB 노드를 제2 저전위전압(VGL2)으로 방전시킨다.
출력단 제어 트랜지스터(T10)는 제1 리셋신호 입력라인(BRST_L)에 연결되는 게이트전극, 출력단(Nout)에 연결되는 드레인전극 및 제1 저전위전압(VGL1) 입력라인에 연결되는 소스전극을 포함한다. 출력단 제어 트랜지스터(T10)는 제1 리셋신호(BRST)에 응답하여, 출력단(Nout)을 제1 저전위전압(VGL1)으로 방전시킨다.
제3 Q노드 방전제어 트랜지스터(T11)는 후단신호 입력단(NEXT_P)에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 제2 저전위전압(VGL2) 입력라인에 연결되는 소스전극을 포함한다. 제3 Q노드 방전제어 트랜지스터(T11)는 후단신호(NEXT)에 응답하여 Q 노드의 전압을 제2 저전위전압(VGL2)으로 방전시킨다.
QB노드 제어 트랜지스터(T12)는 제1 리셋신호(BRST)를 인가받는 게이트전극, QB 노드에 연결되는 드레인전극 및 제3 저전위전압(VGL3) 입력라인에 연결되는 소스전극을 포함한다. QB노드 제어 트랜지스터(T12)는 제1 리셋신호(BRST)에 응답하여, 출력단(Nout)을 제3 저전위전압(VGL3)으로 방전시킨다.
한 프레임 동안에 스테이지들의 동작을 살펴보면 다음과 같다. 프레임 기간은 액티브 기간(AT) 및 수직 블랭크 기간(VB)으로 구분된다. 액티브 기간(AT) 및 수직 블랭크 기간(VB)은 도 5에 도시된 바와 같이, VESA(Video Electronic Standards Association) 표준에 근거하여 정의될 수 있다.
액티브 기간(AT)은 표시패널(100)에서 영상이 표시되는 표시영역(100A)의 모든 픽셀들에 1 프레임 분량의 데이터를 표시하는 데 소요되는 기간이다.
수직 블랭크 기간(VB)은 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)을 포함한다. 수직 싱크 시간(VS)은 Vsync의 폴링 에지부터 라이징 에지까지의 시간으로서, 한 화면의 시작(또는 끝) 타이밍을 나타낸다. 버티컬 프론트 포치(FP)는 1 프레임 데이터의 마지막 라인 데이터 타이밍을 나타내는 마지막 DE의 폴링 에지부터 버티컬 블랭크 시간(VB)의 시작까지의 시간이다. 버티컬 백 포치(BP)는 버티컬 블랭크 시간(VB)의 끝부터 1 프레임 데이터의 제1 라인 데이터 타이밍을 나타내는 제1 DE의 라이징 에지까지의 시간이다.
제k(k는 자연수) 프레임의 초기 구간에, 각 스테이지들(STG)에는 제2 리셋신호(DRST)가 인가된다. 제2 트랜지스터(T2)는 제2 리셋신호(DRST)에 응답하여 QB 노드를 충전시키고, 제1 Q노드 제어 트랜지스터(T7)는 제2 리셋신호(DRST)에 응답하여 Q 노드를 방전시킨다.
제2 리셋신호(DRST)가 종료된 이후에, 제1 내지 제4 스테이지들(STG)에는 각각 제1 내지 제4 스타트신호(VST1,VST2,VST3,VST4)들이 인가된다.
제1 내지 제4 스테이지들의 스타트 제어부(T1)는 스타트펄스(VST)에 응답하여, Q 노드를 프리 챠징(pre-charging)한다.
Q 노드가 프리 챠징된 상태에서 게이트클럭(CLK)이 풀업 트랜지스터(Tpu)의 드레인전극에 입력되면, 풀업 트랜지스터(Tpu)의 드레인전극 전압이 상승하는 것에 따라 Q 노드는 부트스트래핑(bootstrapping)된다. Q 노드가 부트스트래핑되면서 풀업 트랜지스터(Tpu)의 게이트-소스 간의 전위차는 커지고, 결국 게이트-소스 간의 전압 차이가 문턱전압에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 턴-온 된 풀업 트랜지스터(Tpu)는 게이트클럭(CLK)을 이용하여 출력단(Nout)을 충전시킨다. i 번째 스테이지(STGi)의 출력단(Nout)은 i 번째 게이트라인(GLi)과 연결되고, i 번째 게이트라인(GLi)에는 게이트펄스(Gouti)가 인가된다.
게이트클럭(CLK)이 로우레벨로 반전된 이후에 제3 Q노드 방전제어 트랜지스터(T11)의 게이트전극은 후단신호(NEXT)를 입력받는다. 제3 Q노드 방전제어 트랜지스터(T11)는 후단신호(NEXT)에 응답하여 턴-온되고, 그 결과 Q 노드의 전압을 제2 저전위전압(VGL2)으로 방전시킨다.
액티브 기간 내에서, 제3 트랜지스터(T3)는 제[i-4] 게이트클럭(CLK[i-4])에 응답하여 QA 노드를 충전한다. 즉, QA 노드는 제i 게이트클럭(CLKi)이 입력되지 않는 구간 동안에 고전위전압(VDD)을 유지한다. 제4 트랜지스터(T4)는 QA 노드에 응답하여 QB 노드를 충전한다. 제i 게이트클럭(CLKi)는 제i 스테이지(STGi)가 출력하는 게이트펄스의 출력타이밍을 결정하기 위해서 풀업 트랜지스터(Tpu)의 드레인전극에 인가되는 게이트클럭(CLK)을 지칭한다.
제5 트랜지스터(T5)는 Q 노드가 충전되는 구간에서는 제4 트랜지스터(T4)가 동작하는 것을 억제한다. 즉, 제5 트랜지스터(T5)는 스타트펄스(VST) 및 제i 게이트클럭(CLKi)이 입력되는 동안에는 QA 노드를 제3 저전위전압(VGL3)으로 방전시켜서, 제4 트랜지스터(T4)가 동작하지 않도록 한다.
액티브 기간(AT)이 종료된 이후에 수직 블랭크 기간(VB) 동안에, 각 스테이지들(STG)에는 제1 리셋신호(BRST)가 인가된다.
제6 트랜지스터(T6)는 제1 리셋신호(BRST)에 응답하여 QA 노드를 방전시킨다. 그 결과, 제4 트랜지스터(T4)가 턴-오프 상태를 유지한다. 제4 트랜지스터(T4)는 액티브 기간(AT) 중에서 장시간 턴-온되어 있기 때문에 스트레스를 많이 받는다. 수직 블랭크 기간(VB) 동안에는 제4 트랜지스터(T4)가 동작하지 않아도 무방하기 때문에, 제6트랜지스터(T6)는 수직 블랭크 기간(VB) 동안 QA 노드를 방전시켜서 제4 트랜지스터(T4)가 동작하지 않도록 한다.
제2 Q노드 제어 트랜지스터(T9), 출력단 제어 트랜지스터(T10) 및 QB노드 제어 트랜지스터(T12)는 제1 리셋신호(BRST)에 응답하여 턴-온된다. 제2 Q노드 제어 트랜지스터(T9)는 턴-온되어서 Q 노드를 제2 저전위전압(VGL2)으로 방전시킨다. 출력단 제어 트랜지스터(T10)는 턴-온되어서 출력단(Nout)을 제1 저전위전압(VGL1)으로 방전시킨다. 제1 QB노드 제어 트랜지스터(T12)는 턴-온되어서 QB 노드를 제3 저전위전압(VGL3)으로 방전시킨다.
살펴본 바와 같이, 수직 블랭크 기간(VB) 동안 인가되는 제1 리셋신호(BRST)는 제2 Q노드 제어 트랜지스터(T9), 출력단 제어 트랜지스터(T10) 및 QB노드 제어 트랜지스터(T12)를 턴-온시킨다. 특히, 제2 Q노드 트랜지스터(T9), 출력단 제어 트랜지스터(T10) 및 QB노드 제어 트랜지스터(T12)들은 각각 Q 노드, 출력단(Nout) 및 QB 노드에 서로 다른 저전위전압으로 방전시킨다. 다시 말해서, 수직 블랭크 기간(VB) 동안 Q 노드, 출력단(Nout) 및 QB 노드는 서로 다른 전압레벨의 저전위전압이 인가된다.
그 결과, 수직 블랭크 기간(VB) 동안 제1 Q노드 제어 트랜지스터(T7), 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)들의 각 전극의 전압레벨은 도 6 내지 도 8과 같은 상태가 된다.
도 6을 참조하면, 수직 블랭크 기간(VB) 동안, 제1 Q노드 제어 트랜지스터(T7)의 게이트전극은 제3 저전위전압(VGL3)의 전압레벨이 되고, 소스전극과 드레인전극은 제2 저전위전압(VGL2)의 전압레벨이 된다. 그 결과 제1 Q노드 제어 트랜지스터(T7)의 “Vgs”는 제3 저전위전압(VGL3)에서 제2 저전위전압(VGL2)을 감산한 값이 된다. 제3 저전위전압(VGL3)은 제2 저전위전압(VGL2) 보다 낮은 전압레벨이기 때문에, 제1 Q노드 제어 트랜지스터(T7)의 “Vgs”는 0보다 작은 네거티브 바이어스가 된다.
도 7을 참조하면, 수직 블랭크 기간(VB) 동안, 풀다운 트랜지스터(Tpd)의 게이트전극은 제3 저전위전압(VGL3)의 전압레벨이 되고, 소스전극과 드레인전극은 제1 저전위전압(VGL1)의 전압레벨이 된다. 그 결과 풀다운 트랜지스터(Tpd)의 “Vgs”는 제3 저전위전압(VGL3)에서 제1 저전위전압(VGL1)을 감산한 값이 된다. 제3 저전위전압(VGL3)은 제1 저전위전압(VGL1) 보다 낮은 전압레벨이기 때문에, 풀다운 트랜지스터(Tpd)의 “Vgs”는 0보다 작은 네거티브 바이어스가 된다.
도 8을 참조하면, 수직 블랭크 기간(VB) 동안, 풀업 트랜지스터(Tpu)의 게이트전극은 제2 저전위전압(VGL2)의 전압레벨이 되고, 소스전극과 드레인전극은 제1 저전위전압(VGL1)의 전압레벨이 된다. 그 결과 풀업 트랜지스터(Tpu)의 “Vgs”는 제2 저전위전압(VGL2)에서 제1 저전위전압(VGL1)을 감산한 값이 된다. 제2 저전위전압(VGL2)은 제1 저전위전압(VGL1) 보다 낮은 전압레벨이기 때문에, 풀업 트랜지스터(Tpu)의 “Vgs”는 0보다 작은 네거티브 바이어스가 된다.
결과적으로, 수직 블랭크 기간(VB) 동안 제1 Q노드 제어 트랜지스터(T7)와 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)들은 모두 저전위전압이 된다.
액티브 기간(AT) 내에서 QB 노드는 도 9에서 보는 바와 같이, Q 노드가 프리충전되거나 부트스트래핑되는 구간을 제외하고는 고전위전압을 유지한다. 그 결과 게이트전극이 QB 노드에 연결되는 제1 Q노드 제어 트랜지스터(T7) 및 풀다운 트랜지스터(Tpd)는 액티브 기간(AT) 동안에 장시간에 걸쳐서 턴-온 상태를 유지하기 때문에 열화에 의한 문턱전압 편차가 시프트되는 현상이 발생한다.
도 10은 열화에 의해서 트랜지스터들의 전압-전류 특성 곡선이 시프트되는 현상을 설명하는 도면이다.
도 10에서와 같이, 제1 그래프(gr1)의 형태를 갖는 제1 Q노드 제어 트랜지스터(T7) 및 풀다운 트랜지스터(Tpd)의 전압-전류 특성 곡선은 열화에 의해서 제2 그래프(gr2)로 시프트된다. 그 결과, 제1 Q노드 제어 트랜지스터(T7) 및 풀다운 트랜지스터(Tpd)들의 게이트-소스 전압이 초기에 설정된 문턱전압(Vth)의 전압레벨로 인가되어도 턴-온되지 못하는 현상이 발생한다. 따라서, 제1 Q노드 제어 트랜지스터(T7) 및 풀다운 트랜지스터(Tpd)가 제대로 동작하지 못하게 되기 때문에 원하지 않는 구간에 게이트펄스가 출력되는 문제점이 발생할 수 있다.
본 발명에 의한 시프트레지스터의 스테이지들은 수직 블랭크 기간(VB) 동안에 QB 노드 및 Q 노드에 다른 저전위전압을 인가하여 제1 Q노드 제어 트랜지스터(T7) 및 풀다운 트랜지스터(Tpd)의 “Vgs”값이 모두 네거티브 바이어스가 되도록 할 수 있다. 또한, 수직 블랭크 기간(VB) 동안 출력단(Nout)에도 QB 노드 및 Q와는 다른 저전위전압이 인가되기 때문에 풀업 트랜지스터(Tpu)의 “Vgs”도 네거티브 바이어스가 된다.
이와 같이, 본 발명은 수직 블랭크 기간 동안 주요 노드에 다른 전압레벨의 저전위전압레벨을 인가하여, 제1 Q노드 제어 트랜지스터(T7)와 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)에 네거티브 바이어스를 인가할 수 있다. 그 결과, 제1 Q노드 제어 트랜지스터(T7)와 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)의 열화 현상을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130, 140: 게이트 구동부

Claims (8)

  1. 데이터라인들과 게이트라인들이 정의되고, 픽셀들이 매트릭스 형태로 배치되는 픽셀 어레이; 및
    종속적으로 연결되는 스테이지들을 이용하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 포함하고,
    상기 스테이지들 중에서 적어도 어느 하나는
    Q노드의 전압에 응답하여, 출력단을 충전시키는 풀업 트랜지스터;
    QB 노드의 전압에 응답하여, 상기 출력단을 제1 저전위전압으로 방전시키는 풀다운 트랜지스터;
    상기 QB 노드의 전압에 응답하여, 상기 Q 노드의 전압을 제2 저전위전압으로 방전시키는 제1 Q노드 방전제어 트랜지스터; 및
    수직 블랭크 기간 동안에 인가되는 제1 리셋신호에 응답하여, 상기 QB 노드를 제3 저전위전압으로 방전시키는 제1 QB노드 방전제어 트랜지스터를 포함하고,
    상기 제2 저전위전압은 상기 제1 저전위전압 보다 낮고 상기 제3 저전위전압 보다 높고,
    상기 스테이지들 중에서 적어도 어느 하나는: 상기 제1 리셋신호를 인가받는 게이트전극, 상기 Q 노드에 연결되는 드레인전극 및 상기 제2 저전위전압을 인가받는 소스전극을 포함하는 제2 Q노드 방전제어 트랜지스터를 더 포함하고,
    상기 수직 블랭크 기간 동안 상기 제1 Q노드 방전제어 트랜지스터의 드레인전극 및 소스전극은 서로 다른 전류 패스로 상기 제2 저전위전압을 인가받는 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 리셋신호는 상기 픽셀 어레이에 영상데이터를 기입하는 액티브 기간 동안, 턴-오프 전압을 유지하는 표시장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 스테이지들 중에서 적어도 어느 하나는
    상기 제1 리셋신호를 인가받는 게이트전극, 상기 출력단에 연결되는 드레인전극 및 상기 제1 저전위전압을 인가받는 소스전극을 포함하는 출력단 방전제어 트랜지스터를 더 포함하는 표시장치.
  5. 제 1 항에 있어서,
    제i(i는 자연수) 게이트펄스를 출력하는 스테이지는
    스타트펄스 또는 상기 제i 게이트펄스 이외의 게이트펄스에 응답하여 상기 Q 노드를 프리챠징하는 스타트 제어부; 및
    상기 제i 게이트펄스가 종료되는 시점에 인가되는 후단신호에 응답하여 상기 Q 노드를 상기 제2 저전위전압으로 방전시키는 제3 Q노드 방전제어 트랜지스터를 더 포함하는 표시장치.
  6. 제 1 항에 있어서,
    상기 Q 노드에 연결되는 게이트전극, 상기 QB 노드에 연결되는 드레인전극 및 상기 제2 저전위전압을 인가받는 소스전극을 포함하는 제2 QB노드 방전제어 트랜지스터를 더 포함하는 표시장치.
  7. 제 4 항에 있어서,
    상기 제1 내지 제3 저전위전압은 네거티브 바이어스인 표시장치.
  8. 제 1 항에 있어서,
    상기 풀업 트랜지스터는 드레인전극에 인가되는 게이트클럭을 이용하여 상기 출력단을 충전시키고,
    상기 게이트클럭은 액티브 기간 동안 고전위전압 및 상기 제2 저전위전압을 교대로 출력하고 상기 수직 블랭크 기간 동안 상기 제1 저전위전압을 유지하는 표시장치.
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