KR101166820B1 - 쉬프트 레지스터 - Google Patents

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KR101166820B1
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장용호
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엘지디스플레이 주식회사
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Abstract

본 발명은 쉬프트 레지스터에 관한 것으로, 액정패널에 내장되어 특이 파형을 갖는 스캔펄스를 출력할 수 있는 쉬프트 레지스터에 관한 것이다.
액정표시장치, 쉬프트 레지스터, 스캔펄스, 왜곡

Description

쉬프트 레지스터{A shift register}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터가 적용된 액정패널을 나타낸 도면
도 3은 도2의 게이트 라인 및 데이터 라인에 공급되는 신호의 타이밍도
도 4는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 5는 도 4의 각 스테이지로부터 출력되는 스캔펄스, 및 각 스테이지에 공급되는 신호의 타이밍도
도 6은 도 4의 제 3 스테이지에 대한 회로 구성도
도 7은 도 6의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 9a는 홀수 번째 프레임동안 도 8의 스테이지로부터 출력되는 스캔펄스, 및 상기 각 스테이지에 공급되는 각종 신호의 타이밍도
도 9b는 짝수 번째 프레임동안 도 8의 스테이지로부터 출력되는 스캔펄스, 및 상기 각 스테이지에 공급되는 각종 신호의 타이밍도
도 10은 도 8의 제 3 스테이지에 대한 회로 구성도
도 11은 도 10의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 12는 도 8의 제 3 스테이지에 대한 또 다른 회로 구성도
도 13은 도 8의 제 3 스테이지에 대한 또 다른 회로 구성도
＊도면의 주요부에 대한 부호 설명
BST1 내지 BSTn : 제 1 내지 제 n 스테이지 BSTn+1 : 제 1 더미 스테이지
BSTn+2 : 제 2 더미 스테이지 VDD : 제 1 전압원
VSS : 제 2 전압원 Vout1 내지 Voutn+2 : 제 1 내지 제 n+2 스캔펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 액정패널에 내장되어 특이 파형을 갖는 스캔펄스를 출력할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스 전극 및 드레인 전극을 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트 전극에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 액정패널을 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 액정패널을 나타낸 도면이고, 도 2는 도 1의 게이트 라인 및 데이터 라인에 공급되는 신호의 타이밍도이다.
액정패널은, 도 1에 도시된 바와 같이, 서로 수직교차하는 다수개의 게이트 라인들(GL1, GL2, GL3, GL4, ...)과 다수개의 데이터 라인들(DL1, DL2, ...)에 의해 정의되는 다수개의 화소들을 갖는다. 각 화소는 화상을 표시하기 위한 화소전극을 갖는다.
임의의 데이터 라인(DL1)을 기준으로 하여 양측에 배열된 화소열은, 상기 데이터 라인(DL1)으로부터의 데이터 신호를 공통으로 공급받는다. 즉, 상기 데이터 라인(DL1)의 좌측에 배열된 화소열(이하, 제 1 화소열로 표기)과 상기 데이터 라인(DL1)의 우측에 배열된 화소열(이하, 제 2 화소열로 표기)은, 상기 하나의 데이터 라인(DL1)으로부터의 데이터 신호를 공통으로 공급받는다.
여기서, 상기 제 1 화소열상의 임의의 하나의 화소를 제 1 화소(200a)라고 하고, 상기 제 1 화소(200a)와 데이터 라인(DL1)을 기준으로 대칭적으로 위치한 제 2 화소열상의 하나의 화소를 제 2 화소(200b)라고 정의하자. 그러면, 각 화소행에는 상기 제 1 화소(200a)와 제 2 화소(200b)가 반복하여 위치하게 된다. 그리고, 상기 제 1 화소(200a)와 제 2 화소(200b)를 하나의 그룹(200)으로 정의하면, 각 그룹(200)은 제 1 화소(200a)와 제 2 화소(200b) 사이에 위치하는 하나의 데이터 라인을 갖게된다. 한편, 상기 각 그룹(200)간에는 데이터 라인이 존재하지 않는다.
상기 각 그룹(200)은 제 1 내지 제 3 스위칭소자(M1 내지 M3)를 구비한다.
상기 제 1 및 제 2 스위칭소자(M1, M2)는 상기 제 1 화소(200a)를 구동하기 위한 소자이고, 상기 제 3 스위칭소자(M3)는 상기 제 2 화소(200b)를 구동하기 위한 소자이다.
즉, 상기 제 1 스위칭소자(M1)는 현재단 게이트 라인에 인가된 스캔펄스에 응답하여, 다음단 게이트 라인에 인가된 스캔펄스를 상기 제 2 스위칭소자(M2)의 게이트단자에 공급한다. 이로써, 상기 제 2 스위칭소자(M2)는 턴-온되며, 이때 상기 턴-온된 제 2 스위칭소자(M2)는 데이터 라인으로부터의 데이터 신호를 제 1 화소(200a)에 공급한다. 구체적으로, 상기 제 2 스위칭소자(M2)는 상기 데이터 신호를 제 1 화소(200a)에 구비된 화소전극에 공급한다.
그리고, 제 3 스위칭소자(M3)는 현재단 게이트 라인에 인가된 스캔펄스에 응답하여, 상기 데이터 라인으로부터의 데이터 신호를 제 2 화소(200b)에 공급한다.
한편, 도 2에 도시된 바와 같이, 상기 게이트 라인들(GL1 내지 GL4)에는 순차적으로 스캔펄스가 공급된다. 상기 각 스캔펄스(Vout1 내지 Vout4)는, 서로 다른 펄스폭을 갖는 제 1 및 제 2 임펄스(PL1, PL2)로 이루어진다. 상기 제 2 임펄스(PL2)의 펄스폭은 상기 제 1 임펄스(PL1)의 펄스폭보다 약 2배정도 크다. 또한, 상기 제 2 임펄스(PL2)는 상기 제 1 임펄스(PL1)보다 더 늦게 출력된다. 구체적으로, 상기 제 2 임펄스(PL2)는 상기 제 1 임펄스(PL1)가 출력되고, 소정시간이 경과된 후 출력된다.
이와 같이 이루어진 각 스캔펄스(Vout1 내지 Vout4)는 상기 게이트 라인들(GL1 내지 GL4)에 차례로 공급되는데, 이때, 현재단 게이트 라인에 공급된 스캔펄 스는 이전단 게이트 라인의 스캔펄스 및 다음단 게이트 라인의 스캔펄스와 소정구간 중첩된다. 구체적으로, 현재단 게이트 라인에 공급된 스캔펄스의 제 1 임펄스(PL1)는, 이전단 게이트 라인에 공급된 스캔펄스의 제 2 임펄스(PL2)와 중첩된다. 그리고, 현재단 게이트 라인에 공급된 스캔펄스의 제 2 임펄스(PL2)는, 다음단 게이트 라인에 공급된 스캔펄스의 제 1 임펄스(PL1)와 중첩된다. 이때, 상기 제 1 임펄스(PL1)의 라이징 타임과 제 2 임펄스(PL2)의 라이징 타임이 서로 같으며, 상기 제 1 임펄스(PL1)의 폴링 타임은 상기 제 2 임펄스(PL2)의 폴링 타임과 일치하지 않는다. 즉, 상기 제 1 임펄스(PL1)의 폴링 타임은 상기 제 2 임펄스(PL2)의 폴링 타임보다 더 빠르다. 따라서, 상기 제 1 임펄스(PL1)는 상기 제 2 임펄스(PL2)와 동일한 타임에 출력되지만, 상기 제 2 임펄스(PL2)의 약 반펄스폭에 해당하는 타임에 폴링된다.
이와 같이 구성된 제 1 내지 제 3 스위칭소자(M1 내지 M3)의 동작을 상세히 설명하면 다음과 같다.
먼저, 도 3에 도시된 바와 같이, 제 1 내지 제 4 스캔펄스(Vout1 내지 Vout4)가 차례로 출력되어, 제 1 내지 제 4 게이트 라인(GL1 내지 GL4)에 순차적으로 공급된다.
이때, 제 1 기간(T1)에는 상기 제 2 스캔펄스(Vout4)의 제 2 임펄스(PL2)와, 제 3 스캔펄스(Vout3)의 제 1 임펄스(PL1)가 모두 하이상태를 유지한다. 따라서, 제 2 게이트 라인(GL2)과 제 3 게이트 라인(GL3)이 동시에 구동된다. 다시말하면, 상기 제 2 스캔펄스(Vout2)의 제 2 임펄스(PL2)와 제 3 스캔펄스(Vout3)의 제 1 임 펄스(PL1)가 중첩되는 제 1 기간(T1)에, 제 1, 제 2, 및 제 3 스위칭소자(M1, M2, M3)가 모두 턴-온된다. 그러면, 제 1 데이터 라인(DL1)에 공급된 데이터 신호가, 상기 턴-온된 제 2 스위칭소자(M2)를 통해 제 1 화소(200a)의 화소전극(A1)에 공급된다. 또한, 상기 데이터 신호는, 상기 턴-온된 제 3 스위칭소자(M3)를 통해 제 2 화소(200b)의 화소전극(B1)에도 공급된다. 결국, 제 1 기간(T1)에는 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치한 제 1 화소(200a)의 화소전극(A1)과 제 2 화소(200b)의 화소전극(B1)에 동시에 데이터 신호가 공급된다. 한편, 상기 제 1 기간(T1)에 데이터 라인(DL1)에 공급되는 신호는 상기 제 1 화소(200a)에 해당되는 데이터 신호이다.
그리고, 제 2 기간(T2)에는 상기 제 2 스캔펄스(Vout2)의 제 2 임펄스(PL2)만 하이상태를 유지한다. 따라서, 제 2 기간(T2)에는 제 2 게이트 라인(GL2)만 구동된다. 다시말하면, 제 2 기간(T2)에는 제 2 게이트 라인(GL2)에 접속된 제 3 스위칭소자(M3)만 턴-온된다. 따라서, 상기 데이터 라인(DL1)으로부터의 데이터 신호가 상기 제 2 화소(200b)의 화소전극에만 공급된다. 결국, 제 2 기간(T2)에는 상기 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치한 제 2 화소(200b)의 화소전극(B1)에 데이터 신호가 공급된다. 한편, 상기 제 2 기간(T2)에 데이터 라인(DL1)에 공급되는 신호는 상기 제 2 화소(200b)에 해당하는 데이터 신호이다.
이와 같이, 제 1 기간(T1)에는 제 1 화소(200a)와 제 2 화소(200b)가 활성화되어 상기 제 1 화소(200a)와 제 2 화소(200b)가 동시에 데이터 신호(제 1 화소(200a)에 해당하는 데이터 신호)를 공급받지만, 이후, 제 2 기간(T2)에는 상기 제 2 화소(200b)만이 활성화되어 상기 제 2 화소(200b)만이 데이터 신호(제 2 화소(200b)에 해당하는 데이터 신호)를 공급받는다. 이때, 상기 제 1 기간(T1)의 데이터 신호와 제 2 기간(T2)의 데이터 신호는 하나의 데이터 라인(DL1)을 통해 시차를 두고 공급된다.
한편, 종래에는, 상기와 같은 특이한 형태의 스캔펄스를 출력하기 액정패널의 외부에 구비된 쉬프트 레지스터를 사용하였다. 따라서, 액정표시장치의 전체적인 사이즈가 커지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 쉬프트 레지스터에 구비된 각 스테이지를 액정패널상에 내장함으로써, 액정표시장치의 사이즈를 줄임과 아울러, 특이한 파형의 스캔펄스를 출력할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가 액정패널상에 내장되며, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드 를 제 1 전압원으로 방전시키는 제 2 스위칭소자; 상기 다음단 스테이지로부터 출력되는 스캔펄스에 동기된 제 1 클럭펄스 또는 충전펄스에 응답하여, 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 3 스위칭소자; 상기 제 2 노드에 충전된 제 2 전압원에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 4 스위칭소자; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; 다음 다음단 스테이지로부터의 스캔펄스에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 클럭펄스보다 앞서 출력되는 제 2 클럭펄스를 스캔펄스로서 출력하는 제 7 스위칭소자; 및, 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 전압원을 출력하는 제 8 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 서로 다른 위상을 순차적으로 출력되는 다수개의 충전펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가 액정패널상에 내장되며, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자; 상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자; 충전펄스에 응답하여, 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 3 스위칭소자; 상기 제 2 노드에 충전된 제 2 전압원에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 4 스위칭소자; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; 다음 다음단 스테이지로부터의 스캔펄스에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자; 상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 클럭펄스보다 앞서 출력되는 제 2 클럭펄스를 스캔펄스로서 출력하는 제 7 스위칭소자; 및, 상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 전압원을 출력하는 제 8 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가 액정패널상에 내장되며, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자; 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자; 스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자; 프레임마다 서로 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 3 전압원으로 충전시키는 제 4 스위칭소자; 상기 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; 상기 제 3 전압원과 반대의 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭소자; 상기 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자; 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자; 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자; 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 13 스위칭소자; 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 14 스위칭소자; 및, 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 15 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응 답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가 액정패널상에 내장되며, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자; 스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자; 프레임마다 서로 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 3 전압원으로 충전시키는 제 4 스위칭소자; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; 상기 제 3 전압원과 반대의 극성의 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭소자; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자; 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자; 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자; 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 13 스위칭소자; 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 14 스위칭소자; 및, 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 15 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가 액정패널상에 내장되며, 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자; 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자; 스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자; 프레임마다 서로 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 3 전압원으로 충전시키는 제 4 스위칭소자; 상기 제 2 노드에 충전된 제 3 전압원에 응답하여 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자; 상기 제 3 전압원과 반대의 극성의 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭소자; 상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자; 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자; 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자; 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자; 제 1 노드에 충전된 제 2 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 13 스위칭소자; 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 14 스위칭소자; 및, 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 15 스위칭소자를 포함하여 구성됨을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 5는 도 4의 각 스테이지로부터 출력되는 스캔펄스, 및 각 스테이지에 공급되는 신호의 타이밍도이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 서로 종속적으로 연결된 n개의 스테이지들(BST1 내지 BSTn), 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)로 구성된다. 여기서, 각 스테이지들(BST1 내지 BSTn+2)은 하나씩의 스캔펄스 (Vout1 내지 Voutn+2)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 제 2 더미 스테이지(BSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+2)를 출력한다. 이때, 상기 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 여기서, 상기 스캔펄스(Vout1 내지 Voutn+2)는, 상술한 바와 같이, 제 1 임펄스(PL1) 및 제 2 임펄스(PL2)로 이루어진다. 또한, 각 스테이지(BST1 내지 BSTn+2)로부터 출력된 각 스캔펄스(Vout1 내지 Voutn+2)는 서로 중첩된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(BST1 내지 BSTn+2)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스, 그리고 제 1 내지 제 4 충전펄스(F1 내지 F4) 중 두 개의 충전펄스를 공급받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류 전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 직류 전압원을 의미한다.
여기서, 상기 스테이지들(BST1 내지 BSTn+2) 중 가장 상측에 위치한 제 1 스테이지(BST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스, 및 제 1 내지 제 4 충전펄스(F1 내지 F4) 중 두 개의 충전펄스 외에도 스타트 펄스(SP)를 공급받는다.
여기서, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭 펄스(CLK1)보다 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 위상지연되어 출력된다.
한편, 상기 스테이지들(BST1 내지 BSTn+2) 중 제 1 스테이지(BST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들이 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
이와 같은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 각각은 일정한 주기를 가지고 계속적으로 출력된다. 따라서, 상기와 같이 네 개의 클럭펄스를 사용할 경우, 제 1 내지 제 4 스테이지(BST1 내지 BST4)는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 스캔펄스로서 출력한다. 이때, 상기 제 1 내지 제 4 클럭펄스 (CLK1 내지 CLK4)는, 상술한 바와 같이, 순차적으로 위상지연되어 있기 때문에, 상기 제 1 내지 제 4 스테이지(BST1 내지 BST4)로부터 출력되는 각 스캔펄스(Vout1 내지 Vout4)도 순차적으로 위상지연되어 출력된다. 즉, 상기 각 스캔펄스(Vout1 내지 Vout4)는 순차적으로 출력된다. 그리고, 제 5 스테이지는 다시 상기 제 1 클럭펄스(CLK1)를 스캔펄스로서 출력한다. 이때, 제 5 스테이지가 출력하는 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(BST1)로부터 출력된 제 1 클럭펄스(CLK1)로부터 한 주기 지연된 펄스이다.
여기서, 상기 각 클럭펄스(CLK1 내지 CLK4)는 상기 각 스캔펄스(Vout1 내지 Voutn+2)와 동일한 파형을 갖는다. 즉, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각각 제 1 임펄스(PL1)와 제 2 임펄스(PL2)로 이루어지며, 각 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 중첩되도록 출력된다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.
그리고, 상술한 바와 같이, 상기 제 1 내지 제 4 충전펄스(F1 내지 F4)(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 이 제 1 내지 제 4 충전펄스(F1 내지 F4)는 각 스테이지(BST1 내지 BSTn+2)가 디스에이블될 때, 상기 각 스테이지(BST1 내지 BSTn+2)에 구비된 제 2 노드를 충전시킴으로써 각 스테이지(BST1 내지 BSTn+2)가 제 2 전압원(VSS)을 출력할 수 있도록 한다. 이에 대해서는 이후에 좀 더 구체적으로 설명하기로 한다.
여기서, 상기 제 2 충전펄스(CLK2)는 상기 제 1 충전펄스(F1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 충전펄스(F3)는 상기 제 2 충전펄스(F2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 충전펄스(F4)는 상기 제 3 충전펄스(F3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 충전펄스(F1)는 상기 제 4 충전펄스(F4)보다 한 펄스폭만큼 위상지연되어 출력된다.
이때, 상기 제 1 내지 제 4 충전펄스(F1 내지 F4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 충전펄스(F1)부터 제 4 충전펄스(F4)까지 순차적으로 출력된 후, 다시 제 1 충전펄스(F1)부터 제 4 충전펄스(F4)까지 순차적으로 출력된다. 따라서, 상기 제 1 충전펄스(F1)는 상기 제 4 충전펄스(F4)와 제 2 충전펄스(F2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 충전펄스(F4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 충전펄스(F1 내지 F4)들 중 제 4 충전펄스(F4)가 가장 먼저 출력된다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 충전펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 충전펄스(F1 내지 F4)들 중 제 1 및 제 2 충전펄스(F1, F2)만을 사용할 수도 있으며, 제 1 내지 제 3 충전펄스(F1 내지 F3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 충전펄스들을 사용할 수도 있다. 이 네 개의 충전펄스들은 서로 중첩되지 않는다.
그리고, 상기 제 1 내지 제 n 스테이지(BST1 내지 BSTn), 그리고 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 제 2 전압원(VSS)을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를 갖는다.
여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일 때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다.
상기 제 1 노드가 충전상태이고 상기 제 2 노드가 방전상태일 때, 상기 출력부는 스캔펄스를 출력한다. 반면, 상기 제 1 노드가 방전상태이고 상기 제 2 노드가 충전상태일 때, 상기 출력부는 제 2 전압원(VSS)을 출력한다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러로부터의 스타트 펄스(SP)가 제 1 스테이지(BST1)에 입력되면, 상기 제 1 스테이지(BST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다. 이어서 상기 인에이블된 제 1 스테이지(BST1)는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(BST2)에 공급한다. 그러면, 상기 제 2 스테이지 (BST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제 2 스테이지(BST2)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인과 제 3 스테이지(BST3)에 공급한다. 그러면, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제 3 스테이지(BST3)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 3 스캔펄스(Vout3)(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(BST4), 및 상기 제 1 스테이지(BST1)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)(Vout3)에 응답하여 상기 제 4 스테이지(BST4)는 인에이블되고, 상기 제 1 스테이지(BST1)는 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다. 이어서, 상기 인에이블된 제 4 스테이지(BST4)는 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)를 입력받아 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 5 스테이지(BST5), 및 제 2 스테이지(BST2)에 함께 공급한다. 그러면, 상기 제 5 스테이지는 상기 제 4 스캔펄스(Vout4)에 응답하여 인에이블되고, 제 2 스테이지(BST2)는 제 2 전압원(VSS)를 제 2 게이트 라인에 공급한다. 이어서, 상기 인에이블된 제 5 스테이지는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 5 스캔펄스를 출력하고, 이를 제 5 게이트 라인, 제 6 스테이지, 및 상기 제 3 스테이지(BST3)에 함께 공급한다. 그러면, 상기 제 5 스캔펄스에 응답하여 상기 제 6 스테이지는 인에이블되고, 상기 제 3 스테이지(BST3)는 제 2 전압원(VSS)을 상기 제 3 게이트 라인에 공급한다. 이와 같은 방식으로, 제 6 내지 제 n 스테 이지(BST6 내지 BSTn)까지 순차적으로 제 6 내지 제 n 스캔펄스(Vout6 내지 Voutn)를 출력하고, 이들을 각각 제 6 내지 제 n 게이트 라인에 순차적으로 공급한다. 이때, 상기 인접하는 스캔펄스간은 일정시간만큼 중첩되는 펄스폭 구간을 갖는다. 여기서, 제 1 더미 스테이지(BSTn+1)는 제 n-1 스테이지(BSTn-1)에 제 n+1 스캔펄스(Voutn+1)를 공급하는 역할을 하며, 제 2 더미 스테이지(BSTn+2)는 제 n 스테이지(BSTn)에 제 n+2 스캔펄스(Voutn+2)를 공급하는 역할을 한다. 즉, 상기 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)로부터 출력된 제 n+1 및 제 n+2 스캔펄스(Voutn+1, Voutn+2)는 게이트 라인에는 공급되지 않으며, 단지 상기 제 n-1 및 제 n 스테이지(BSTn-1, BSTn)가 제 2 전압원(VSS)을 출력할 수 있도록 역할하는 더미 출력이다.
이와 같이, 각 스테이지(BST1 내지 BSTn+2)는 스캔펄스(Vout1 내지 Voutn+2)를 출력하고, 이를 다음단의 스테이지에 스타트 펄스(SP)로서 제공한다. 또한, 상기 각 스테이지(BST1 내지 BSTn+2)는 자신으로부터 다음 다음 단에 위치한 스테이지로부터 출력된 스캔펄스에 응답하여, 대응되는 게이트 라인에 제 2 전압원(VSS)을 공급한다.
한편, 상기 제 1 스테이지(BST1)에는 제 3 충전펄스(F3)가 입력되고, 제 2 스테이지(BST2)에는 제 4 충전펄스(F4)가 입력되며, 제 3 스테이지(BST3)에는 제 1 충전펄스(F1)가 입력되며, 제 4 스테이지(BST4)에는 제 2 충전펄스(F2)가 입력되며, ..., 제 n-1 스테이지(BSTn-1)에는 제 1 충전펄스(F1)가 입력되며, 제 n 스테이지(BSTn)에는 제 2 충전펄스(F2)가 입력되며, 제 1 더미 스테이지(BSTn+1)에는 제 3 충전펄스(F3)가 입력되며, 제 2 더미 스테이지(BSTn+2)에는 제 4 충전펄스(F4)가 입력된다.
여기서, 각 스테이지(BST1 내지 BSTn+2)에 공급되는 충전펄스(F1 내지 F4)는, 자신으로부터 다음 다음단에 위치한 스테이지로부터 출력된 스캔펄스와 동일한 시점에 출력된다. 예를 들어, 제 1 스테이지(BST1)에 공급되는 제 3 충전펄스(F3)는, 상기 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)(Vout3)와 동일한 시점에 출력된다. 즉, 상기 제 1 스테이지(BST1)는 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)와, 상기 제 3 충전펄스(F3)를 동시에 공급받는다. 결국, 상기 제 3 충전펄스(F3)와, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 의해 디스에이블된다. 나머지 스테이지도 상기 제 1 스테이지(BST1)와 동일하게 동작한다.
여기서, 상기 각 스테이지(BST1 내지 BSTn+2)에 구성된 회로를 상세히 설명하면 다음과 같다. 한편, 상기 각 스테이지(BST1 내지 BSTn+2)의 회로구성은 모두 동일하므로, 제 3 스테이지(BST3)만을 예로 들어 설명하기로 한다.
도 6은 도 4의 제 3 스테이지에 대한 회로 구성도이다.
상기 제 3 스테이지(BST3)는, 상술한 바와 같은 노드 제어부(600a)와 출력부(600b)로 구성된다.
상기 제 3 스테이지(BST3)의 노드 제어부(600a)는, 제 1 내지 제 6 NMOS 트랜지스터(Tr1 내지 Tr6)를 구비한다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하 여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 2 스테이지(BST2)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 NMOS 트랜지스터(Tr2)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 제 2 스테이지(BST2)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 다음 다음단의 스테이지로부터 출력되는 스캔펄스에 동기된 클럭펄스에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 1 충전펄스(F1)(제 5 스테이지로부터 출력된 제 5 스캔펄스에 동기된 충전펄스)에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 충전펄스(F1)를 전송하는 충전라인에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.
한편, 상기 제 3 NMOS 트랜지스터(Tr3)는, 상기 제 3 충전펄스(F3) 대신에, 다음 다음단 스테이지로부터 출력된 스캔펄스를 공급받을 수도 있다. 이때, 상기 제 3 스테이지(BST3)의 제 3 NMOS 트랜지스터(Tr3)는, 제 5 스테이지로부터의 제 5 스캔펄스에 응답하여, 상기 제 2 노드(QB)를 제 1 전압원(VDD)으로 충전시킨다. 이와 같이, 상기 제 3 NMOS 트랜지스터(Tr3)가 다음 다음단의 스테이지로부터 출력된 스캔펄스를 입력받아 동작할 경우, 상기 제 1 내지 제 4 충전펄스(F1 내지 F4)는 필요없다. 따라서, 상기 제 3 NMOS 트랜지스터(Tr3)가 다음 다음단의 스테이지로부터 출력된 스캔펄스를 입력받아 동작할 경우, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)만으로 상기 쉬프트 레지스터를 동작시킬 수 있다.
제 4 NMOS 트랜지스터(Tr4)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 다음 다음단 스테이지로부터 출력된 스캔펄스에 응답하여 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 6 NMOS 트랜지스터(Tr6)는, 제 5 스테이지로부터의 제 5 스캔펄스에 응답하여 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 제 5 스테이지(BST5)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 스테이지(BST3)의 출력부(600b)는, 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)를 구비한다.
제 7 NMOS 트랜지스터(Tr7)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 스캔펄스를 출력한다. 그리고 이를 해당 게이트 라인, 전전단 스테이지, 및 다음단 스테이지에 공급한다. 즉, 상기 제 7 NMOS 트랜지스터(Tr7)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)(Vout3)로서 출력한다. 그리고, 이 출력된 제 3 스캔펄스(Vout3)(Vout3)를 제 3 게이트 라인, 제 1 스테이지(BST1), 및 제 4 스테이지(BST4)에 공급한다. 여기서, 상기 제 1 스테이지(BST1)에 공급된 제 3 스캔펄스(Vout3)(Vout3)는 상기 제 1 스테이지(BST1)를 디스에이블시키고, 상기 제 4 스테이지(BST4)에 공급된 제 3 스캔펄스(Vout3)(Vout3)는 상기 제 4 스테이지(BST4)를 인에이블시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 제 1 노드(Q)에 접속되어 있으며, 소스단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인 에 접속되어 있으며, 드레인단자는 제 3 게이트 라인, 제 1 스테이지(BST1), 및 제 4 스테이지(BST3)에 공통으로 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 상기 제 2 노드(QB)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 자신이 속한 스테이지에 접속된 게이트 라인, 전전단의 스테이지, 및 다음단의 스테이지에 공급한다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 3 게이트 라인, 제 1 스테이지(BST1), 및 제 4 스테이지(BST4)에 공통으로 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 1 및 제 2 스테이지(BST1, BST2), 제 4 내지 제 n 스테이지(BST4 내지 BSTn), 그리고 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)도 상술한 제 3 스테이지(BST3)와 동일한 구성을 갖는다.
단, 제 1 스테이지(BST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)의 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 2 NMOS 트랜지스터(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다.
그리고, 상기 제 1 및 제 2 스테이지(BST1, BST2)의 전전단에는 스테이지는 존재하지 않는다. 따라서, 상기 제 1 스테이지(BST1)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공급한다. 이와 마찬가지로, 상기 제 2 스테이지(BST2)는 제 2 스캔펄스(Vout2)를 출력하고 이를 제 2 게이트 라인 및 제 3 스테이지(BST3)에 공급한다.
그리고, 제 2 더미 스테이지(BSTn+2)의 다음단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 2 더미 스테이지(BSTn+2)의 제 7 및 제 8 NMOS 트랜지스터(Tr7, Tr8)의 드레인단자는 상기 제 n 스테이지(BSTn)의 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 접속된다.
이와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 7은 도 6의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면이다.
먼저, 스타트 펄스(SP)는 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자에 인가되어, 상기 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)를 턴-온시킨다.
그러면, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 상기 제 1 전압원(VDD)으로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 5 및 제 7 NMOS 트랜지스터(Tr5, Tr7)가 턴-온된다. 여기서, 상기 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB)에 공급된다. 이로 인해, 상기 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전되며, 상기 제 2 노드(QB)에 게이트단자가 접속된 제 4 및 제 8 NMOS 트랜지스터(Tr4, Tr8)가 턴-오프된다.
이와 같이, 상기 스타트 펄스(SP)에 의해서 제 1 스테이지(BST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 노드(QB)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(BST1)가 인에이블된다.
이 상태에서, 상기 제 1 스테이지(BST1)의 제 7 NMOS 트랜지스터(Tr7)에 제 1 클럭펄스(CLK1)가 공급되면, 상기 제 7 NMOS 트랜지스터(Tr7)는 상기 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력한다. 이때, 상기 제 1 클럭펄스(CLK1)와 스타트 펄스(SP)는 중첩되어 출력되므로, 상기 제 1 스캔펄스(Vout1)는 상기 스타트 펄스(SP)에 중첩되어 출력된다.
이 제 1 스캔펄스(Vout1)는 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공급된다. 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)는 제 2 스테이지(BST2)의 상기 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)에 공급된다. 이에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다.
즉, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스(Vout1)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스에 의해서 인에이블된다. 이 상태에서, 상기 제 2 스테이지(BST2)의 제 7 NMOS 트랜지스터(Tr7)에 제 2 클럭펄스(CLK2)가 공급되면, 상기 제 7 NMOS 트랜지스터(Tr7)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 이때, 상기 제 2 클럭펄스 (CLK2)는 상기 제 1 클럭펄스(CLK1)와 중첩되므로, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스캔펄스(Vout1)와 중첩되도록 출력된다.
이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인 및 제 3 스테이지(BST3)에 공급된다. 즉, 상기 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)의 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)에 공급된다. 이에 따라, 상기 제 3 스테이지(BST3)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 즉, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다.
이 상태에서, 상기 제 3 스테이지(BST3)의 제 7 NMOS 트랜지스터(Tr7)에 제 3 클럭펄스(CLK3)가 공급되면, 상기 제 7 NMOS 트랜지스터(Tr7)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 이때, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)와 중첩되므로, 상기 제 3 스캔펄스(Vout3)는 상기 제 2 스캔펄스(Vout2)와 중첩되도록 출력된다.
이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인 및 제 4 스테이지(BST4)에 공급된다. 즉, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)는 제 4 스테이지(BST4)의 제 1 및 제 2 NMOS 트랜지스터(Tr1, Tr2)에 공급된다. 이에 따라, 상기 제 4 스테이지(BST4)의 제 1 노드(Q)가 충전되고, 제 2 노드(QB)가 방전된다. 즉, 상기 제 4 스테이지(BST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이블된 다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 4 스테이지(BST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이블된다.
이 상태에서, 상기 제 4 스테이지(BST4)의 제 7 NMOS 트랜지스터(Tr7)에 제 4 클럭펄스(CLK4)가 공급되면, 상기 제 7 NMOS 트랜지스터(Tr7)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 이때, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)와 중첩되므로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스캔펄스(Vout3)와 중첩되도록 출력된다.
한편, 상기 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)는 제 1 스테이지(BST1)의 제 6 NMOS 트랜지스터(Tr6)에도 공급된다. 즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(BST1)에 구비된 제 6 NMOS 트랜지스터(Tr6)의 게이트단자에 공급된다. 이때, 제 3 충전펄스(F3)가 상기 제 3 스캔펄스(Vout3)에 동기되어 출력된다. 이 제 3 충전펄스(F3)는 상기 제 1 스테이지(BST1)에 구비된 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 공급된다. 이와 같이, 상기 제 1 스테이지(BST1)에 제 3 스캔펄스(Vout3) 및 제 3 충전펄스(F3)가 공급됨에 따라, 상기 제 1 스테이지(BST1)가 디스에이블된다.
구체적으로, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(BST1)에 구비된 제 6 NMOS 트랜지스터(Tr6)를 턴-온시킨다. 그러면, 제 2 전압원(VSS)이, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 방전된다. 따라 서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 접속된 제 5 및 제 7 NMOS 트랜지스터(Tr5, Tr7)가 턴-오프된다.
또한, 상기 제 3 충전펄스(F3)가 상기 제 1 스테이지(BST1)의 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 공급됨에 따라, 상기 제 1 스테이지(BST1)의 제 3 NMOS 트랜지스터(Tr3)가 턴-온된다. 그러면, 상기 턴-온된 제 3 NMOS 트랜지스터(Tr3)를 통해, 제 1 전압원(VDD)이 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)가 충전된다. 따라서, 상기 제 1 스테이지(BST1)의 제 2 노드(QB)에 게이트단자가 접속된 제 4 및 제 8 NMOS 트랜지스터(Tr4, Tr8)가 턴-온된다. 여기서, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해 제 2 전압원(VSS)이 상기 제 1 노드(Q)에 공급됨에 따라, 상기 제 1 노드(Q)의 방전이 가속화된다.
이와 같이, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3), 및 제 3 충전펄스(F3)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전되고, 제 2 노드(QB)가 충전된다. 즉, 상기 제 1 스테이지(BST1)는, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3), 및 제 3 충전펄스(F3)에 의해 디스에이블된다. 이 디스에이블된 제 1 스테이지(BST1)는, 자신에 구비된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 제 1 게이트 라인에 공급한다.
이와 같은 방식으로, 각 스테이지(BST1 내지 BSTn+2)는 자신으로부터 이전단으로부터 출력된 스캔펄스에 의해 인에이블된다. 그리고, 각 스테이지(BST1 내지 BSTn+2)는 자신으로부터 다음 다음단에 위치한 스테이지로부터의 스캔펄스에 의해 디스에이블된다.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 9a는 홀수 번째 프레임동안 도 8의 스테이지로부터 출력되는 스캔펄스, 및 상기 각 스테이지에 공급되는 각종 신호의 타이밍도이며, 도 9b는 짝수 번째 프레임동안 도 8의 스테이지로부터 출력되는 스캔펄스, 및 상기 각 스테이지에 공급되는 각종 신호의 타이밍도이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 8에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들, 그리고 제 1 및 제 2 더미 스테이지(CSTn+1, CSTn+2)로 구성된다. 여기서, 전체 스테이지들(CST1 내지 CSTn+2)은 하나씩의 스캔펄스(Vout1 내지 Voutn+2)를 출력하며, 이때 상기 제 1 스테이지(CST1)부터 제 2 더미 스테이지(CSTn+2)까지 차례로 스캔펄스(Vout1 내지 Voutn+2)를 출력한다. 이때, 상기 제 1 및 제 2 더미 스테이지(CSTn+1, CSTn+2)를 제외한 상기 스테이지들(CST1 내지 CSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(CST1 내지 CSTn)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4) 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원이다. 이때, 상기 제 3 전압원(VDD3)은 제 4 전압원(VDD4)에 반전된 위상을 갖는다. 즉, 동일 프레임 내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다.
여기서, 상기 스테이지들(CST1 내지 CSTn) 중 가장 상측에 위치한 제 1 스테이지(CST1)는, 상기 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 한 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 위상지연되어 출력된다.
한편, 상기 스테이지들(CST1 내지 CSTn+1) 중 제 1 스테이지(CST1)에 인가되 는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
여기서, 상기 각 클럭펄스는 상기 각 스캔펄스(Vout1 내지 Voutn+2)와 동일한 파형을 갖는다. 즉, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각각 제 1 임펄스(PL1)와 제 2 임펄스(PL2)로 이루어지며, 각 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 중첩되도록 출력된다. 물론, 각 스캔펄스(Vout1 내지 Voutn+2)도 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)와 동일한 파형을 가진다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.
이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러로부터의 스타트 펄스(SP)가 제 1 스테이지(CST1)에 입력되면, 상기 제 1 스테이지(CST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다. 이어서 상기 인에이블된 제 1 스테이지(CST1)는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(CST2)에 공급한다. 그러면, 상기 제 2 스테이지(CST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제 2 스테이지(CST2)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인과 제 3 스테이지(CST3)에 공급한다. 그러면, 상기 제 3 스테이지(CST3)는 상기 제 2 스캔펄스(Vout2)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제 3 스테이지(CST3)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(CST4), 및 상기 제 1 스테이지(CST1)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(CST4)는 인에이블되고, 상기 제 1 스테이지(CST1)는 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다. 이어서, 상기 인에이블된 제 4 스테이지(CST4)는 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)를 입력받아 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인과 제 5 스테이지, 및 제 2 스테이지(CST2)에 공급한다. 그러면, 상기 제 4 스캔펄스(Vout4)에 응답하여 상기 제 5 스테이지(CST5)는 인에이블되고, 상기 제 2 스테이지(CST2)는 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다. 이어서, 상기 인에이블된 제 5 스테이지는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 5 스캔펄스를 출력하고, 이를 제 5 게이트 라인, 제 6 스테이지, 및 상기 제 3 스테이지(CST3)에 함께 공급한다. 그러면, 상기 제 5 스캔펄스에 응답하여 상기 제 6 스테이지는 인에이블되고, 상기 제 3 스테이지(CST3)는 제 2 전압원(VSS)을 상기 제 3 게이트 라인에 공급한다. 이와 같은 방식으로, 제 6 내지 제 n 스테이지(CSTn)까지 순차적으로 제 6 내지 제 n 스캔펄스(Voutn)를 출력하고, 이들을 각각 제 6 내지 제 n 게이트 라인에 순차적으로 공급한다. 이때, 상기 인접하는 스캔펄스간은 일정시간만큼 중첩되는 펄스폭 구간을 갖는다. 여기서, 제 1 더미 스테이지(CSTn+1)는 제 n-1 스테이지(CSTn-1)에 제 n+1 스캔펄스(Voutn+1)를 공급하는 역할을 하며, 제 2 더미 스테이지(CSTn+2)(300h)는 제 n 스테이지(CSTn)에 제 n+2 스캔펄스(Voutn+2)를 공급하는 역할을 한다. 즉, 상기 제 1 및 제 2 더미 스테이지(CSTn+1, CSTn+2)로부터 출력된 제 n+1 및 제 n+2 스캔펄스(Voutn+1, Voutn+2)는 게이트 라인에는 공급되지 않으며, 단지 상기 제 n-1 및 제 n 스테이지(CSTn-1, CSTn)가 제 3 전압원(VDD3)을 출력할 수 있도록 역할하는 더미 출력이다.
이와 같이, 각 스테이지(CST1 내지 CSTn+2)는 스캔펄스(Vout1 내지 Voutn+2)를 출력하고, 이를 대응하는 게이트 라인에 각각 순차적으로 공급함과 동시에, 다음단의 스테이지에 스타트 펄스(SP)로서 제공한다. 또한, 상기 각 스테이지(CST1 내지 CSTn+2)는 자신으로부터 다음 다음 단에 위치한 스테이지로부터 출력된 스캔펄스에 응답하여, 대응되는 게이트 라인에 제 2 전압원(VSS)을 공급한다.
그리고, 각 스테이지(CST1 내지 CSTn+2)는, 크게 제 1, 제 2 및 제 3 노드의 충전 및 방전을 제어하는 노드 제어부와, 상기 제 1, 제 2, 제 3 노드의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하는 출력부로 구성된다. 여기서, 상기 제 1, 제 2, 및 제 3 노드는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드가 충전 상태일 때는 상기 제 2 노드 및 제 3 노드가 모두 방전상태를 유지하고, 상기 제 1 노드가 방전 상태일 때는 상기 제 2 노드 및 제 3 노드 중 어느 하나가 충전상태를 유지한다. 즉, 홀수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 충전되고, 상기 제 3 노드가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드가 방전상태 일 때, 상기 제 2 노드가 방전되고, 상기 제 3 노드가 충전된다. 이와 같이, 상기 제 1 노드가 방전상태일 때, 상기 제 2 노드 및 제 3 노드에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드 및 제 3 노드에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다.
여기서, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지를 좀 더 구체적으로 설명하면 다음과 같다.
도 10은 도 8의 제 3 스테이지에 대한 회로 구성도이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 상술한 노드 제어부(100a) 및 출력부(100b)를 구비한다.
상기 제 3 스테이지(CST3)의 노드 제어부(100a)는 제 1 내지 제 12 NMOS 트랜지스터(Tr1 내지 Tr12)로 구성된다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 2 스테이지(CST2)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 NMOS 트랜지스터(Tr2)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 2 스테이지(CST2)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 제 2 스테이지(CST2)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB1)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 노드(QB1)에 접속된다. 여기서, 상기 제 3 전압원(VDD3)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 정극성을 가지며, 짝수 프레임에는 부극성을 가진다.
제 5 NMOS 트랜지스터(Tr5)는, 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 노드(QB2)에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 이때, 상기 제 4 전압원(VDD4)은 상기 제 3 전압원(VDD3)과 반전된 위상을 갖는다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 부극성을 가지며, 짝수 프레임에는 정극성을 가진다.
제 7 NMOS 트랜지스터(Tr7)는, 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 10 NMOS 트랜지스터(Tr10)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 상기 제 2 노드(QB1)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 11 NMOS 트랜지스터(Tr11)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 12 NMOS 트랜지스터(Tr12)는, 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 12 NMOS 트랜지스터(Tr12)는, 제 5 스테이지로부터의 제 5 스캔펄스(Vout5)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 제 5 스테이지에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고. 제 3 스테이지(CST3)의 출력부(100b)는, 제 13 내지 제 15 NMOS 트랜지스터(Tr13 내지 Tr15)로 구성된다.
제 13 NMOS 트랜지스터(Tr13)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 게이트 라인에 출력한다. 또한, 이 스캔펄스를 전전단 스테이지와 다음단 스테이지에 모두 공급한다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 3 게이트 라인, 제 1 스테이지(CST1)에 구비된 제 12 NMOS의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)의 게이트단자에 접속된다.
제 14 NMOS 트랜지스터(Tr14)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 14 NMOS 트랜지스터(Tr14)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 제 3 게이트 라인에 공급한다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(CST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)의 게이트단자에 접속된다.
제 15 NMOS 트랜지스터(Tr15)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 15 NMOS 트랜지스터(Tr15)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 제 3 게이트 라인에 공급한다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 게이트 라인, 제 1 스테이지(CST1)에 구비된 제 12 NMOS의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)의 게이트단자에 접속된다.
제 1 및 제 2 스테이지(CST1, CST2), 제 4 내지 제 n 스테이지(CST4 내지 CSTn), 그리고 제 1 및 제 2 더미 스테이지(CSTn+1, CSTn+2)도 상술한 제 3 스테이지(CST3)와 동일한 구성을 갖는다.
단, 제 1 스테이지(CST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(CST1)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(CST1)의 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 2 NMOS 트랜지스터(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(CST1)의 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 그리고, 상기 제 3 NMOS 트랜지스터(Tr3)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(CST1)의 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다.
그리고, 상기 제 1 및 제 2 스테이지(CST1, CST2)의 전전단에는 스테이지는 존재하지 않는다. 따라서, 상기 제 1 스테이지(CST1)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(CST2)에 공급한다. 이와 마찬가지로, 상기 제 2 스테이지(CST2)는 제 2 스캔펄스(Vout2)를 출력하고 이를 제 2 게 이트 라인 및 제 3 스테이지(CST3)에 공급한다.
그리고, 제 2 더미 스테이지(CSTn+2)의 다음단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 2 더미 스테이지(CSTn+2)의 제 13 NMOS 트랜지스터(Tr13)의 소스단자, 제 14 NMOS 트랜지스터(Tr14)의 드레인단자, 및 제 15 NMOS 트랜지스터(Tr15)의 드레인단자는 상기 제 n 스테이지(CSTn)의 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속된다.
이와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 11은 도 10의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면이다.
여기서, 제 1 프레임동안 제 3 전압원(VDD3)이 정극성의 전압으로 유지되고, 제 4 전압원(VDD4)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임동안 상기 제 3 전압원(VDD3)이 부극성의 전압으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임동안 상기 제 3 전압원(VDD3)이 정극성으로 유지되고, 제 4 전압원(VDD4)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임동안 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다고 가정한다.
먼저, 스타트 펄스(SP)는 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 및 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 인가되어, 상기 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)를 턴-온시킨다.
그러면, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 상기 제 1 전압원(VDD)으로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 8, 제 9, 및 제 13 NMOS 트랜지스터(Tr8, Tr9, Tr13)가 동시에 턴-온된다. 여기서, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8) 및 제 2 NMOS 트랜지스터(Tr2)를 통해 제 2 전압원(VSS)이 제 2 노드(QB1)에 공급된다. 따라서, 상기 제 2 노드(QB1)는 방전상태로 유지되며, 이 제 2 노드(QB1)에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)가 턴-오프된다.
그리고, 상기 턴-온된 제 3 및 제 9 NMOS 트랜지스터(Tr3, Tr9)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이때, 상기 제 3 노드(QB2)가 상기 제 2 전압원(VSS)으로 방전됨에 따라, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 11 및 제 15 NMOS 트랜지스터(Tr11, Tr15)는 턴-오프된다.
또한, 제 4 NMOS 트랜지스터(Tr4)는, 자신의 게이트단자에 제 3 전압원(VDD3)이 인가됨에 따라 턴-온된다. 상기 제 3 전압원(VDD3)은 제 1 프레임동안 항상 정극성 상태를 유지하므로, 상기 제 4 NMOS 트랜지스터(Tr4)는 제 1 프레임동안 항상 턴-온상태를 유지한다. 여기서, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해 제 3 전압원(VDD3)이 제 2 노드(QB1)에 공급된다. 결국, 상기 제 2 노드(QB1)에는 상술한 제 2 전압원(VSS)과 제 3 전압원(VDD3)이 동시에 공급된다. 그런데, 상기 제 2 전압원(VSS)을 공급하는 트랜지스터의 수가, 상기 제 3 전압원(VDD3)을 공급하는 트랜지스터의 수보다 더 많기 때문에, 상기 제 2 노드(QB1)는 제 2 전압원(VSS)으로 유지된다. 이로 인해 상기 제 2 노드(QB1)는 방전상태를 유지한다. 따라서, 상기 제 2 노드(QB1)에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)는 턴-오프된다.
또한, 상기 제 3 전압원(VDD3)은 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에도 공급된다. 따라서, 상기 제 5 NMOS 트랜지스터(Tr5)도 제 1 프레임동안 항상 턴-온상태를 유지한다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 결국, 제 3 노드(QB2)는 제 3, 제 5, 및 제 9 NMOS 트랜지스터(Tr3, Tr5, Tr9)에 의해 방전상태를 유지하게 된다. 따라서, 상기 제 3 노드(QB2)에 게이트단가 접속된 제 11 및 제 15 NMOS 트랜지스터(Tr11, Tr15)는 턴-오프된다.
또한, 제 6 NMOS 트랜지스터(Tr6)는, 자신의 게이트단자에 인가된 제 4 전압원(VDD4)에 의해 턴-오프된다. 여기서, 상기 제 4 전압원(VDD4)은 제 1 프레임동안 부극성으로 유지되므로, 상기 제 6 NMOS 트랜지스터(Tr6)는 제 1 프레임동안 항상 턴-오프상태를 유지한다.
또한, 상기 제 4 전압원(VDD4)은 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에도 인가되므로, 제 1 프레임동안 상기 제 7 NMOS 트랜지스터(Tr7)는 항상 턴-오프상태를 유지한다.
이와 같이, 상기 스타트 펄스(SP)에 의해서 제 1 스테이지(CST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 및 제 3 노드(QB1, QB2)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(CST1)가 인에이블된다.
이 상태에서, 상기 제 1 스테이지(CST1)의 제 13 NMOS 트랜지스터(Tr13)에 제 1 클럭펄스(CLK1)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력한다. 이때, 상기 제 1 클럭펄스(CLK1)와 스타트 펄스(SP)는 중첩되어 출력되므로, 상기 제 1 스캔펄스(Vout1)는 상기 스타트 펄스(SP)에 중첩되어 출력된다.
이 제 1 스캔펄스(Vout1)는 제 1 게이트 라인 및 제 2 스테이지(CST2)에 공급된다. 즉, 상기 제 1 스테이지(CST1)로부터의 제 1 스캔펄스(Vout1)는 제 2 스테이지(CST2)의 상기 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)에 공급된다. 이에 따라, 상기 제 2 스테이지(CST2)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 2 스테이지(CST2)는 상기 제 1 스캔펄스(Vout1)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(CST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 2 스테이지(CST2)는 상기 제 1 스캔펄스(Vout1)에 의해서 인에이블된다. 이 상태에서, 상기 제 2 스테이지(CST2)의 제 13 NMOS 트랜지스터(Tr13)에 제 2 클럭펄스(CLK2)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 이때, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)와 중첩되므로, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스캔펄스(Vout1)와 중첩되도록 출력된다.
이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인 및 제 3 스테이지(CST3)에 공 급된다. 즉, 상기 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)는 제 3 스테이지(CST3)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)에 공급된다. 이에 따라, 상기 제 3 스테이지(CST3)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 3 스테이지(CST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(CST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 3 스테이지(CST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다.
이 상태에서, 상기 제 3 스테이지(CST3)의 제 13 NMOS 트랜지스터(Tr13)에 제 3 클럭펄스(CLK3)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 이때, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)와 중첩되므로, 상기 제 3 스캔펄스(Vout3)는 상기 제 2 스캔펄스(Vout2)와 중첩되도록 출력된다.
이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인 및 제 4 스테이지(CST4)에 공급된다. 즉, 상기 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)는 제 4 스테이지(CST4)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)에 공급된다. 이에 따라, 상기 제 4 스테이지(CST4)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 4 스테이지(CST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(CST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 4 스테이지(CST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이블된다.
이 상태에서, 상기 제 4 스테이지(CST4)의 제 13 NMOS 트랜지스터(Tr13)에 제 4 클럭펄스(CLK4)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 이때, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)와 중첩되므로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스캔펄스(Vout3)와 중첩되도록 출력된다.
한편, 상기 제 3 스테이지(CST3)로부터 출력된 제 3 스캔펄스(Vout3)는 제 1 스테이지(CST1)의 제 12 NMOS 트랜지스터(Tr12)에도 공급된다. 즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(CST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 공급된다. 이에 따라, 상기 제 1 스테이지(CST1)가 디스에이블된다.
구체적으로, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(CST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)를 턴-온시킨다. 그러면, 제 2 전압원(VSS)이, 상기 턴-온된 제 12 NMOS 트랜지스터(Tr12)를 통해 제 1 스테이지(CST1)의 제 1 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)가 방전된다. 따라서, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에 접속된 제 8, 제 9, 및 제 13 NMOS 트랜지스터(Tr8, Tr9, Tr13)가 턴-오프된다. 또한, 이때 상기 스타트 펄스(SP)가 로우로 변화함에 따라 상기 로우 상태의 스타트 펄스(SP)를 공급받는 제 1 스테이지(CST1)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)가 턴-오프된다.
여기서, 상기 제 1 스테이지(CST1)의 제 2 및 제 8 NMOS 트랜지스터(Tr2, Tr8)가 턴-오프상태이므로, 상기 제 1 스테이지(CST1)의 제 2 노드(QB1)는 제 4 NMOS 트랜지스터(Tr4)를 통해 공급되는 제 1 전압원(VDD)으로 충전된다. 따라서, 상기 제 1 스테이지(CST1)의 제 2 노드(QB1)에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)가 모두 턴-온된다. 이때, 상기 턴-온된 제 14 NMOS 트랜지스터(Tr14)를 통해 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다.
한편, 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 제 2 전압원(VSS)이 제 1 노드(Q)에 공급된다. 결국, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 제 10 및 제 12 NMOS 트랜지스터(Tr10, Tr12)에 의해 방전된다.
이와 같이, 상기 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)에 의해 상기 제 1 스테이지(CST1)의 제 1 노드(Q) 및 제 3 노드(QB2)는 방전되고, 제 2 노드(QB1)가 충전된다. 즉, 상기 제 1 스테이지(CST1)는, 상기 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 디스에이블된다. 이 디스에이블된 제 1 스테이지(CST1)는, 자신에 구비된 제 14 NMOS 트랜지스터(Tr14)를 통해 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 제 1 게이트 라인에 공급한다.
이와 같은 방식으로, 각 스테이지(CST1 내지 CSTn+2)는 자신으로부터 이전단으로부터 출력된 스캔펄스에 의해 인에이블된다. 그리고, 각 스테이지(CST1 내지 CSTn+2)는 자신으로부터 다음 다음단에 위치한 스테이지로부터의 스캔펄스에 의해 디스에이블된다.
한편, 제 2 프레임에는 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다. 이에 의해, 상기 각 스테이지(CST1 내지 CSTn+2)가 디스에이블될 때, 각 스테이지(CST1 내지 CSTn+2)의 제 2 노드(QB1)가 방전되고, 제 3 노드(QB2)가 충전된다. 따라서, 상기 각 스테이지(CST1 내지 CSTn+2)가 디스에이블될 때, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 15 NMOS 트랜지스터(Tr15)를 통해 제 2 전압원(VSS)이 출력된다. 이와 같이, 프레임별로 상기 제 2 및 제 3 노드(QB1, QB2)가 서로 교번적으로 충전/방전됨으로 인해, 출력부(100)에 구비된 제 14 및 제 15 NMOS 트랜지스터(Tr15)의 열화를 방지할 수 있다.
한편, 상기 스테이지는 다음과 같은 회로 구성을 가질 수 있다.
도 12는 도 8의 제 3 스테이지에 대한 또 다른 회로 구성도이다.
제 3 스테이지(CST3)는, 도 12에 도시된 바와 같이, 노드 제어부(120a)와 출력부(120b)로 구성된다. 이 노드 제어부(120a)는 제 1 내지 제 13 NMOS 트랜지스터(Tr1 내지 Tr12), 그리고, 제 16 및 제 17 NMOS 트랜지스터(Tr16, Tr17)를 포함한다. 그리고, 출력부(120b)는 제 13 내지 15 NMOS 트랜지스터(Tr13 내지 Tr15)를 구비한다. 여기서, 상기 노드 제어부(120a)의 제 1 내지 제 12 NMOS 트랜지스터(Tr1 내지 Tr12)는, 도 10의 노드 제어부(100a)에 구비된 제 1 내지 제 12 NMOS 트랜지스터(Tr1 내지 Tr12)와 동일하고, 상기 출력부(120b)의 제 13 내지 제 15 NMOS 트랜지스터(Tr13 내지 Tr15)는, 도 10의 출력부(100b)에 구비된 제 13 내지 제 15 NMOS 트랜지스터(Tr13 내지 Tr15)와 동일하다. 즉, 도 12의 제 3 스테이지(CST3)는, 도 10의 제 3 스테이지(CST3)와 동일하며, 단지 도 12의 제 3 스테이지(CST3)는 제 16 및 제 17 NMOS 트랜지스터(Tr16, Tr17)를 더 구비한다.
상기 제 16 NMOS 트랜지스터(Tr16)는, 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해, 상기 제 16 NMOS 트랜지스터(Tr16)의 게이트단자는 제 5 스테이지로부터의 제 5 스캔펄스에 응답하여, 제 2 노드(QB)를 제 3 전압원(VDD3)으로 충전시킨다.
상기 제 17 NMOS 트랜지스터(Tr17)는, 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 4 전압원(VDD4)으로 충전시킨다. 즉, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자는 제 5 스테이지로부터의 제 5 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자는 제 5 스테이지에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 노드(QB2)에 접속된다.
즉, 상기 제 16 NMOS 트랜지스터(Tr16)는, 제 4 NMOS 트랜지스터(Tr4)와 함께, 상기 제 2 노드(QB)에 제 3 전압원(VDD3)을 공급함으로써 상기 제 2 노드(QB)의 충전이 더욱 빠르게 진행되도록 하고 있다. 또한, 상기 제 16 NMOS 트랜지스터(Tr17)와 제 4 NMOS 트랜지스터(Tr4)를 함께 사용하게 되면, 상기 제 4 NMOS 트랜지스터(Tr4)의 채널폭을 작게 설계할 수 있다. 이로 인해, 다이오드 형태로 이루어진 제 4 NMOS 트랜지스터(Tr4)의 열화를 방지할 수 있다.
그리고, 상기 제 17 NMOS 트랜지스터(Tr17)는, 제 6 NMOS 트랜지스터(Tr6)와 함께, 상기 제 3 노드(QB2)에 제 4 전압원(VDD4)을 공급함으로써 상기 제 3 노드(QB2)의 충전이 더욱 빠르게 진행되도록 하고 있다. 또한, 상기 제 17 NMOS 트랜지 스터(Tr17)와 제 6 NMOS 트랜지스터(Tr6)를 함께 사용하게 되면, 상기 제 6 NMOS 트랜지스터(Tr6)의 채널폭을 작게 설계할 수 있다. 이로 인해, 다이오드 형태로 이루어진 제 6 NMOS 트랜지스터(Tr6)의 열화를 방지할 수 있다.
한편, 상기 스테이지는 다음과 같은 회로 구성을 가질 수 있다.
도 13은 도 8의 제 3 스테이지에 대한 또 다른 회로 구성도이다.
도 13의 제 3 스테이지(CST3)는, 도 12의 스테이지(CST3)와 그 구성이 동일하다. 단, 도 13의 제 5 NMOS 트랜지스터(Tr5)는, 도 12의 제 5 NMOS 트랜지스터(Tr5)와 다른 구성을 가진다. 또한, 도 13의 제 7 NMOS 트랜지스터(Tr7)는, 도 12 제 7 NMOS 트랜지스터(Tr7)와 다른 구성을 가진다.
즉, 도 13의 제 5 NMOS 트랜지스터(Tr5)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 도 13의 제 7 NMOS 트랜지스터(Tr7)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명의 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명의 쉬프트 레지스터는 전체 스테이지들이 적어도 2개의 그룹으로 나누고 각 그룹에 개별적으로 스타트 펄스를 공급함으로써, 전체 스테이지의 수가 줄어드는 효과를 나타낼 수 있다. 즉, 각 그룹이 개별적인 스타트 펄스에 의해 각 그룹이 개별적으로 구동되므로, 본 발명의 쉬프트 레지스터는 종래보다 상대적으로 더 적은 수의 스테이지를 구동하게 된다. 따라서, 상기 그룹을 더 많이 나누어 상기 그룹에 속한 스테이지의 수를 줄일수록, 본 발명의 쉬프트 레지스터는 더 긴 시간의 수명을 갖게 된다.

Claims (18)

  1. 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    상기 각 스테이지가 액정패널상에 내장되며,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    다음단 스테이지로부터 출력되는 스캔펄스에 동기된 제 1 클럭펄스 또는 충전펄스에 응답하여, 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 3 스위칭소자;
    상기 제 2 노드에 충전된 제 2 전압원에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 1 노드에 충전된 제 2 전압원에 응답하여 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자;
    상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 클럭펄스보다 앞서 출력되는 제 2 클럭펄스를 스캔펄스로서 출력하는 제 7 스위칭소자; 및,
    상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 전압원을 출력하는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 먼저 스캔펄스를 출력하는 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 내지 제 8 스위칭소자는 아몰포스(amorphous) TFT(Thin Film Transistor)인 것을 특징으로 하는 쉬프트 레지스터.
  4. 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 서로 다른 위상을 순차적으로 출력되는 다수개의 충전펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    상기 각 스테이지가 액정패널상에 내장되며,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    충전펄스에 응답하여, 상기 제 2 노드를 제 2 전압원으로 충전시키는 제 3 스위칭소자;
    상기 제 2 노드에 충전된 제 2 전압원에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 1 노드에 충전된 제 2 전압원에 응답하여 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자;
    상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 충전펄스보다 앞서 출력되는 클럭펄스를 스캔펄스로서 출력하는 제 7 스위칭소자; 및,
    상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 전압원을 출력하는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 먼저 스캔펄스를 출력하는 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
  7. 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    상기 각 스테이지가 액정패널상에 내장되며,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;
    프레임마다 서로 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 3 전압원으로 충전시키는 제 4 스위칭소자;
    상기 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;
    상기 제 3 전압원과 반대의 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭 소자;
    상기 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 13 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 14 스위칭소자; 및,
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 15 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 16 스위칭소자; 및,
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 17 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 먼저 스캔펄스를 출력하는 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제 1 내지 제 17 스위칭소자는 아몰포스(amorphous) TFT(Thin Film Transistor)인 것을 특징으로 하는 쉬프트 레지스터.
  11. 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    상기 각 스테이지가 액정패널상에 내장되며,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;
    프레임마다 서로 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 3 전압원으로 충전시키는 제 4 스위칭소자;
    상기 제 2 노드에 충전된 제 3 전압원에 응답하여 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;
    상기 제 3 전압원과 반대의 극성의 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭소자;
    상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 13 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 14 스위칭소자; 및,
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 15 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  12. 제 11 항에 있어서,
    상기 각 스테이지는,
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 16 스위칭소자; 및,
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 17 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 먼저 스캔펄스를 출력하는 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 제 2 내지 제 17 스위칭소자는 아몰포스(amorphous) TFT(Thin Film Transistor)인 것을 특징으로 하는 쉬프트 레지스터.
  15. 서로 다른 위상을 가지며 소정 구간 중첩되도록 순차적으로 출력되는 다수개의 클럭펄스들, 이전단으로부터의 스캔펄스, 및 다음 다음단으로부터의 스캔펄스에 응답하여, 스캔펄스를 출력하는 다수개의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    상기 각 스테이지가 액정패널상에 내장되며,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 2 스위칭소자;
    스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;
    프레임마다 서로 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 3 전압원으로 충전시키는 제 4 스위칭소자;
    상기 제 2 노드에 충전된 제 3 전압원에 응답하여 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;
    상기 제 3 전압원과 반대의 극성의 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭소자;
    상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 7 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 10 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 11 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 12 스위칭소자;
    제 1 노드에 충전된 제 2 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 13 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 14 스위칭소자; 및,
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 전압원을 게이트 라인에 공급하는 제 15 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  16. 제 15 항에 있어서,
    상기 각 스테이지는,
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 16 스위칭소자; 및,
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 17 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 스타트 펄스는, 상기 스테이지들 중 가장 먼저 스캔펄스를 출력하는 첫 번째 스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 제 1 내지 제 17 스위칭소자는 아몰포스(amorphous) TFT(Thin Film Transistor)인 것을 특징으로 하는 쉬프트 레지스터.
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