KR102343799B1 - 게이트 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동부는 외부로부터 입력되는 클럭 신호를 게이트 신호로 출력하는 복수의 스테이지 회로들을 포함하고, 상기 스테이지들 중에서 j(j는 자연수)번째 스테이지 회로는, 제1입력 단자로 입력된 제1입력 신호에 응답하여 제1노드를 초기 전압의 레벨로 충전시키는 입력부와, 상기 제1노드의 상기 초기 전압에 응답하여 상기 클럭 신호를 게이트 신호로서 출력 단자에 출력하는 버퍼부와, 상기 클럭 신호에 응답하여 상기 제1노드를 리셋 전원의 레벨로 유지시키는 홀딩부와, 상기 클럭 신호 또는 상기 리셋 전원에 응답하여 상기 클럭 신호 또는 상기 리셋 전원을 상기 홀딩부로 공급하는 인버터부를 포함하고, 상기 입력부는 제3입력 단자로 입력된 제3입력 신호에 응답하여 상기 제1노드를 제2입력 단자로 입력된 제2입력 신호의 전압 레벨로 유지시킨다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 게이트 구동부에 관한 것으로서, 특히 게이트 신호를 안정적으로 생성하고 집적면적의 확보가 가능한 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD), 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED), 및 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 게이트 선들로 게이트 신호를 공급하기 위한 게이트 구동부, 게이트 선들 및 데이터선들에 의하여 구획된 영역에 위치한 화소들을 포함하는 화소부를 구비한다.
게이트 구동부는 게이트 선들에 접속되는 스테이지 회로들을 구비한다. 스테이지 회로들은 타이밍 컨트롤러로부터 수신된 신호들에 응답하여 게이트 선으로 게이트 신호를 공급한다.
스테이지 회로는 안정적인 게이트 신호의 생성을 위해 일정한 크기 이상의 트랜지스터를 내부에 실장 해야된다. 또한, 게이트 구동부는 안정적으로 게이트 신호를 화소들로 공급하기 위해 이를 제어하는 추가적인 트랜지스터가 포함해야된다.
따라서, 표시 패널은 이러한 사항들 때문에 여유 공간을 확보하기 어렵고, 공간확보 문제로 인해 소형화 및 집적화된 부품을 필요로 하는 표시장치를 구현하는데 어려움이 있다.
본 발명이 이루고자 하는 기술적인 과제는 트랜지스터의 크기를 증가시키거나 새로운 트랜지스터를 추가하지 않으면서 안정적인 신호를 생성하는 게이트 구동부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 실시 예에 다른 게이트 구동부는 외부로부터 입력되는 클럭 신호를 게이트 신호로 출력하는 복수의 스테이지 회로들을 포함하고, 상기 스테이지들 중에서 j(j는 자연수)번째 스테이지 회로는 제1입력 단자로 입력된 제1입력 신호에 응답하여 제1노드를 초기 전압의 레벨로 충전시키는 입력부와, 상기 제1노드의 상기 초기 전압에 응답하여 상기 클럭 신호를 게이트 신호로서 출력 단자에 출력하는 버퍼부와, 상기 클럭 신호에 응답하여 상기 제1노드를 리셋 전원의 레벨로 유지시키는 홀딩부와, 상기 클럭 신호 또는 상기 리셋 전원에 응답하여 상기 클럭 신호 또는 상기 리셋 전원을 상기 홀딩부로 공급하는 인버터부를 포함하고, 상기 입력부는 제3입력 단자로 입력된 제3입력 신호에 응답하여 상기 제1노드를 제2입력 단자로 입력된 제2입력 신호의 전압 레벨로 유지한다.
실시 예에 따라, 상기 j번째 스테이지 회로는, 상기 제3입력 신호에 응답하여 상기 출력 단자를 리셋 전원의 레벨로 방전시키는 방전부를 더 포함할 수 있다.
실시 예에 따라, 상기 입력부는, 제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결된 제2트랜지스터와, 제1전극이 상기 제2입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결되고, 게이트 전극이 상기 제3입력 단자와 연결된 제3트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 버퍼부는, 제1전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 출력 단자와 연결되고, 게이트 전극이 상기 제1노드와 연결된 제1트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 홀딩부는, 제1전극이 상기 제1노드와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 제2노드와 연결된 제4트랜지스터와, 제1전극이 상기 출력 단자와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 게이트 전극이 상기 제2노드와 연결된 제5트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 방전부는, 제1전극이 상기 출력 단자와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 게이트 전극이 상기 제3입력 단자와 연결된 제6트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 인버터부는, 제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 제2노드와 연결된 제7트랜지스터와, 제1전극과 게이트 전극이 상기 리셋 전원과 연결되고, 제2전극이 상기 제2노드와 연결된 제8트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 제1입력 신호는 j-2번째 스테이지 회로로부터 출력된 캐리 신호 또는 외부로부터 입력된 초기 설정 신호일 수 있다.
실시 예에 따라, 상기 제2입력 신호는 j+1번째 스테이지 회로로부터 출력된 게이트 신호이고, 상기 제3입력 신호는 j+2번째 스테이지 회로로부터 출력된 게이트 신호일 수 있다.
실시 예에 따라, 상기 제2입력 신호의 게이트 온 전압 기간은 상기 제3입력 신호의 게이트 온 전압 기간과 일부가 중첩될 수 있다.
상기 게이트 구동부는, 표시 영역 및 주변 영역으로 구분된 표시 패널의 상기 주변 영역에 형성될 수 있다.
실시 예에 따라, 상기 j번째 스테이지 회로는 상기 표시 패널의 일측에 형성되고, 상기 출력 단자는 j번째 게이트 선과 연결되고, 상기 표시 패널의 타측에는 상기 j번째 게이트 선과 연결되고, 상기 j번째 게이트 선에서 발생된 상기 게이트 신호의 지연을 보상하기 위한 제9트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 j번째 스테이지 회로는 상기 표시 패널의 일측에 형성되고, j+1번째 스테이지 회로는 상기 표시 패널의 타측에 형성될 수 있다.
본 발명의 다른 실시 예에 따라, 표시 장치는 복수의 화소들을 포함하는 표시 패널과, 외부로부터 입력되는 클럭 신호를 게이트 신호로 출력하는 복수의 스테이지 회로들을 포함하는 게이트 구동부를 포함하고, 상기 스테이지들 중에서 j(j는 자연수)번째 스테이지 회로는, 제1입력 단자로 입력된 제1입력 신호에 응답하여 제1노드를 초기 전압의 레벨로 충전시키는 입력부와, 상기 제1노드의 상기 초기 전압에 응답하여 상기 클럭 신호를 게이트 신호로서 출력 단자에 출력하는 버퍼부와, 상기 클럭 신호에 응답하여 상기 제1노드를 리셋 전원의 레벨로 유지시키는 홀딩부와, 상기 클럭 신호 또는 상기 리셋 전원에 응답하여 상기 클럭 신호 또는 상기 리셋 전원을 상기 홀딩부로 공급하는 인버터부를 포함하고, 상기 입력부는 제3입력 단자로 입력된 제3입력 신호에 응답하여 상기 제1노드를 제2입력 단자로 입력된 제2입력 신호의 전압 레벨로 유지시킬 수 있다.
실시 예에 따라, 상기 게이트 구동부는 상기 복수의 화소들의 좌측 및 우측에 각각 배치되는 인터레이스(interlaced) 방식에 따라 상기 게이트 신호를 화소로 출력할 수 있다.
실시 예에 따라, 상기 입력부는, 제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결된 제2트랜지스터와, 제1전극이 상기 제2입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결되고, 게이트 전극이 상기 제3입력 단자와 연결된 제3트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 버퍼부는, 제1전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 출력 단자와 연결되고, 게이트 전극이 상기 제1노드와 연결된 제1트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 홀딩부는, 제1전극이 상기 제1노드와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 제2노드와 연결된 제4트랜지스터와, 제1전극이 상기 출력 단자와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 게이트 전극이 상기 제2노드와 연결된 제5트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 인버터부는, 제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 제2노드와 연결된 제7트랜지스터와, 제1전극과 게이트 전극이 상기 리셋 전원과 연결되고, 제2전극이 상기 제2노드와 연결된 제8트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 제2입력 신호는 j+1번째 스테이지 회로로부터 출력된 게이트 신호이고, 상기 제3입력 신호는 j+2번째 스테이지 회로로부터 출력된 게이트 신호이고, 상기 제2입력 신호의 게이트 온 전압 기간은 상기 제3입력 신호의 게이트 온 전압 기간과 일부가 중첩될 수 있다.
본 발명의 실시 예에 따른 게이트 구동부는 다른 스테이지 회로로부터 출력된 게이트 신호를 이용하여 현재 스테이지 회로의 게이트 신호를 제어할 수 있고, 이로써 현재 스테이지 회로의 게이트 신호를 제어하기 위한 별도의 트랜지스터를 구비하지 않을 수 있다.
또한, 본 발명의 실시 예에 따른 게이트 구동부는 다른 스테이지 회로로부터 출력된 게이트 신호를 이용하여 현재 스테이지 회로의 제1노드의 전압 레벨을 일정하게 유지할 수 있고, 이로써 스테이지 회로에 포함된 트랜지스터의 크기를 증가시키지 않고 안정적인 게이트 신호를 생성할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 실시 예에 따른 게이트 구동부를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 j번째 스테이지 회로의 회로도이다.
도 4는 본 발명의 실시 예에 따른 스테이지 회로들로부터 출력되는 게이트 신호들의 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 스테이지 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시 예에 따른 j번째 스테이지 회로의 회로도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치는 신호 제공부(100), 데이터 구동부(200), 및 표시 패널(300)을 포함한다.
예컨대, 표시 장치는 액정 표시장치(Liquid Crystal Display Device(LCD)), 유기전계발광 표시장치(Organic Light Emitting Display Device(OLED)) 및 플라즈마 디스플레이 패널(Plasma Display Panel(PDP))로 구현될 수 있지만 이에 한정되는 것은 아니다.
신호 제공부(100)는 타이밍 컨트롤러(110)와 클럭 생성부(120)를 포함할 수 있다.
타이밍 컨트롤러(110)는 외부로부터 입력된 입력 영상 신호(R, G, B)와 입력 제어 신호(DE, Hsync, Vsync, Mclk)를 이용하여 영상 신호(DAT), 데이터 제어 신호(CONT), 클럭 생성 제어신호(OE 및 CPV), 및 제1스캔 개시 신호(STV)를 생성할 수 있다.
타이밍 컨트롤러(110)는 생성된 영상 신호(DAT)와 데이터 제어 신호(CONT)를 데이터 구동부(200)에 제공할 수 있다. 여기서, 데이터 제어 신호(CONT)는 데이터 구동부(200)의 동작을 제어하는 신호일 수 있다.
예컨대, 데이터 제어 신호(CONT)는 데이터 구동부(200)의 동작을 개시하는 수평 개시 신호, 두 개의 데이터 전압의 출력을 지시하는 로드 신호 등을 포함할 수 있다.
클럭 생성부(120)는 외부로부터 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 제공받을 수 있다.
클럭 생성부(120)는 제1스캔 개시 신호(STV)를 이용하여 스캔 개시 신호(STVP)를 생성할 수 있고, 클럭 생성 제어신호(OE 및 CPV)을 이용하여 클럭 신호(CLK)를 생성할 수 있고, 및 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 이용하여 리셋 전원(VSS)를 생성할 수 있다.
클럭 생성부(120)는 스캔 개시 신호(STVP), 클럭 신호(CLK), 및 리셋 전원(VSS)을 게이트 구동부(400)로 제공할 수 있다.
데이터 구동부(200)는 일정 단위의 영상 데이터 신호를 포함하는 데이터 전압을 발생시킬 수 있다. 즉, 데이터 구동부(200)는 데이터 제어 신호(CONT)에 따라 영상 신호(DAT)에 대응하는 영상 데이터 전압을 각 데이터 라인(D1 ~ Dm)에 제공할 수 있다.
표시 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분될 수 있다.
표시부(DA)는 게이트 선과 데이터 선에 연결된 화소들(PX)을 포함한다. 화소들(PX) 각각은 게이트 선을 통해 게이트 신호(GOUT(1), GOUT(2), …, GOUT(n-1), GOUT(n))와 데이터 신호(D1, D2, D3, D4, …, Dm)을 수신할 수 있다. 화소들(PX) 각각이 게이트 구동부(400)로부터 게이트 신호를 수신할 때 데이터 구동부(200)로부터 데이터 신호를 수신할 수 있고, 화소들(PX) 각각은 데이터 신호에 상응하는 휘도로 발광할 수 있다.
비표시부(PA)는 표시부(DA)의 외곽에 위치할 수 있고, 표시부(DA)와 달리 영상이 표시되지 않는다.
게이트 구동부(400)는 스캔 개시 신호(STVP)에 응답하여 클럭 신호(CLK)를 게이트 신호(GOUT(1), GOUT(2), …, GOUT(n-1), GOUT(n))로서 화소들(PX)로 출력할 수 있다.
도 2는 본 발명의 실시 예에 따른 게이트 구동부를 개략적으로 나타내는 도면이다.
도 1과 도 2를 참조하여 게이트 구동부(400)를 구체적으로 설명하면, 게이트 구동부(400)는 다수의 스테이지 회로(ST(1) 부터 ST(n+1))를 포함할 수 있고, 마지막 스테이지 회로(ST(n+1))를 제외한 각 스테이지 회로(ST(1) 부터 ST(n+1))는 게이트 라인들 각각과 일대일로 연결되어 게이트 신호(GOUT(1) 부터 GOUT(n+1))를 출력할 수 있다.
스테이지 회로(ST(1) 부터 ST(n+1))는 스캔 개시 신호(STVP), 리셋 전압(Voff), 및 클럭 신호(CLK)를 클럭 생성부(120)로부터 수신할 수 있다. 여기서, 스캔 개시 신호(STVP)는 스테이지 회로의 게이트 신호를 생성하기 위한 초기화 신호일 수 있다.
실시 예에 따라, 첫 번째 스테이지 회로(ST(1))는 스캔 개시 신호(STVP)를 초기화 신호로 이용할 수 있고, 나머지 스테이지 회로(ST(2) 부터 ST(n+1))은 이전의 스테이지 회로로부터 수신된 캐리 신호(Carry)를 초기화 신호로 이용할 수 있다.
예컨대, j번째(j≠1) 게이트 라인과 연결된 j번째 스테이지 회로(ST(j))는 이전의 스테이지 회로(ST(j-2))로부터 캐리 신호를 수신할 수 있고, 수신된 캐리 신호를 이용하여 게이트 신호(GOUT(j))를 생성하기 위한 초기화를 수행할 수 있다.
스테이지 회로(ST(1) 부터 ST(n+1))는 스캔 개시 신호(STVP) 또는 이전의 스테이지 회로로부터 수신된 캐리 신호(Carry)를 이용하여 클럭 신호(CLK)를 게이트 신호로서 출력할 수 있다.
예컨대, j번째 스테이지 회로(ST(j))는 이전의 스테이지 회로(ST(j-2))로부터 수신된 캐리 신호를 이용하여 초기화를 수행하고, 수신된 클럭 신호(CLK)를 게이트 신호(GOUT(j))로 연결된 게이트 선에 출력할 수 있다.
스테이지 회로(ST(1) 부터 ST(n+1))는 리셋 전원(VSS)를 이용하여 게이트 온 전압 기간을 조절할 수 있다.
스테이지 회로(ST(1) 부터 ST(n+1))는 정확한 게이트 온 전압 기간을 위해 다음의 스테이지 회로로부터 게이트 신호를 수신할 수 있다. 스테이지 회로(ST(1) 부터 ST(n+1))는 다음의 스테이지 회로로부터 수신된 게이트 신호를 이용하여 게이트 온 전압을 게이트 오프 전압으로 지연 없이 하강시킬 수 있다.
여기서, 다음의 스테이지 회로로부터 수신된 게이트 신호의 게이트 온 전압 기간은 현재의 스테이지 회로로부터 출력되는 게이트 신호의 게이트 온 전압 기간과 일부 중첩된다.
예컨대, j번째 스테이지 회로(ST(j))는 j+1번째 스테이지 회로(ST(j+1))로부터 게이트 신호(GOUT(j+1))을 수신할 수 있고, j번째 스테이지 회로(ST(j))는 게이트 신호(GOUT(j+1))를 이용하여 게이트 신호(GOUT(j))의 게이트 온 전압 기간을 조절할 수 있다. 여기서, 게이트 신호(GOUT(j))와 게이트 신호(GOUT(j+1))의 게이트 온 전압 기간은 중첩된다.
실시 예에 따라, 게이트 구동부(400)는 스테이지 회로(ST(1) 부터 ST(n+1))와 연결된 게이트 선의 타측에 게이트 선에서 발생된 게이트 신호의 지연을 보상하기 위한 트랜지스터를 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 j번째 스테이지 회로의 회로도이고, 도 4는 본 발명의 실시 예에 따른 스테이지 회로들로부터 출력되는 게이트 신호들의 타이밍도이고, 도 5는 본 발명의 실시 예에 따른 스테이지 회로의 동작을 설명하기 위한 타이밍도이다.
도 1부터 도 3을 참조하면, j번째 스테이지 회로(ST(j))는 버퍼부(410), 입력부(420), 홀딩부(430), 및 인버터부(450)를 포함할 수 있다.
입력부(420)는 제1입력 단자(IN1)로 입력된 제1입력 신호(CR(j-2))에 응답하여 제1노드(N1)를 초기 전압의 레벨로 충전시킬 수 있고, 버퍼부(410)는 제1노드(N1)의 초기 전압에 응답하여 클럭 신호(CLK)를 게이트 신호로서 출력 단자에 출력할 수 있다.
홀딩부(430)는 클럭 신호(CLK)에 응답하여 제1노드(N1)를 리셋 전원(VSS)의 레벨로 유지시킬 수 있다.
인버터부(450)는 클럭 신호(CLK) 또는 리셋 전원(VSS)에 응답하여 클럭 신호(CLK) 또는 리셋 전원(VSS)을 홀딩부(430)로 공급할 수 있다.
버퍼부(410)는 제1전극이 클럭 신호 입력 단자(CLK_IN)와 연결되고 제2전극이 출력 단자(OUT)와 연결되고 게이트 전극이 제1노드와 연결된 제1트랜지스터(T1)를 포함할 수 있다.
입력부(420)는 제1전극과 게이트 전극이 클럭 신호 입력 단자(CLK_IN)와 연결되고 제2전극이 제1노드(N1)와 연결된 제2트랜지스터(T2)와, 제1전극이 제2입력 단자(IN2)와 연결되고 제2전극이 제1노드(N1)와 연결되고 게이트 전극이 제3입력 단자(IN3)와 연결된 제3트랜지스터(T3)를 포함할 수 있다.
홀딩부(430)는 제1전극이 제1노드(N1)와 연결되고 제2전극이 리셋 전원 단자(VIN)와 연결되고 제2노드(N2)와 연결된 제4트랜지스터(T4)와, 제1전극이 출력 단자(OUT)와 연결되고 제2전극이 리셋 전원 단자(VIN)과 연결되고 게이트 전극이 제2노드(N2)와 연결된 제5트랜지스터(T5)를 포함할 수 있다.
인버터부(450)는 제1전극과 게이트 전극이 클럭 신호 입력 단자(CLK_IN)와 연결되고 제2전극이 제2노드(N2)와 연결된 제7트랜지스터(T7)와, 제1전극과 게이트 전극이 리셋 전원 단자(VIN)와 연결되고 제2전극이 제2노드(N2)와 연결된 제8트랜지스터(T8)를 포함할 수 있다.
클럭 신호 입력 단자(CLK_IN)는 클럭 생성부(120)로부터 클럭 신호(CLK)를 입력받고, 제1입력 단자(IN1)는 j-2번째 스테이지 회로(ST(j-2))로부터 캐리 신호(CR(j-2))를 입력받고, 제2입력 단자(IN2)는 j+1번째 스테이지 회로(ST(j+1))로부터 게이트 신호(GOUT(j+1))를 입력받고, 제3입력 단자(IN3)는 j+2번째 스테이지 회로(ST(j+2))로부터 게이트 신호(GOUT(j+2))를 입력받을 수 있다.
리셋 전원 단자(VIN)은 클록 생성부를 통해 리셋 전원(VSS)를 공급받을 수 있다.
도 1부터 도 4를 참조하면, 게이트 구동부(400)의 스테이지 회로들 각각으로부터 출력된 게이트 신호의 게이트 온 전압 기간은 서로 중첩될 수 있다.
j+1번째 게이트 신호(GOUT(j+1))의 게이트 온 전압 기간의 일부는 j번째 게이트 신호(GOUT(j))의 게이트 온 전압 기간과 중첩될 수 있고, j+1번째 게이트 신호(GOUT(j+1))의 게이트 온 전압 기간의 나머지 일부는 j+2번째 게이트 신호(GOUT(j+2))의 게이트 온 전압 기간과 중첩될 수 있다.
도 1부터 도 5를 참조하면, j번째 스테이지 회로(ST(j))의 제1노드의 전압 레벨은 클럭 신호(CLK), 다음의 스테이지 회로의 게이트 신호(GOUT(j+1) 및 GOUT(j+2)), 및 이전의 스테이지 회로의 캐리 신호(CR(j-2))에 따라 변동될 수 있다.
제1노드의 전압 레벨의 변동기간은 초기화 기간(H1), 출력 기간(H2), 및 하강 기간(H3)으로 구분될 수 있다.
초기화 기간(H1)에 온 전압을 유지하는 캐리 신호(CR(j-2))가 제1입력 단자(IN1)로 입력되면, 제2트랜지스터는 제1노드를 초기 전압으로 충전시킨다.
캐리 신호(CR(j-2))를 제외하고, 초기화 기간(H1) 동안에는 j번째 스테이지 회로(ST(j))로 입력되는 모든 신호는 오프 전압을 유지하므로 제1트랜지스터(T1), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제7트랜지스터(T7), 및 트랜지스터(T8)는 오프된다.
출력 기간(H2) 동안에, 클럭 신호(CLK)는 온 전압을 유지하고, 제1트랜지스터(T1)는 초기전압과 제1전극으로 입력된 클럭 신호(CLK)에 응답하여 클럭 신호(CLK)를 출력 단자(OUT)로 공급한다.
하강 기간(H3)은 j+1번째 스테이지 회로(ST(j+1))의 게이트 신호(GOUT(j+1))의 게이트 온 전압 기간과 j+2번째 스테이지 회로(ST(j+2))의 게이트 신호(GOUT(j+2))의 게이트 온 전압 기간이 중첩되는 기간이다.
출력 기간(H2) 이후 클럭 신호가 오프 전압으로 하강될 때, 제3트랜지스터는 게이트 신호(GOUT(j+1) 및 GOUT(j+2))를 이용하여 제1노드(N1)의 전압 레벨을 일정 전압 레벨로 유지시킬 수 있다.
출력 단자(OUT)로부터 출력되는 게이트 신호(GOUT(j))가 지연없이 게이트 오프 전압으로 천이하기 위해서, 제1노드(N1)는 일정한 전압을 유지할 필요가 있다. 따라서, 제3입력 단자(IN3)로 게이트 신호(GOUT(j+2))가 입력되면 제3트랜지스터(T3)가 온 되고, 제3트랜지스터(T3)의 제2입력 단자(IN2)로 입력된 게이트 신호(GOUT(j+1))가 제1노드(N1)를 일정한 전압 레벨로 유지시킨다.
이로써, j번째 스테이지 회로(ST(j))는 게이트 신호(GOUT(j))를 오프 전압으로 천이시키기 위한 별도의 트랜지스터를 구비하지 않을 수 있다.
본 발명의 설명의 편의를 위해, 도 3부터 도 5는 j번째 스테이지 회로(ST(j))의 구성을 설명하였지만, j번째 스테이지 회로(ST(j))의 나머지 스테이지 회로들(ST(1) 부터 ST(n+1))과 동일한 구성으로 구동될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 j번째 스테이지 회로의 회로도이다.
도 1, 도 2, 도 4, 도 5, 및 도 6을 참조하면, j번째 스테이지 회로(ST(j))는 버퍼부(410), 입력부(420), 홀딩부(430), 방전부(440), 및 인버터부(450)를 포함할 수 있다.
도 3에 도시된 구성과 동일한 구성은 동일한 동작을 수행하므로, 중복되는 설명은 생략한다.
방전부(440)는 제3입력 단자(IN3)으로 입력된 j+2번째 스테이지 회로(ST(j+2))의 게이트 신호(GOUT(j+2))에 응답하여 출력 단자(OUT)를 리셋 전원(VSS)의 레벨로 방전시킬 수 있다.
방전부(440)는 제1전극이 출력 단자와 연결되고, 제2전극이 상기 리셋 전원 단자(VIN)과 연결되고, 게이트 전극이 제3입력 단자(IN3)와 연결된 제6트랜지스터(T6)를 포함할 수 있다.
j번째 스테이지 회로(ST(j))는 도 5에서 설명한 바와 같이 게이트 신호(GOUT(j+1))와 게이트 신호(GOUT(j+2))를 이용하여 게이트 신호(GOUT(j))를 오프 전압으로 천이시킬 수 있다. 또한, j번째 스테이지 회로(ST(j))는 방전부(440)에 의해 출력 단자(OUT)를 리셋 전원(VSS)으로 방전시켜서 게이트 신호(GOUT(j))를 오프 전압으로 천이시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 신호 제공부
110: 타이밍 컨트롤러
120: 클럭 생성부
200: 데이터 구동부
300: 표시 패널
400: 게이트 구동부
410: 버퍼부
420: 입력부
430: 홀딩부
440: 방전부
450: 인버터부

Claims (20)

  1. 외부로부터 입력되는 클럭 신호를 게이트 신호로 출력하는 복수의 스테이지 회로들을 포함하고,
    상기 복수의 스테이지 회로들 중에서 j(j는 자연수)번째 스테이지 회로는,
    제1입력 단자로 입력된 제1입력 신호에 응답하여 제1노드를 초기 전압의 레벨로 충전시키는 입력부;
    상기 제1노드의 상기 초기 전압에 응답하여 상기 클럭 신호를 게이트 신호로서 출력 단자에 출력하는 버퍼부;
    상기 클럭 신호에 응답하여 상기 제1노드를 리셋 전원의 레벨로 유지시키는 홀딩부; 및
    상기 클럭 신호 또는 상기 리셋 전원에 응답하여 상기 클럭 신호 또는 상기 리셋 전원을 상기 홀딩부로 공급하는 인버터부를 포함하고,
    상기 입력부는 제3입력 단자로 입력된 제3입력 신호에 응답하여 상기 제1노드를 제2입력 단자로 입력된 제2입력 신호의 전압 레벨로 유지시키는 게이트 구동부.
  2. 제1항에 있어서, 상기 j번째 스테이지 회로는,
    상기 제3입력 신호에 응답하여 상기 출력 단자를 상기 리셋 전원의 레벨로 방전시키는 방전부를 더 포함하는 게이트 구동부.
  3. 제1항에 있어서, 상기 입력부는,
    제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결된 제2트랜지스터; 및
    제1전극이 상기 제2입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결되고, 게이트 전극이 상기 제3입력 단자와 연결된 제3트랜지스터를 포함하는 게이트 구동부.
  4. 제1항에 있어서, 상기 버퍼부는,
    제1전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 출력 단자와 연결되고, 게이트 전극이 상기 제1노드와 연결된 제1트랜지스터를 포함하는 게이트 구동부.
  5. 제1항에 있어서, 상기 홀딩부는,
    제1전극이 상기 제1노드와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 제2노드와 연결된 제4트랜지스터; 및
    제1전극이 상기 출력 단자와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 게이트 전극이 상기 제2노드와 연결된 제5트랜지스터를 포함하는 게이트 구동부.
  6. 제2항에 있어서, 상기 방전부는,
    제1전극이 상기 출력 단자와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 게이트 전극이 상기 제3입력 단자와 연결된 제6트랜지스터를 포함하는 게이트 구동부.
  7. 제1항에 있어서, 상기 인버터부는,
    제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 제2노드와 연결된 제7트랜지스터; 및
    제1전극과 게이트 전극이 상기 리셋 전원과 연결되고, 제2전극이 상기 제2노드와 연결된 제8트랜지스터를 포함하는 게이트 구동부.
  8. 제1항에 있어서,
    상기 제1입력 신호는 j-2번째 스테이지 회로로부터 출력된 캐리 신호 또는 외부로부터 입력된 초기 설정 신호인 게이트 구동부.
  9. 제1항에 있어서,
    상기 제2입력 신호는 j+1번째 스테이지 회로로부터 출력된 게이트 신호이고, 상기 제3입력 신호는 j+2번째 스테이지 회로로부터 출력된 게이트 신호인 게이트 구동부.
  10. 제1항에 있어서,
    상기 제2입력 신호의 게이트 온 전압 기간은 상기 제3입력 신호의 게이트 온 전압 기간과 일부가 중첩되는 게이트 구동부.
  11. 제1항에 있어서, 상기 게이트 구동부는,
    표시 영역 및 주변 영역으로 구분된 표시 패널의 상기 주변 영역에 형성되는 게이트 구동부.
  12. 제11항에 있어서,
    상기 j번째 스테이지 회로는 상기 표시 패널의 일측에 형성되고, 상기 출력 단자는 j번째 게이트 선과 연결되고,
    상기 표시 패널의 타측에는 상기 j번째 게이트 선과 연결되고, 상기 j번째 게이트 선에서 발생된 상기 게이트 신호의 지연을 보상하기 위한 제9트랜지스터를 포함하는 게이트 구동부.
  13. 제11항에 있어서,
    상기 j번째 스테이지 회로는 상기 표시 패널의 일측에 형성되고, j+1번째 스테이지 회로는 상기 표시 패널의 타측에 형성되는 게이트 구동부.
  14. 복수의 화소들을 포함하는 표시 패널; 및
    외부로부터 입력되는 클럭 신호를 게이트 신호로 출력하는 복수의 스테이지 회로들을 포함하는 게이트 구동부를 포함하고,
    상기 복수의 스테이지 회로들 중에서 j(j는 자연수)번째 스테이지 회로는,
    제1입력 단자로 입력된 제1입력 신호에 응답하여 제1노드를 초기 전압의 레벨로 충전시키는 입력부;
    상기 제1노드의 상기 초기 전압에 응답하여 상기 클럭 신호를 게이트 신호로서 출력 단자에 출력하는 버퍼부;
    상기 클럭 신호에 응답하여 상기 제1노드를 리셋 전원의 레벨로 유지시키는 홀딩부; 및
    상기 클럭 신호 또는 상기 리셋 전원에 응답하여 상기 클럭 신호 또는 상기 리셋 전원을 상기 홀딩부로 공급하는 인버터부를 포함하고,
    상기 입력부는 제3입력 단자로 입력된 제3입력 신호에 응답하여 상기 제1노드를 제2입력 단자로 입력된 제2입력 신호의 전압 레벨로 유지시키는 표시 장치.
  15. 제14항에 있어서,
    상기 게이트 구동부는 상기 복수의 화소들의 좌측 및 우측에 각각 배치되는 인터레이스(interlaced) 방식에 따라 상기 게이트 신호를 화소로 출력하는 표시 장치.
  16. 제14항에 있어서, 상기 입력부는,
    제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결된 제2트랜지스터; 및
    제1전극이 상기 제2입력 단자와 연결되고, 제2전극이 상기 제1노드와 연결되고, 게이트 전극이 상기 제3입력 단자와 연결된 제3트랜지스터를 포함하는 표시 장치.
  17. 제14항에 있어서, 상기 버퍼부는,
    제1전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 상기 출력 단자와 연결되고, 게이트 전극이 상기 제1노드와 연결된 제1트랜지스터를 포함하는 표시 장치.
  18. 제14항에 있어서,상기 홀딩부는,
    제1전극이 상기 제1노드와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 제2노드와 연결된 제4트랜지스터; 및
    제1전극이 상기 출력 단자와 연결되고, 제2전극이 상기 리셋 전원과 연결되고, 게이트 전극이 상기 제2노드와 연결된 제5트랜지스터를 포함하는 표시 장치.
  19. 제14항에 있어서, 상기 인버터부는,
    제1전극과 게이트 전극이 클럭 신호 입력 단자와 연결되고, 제2전극이 제2노드와 연결된 제7트랜지스터; 및
    제1전극과 게이트 전극이 상기 리셋 전원과 연결되고, 제2전극이 상기 제2노드와 연결된 제8트랜지스터를 포함하는 표시 장치.
  20. 제14항에 있어서,
    상기 제2입력 신호는 j+1번째 스테이지 회로로부터 출력된 게이트 신호이고, 상기 제3입력 신호는 j+2번째 스테이지 회로로부터 출력된 게이트 신호이고,
    상기 제2입력 신호의 게이트 온 전압 기간은 상기 제3입력 신호의 게이트 온 전압 기간과 일부가 중첩되는 표시 장치.
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