KR101991036B1 - 갈륨 나이트라이드 트랜지스터에 대한 이온주입 및 자기정합형 게이트 구조 - Google Patents

갈륨 나이트라이드 트랜지스터에 대한 이온주입 및 자기정합형 게이트 구조 Download PDF

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Abstract

각 측면 상의 이온주입되지 않은 게이트 물질에 의해 둘러싸인 게이트 물질의 이온주입된 부분을 포함하는 자기정합형 트랜지스터 게이트 구조. 예를 들어 알루미늄 갈륨 나이트라이드(AlGaN) 장벽층 상에 갈륨 나이트라이드(GaN) 물질의 층을 증착하고, GaN층에 의하여 측방향으로 둘러싸인 게이트 구조를 형성하도록 GaN 층의 일부분을 이온주입함으로써 상기 게이트 구조를 형성할 수 있다.

Description

갈륨 나이트라이드 트랜지스터에 대한 이온주입 및 자기정합형 게이트 구조{ION IMPLANTED AND SELF ALIGNED GATE STRUCTURE FOR GaN TRANSISTORS}
본 발명은 반도체 소자의 분야에 관한 것이다. 더욱 상세하게는, 본 발명은 증가형 갈륨 나이트라이드 트랜지스터(enhancement mode gallium nitride transistor)를 포함한 트랜지스터의 형성에 관한 것이다.
반도체 소자는 반도체 물질의 전도 특성을 이용한다. 이러한 반도체 물질은, 예를 들면 실리콘(Si) 또는 실리콘 함유 물질, 게르마늄(Ge), 또는 갈륨 나이트라이드(GaN)를 포함한 물질을 포함할 수 있다.
특히, 갈륨 나이트라이드(GaN) 반도체 소자는, 대전류를 흘려보내고 고압을 지원하는 능력 때문에 전력 반도체 소자에 점점 더 바람직하다. 이러한 소자의 개발은, 일반적으로 고전력/고주파 애플리케이션(applications)을 대상으로 하여 왔다. 이러한 종류의 애플리케이션을 위해 제조된 소자는, 고 전자 이동도(high electron mobility)를 나타내는 일반적인 소자 구조를 기반으로 하고 있으며, 헤테로정션 필드 이펙트 트랜지스터(heterojunction field effect transistors: HFET), 고 전자 이동도 트랜지스터(high electron mobility transistors: HEMT), 또는 모듈레이션 도프트 필드 이펙트 트랜지스터(modulation doped field effect transistors: MODFET)로 다양하게 불린다. 이러한 종류의 소자는, 일반적으로 고주파수, 예를 들어 0.1~100㎓에서 동작하면서 고압, 예를 들어 100볼트를 견뎌낼 수 있다.
갈륨 나이트라이드 고 전자 이동도 트랜지스터(GaN HEMT) 소자의 일예는, 2개 이상의 나이트라이드층을 가진 나이트라이드 반도체를 포함한다. 상기 반도체 상에 또는 버퍼층(buffer layer) 상에 형성된 상이한 물질은, 상기 층이 상이한 밴드갭(band gap)을 갖게 한다. 또한, 인접한 나이트라이드층에서의 상이한 물질은, 2개 층의 접합 근처에, 특히 더 좁은 밴드갭을 가진 층에 전도성 2차원 전자가스(two dimensional electron gas: 2DEG) 영역을 초래하는 분극(polarization)을 야기한다.
갈륨 나이트라이드(GaN) 반도체 소자에서, 분극을 야기시키는 나이트라이드층은, 일반적으로, 전하가 상기 소자를 통하여 흐를 수 있게 하는 2차원 전자가스(2DEG) 영역을 포함하는 갈륨 나이트라이드(GaN)의 층에 인접한 알루미늄 갈륨 나이트라이드(AlGaN)의 장벽층을 포함한다. 이러한 장벽층을 도핑하거나 미도핑하지 않을 수 있다. 제로(0) 게이트 바이어스 상태에서 게이트 아래에 2차원 전자가스(2DEG) 영역이 존재하기 때문에, 대부분의 나이트라이드 소자는, 평상시 온(on) 또는 공핍(depletion)형 소자이다. 제로 게이트 바이어스 상태에서 2차원 전자가스(2DEG) 영역이 공핍되면, 즉 제거되면, 소자는 증가(enhancement)형 소자가 될 수 있다. 증가형 소자는, 평상시 오프(off) 상태이며, 이는 상기 소자가 제공하는 더 높은 안전성 때문에 바람직하다. 증가형 소자는, 전류를 흐르게 하기 위하여, 게이트에 양(positive)의 바이어스를 인가하는 것이 필요하다. 갈륨 나이트라이드(GaN) 반도체 소자의 예는, 통상적으로 양도된 미국특허공개 번호 제2010/0258912 및 제2010/0258843에서 찾아볼 수가 있다.
도 1은, 자기정합형 게이트 구조를 가진 증가형 갈륨 나이트라이드(GaN) 트랜지스터 소자(100)의 일예의 단면도를 나타낸다. 통상적으로 미국특허공개 번호 제2010/0258843호는, 그러한 소자를 형성하는 공정을 개시하고 있다. 도 1에서, 소자(100)는, 사파이어(sapphire), 실리콘 카바이드(SiC), 또는 실리콘이 될 수 있는 기판(101), 천이층(transition layer)(102), 미도핑형 갈륨 나이트라이드(GaN) 물질(103), 미도핑형 갈륨 나이트라이드(GaN) 장벽 물질(104), 드레인 저항성 콘택 금속(110), 소스 저항성 콘택 금속(111), 도핑형 에피택셜 게이트(113) 내에 형성된 도핑된 p형 알루미늄 갈륨 나이트라이드(AlGaN) 또는 p형 갈륨 나이트라이드(GaN) 층, 및 도핑형 에피택셜 게이트(113) 상에 형성된 게이트 금속(112)을 포함한다. 실리콘 나이트라이드와 같은 유전성 물질(105)의 층은, 상기 유전성 물질의 일부분(114)이 게이트(113)를 덮도록, 장벽 물질(104)을 덮는다.
소자(100)의 게이트 구조를 형성하는 동안에, 마그네슘(Mg)과 같은 불순물을 사용하며 맨 위의 p형 알루미늄 갈륨 나이트라이드(AlGaN) 또는 p형 갈륨 나이트라이드(GaN) 층을 이온주입하거나 확산하거나 성장시키고, 그 다음에 예를 들어 티타늄 나이트라이드(TiN)로 구성된 금속층을 상기 도핑된 갈륨 나이트라이드(GaN)의 상부면에 증착시킨다. 원하는 게이트의 경계선을 정의하도록 포토리소그래피(photolithography)를 사용할 수 있고, 그 다음에 상기 원하는 경계선을 따라 상기 금속층을 식각한다. 그 다음에, 상기 도핑된 에피택셜 게이트(113)가 게이트 금속(112)에 의하여 정의된 사이드월(sidewall)(120)을 포함한 채 게이트 금속(112) 및 상기 도핑된 에피택셜 게이트(113)를 포함한 자기정합형 게이트 구조를 형성하도록, 상기 식각된 금속 게이트 물질을 식각 마스크(mask)로서 사용할 수 있다.
도 1에 도시된 구조의 단점 하나는, 게이트용으로 사용하는 일부분의 외측에 있는, 마그네슘(Mg)이 도핑된 에피택셜 갈륨 나이트라이드(GaN) 물질을 제거할 때, 그 밑에 있는 장벽층을 손상시키는 것을 방지하는 매우 정밀한 식각이 필요하다. 종래의 트랜지스터의 또 다른 단점은, 전류가 상기 도핑된 에피택셜 게이트(113)의 사이드월(120)을 흘러내리는 것이다. 또한, 상기 도핑된 에피택셜 게이트(113)의 두께를 줄이는 것이 더 바람직한 소자 트랜스컨덕턴스(transconductance)를 만들어낼 수 있을지라도, 그것은 또한 게이트 사이드월(120)을 따라 흐르는 누설전류를 증가시킬 수 있다. 이는, 특히 실리콘 트랜지스터와 비교할 때, 효율을 감소시키고 전력 손실을 증가시킬 수 있다. 더욱이, 실리콘 나이트라이드(SiN) 물질(105)과 사이드월(120) 사이의 계면이 깨지기 쉬울 수 있다. 이는, 소자를 파괴시키지 않고 게이트에 인가할 수 있는 최대 전압을 제한한다.
따라서 갈륨 나이트라이드(GaN) 트랜지스터 및 다른 트랜지스터 소자를 위한 개선된 게이트 구조와 이러한 게이트 구조를 형성하는 방법을 구현하는 것이 바람직하다.
후술하는 실시예는, 낮은 게이트 누설전류를 가진 게이트 구조를 제공함으로써 상기한 문제점 및 다른 문제점을 해소한다. 상기 게이트 구조는, 각 측면 상의 이온주입되지 않은 게이트 물질에 의하여 둘러싸인 게이트 물질의 이온주입된 부분을 포함한다. 예를 들어 알루미늄 갈륨 나이트라이드(AlGaN) 장벽층 상에 갈륨 나이트라이드(GaN) 물질의 층을 증착하고, 갈륨 나이트라이드(GaN) 층에 의해 좌우로 둘러싸인 게이트 구조를 형성하도록 갈륨 나이트라이드(GaN) 층의 일부분을 이온주입함으로써 상기 게이트 구조를 형성할 수 있다.
도 1은, 종래의 증가형 갈륨 나이트라이드(GaN) 트랜지스터 소자의 단면도를 나타낸다.
도 2는, 본 발명의 제1 실시예에 따라 형성된 트랜지스터 소자의 단면도를 나타낸다.
도 3은, 제1 형성 단계에서 본 명세서에서 설명한 실시예에 따른 트랜지스터 소자의 단면도를 나타낸다.
도 4는, 제2 형성 단계에서 본 명세서에서 설명한 실시예에 따른 트랜지스터 소자의 단면도를 나타내고 있다.
도 5는, 제3 형성 단계에서 본 명세서에서 설명한 실시예에 따른 트랜지스터 소자의 단면도를 나타낸다.
도 6은, 본 명세서에서 설명한 또 다른 실시예에 따른 트랜지스터 소자의 단면도를 나타낸다.
도 7은, 제4 단계에서 본 명세서에서 설명한 실시예에 따른 트랜지스터 소자의 단면도를 나타낸다.
도 8은, 본 명세서에서 설명한 또 다른 실시예에 따른 트랜지스터 소자의 단면도를 나타낸다.
이하, 상세한 설명에서, 특정한 실시예를 참조하기로 한다. 이러한 실시예를, 당업자가 실시할 수 있도록 충분히 상세하게 설명하기로 한다. 다른 실시예를 채용할 수 있고, 다양한 구조적인, 논리적인, 및 전기적인 변경을 할 수 있다는 것을 이해하여야 한다.
본 명세서에서 설명하는 실시예가 갈륨 나이트라이드(GaN) 반도체 소자를 포함할지라도, 본 발명이 갈륨 나이트라이드(GaN) 반도체 소자에 한정되지 않는다는 것을 이해하여야 한다. 예를 들면, 설명하는 실시예는, 예를 들어 실리콘(Si) 또는 실리콘 카바이드(SiC) 반도체 소자, 게르마늄(Ge) 물질 반도체 소자 등과 같은 상이한 전도성 물질을 사용하는 반도체 소자 및 다른 소자에 적용할 수 있다. 또한, 설명하는 개념은, 실리콘 온 옥사이드(silicon-on-oxide: SOI) 소자에 동일하게 적용할 수가 있다. 게다가, 설명하는 개념은, 증가형 소자와 공핍형 소자 모두에 동일하게 적용할 수 있다.
게다가, 설명의 명료함을 위하여, 여기에 포함된 개념을, 1개의 트랜지스터 소자를 참조하여 설명한다. 하지만, 여기에서 설명하는 개념이, 1개의 웨이퍼(wafer) 상의 다수의 소자를 포함한 구조와 같은, 다수의 소자를 포함한 구조에 동일하게 적용할 수 있다는 것을 이해하여야 한다.
도 2는, 본 발명의 제1 실시예에 따라 형성된 트랜지스터 소자(200)의 단면도를 나타낸다. 소자(200)는, 기판(201), 천이층(202), 버퍼층(203), 및 장벽층(204)을 포함하고 있다. 기판(201)은, 예를 들면 실리콘(Si), 실리콘 카바이드(SiC), 사파이어, 또는 다른 물질로 구성될 수 있다. 천이층(202)은, 1개 이상의 천이층이 될 수 있고, 알루미늄 나이트라이드(AlN) 및/또는 알루미늄 갈륨 나이트라이드(AlGaN)로 구성될 수 있으며, 약 0.1㎛ 내지 약 1.0㎛의 두께가 될 수 있다. 버퍼층(203)은, 미도핑형 갈륨 나이트라이드(GaN) 물질로 구성할 수 있고, 일반적으로 약 0.5㎛ 내지 약 3㎛의 두께이다. 장벽층(204)은, 약 0.01㎛ 내지 약 0.03㎛의 두께를 가지며 알루미늄(Al) 대 갈륨(Ga) 비율이 약 0.1 내지 약 1이 되는 알루미늄 갈륨 나이트라이드(AlGaN)로 구성될 수 있다.
또한, 소자(200)는, 장벽층(204) 상에(즉, 장벽층(204)의 상부면에) 형성된 게이트층(203)을 포함한다. 게이트층(203)은, 갈륨 나이트라이드(GaN) 또는 다른 적절한 게이트 물질로 구성될 수 있다. 게이트(213)는 게이트층(230) 내의 원하는 영역에 형성되고, 측면(220)으로 정의된다. 게이트(213)가 게이트층(230)의 일부분으로 형성되기 때문에, 종래의 게이트와 달리 게이트(213)가 실제로는"사이드월"을 포함하지 않는다는 것을 이해하여야 한다. 게이트(213)는, 마그네슘(Mg), 철(Fe), 바나듐(V), 크롬(Cr), 또는 탄소(C)와 같은 이온을 적절히 이온주입한, 게이트층(230)(예를 들어 갈륨 나이트라이드(GaN))의 일부분으로 구성될 수 있다. 게이트(213)는, 바람직하게는 p형 물질이다.
게이트 금속(212)이 게이트(213) 상에(즉, 게이트(213)의 상부면에) 위치한다. 게이트 금속(212)은, 예를 들어 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 팔라듐(Pd), 텅스텐(W), 텅스텐 실리사이드(WSi2), 니켈(Ni), 및/또는 금(Au)으로 구성될 수 있다.
또한, 소자(200)는, 적어도 유전성 물질의 일부분(214)이 게이트(213)와 게이트 금속(212)을 덮도록, 게이트 물질(230) 상에 형성된 실리콘 나이트라이드와 같은 유전성 물질(205)을 포함한다. 또한 소자(200)는, 드레인(210) 영역과 소스(211) 영역 상의 저항성 콘택 금속을 포함한다. 상기 저항성(ohmic) 콘택 금속은, 티타늄(Ti) 및/또는 알루미늄(Al)으로 구성될 수 있고, 또한 니켈(Ni) 및 금(Au)과 같은 캡핑(capping) 물질을 포함할 수 있다.
게이트(213)가 실제로는 측면의 사이드월을 포함하지 않기 때문에, 게이트(213)의 사이드월에서의 전류 누설이 종래보다 감소한다. 게다가, 게이트(213)는, 게이트가 주위의 실리콘 나이트라이드(SiN)와 분리할 수 있는 종래보다 인접 물질(230)을 손상시키거나 인접 물질(230)과 분리할 가능성이 더 낮다. 더욱이, 후술하는 바와 같이, 종래에 사용한 매우 정밀한 게이트 식각을 필요로 하지 않은 채, 그리고 소자의 제조에 추가적인 마스킹 단계를 추가하지 않거나 완성된 제품에 상당한 크기를 추가하지 않은 채 소자(200)가 형성될 수 있다.
도 3 내지 도 7은, 소자를 형성하는 동안의 여러 단계에 있어서의 소자(200)(도 2) 또는 다른 설명하는 실시예와 같은 트랜지스터 소자를 도시한 단면도를 나타낸다.
도 3에 도시된 바와 같이, 기판(201), 천이층(202), 버퍼층(203), 및 장벽층(204)이 제공된다. 설명의 편의상 이러한 층을 도시할지라도, 여기에서 설명하는 개념을 다른 화합물 반도체, 즉 갈륨 아세나이드(GaAs), 인듐 갈륨 나이트라이드(InGaN), 알루미늄 갈륨 나이트라이드(AlGaN) 등으로 형성한 소자에 또한 적용할 수 있다는 것을 이해하여야 한다. 게다가, 설명하는 개념을, 공지된 단결정 트랜지스터 또는 다른 에피택셜 트랜지스터에 적용할 수 있다.
장벽층(204) 상에(즉, 장벽층(204)의 상부면에) 게이트층(230)을 형성한다. 게이트층(230)을, 갈륨 나이트라이드(GaN) 또는 다른 적절한 게이트 물질로 구성할 수 있다. 게이트층(230)을, 예를 들어 약 100 Å내지 약 300 Å범위의 게이트(213)(도 2)의 원하는 두께와 동일한 두께로 형성할 수 있다.
도 4에 도시된 바와 같이, 그 다음에, 게이트 물질(230) 상에 실리콘 나이트라이드와 같은 유전성 물질(205)을 증착한다. 게이트 물질(230)의 일부분을 노출하는 게이트(213)(도 2)의 원하는 표면 영역까지 유전성 물질(205)에 개구부(240)를 형성한다.
도 5에 도시된 바와 같이, 그 다음에, 상기 소자를 이온주입 및 활성화(activation)에 선택적으로 노출시킨다. 이온주입은, 마그네슘(Mg), 철(Fe), 바나듐(V), 크롬(Cr), 또는 탄소(C) 이온을 포함하는 p형 불순물이나, 원하는 게이트 도핑을 형성하는 다른 유형(type)의 이온의 이온 빔(ion beam)에 의한 이온주입을 포함할 수 있다. 활성화는, 이온주입된 불순물을 활성화하기 위하여, 상기 소자를 열처리(즉, 급속 열처리(Rapid Thermal Annealing: RTA))하는 단계를 포함한다. 선택적으로, 활성화를 위하여 실리콘 나이트라이드층과 같은 추가적인 유전성 보호층을 형성하고, 그 다음에 제거할 수가 있다. 한편, 이러한 활성화 단계를, 공정의 또 다른 시기에 실시할 수 있다.
이온주입의 결과로, 게이트 물질(230)의 노출된 부분에 이온주입된 게이트(213a)를 형성한다. 도 5에 도시된 바와 같이, 이온주입을, 상기 형성된 층(201~205)의 표면에 대하여 대략 수직인 각도로 실시할 수 있다. 이는, 대략 수직인 측면(220a)을 가진 게이트를 만들어낸다.
도 6에 도시된 또 다른 실시예에서, 이온주입을, 상기 형성된 층(201~205)의 표면에 대하여 대략 수직이 아닌 각도로 실시할 수 있다. 이는, 유전성 층(205)의 개구(240)(도 4) 너머까지 연장하는 측면(220b)을 가진 게이트(213b)를 만들어낸다. 따라서 상기 이온주입된 게이트의 프로파일(profile)은, 게이트 금속(212)(도 2) 너머까지 연장하여 게이트 금속의 모서리부에서 게이트 물질(230)의 이온주입되지 않은 영역으로의 누설을 더욱 감소시킬 수 있다.
도 7에 도시된 바와 같이, (도 5에 도시된 게이트(213a) 또는 도 6에 도시된 게이트(213b)의 구성을 포함할 수 있는) 게이트(213)에 대한 이온주입한 후에, 게이트(213) 상에 게이트 금속(212)을 형성할 수 있다. 게이트 금속의 층을, 소자(200)의 표면 일부분에, 전체 표면에, 또는 전체 웨이퍼를 가로질러에 증착할 수 있다.
게이트 금속(212)을 정의하도록, 게이트(213)를 정의하는데 사용된 동일한 층인 유전성 층(205)의 개구부(240)(도 4)를 사용한다. 따라서 게이트 금속(212)을 활성 게이트 영역에 자기정합(self-aligned)시켜 추가적인 제조 단계 및/또는 비용을 줄이고, 또한 상기 유전성 층과 소스 및/또는 드레인 콘택(210,211)(도 2) 사이의 바람직하지 못한 겹침을 줄인다. 이러한 겹침은, 소자의 동작을 느리게 할 수 있고 소자의 전체 전력 손실을 증가시킬 수 있는, 원하지 않는 커패시턴스를 초래할 수 있기 때문에 바람직하지 못한다.
게이트 금속(212)을 형성한 후에, 트랜지스터 소자(200)(도 2)를 공지된 공정과 기술로 완성할 수 있다. 예를 들면, 실리콘 나이트라이드(SiN)와 같은 추가적인 양의 유전성 물질(214)을, 적어도 게이트 금속(212)이 위치하는 소자의 일부분 상에 형성하여 소자를 위한 격리(isolation)를 제공할 수 있다. 또한, 저항성 드레인 콘택(210) 및 저항성 소스 콘택(211)을 형성하도록 저항성 콘택 금속을 증착할 수 있다. 저항성 소스 콘택(211)은, 도 2에 도시된 바와 같이, 게이트(213) 상에 제공될 수 있으며, 저항성 드레인 콘택(210)에 가장 가까운 게이트(213)의 모서리부의 전장(electric field)을 줄이는 전장판(field plate)으로서 기능할 수 있다.
도 3 내지 도 7에 따라 형성한 소자는, 낮은 게이트 누설 전류 및 높은 게이트 항복 전압의 바람직한 특성을 가지고 있으며, 원하는 게이트 표면 영역을 둘러싸는 게이트 물질을 제거하는 종래의 공정에서 사용된 정밀한 게이트 식각을 필요로 하지 않는다. 자기정합형의 게이트 금속의 증착은, 제조 공정에 마스크 단계를 추가하지 않거나 트랜지스터에 상당한 크기를 추가하지 않는다.
도 8은, 다른 실시예의 트랜지스터 소자의 구조를 도시한 단면도를 나타낸다. 도 8에 도시된 바와 같이, 기판(201), 천이층(202), 버퍼층(203), 장벽층(204), 게이트층(230), 유전성 물질(205), 및 게이트(213)를 도 3 내지 도 6에서 상기한 바와 같이 형성한다. 게이트(213)의 형성에 뒤이어, (예컨대 회로보호 증착을 통하여) 소자의 표면 상에 실리콘 나이트라이드(SiN)와 같은 절연성 물질의 층을 형성할 수 있고, 그 다음에 뒤이어 (예컨대 식각으로) 제거할 수 있다. 이러한 무마스크(maskless) 자기정합형 증착 및 제거 공정은, 절연성 물질(241) 내의 개구부(240)(도 4)의 수직 사이드월을 따라 잔존하는 얇은 절연성 물질(241)의 층을 남긴다. 이러한 공정에 의하여 형성된 잔여부(241)를, 일반적으로 스페이서(spacer)라고 한다. 그 다음에, 게이트 금속(212)을, 게이트(213)의 가장자리에서부터 끼운 상태로 형성한다. 이러한 구성은 전류 누설을 더욱 줄인다.
상기한 설명 및 도면은, 본 명세서에서 설명한 특징과 장점을 달성하는 특정한 실시예의 예시로서 간주되어야만 한다. 특정한 공정 조건을 변경하고 치환할 수 있다. 따라서 본 발명의 실시예를, 전술한 설명 및 도면에 의해 한정하는 것으로 간주하지 않는다.

Claims (18)

  1. 기판;
    상기 기판 상에 형성된 천이(transition) 물질;
    상기 천이 물질 상에 형성된 버퍼(buffer) 물질;
    상기 버퍼 물질 상에 형성된 장벽 물질;
    상기 장벽 물질 상에 형성된 게이트층;
    상기 게이트층 상에 형성된, 개구부를 갖는 유전성층;
    상기 유전성층의 개구부 내에 형성된 게이트 금속; 및
    소스 및 드레인 콘택을 포함하고,
    상기 게이트층은 상기 유전성층의 개구부 아래 배치된 게이트를 정의하는 도핑된 부분과 전류 누설을 줄이기 위해 적용된 상기 게이트의 바깥쪽 도핑되지 않은 부분을 포함하고,
    상기 게이트를 정의하는 도핑된 부분은 마그네슘(Mg), 철(Fe), 바나듐(V), 크롬(Cr), 및 탄소(C)로 구성되는 그룹에서 이온 주입되어 도핑되고,
    상기 게이트의 측면은 상기 게이트층에 대하여 경사를 갖는 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 금속은, 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 팔라듐(Pd), 텅스텐(W), 텅스텐 실리사이드(WSi2), 니켈(Ni), 및 금(Au) 중 하나를 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서,
    상기 장벽 물질은, 알루미늄 갈륨 나이트라이드(AlGaN)를 포함하는 것을 특징으로 하는 트랜지스터.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 게이트 금속의 측면에 절연성 물질이 형성되어 있는 것을 특징으로 하는 트랜지스터.
  7. 제1항에 있어서,
    상기 게이트 금속은 티타늄 나이트라이드(TiN)인 것을 특징으로 하는 트랜지스터.
  8. 자기정합형 게이트 구조를 갖는 트랜지스터를 형성하는 방법으로서, 상기 방법은,
    기판 상에 천이층을 형성하는 단계;
    상기 천이층 상에 갈륨 나이트라이드(GaN) 버퍼층을 형성하는 단계;
    상기 갈륨 나이트라이드(GaN) 버퍼층 상에 장벽층을 형성하는 단계;
    상기 장벽층 상에 게이트층을 형성하는 단계로서, 상기 게이트층은 도핑되지 않음;
    상기 게이트층 상에 유전성 층을 형성하는 단계;
    상기 게이트층의 일부분을 노출하도록 상기 유전성 층을 관통하여 상기 게이트층 쪽으로 개구부를 형성하는 단계;
    상기 게이트층의 이온 영역을 형성하기 위해 상기 유전성 층 내 개구부를 통해 p형 불순물을 포함한 이온주입 공정을 실시하는 단계, 이온이 주입된 영역은 게이트를 정의하고 이온이 주입되지 않은 영역은 상기 게이트의 바깥쪽에 전류가 누설되는 것을 줄임;
    상기 게이트와 자기 정합되는 게이트 금속을 정의하도록 상기 유전성 층을 통한 개구부를 이용하여 상기 게이트 상에 게이트 금속의 무마스크 자기정합형 증착을 실시하는 단계; 및
    저항성(Ohmic) 드레인 및 소스 콘택 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  9. 제8항에 있어서,
    상기 이온주입 공정 후의 활성화(activation) 공정을 더 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  10. 제9항에 있어서,
    상기 활성화 공정은 급속 열처리(rapid thermal annealing) 공정을 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  11. 제8항에 있어서,
    상기 이온주입 공정은, 마그네슘(Mg), 철(Fe), 바나듐(V), 크롬(Cr), 및 탄소(C)로 구성된 군으로부터 선택된 이온을 이온주입하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  12. 제8항에 있어서,
    상기 게이트 금속은, 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 팔라듐(Pd), 텅스텐(W), 텅스텐 실리사이드(WSi2), 니켈(Ni), 및 금(Au) 중 하나를 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  13. 제8항에 있어서,
    상기 장벽층은, 알루미늄 갈륨 나이트라이드(AlGaN)를 포함하는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  14. 제8항에 있어서,
    상기 게이트의 측면은, 상기 게이트층에 대하여 90도의 각도를 갖는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  15. 제8항에 있어서,
    상기 게이트의 측면은, 상기 게이트층에 수직이 아닌 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  16. 제8항에 있어서,
    상기 게이트 금속의 측면에 절연성 물질이 형성되는 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  17. 제8항에 있어서,
    상기 게이트 금속은 티타늄 나이트라이드(TiN)인 것을 특징으로 하는 트랜지스터를 형성하는 방법.
  18. 삭제
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