JP6161910B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高電子速度であるため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。
例えば、以下の特許文献１（特開平１１−２６１０５３号公報）には、ＧａＮ系化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）に関する技術が開示されている。
また、以下の特許文献２（特開２０１２−３３６７９号公報）には、III族窒化物半導体からなる電界効果トランジスタが開示され、このトランジスタには、ゲート電極（１０６）上からドレイン電極（１０７）側に延びるフィールドプレート（１０９）が設けられている。
なお、本欄において、（括弧）内は、各特許文献に記載の符号を示す。
特開平１１−２６１０５３号公報 特開２０１２−３３６７９号公報
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の電流コラプス、ゲートリークや耐圧などの特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、チャネル層と、電子供給層と、ソース電極と、ドレイン電極と、を有する半導体装置である。そして、この半導体装置は、ｐ型の半導体層よりなり、ソース電極とドレイン電極との間の電子供給層上に形成され、側面に傾斜を有するように構成されたキャップ層を有する。そして、この半導体装置は、キャップ層の上面に開口部を有し、キャップ層の側面を覆う絶縁膜と、開口部からドレイン電極側の側面上に絶縁膜を介して延在するように形成されたゲート電極を有する。
本願において開示される一実施の形態に示される半導体装置は、チャネル層と、電子供給層と、ソース電極と、ドレイン電極と、を有する半導体装置である。そして、この半導体装置は、ｐ型の半導体層よりなり、ソース電極とドレイン電極との間の電子供給層上に形成され、側面に傾斜を有するように構成されたキャップ層を有する。そして、この半導体装置は、キャップ層の上面上に形成された第１ゲート電極部を有する。そして、さらに、この半導体装置は、第１ゲート電極部の上面に開口部を有し、キャップ層の側面を覆う絶縁膜と、開口部からドレイン電極側の側面上に絶縁膜を介して延在するように形成された第２ゲート電極部を有する。
本願において開示される一実施の形態に示される半導体装置は、チャネル層と、電子供給層と、ソース電極と、ドレイン電極と、を有する半導体装置である。そして、この半導体装置は、ｐ型の半導体層よりなり、ソース電極とドレイン電極との間の電子供給層上に形成されたキャップ層を有する。そして、この半導体装置は、キャップ層の上面上に形成された第１ゲート電極部を有する。そして、さらに、この半導体装置は、キャップ層のドレイン電極側の上部からキャップ層の側面を覆い、絶縁膜を介して延在するように形成され、第１ゲート電極部と電気的に接続される第２ゲート電極部を有する。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置のゲート電極部の近傍の部分拡大図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態６の半導体装置の構成を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態７の半導体装置の構成を示す断面図である。 実施の形態７の半導体装置の構成の一例を示す断面図である。 実施の形態５において、なす角θを９０度とした場合の半導体装置の構成を示す断面図である。 図２４に示す半導体装置の効果を説明するための図である。 図２４に示す半導体装置の効果を説明するための図である。 実施の形態８の半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（FET；Field Effect Transistor）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
図１に示すように、本実施の形態の半導体装置は、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる電子供給層ＥＳが形成されている。即ち、基板ＳＵＢの主面（上面）上に、バッファ層ＢＵＦとチャネル層ＣＨと電子供給層ＥＳとが、下から順に形成（積層）されている。電子供給層ＥＳ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。また、電子供給層ＥＳ上には、キャップ層ＣＡＰを介してゲート電極ＧＥが形成されている。キャップ層ＣＡＰ上には、開口部ＯＡ１を有する絶縁膜ＩＦが形成され、キャップ層ＣＡＰの上面とゲート電極ＧＥとは開口部ＯＡ１を介して接するように形成されている。
ここで、本実施の形態においては、ゲート電極ＧＥは、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、開口部ＯＡ１の中心部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離は、開口部ＯＡ１の中心部からゲート電極ＧＥのソース電極ＳＥ側の端部までの距離より大きくなっている。
このように、ゲート電極ＧＥをドレイン電極ＤＥ側に張り出させることにより、電界が、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面近傍とゲート電極ＧＥの張り出し部の先端との２箇所に分散するため、電界が緩和される。例えば、電界のピーク値が特許文献１の図１の場合と比較し低減されることとなる（後述の図２５、図２６も参照）。
また、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離である張り出し距離をＬＦとし、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離をＬｇｄとした場合、０．０５μｍ≦ＬＦ≦Ｌｇｄ／２を満たすようにゲート電極ＧＥを形成することが好ましい。
この範囲よりもＬＦが小さすぎると、電界を２箇所に分散させる効果が弱まるため、電流コラプス抑制、ゲートリーク低減、耐圧向上の効果が低減する。また、この範囲よりもＬＦが大きすぎると、ゲート電極ＧＥとドレイン電極ＤＥが接近することによってゲート電極ＧＥのドレイン電極ＤＥ側の端部近傍の電界強度が高くなり、耐圧向上の効果が低減する。よって、上記範囲にゲート電極ＧＥを形成することで、電流コラプス抑制、ゲートリーク低減および耐圧向上の効果を顕著に奏することができる。
また、本実施の形態においては、キャップ層ＣＡＰの側面（側壁）がテーパー形状となっている。即ち、図１に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θが９０度未満となっている（θ＜９０°）。このように、キャップ層ＣＡＰの側面を傾斜させることにより、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の近傍における電界が緩和される。例えば、側面を垂直（θ＝９０°）とした場合の電界のピーク値より、その値を低減することができる。これにより、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を図ることができる。
特に、本実施の形態の構成では、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面が傾斜しているため、この側面の部分においては、キャップ層ＣＡＰの厚さが連続的に変化している。キャップ層ＣＡＰの厚さが厚いほど２次元電子ガス（２次元電子ガス層）２ＤＥＧ内のキャリア密度が少なくなる。よって、オフ状態において、ドレイン電極ＤＥ側に高い電圧が印加される場合に、空乏層が横方向に広がりやすくなる。
その結果、本実施の形態の２次元電子ガス（２次元電子ガス層）２ＤＥＧにおいては、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の下端部から上端部に向けて横方向に空乏層が広がることになる。これは、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の下端部の近傍の電界分布が、側面の上端部に向けて横方向に広がることを意味する。このように、電界分布が広がることにより、電界のピーク値が低減される。以上、詳細に説明したように、キャップ層ＣＡＰの側面をテーパー形状とすることにより、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を高めることができる。
また、電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θについては、１５°≦θ＜９０°の範囲とすることが好ましい。この範囲よりもθが小さすぎると、電界効果トランジスタのオン抵抗が大きくなりすぎるという懸念が生じる。即ち、前述したように、キャップ層ＣＡＰの側面を傾斜させることにより、この部分の２次元電子ガス（２次元電子ガス層）２ＤＥＧは、キャップ層ＣＡＰが形成されていない部分と比べてキャリア密度が小さく、抵抗が高い状態となっている。なす角θが小さくなればなるほど、この抵抗の高い部分が横方向に長く広がることになり、オン抵抗の増加が懸念される。一方、θ＝９０°では、キャップ層ＣＡＰの側面が傾斜を持つことによる前述の効果を得ることはできない。このように、なす角θを、１５°≦θ＜９０°の範囲とすることで、オン抵抗の増加を抑制しつつ、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を高めることができる。
本実施の形態のように、ゲート電極ＧＥのドレイン電極ＤＥ側への張り出し構成およびキャップ層ＣＡＰの側面のテーパー構造を有する半導体装置を用いて検討した。その結果、耐圧７５０Ｖの電界効果トランジスタにおいて、ドレイン電圧６００Ｖでのリーク電流９ｎＡ／ｍｍ、電流コラプスによる最大ドレイン電流の低下量７％を得ることができた。なお、θ＝９０°とした場合は、ドレイン電圧６００Ｖでのリーク電流１５ｎＡ／ｍｍ、電流コラプスによる最大ドレイン電流の低下量９％であった。
以下に、本実施の形態の半導体装置の構成についてさらに具体的に説明する。
基板ＳＵＢは、例えば、シリコン（Ｓｉ）からなる半導体基板（単結晶シリコン基板）である。他の形態として、サファイア基板、あるいは炭化シリコン（ＳｉＣ）基板などを、基板ＳＵＢとして用いることもできる。また、この他、ＧａＮ基板、ＡｌＮ基板またはダイヤモンド基板などを用いることもできる。また、これらの材料を基体上に貼り合せた基板を用いることもできる。
バッファ層ＢＵＦは、基板ＳＵＢとチャネル層ＣＨとの格子定数差を緩和するために形成される。例えば、基板ＳＵＢを構成するシリコン（Ｓｉ）とチャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）との格子定数差を、バッファ層ＢＵＦにより緩和することができる。即ち、シリコン（Ｓｉ）からなる基板ＳＵＢ上に直接、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成した場合には、チャネル層ＣＨに多くのクラックが発生し、良好なエピタキシャル成長層が得られず、高電子移動度トランジスタの作製が困難となる。このため、基板ＳＵＢとチャネル層ＣＨとの間に、格子緩和を目的としたバッファ層ＢＵＦを挿入する。バッファ層ＢＵＦを形成したことにより、バッファ層ＢＵＦ上に形成されるチャネル層ＣＨに良好なエピタキシャル成長層が得られ、高電子移動度トランジスタの特性を向上させることができる。
バッファ層ＢＵＦは、窒化ガリウム（ＧａＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、または窒化アルミニウム（ＡｌＮ）層、あるいはこれらの積層膜とすることができる。
チャネル層ＣＨは、窒化物半導体からなり、好ましくは、窒化ガリウム（ＧａＮ、ガリウムナイトライド）からなる窒化ガリウム層である。他の形態として、チャネル層ＣＨを、窒化インジウムガリウム（ＩｎＧａＮ、インジウムガリウムナイトライド）層とすることもできる。
また、本実施の形態では、基板ＳＵＢ上にバッファ層ＢＵＦを介してチャネル層ＣＨを形成している。他の形態として、基板ＳＵＢに、窒化ガリウム（ＧａＮ、ガリウムナイトライド）または窒化アルミニウムガリウム（ＡｌＧａＮ、アルミニウムガリウムナイトライド）などからなる窒化物半導体基板を用いることもでき、その場合、バッファ層ＢＵＦを薄く、あるいは無くして、チャネル層ＣＨを形成することも可能である。これは、基板ＳＵＢとして、窒化ガリウム（ＧａＮ、ガリウムナイトライド）または窒化アルミニウムガリウム（ＡｌＧａＮ、アルミニウムガリウムナイトライド）などからなる窒化物半導体基板を用いた場合には、窒化物半導体基板上に、窒化ガリウムなどからなるバッファ層ＢＵＦ、あるいはチャネル層ＣＨを、格子整合して形成できるためである。
電子供給層ＥＳは、チャネル層ＣＨ用の窒化物半導体とは異なる窒化物半導体からなり、アルミニウム（Ａｌ）を含有する窒化物半導体により形成されている。電子供給層ＥＳは、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ、アルミニウムガリウムナイトライド）からなる窒化アルミニウムガリウム層である。この他、ＩｎＡｌＮ、ＡｌＩｎＧａＮなどを用いることができる。
半導体層であるチャネル層ＣＨ上に、チャネル層ＣＨとは異なる組成の半導体層（チャネル層ＣＨのバンドギャップとは異なるバンドギャップを有する半導体層）である電子供給層ＥＳが直接的に形成されている。即ち、チャネル層ＣＨと電子供給層ＥＳとが接している。このため、チャネル層ＣＨと電子供給層ＥＳとの間には、ヘテロ接合が形成されている。電子供給層ＥＳは、電子供給層であり、キャリア発生領域として機能する。
ソース電極ＳＥとドレイン電極ＤＥとキャップ層ＣＡＰとは、それぞれ、電子供給層ＥＳの上面（表面）上に形成されているが、互いに離間している。ソース電極ＳＥとドレイン電極ＤＥとは、いずれも導電体からなり、例えば金属膜（金属の単体膜または積層膜）により形成されている。ソース電極ＳＥとドレイン電極ＤＥとは、電子供給層ＥＳとオーミック接続されている。
キャップ層ＣＡＰは、例えば、ｐ型の半導体膜（例えば、ＧａＮ）より形成されている。ＧａＮの他、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮなどを用いることができる。特に、電子供給層ＥＳを構成する材料よりもバンドギャップが小さい材料および組成比を選択することが好ましい。また、より好ましくは、チャネル層ＣＨを構成する材料とバンドギャップが同じ、又はより小さい材料および組成比を選択する。このような組み合わせにより、ノーマリオフ動作の特性を向上させることができる。
前述したように、このキャップ層ＣＡＰの側面はテーパー形状である。即ち、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θは９０度未満である（θ＜９０°）。
キャップ層ＣＡＰの側面を覆うように絶縁膜ＩＦが形成されている。この絶縁膜ＩＦには、キャップ層ＣＡＰの上面を露出する開口部ＯＡ１が形成されている。キャップ層ＣＡＰの上面上には、開口部ＯＡ１を介してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、例えば金属膜（金属の単体膜または積層膜）により形成されている。また、このゲート電極ＧＥは、絶縁膜ＩＦの開口部ＯＡ１上から絶縁膜ＩＦ上に延在するように形成されている。前述したように、ゲート電極ＧＥは、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、開口部ＯＡ１の中心部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離は、開口部ＯＡ１の中心部からゲート電極ＧＥのソース電極ＳＥ側の端部までの距離より大きくなっている。
絶縁膜ＩＦとして、例えば、窒化シリコン（ＳｉＮ）膜を用いることができる。この他、酸化シリコン膜（ＳｉＯ２）、ＳｉＯＮ膜、ＡｌＮ膜、ダイヤモンド膜、ポリイミド膜などを用いてもよい。また、これらの材料を積層した積層体を用いてもよい。また、絶縁膜ＩＦの膜厚としては、例えば、２０ｎｍ以上５００ｎｍ以下の範囲で調整することが好ましい。この範囲より膜厚が小さすぎると、絶縁膜ＩＦの絶縁耐圧の低下が懸念され、この範囲より膜厚が大きすぎると、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の近傍における電界緩和効果が低減してしまう。
また、上記ソース電極ＳＥとドレイン電極ＤＥとゲート電極ＧＥ（キャップ層ＣＡＰ）とは、図１の紙面に略垂直な方向に延在している。ソース電極ＳＥおよびドレイン電極ＤＥとしては、チタン（Ｔｉ）膜とアルミニウム（Ａｌ）膜の積層膜を用いることができる。この他、III族窒化物半導体に対して低抵抗コンタクトの材料を選択して用いることができる。また、ゲート電極ＧＥには、ニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜を用いることができる。この他、III族窒化物半導体に対して良好なショットキー接触が形成可能な材料を選択して用いることができる。
上記のように、本実施の形態の半導体装置（高電子移動度トランジスタ）が構成されている。
このような高電子移動度トランジスタにおいては、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。即ち、チャネル層ＣＨ（を構成する窒化ガリウム(ＧａＮ)または窒化インジウムガリウム（ＩｎＧａＮ））のバンドギャップと、電子供給層ＥＳ（を構成する窒化アルミニウムガリウム（ＡｌＧａＮ））のバンドギャップとは、相違している。このため、バンドギャップの相違に基づく伝導帯オフセットと、電子供給層ＥＳに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、フェルミ準位よりも低いポテンシャル井戸が生成される。この結果、このポテンシャル井戸内に電子が蓄積されることになり、それによってチャネル層ＣＨと電子供給層ＥＳとの界面近傍に２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成されるのである。
但し、キャップ層ＣＡＰを形成した領域には、２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。よって、本実施の形態の半導体装置（高電子移動度トランジスタ）においては、ゲート電極ＧＥに閾値電圧以上の正の電圧が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに閾値電圧以上の正の電圧を印加した状態においてオン状態を維持できる。
［製法説明］
次いで、図２〜図８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図８は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２に示すように、基板ＳＵＢとして例えば炭化シリコン（ＳｉＣ）からなる基板を準備する。他の形態として、サファイア基板、あるいは単結晶シリコン基板などを用いることもできる。また、基板ＳＵＢとして、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）などからなる窒化物半導体基板を用いることも可能であり、この場合、基板ＳＵＢと、後で形成するチャネル層ＣＨとが格子整合できるため、バッファ層ＢＵＦを薄く、または、無くすこともできる。
次いで、基板ＳＵＢ上に、バッファ層ＢＵＦを形成する。例えば、炭化シリコン（ＳｉＣ）からなる基板ＳＵＢ上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）法を用いて、窒化アルミニウム（ＡｌＮ）のエピタキシャル層からなるバッファ層ＢＵＦを形成する。バッファ層ＢＵＦは、例えば、基板ＳＵＢと、バッファ層ＢＵＦ上に形成されるチャネル層ＣＨとの格子定数差を緩和する目的で形成される。
次いで、バッファ層ＢＵＦ上に、チャネル層ＣＨを形成する。例えば、窒化アルミニウム（ＡｌＮ）からなるバッファ層ＢＵＦ上に、ＭＯＣＶＤ法を用いて、窒化ガリウム（ＧａＮ）のエピタキシャル層からなるチャネル層ＣＨを形成する。
次いで、チャネル層ＣＨ上に、電子供給層ＥＳを形成する。例えば、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨ上に、ＭＯＣＶＤ法を用いて、ＡｌＧａＮのエピタキシャル層からなる電子供給層ＥＳを形成する。
次いで、電子供給層ＥＳ上に、キャップ層ＣＡＰとなる半導体膜ＳＦを形成する。例えば、ＡｌＧａＮからなる電子供給層ＥＳ上に、ＭＯＣＶＤ法を用いて、ｐ型窒化ガリウム（ｐ型ＧａＮ）のエピタキシャル層からなる半導体膜ＳＦを形成する。ｐ型不純物としては、例えば、マグネシウム（Ｍｇ）を使用することができる。また、不純物濃度は、例えば、５×１０１８ｃｍ−３程度である。
なお、上記各エピタキシャル層は、Ｇａ面モードでのエピタキシャル層である。
次いで、図３に示すように、半導体膜ＳＦをパターニングすることによりキャップ層ＣＡＰを形成する。例えば、半導体膜ＳＦ上に、フォトレジスト膜（図示せず）を形成し、露光・現像することにより、キャップ層ＣＡＰの形成領域のみに、フォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、半導体膜ＳＦをエッチングすることによりキャップ層ＣＡＰを形成する。例えば、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）ドライエッチングを用いて半導体膜ＳＦをエッチングする。この後、キャップ層ＣＡＰ上に残存するフォトレジスト膜をアッシングなどにより除去する。このフォトレジスト膜の形成から除去までの工程を“パターニング”という。
この際、上記エッチング条件を調整することにより、キャップ層ＣＡＰの側面をテーパー形状とする。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θを９０度未満とする（θ＜９０°）。エッチング条件としては、例えば、マスクとなるフォトレジスト膜をエッチングにより縮小化させ、フォトレジスト膜の端部を徐々に後退させる。これにより、フォトレジスト膜の端部においてエッチング量を大きくし、キャップ層ＣＡＰの側面をテーパー形状とすることができる。また、異方性のエッチング種に、等方性のエッチング種を混在させることにより、キャップ層ＣＡＰの側面をテーパー形状とすることができる。この他、ガス種や圧力など条件を調整することにより、キャップ層ＣＡＰの側面をテーパー形状とすることができる。
次いで、熱処理を施すことにより、キャップ層ＣＡＰ中のｐ型ドーパントから水素原子を脱離させ、キャップ層ＣＡＰを活性化させる。熱処理としては、窒素雰囲気中７５０℃で、１０分程度の熱処理を施す。
この熱処理により、キャップ層ＣＡＰがエッチング除去された領域では、チャネル層ＣＨと電子供給層ＥＳとの界面に生じる分極電荷の作用により２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成される。一方、キャップ層ＣＡＰが形成された領域では、アクセプタのイオン化に起因してキャップ層ＣＡＰ中に負電荷が生成される。このため、キャップ層ＣＡＰが形成された領域においては、熱平衡状態ではチャネル層ＣＨと電子供給層ＥＳとの界面に２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。よって、本実施の形態の半導体装置（高電子移動度トランジスタ）においては、ゲート電極ＧＥに閾値電圧以上の正の電圧が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに閾値電圧以上の正の電圧を印加した状態においてオン状態を維持できる。このように、“閾値電圧が正のノーマリオフ動作”が可能となる。
次いで、キャップ層ＣＡＰの両側に離間して、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、例えば、リフトオフ法を用いて形成する。図４に示すように、キャップ層ＣＡＰ上を含む電子供給層ＥＳ上にフォトレジスト膜ＰＲ１を形成し、露光・現像することにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域上のフォトレジスト膜ＰＲ１を除去する。図４においては、キャップ層ＣＡＰ上およびその両側の領域に、フォトレジスト膜ＰＲ１を残存させている。
次いで、フォトレジスト膜ＰＲ１上を含む電子供給層ＥＳ上に、金属膜ＭＦ１を形成する。これにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域においては、電子供給層ＥＳ上に、直接、金属膜ＭＦ１が形成される。一方、その他の領域では、フォトレジスト膜ＰＲ１上に金属膜ＭＦ１が形成される。
金属膜ＭＦ１は、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜により構成される（Ｔｉ／Ａｌ）。金属膜ＭＦ１を構成する各膜は、例えば、真空蒸着法を用いて形成することができる。
次いで、フォトレジスト膜ＰＲ１を除去する。この際、フォトレジスト膜ＰＲ１上に形成されている金属膜ＭＦ１もフォトレジスト膜ＰＲ１とともに除去され、電子供給層ＥＳ上に直接接触するように形成されている金属膜ＭＦ１（ソース電極ＳＥおよびドレイン電極ＤＥ）だけが残存する（図５）。
次いで、基板ＳＵＢに対して、熱処理（アロイ処理）を施す。熱処理としては、例えば、窒素雰囲気中で、６００℃、１分程度の熱処理を施す。この熱処理により、ソース電極ＳＥと、２次元電子ガス（２次元電子ガス層）２ＤＥＧが形成されているチャネル層ＣＨとのオーミック接触を図ることができる。同様に、ドレイン電極ＤＥとチャネル層ＣＨとのオーミック接触を図ることができる。即ち、ソース電極ＳＥおよびドレイン電極ＤＥが、それぞれ２次元電子ガス（２次元電子ガス層）２ＤＥＧに対して電気的に接続された状態となる。
次いで、図示はしないが、デバイス間の素子分離を図るため、窒素（Ｎ）などのイオン注入法により、素子分離領域を形成する。
次いで、図６に示すように、開口部ＯＡ１を有する絶縁膜ＩＦを形成する。例えば、キャップ層ＣＡＰ、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む電子供給層ＥＳ上に絶縁膜ＩＦを形成する。絶縁膜ＩＦとして、例えば、１００ｎｍ程度の膜厚の窒化シリコン（ＳｉＮ）膜をプラズマ気相堆積（PECVD: Plasma Enhanced Chemical Vapor Deposition）法などを用いて形成する。次いで、絶縁膜ＩＦをパターニングすることにより、キャップ層ＣＡＰ上に開口部ＯＡ１を形成する。この際、ソース電極ＳＥおよびドレイン電極ＤＥ上の絶縁膜ＩＦを除去してもよい。
次いで、キャップ層ＣＡＰ上から絶縁膜ＩＦ上に延在するゲート電極ＧＥを形成する。このゲート電極ＧＥは、例えば、リフトオフ法を用いて形成する。図７に示すように、キャップ層ＣＡＰ、絶縁膜ＩＦ、ソース電極ＳＥおよびドレイン電極ＤＥ上にフォトレジスト膜ＰＲ２を形成し、露光・現像することにより、ゲート電極ＧＥの形成領域上のフォトレジスト膜ＰＲ２を除去する。図７においては、開口部ＯＡ１およびその近傍のフォトレジスト膜ＰＲ２を除去している。
次いで、フォトレジスト膜ＰＲ２、キャップ層ＣＡＰおよび絶縁膜ＩＦ上に、金属膜ＭＦ２を形成する。これにより、開口部ＯＡ１上から絶縁膜ＩＦ上に延在する領域においては、直接、金属膜ＭＦ２が形成される。一方、その他の領域では、フォトレジスト膜ＰＲ２上に金属膜ＭＦ２が形成される。
金属膜ＭＦ２は、例えば、ニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜との積層膜により構成される（Ｎｉ／Ａｕ）。金属膜ＭＦ２を構成する各膜は、例えば、真空蒸着法を用いて形成することができる。
次いで、フォトレジスト膜ＰＲ２を除去する。この際、フォトレジスト膜ＰＲ２上に形成されている金属膜ＭＦ２もフォトレジスト膜ＰＲ２とともに除去され、キャップ層ＣＡＰ上の開口部ＯＡ１上から絶縁膜ＩＦ上に延在する金属膜ＭＦ２（ゲート電極ＧＥ）だけが残存する（図８）。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
（実施の形態２）
実施の形態１においては、ｐ型のキャップ層ＣＡＰを単層で構成したが、このｐ型のキャップ層ＣＡＰを積層構造としてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図９は、本実施の形態の半導体装置の構成を示す断面図である。図９に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（高電子移動度トランジスタ）であり、実施の形態１（図１）に示す半導体装置とｐ型のキャップ層ＣＡＰ以外の構成は同様である。
図９に示すように、本実施の形態の半導体装置においては、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる電子供給層ＥＳが形成されている。また、電子供給層ＥＳ上には、キャップ層ＣＡＰを介してゲート電極ＧＥが形成されている。キャップ層ＣＡＰ上には、開口部ＯＡ１を有する絶縁膜ＩＦが形成され、キャップ層ＣＡＰの上面とゲート電極ＧＥとは開口部ＯＡ１を介して接するように形成されている。また、キャップ層ＣＡＰの側面上においては、絶縁膜ＩＦを介してゲート電極ＧＥが配置されている。また、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。但し、キャップ層ＣＡＰを形成した領域には、２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。
ここで、本実施の形態においても、実施の形態１と同様に、ゲート電極ＧＥは、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、開口部ＯＡ１の中心部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離は、開口部ＯＡ１の中心部からゲート電極ＧＥのソース電極ＳＥ側の端部までの距離より大きくなっている。
また、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離である張り出し距離をＬＦとし、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離をＬｇｄとした場合、０．０５μｍ≦ＬＦ≦Ｌｇｄ／２を満たすようにゲート電極ＧＥを形成することが好ましい。
また、本実施の形態においても、実施の形態１と同様に、キャップ層ＣＡＰの側面がテーパー形状となっている。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θが９０度未満となっている（θ＜９０°）。このように、キャップ層ＣＡＰの側面を傾斜させることにより、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の近傍における電界が緩和される。例えば、側面を垂直（θ＝９０°）とした場合の電界のピーク値より、その値を低減することができる。これにより、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を図ることができる。
また、電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θについては、１５°≦θ＜９０°の範囲とすることが好ましい。
このように、本実施の形態においても、実施の形態１と同様の効果を奏することができる。
さらに、本実施の形態においては、キャップ層ＣＡＰは、電子供給層ＥＳ上に形成された第１層（下層）ＣＡＰ１および第１層上に形成された第２層（上層）ＣＡＰ２よりなる。そして、第１層ＣＡＰ１のｐ型不純物（アクセプタ）の濃度は、第２層ＣＡＰ２のｐ型不純物の濃度より低く設定されている。
このように、第１層（下層）ＣＡＰ１のｐ型不純物の濃度を相対的に低く設定することにより、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の下端部の近傍の電界のピーク値が低減される。以下に、詳細に説明する。
まず、第１層（下層）ＣＡＰ１のアクセプタの濃度が低いため、アクセプタに起因する負電荷の密度が小さくなる。これにより、キャップ層ＣＡＰの下層（第１層ＣＡＰ１）に広がる空乏層内の電界強度が小さくなる。
ここで、２次元電子ガス（２次元電子ガス層）２ＤＥＧは電子をキャリアとするためｎ型半導体層と類似した振る舞いを行う。一方、電子供給層ＥＳはｉ型（絶縁型）であることから、２次元電子ガス（２次元電子ガス層）２ＤＥＧ、電子供給層ＥＳおよびキャップ層ＣＡＰの積層部は、ｐｉｎ接合を形成することとなる。
よって、ｐｉｎ接合の内のｐ部を構成するキャップ層ＣＡＰの第１層（下層）ＣＡＰ１の電界強度が小さくなれば、ｐｉｎ接合の内のｎ部を構成する２次元電子ガス（２次元電子ガス層）２ＤＥＧの部分の電界も小さくなる。
その結果、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の下端部の近傍の電界強度が低減されるのである。
このように、本実施の形態においては、実施の形態１の電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を、さらに、向上させることができる。
［製法説明］
本実施の形態の半導体装置は、実施の形態１（図１）の半導体装置と同様に製造することができる。
即ち、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦを形成し、さらに、その上部に、チャネル層ＣＨを形成する。次いで、チャネル層ＣＨ上に、電子供給層ＥＳを形成し、さらに、その上部に、キャップ層ＣＡＰとなる半導体膜（ＳＦ）を形成する。
例えば、ＡｌＧａＮからなる電子供給層ＥＳ上に、ＭＯＣＶＤ法を用いて、ｐ型窒化ガリウム（ｐ型ＧａＮ）のエピタキシャル層からなる半導体膜（ＳＦ）を形成する。この際、ＭＯＣＶＤ法を用いた成膜の途中で、ｐ型不純物として膜中に導入される原料ガスの流量を増加させることにより、ｐ型不純物濃度が低い第１膜と、ｐ型不純物濃度が第１膜より高い第２膜との積層膜よりなる半導体膜（ＳＦ）を形成することができる。
この半導体膜（ＳＦ）を実施の形態１と同様にパターニングすることにより、第１層ＣＡＰ１および第１層ＣＡＰ１上に形成された第２層ＣＡＰ２よりなり、第１層ＣＡＰ１のｐ型不純物の濃度が、第２層ＣＡＰ２のｐ型不純物の濃度より低いキャップ層ＣＡＰを形成することができる。
次いで、実施の形態１と同様に、キャップ層ＣＡＰの両側に離間して、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、さらに、開口部ＯＡ１を有する絶縁膜ＩＦを形成した後、キャップ層ＣＡＰ上から絶縁膜ＩＦ上に延在するゲート電極ＧＥを形成する。
以上の工程により、本実施の形態の半導体装置が略完成する。
ここで、図９においては、キャップ層ＣＡＰの第１層ＣＡＰ１および第２層ＣＡＰ２の境界を明示したが、キャップ層ＣＡＰの下層部から上層部にかけてアクセプタの濃度が徐々に増加する構成としてもよい。このように、アクセプタ濃度が連続的に変化し、各層の境界が不明確な構成であっても、キャップ層ＣＡＰのうち、電子供給層ＥＳ側のアクセプタの濃度が、ゲート電極ＧＥ側のアクセプタの濃度よりも低くなるように構成されていれば、上記効果を奏することができる。言い換えれば、キャップ層ＣＡＰにおいて、下層部におけるｐ型の不純物濃度が、上層部におけるｐ型の不純物濃度より低い場合も同様の効果を奏する。
本実施の形態のように、ゲート電極ＧＥのドレイン電極ＤＥ側への張り出し構成およびキャップ層ＣＡＰの側面のテーパー構造に加え、下層部におけるｐ型の不純物濃度が低いキャップ層ＣＡＰを採用した半導体装置を用いて検討した。その結果、耐圧７５０Ｖの電界効果トランジスタにおいて、ドレイン電圧６００Ｖでのリーク電流４ｎＡ／ｍｍ、電流コラプスによる最大ドレイン電流の低下量４％を得ることができた。
（実施の形態３）
実施の形態２においては、ｐ型のキャップ層ＣＡＰを２層構造としたが、このｐ型のキャップ層ＣＡＰを３層構造としてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１０は、本実施の形態の半導体装置の構成を示す断面図である。図１０に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタであり、実施の形態１（図１）に示す半導体装置とｐ型のキャップ層ＣＡＰ以外の構成は同様である。
図１０に示すように、本実施の形態の半導体装置においては、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる電子供給層ＥＳが形成されている。また、電子供給層ＥＳ上には、キャップ層ＣＡＰを介してゲート電極ＧＥが形成されている。キャップ層ＣＡＰ上には、開口部ＯＡ１を有する絶縁膜ＩＦが形成され、キャップ層ＣＡＰの上面とゲート電極ＧＥとは開口部ＯＡ１を介して接するように形成されている。また、キャップ層ＣＡＰの側面上においては、絶縁膜ＩＦを介してゲート電極ＧＥが配置されている。また、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。但し、キャップ層ＣＡＰを形成した領域には、２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。
ここで、本実施の形態においても、実施の形態１と同様に、ゲート電極ＧＥは、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、開口部ＯＡ１の中心部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離は、開口部ＯＡ１の中心部からゲート電極ＧＥのソース電極ＳＥ側の端部までの距離より大きくなっている。
また、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離である張り出し距離をＬＦとし、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離をＬｇｄとした場合、０．０５μｍ≦ＬＦ≦Ｌｇｄ／２を満たすようにゲート電極ＧＥを形成することが好ましい。
また、本実施の形態においても、実施の形態１と同様に、キャップ層ＣＡＰの側面がテーパー形状となっている。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θが９０度未満となっている（θ＜９０°）。このように、キャップ層ＣＡＰの側面を傾斜させることにより、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の近傍における電界が緩和される。例えば、側面を垂直（θ＝９０°）とした場合の電界のピーク値より、その値を低減することができる。これにより、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を図ることができる。
また、電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θについては、１５°≦θ＜９０°の範囲とすることが好ましい。
このように、本実施の形態においても、実施の形態１と同様の効果を奏することができる。
さらに、本実施の形態において、キャップ層ＣＡＰは、電子供給層ＥＳ上に形成された第１層（下層）ＣＡＰ１、第１層上に形成された第２層（中層、中央層）ＣＡＰ２および第２層上に形成された第３層（上層）ＣＡＰ３よりなる。そして、第１層ＣＡＰ１および第３層（上層）ＣＡＰ３のｐ型不純物（アクセプタ）の濃度は、第２層（中層、中央層）ＣＡＰ２のｐ型不純物の濃度よりそれぞれ低く設定されている。
このように、第１層（下層）ＣＡＰ１のｐ型不純物の濃度を、第２層（中層、中央層）ＣＡＰ２のｐ型不純物の濃度より低く設定することにより、実施の形態２で説明したように、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の下端部の近傍の電界のピーク値が低減される。
さらに、本実施の形態においては、電流コラプスの抑制効果を、実施の形態２の場合と比較し、より高めることができる。
即ち、第３層（上層）ＣＡＰ３のｐ型不純物（アクセプタ）の濃度を、第２層（中層、中央層）ＣＡＰ２のｐ型不純物の濃度より低く設定することにより、ゲート電極ＧＥからキャップ層ＣＡＰの表面に存在する表面準位への電子の注入が抑制される。
つまり、第３層（上層）ＣＡＰ３のｐ型不純物の濃度を、第２層（中層、中央層）ＣＡＰ２のｐ型不純物の濃度より低く設定することにより、アクセプタに起因する負電荷の密度が小さくなる。よって、キャップ層ＣＡＰに広がる空乏層内の電界強度が小さくなる。このようにゲート電極ＧＥと接しているキャップ層ＣＡＰの第３層（上層）ＣＡＰ３中の電界強度が小さくなることにより、ゲート電極ＧＥからキャップ層ＣＡＰの表面準位への電子の注入が抑制される。
その結果、電流コラプスの抑制効果を、実施の形態２の場合と比較し、より高めることができる。
また、本実施の形態においては、ゲート電極ＧＥのソース電極ＳＥ側への張り出し量を実施の形態１（図１）および実施の形態２（図９）のそれと比較し、小さくしてある。具体的には、ゲート電極ＧＥは、キャップ層ＣＡＰ側面のうち、ドレイン電極ＤＥ側の側面上には絶縁膜ＩＦを介して延在するように形成されているが、ソース電極ＳＥ側の側面上には配置されていない。
このように、ゲート電極ＧＥのソース電極ＳＥ側への張り出し量を小さくすることで、ゲート電極ＧＥに付随する寄生容量を低減してトランジスタの動作速度を高めることができる。また、ゲート電極ＧＥのソース電極ＳＥ側への張り出し量を小さくすることで、ソース電極ＳＥとキャップ層ＣＡＰとの距離を小さくすることができる。例えば、ソース電極ＳＥとキャップ層ＣＡＰとの距離を、ドレイン電極ＤＥとキャップ層ＣＡＰとの距離より小さくすることができる。このように、ソース電極ＳＥとキャップ層ＣＡＰとの距離を小さくすることにより、オン抵抗を低減し、動作時の損失を低減することが可能となる。
［製法説明］
本実施の形態の半導体装置は、実施の形態１（図１）の半導体装置と同様に製造することができる。
即ち、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦを形成し、さらに、その上部に、チャネル層ＣＨを形成する。次いで、チャネル層ＣＨ上に、電子供給層ＥＳを形成し、さらに、その上部に、キャップ層ＣＡＰとなる半導体膜（ＳＦ）を形成する。
例えば、ＡｌＧａＮからなる電子供給層ＥＳ上に、ＭＯＣＶＤ法を用いて、ｐ型窒化ガリウム（ｐ型ＧａＮ）のエピタキシャル層からなる半導体膜（ＳＦ）を形成する。この際、ＭＯＣＶＤ法を用いた成膜の途中で、ｐ型不純物として膜中に導入される原料ガスの流量を増加させ、さらに、この後、上記原料ガスの流量を低下させる。これにより、ｐ型不純物濃度が低い第１膜と、ｐ型不純物濃度が第１膜より高い第２膜と、ｐ型不純物濃度が第２膜より低い第３膜との積層膜よりなる半導体膜（ＳＦ）を形成することができる。
この半導体膜（ＳＦ）を実施の形態１と同様にパターニングすることにより、第１層ＣＡＰ１、第１層ＣＡＰ１上に形成された第２層ＣＡＰ２および第２層ＣＡＰ２上に形成された第３層ＣＡＰ３よりなり、第１層ＣＡＰ１および第３層ＣＡＰ３のｐ型不純物の濃度が、第２層ＣＡＰ２のｐ型不純物の濃度より低いキャップ層ＣＡＰを形成することができる。
次いで、実施の形態１と同様に、キャップ層ＣＡＰの両側に離間して、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、さらに、開口部ＯＡ１を有する絶縁膜ＩＦを形成した後、キャップ層ＣＡＰ上から絶縁膜ＩＦ上に延在するゲート電極ＧＥを形成する。
以上の工程により、本実施の形態の半導体装置が略完成する。
ここで、図１０においては、キャップ層ＣＡＰの第１層ＣＡＰ１と第２層ＣＡＰ２の境界および第２層ＣＡＰ２と第３層ＣＡＰ３の境界を明示したが、キャップ層ＣＡＰの下層部から中層部にかけてアクセプタの濃度が徐々に増加し、さらに、キャップ層ＣＡＰの中層部から上層部にかけてアクセプタの濃度が徐々に低下する構成としてもよい。このように、アクセプタ濃度が連続的に変化し、各層の境界が不明確な構成であっても、キャップ層ＣＡＰのうち、電子供給層ＥＳ側のアクセプタの濃度およびゲート電極ＧＥ側のアクセプタの濃度が、中層部のアクセプタの濃度よりも低くなるように構成されていれば、上記効果を奏することができる。言い換えれば、キャップ層ＣＡＰにおいて、下層部および上層部におけるｐ型の不純物濃度が、下層部および上層部の間に位置する中層部におけるｐ型の不純物濃度より低い場合も同様の効果を奏する。
本実施の形態のように、ゲート電極ＧＥのドレイン電極ＤＥ側への張り出し構成およびキャップ層ＣＡＰの側面のテーパー構造に加え、下層部および上層部におけるｐ型の不純物濃度が低いキャップ層ＣＡＰを採用した半導体装置を用いて検討した。その結果、耐圧７５０Ｖの電界効果トランジスタにおいて、ドレイン電圧６００Ｖでのリーク電流１ｎＡ／ｍｍ、電流コラプスによる最大ドレイン電流の低下量２％を得ることができた。
（実施の形態４）
実施の形態１においては、キャップ層ＣＡＰの上面より開口部ＯＡ１を小さく、キャップ層ＣＡＰの上面の外周部において絶縁膜ＩＦが残存する構成とした。これに対し、本実施の形態においては、キャップ層ＣＡＰの上面の全域と開口部ＯＡ１とをほぼ同じ大きさとする。言い換えれば、キャップ層ＣＡＰの上面上の絶縁膜ＩＦをすべて除去した構成とする。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１１は、本実施の形態の半導体装置の構成を示す断面図である。図１１に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（高電子移動度トランジスタ）であり、実施の形態１（図１）に示す半導体装置と絶縁膜ＩＦ以外の構成は同様である。
図１１に示すように、本実施の形態の半導体装置においては、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる電子供給層ＥＳが形成されている。また、電子供給層ＥＳ上には、キャップ層ＣＡＰを介してゲート電極ＧＥが形成されている。キャップ層ＣＡＰ上には、開口部ＯＡ１を有する絶縁膜ＩＦが形成され、キャップ層ＣＡＰの上面とゲート電極ＧＥとは開口部ＯＡ１を介して接するように形成されている。また、キャップ層ＣＡＰの側面上においては、絶縁膜ＩＦを介してゲート電極ＧＥが配置されている。また、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。但し、キャップ層ＣＡＰを形成した領域には、２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。
ここで、本実施の形態においても、実施の形態１と同様に、ゲート電極ＧＥは、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、開口部ＯＡ１の中心部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離は、開口部ＯＡ１の中心部からゲート電極ＧＥのソース電極ＳＥ側の端部までの距離より大きくなっている。
また、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からゲート電極ＧＥのドレイン電極ＤＥ側の端部までの距離である張り出し距離をＬＦとし、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離をＬｇｄとした場合、０．０５μｍ≦ＬＦ≦Ｌｇｄ／２を満たすようにゲート電極ＧＥを形成することが好ましい。
また、本実施の形態においても、実施の形態１と同様に、キャップ層ＣＡＰの側面がテーパー形状となっている。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θが９０度未満となっている（θ＜９０°）。このように、キャップ層ＣＡＰの側面を傾斜させることにより、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の近傍における電界が緩和される。例えば、側面を垂直（θ＝９０°）とした場合の電界のピーク値より、その値を低減することができる。これにより、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を図ることができる。
また、電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θについては、１５°≦θ＜９０°の範囲とすることが好ましい。
このように、本実施の形態においても、実施の形態１と同様の効果を奏することができる。
さらに、本実施の形態においては、キャップ層ＣＡＰの上面の全域と開口部ＯＡ１とをほぼ同じ大きさとし、キャップ層ＣＡＰの上面の外周部において絶縁膜ＩＦが残存しないように構成する。
図１２は、実施の形態１の半導体装置のゲート電極ＧＥ部の近傍の部分拡大図である。例えば、図１２に示すように、キャップ層ＣＡＰの上面とゲート電極ＧＥとの間に絶縁膜ＩＦが存在する場合、その直下の２次元電子ガス（２次元電子ガス層）２ＤＥＧにおいてキャリア密度が低下する恐れがある。よって、キャップ層ＣＡＰの上面と絶縁膜ＩＦとの重なり領域Ａ１が大きくなりすぎる（例えば、０．３μｍ以上となる）と、キャリア密度の低下により、オン抵抗の上昇が懸念される。
これに対し、本実施の形態においては、キャップ層ＣＡＰの上面の全域と開口部ＯＡ１とをほぼ同じ大きさとすることで、オン抵抗の上昇を抑制することができる。
このように、本実施の形態においては、実施の形態１の電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果に加え、オン抵抗の低減を図ることができる。
［製法説明］
本実施の形態の半導体装置は、実施の形態１（図１）の半導体装置と同様に製造することができる。
即ち、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦを形成し、さらに、その上部に、チャネル層ＣＨを形成する。次いで、チャネル層ＣＨ上に、電子供給層ＥＳを形成し、さらに、その上部に、キャップ層ＣＡＰとなる半導体膜（ＳＦ）を形成する。
例えば、ＡｌＧａＮからなる電子供給層ＥＳ上に、ＭＯＣＶＤ法を用いて、ｐ型窒化ガリウム（ｐ型ＧａＮ）のエピタキシャル層からなる半導体膜（ＳＦ）を形成する。この半導体膜（ＳＦ）を実施の形態１と同様にパターニングすることにより、キャップ層ＣＡＰを形成する。
次いで、実施の形態１と同様に、キャップ層ＣＡＰの両側に離間して、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、キャップ層ＣＡＰ、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む電子供給層ＥＳ上に絶縁膜ＩＦを形成する。絶縁膜ＩＦとして、例えば、１００ｎｍ程度の膜厚の窒化シリコン（ＳｉＮ）膜をプラズマ気相堆積法などを用いて形成する。次いで、絶縁膜ＩＦをパターニングすることにより、キャップ層ＣＡＰ上に開口部ＯＡ１を形成する。この際、キャップ層ＣＡＰの上面と開口部ＯＡ１の形状が同じとなるようにマスクとなるフォトレジスト膜の形状を調整し、エッチングを行う。また、このエッチングにおいて、ソース電極ＳＥおよびドレイン電極ＤＥ上の絶縁膜ＩＦを除去してもよい。
次いで、実施の形態１と同様に、キャップ層ＣＡＰ上から絶縁膜ＩＦ上に延在するゲート電極ＧＥを形成する。
以上の工程により、本実施の形態の半導体装置が略完成する。
なお、図１１においては、キャップ層ＣＡＰの上面と開口部ＯＡ１の形状が同じとなる場合を図示しているが、製造プロセスにおいては、マスクずれやエッチング誤差が想定されている。よって、キャップ層ＣＡＰの上面と絶縁膜ＩＦとの重なり領域Ａ１が０．３μｍ以下、より好ましくは０．２μｍ以下となるように、設計することが好ましい。
（実施の形態５）
本実施の形態においては、ゲート電極ＧＥを二部構成とする。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１３は、本実施の形態の半導体装置の構成を示す断面図である。図１３に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（高電子移動度トランジスタ）である。
図１３に示すように、本実施の形態の半導体装置においては、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる電子供給層ＥＳが形成されている。また、電子供給層ＥＳ上には、キャップ層ＣＡＰを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２よりなる。第１ゲート電極部ＧＥ１は、キャップ層ＣＡＰ上に形成されている。第１ゲート電極部ＧＥ１上およびキャップ層ＣＡＰの側面上には、開口部ＯＡ１を有する絶縁膜ＩＦが形成され、第１ゲート電極部ＧＥ１の上面と第２ゲート電極部ＧＥ２とは開口部ＯＡ１を介して接するように形成されている。また、キャップ層ＣＡＰの側面上においては、絶縁膜ＩＦを介して第２ゲート電極部ＧＥ２が配置されている。また、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。但し、キャップ層ＣＡＰを形成した領域には、２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。
ここで、本実施の形態においては、第２ゲート電極部ＧＥ２が、実施の形態１と同様に、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、開口部ＯＡ１の中心部から第２ゲート電極部ＧＥ２のドレイン電極ＤＥ側の端部までの距離は、開口部ＯＡ１の中心部から第２ゲート電極部ＧＥ２のソース電極ＳＥ側の端部までの距離より大きくなっている。
また、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部から第２ゲート電極部ＧＥ２のドレイン電極ＤＥ側の端部までの距離である張り出し距離をＬＦとし、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離をＬｇｄとした場合、０．０５μｍ≦ＬＦ≦Ｌｇｄ／２を満たすようにゲート電極ＧＥを形成することが好ましい。
また、本実施の形態においても、実施の形態１と同様に、キャップ層ＣＡＰの側面がテーパー形状となっている。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θが９０度未満となっている（θ＜９０°）。このように、キャップ層ＣＡＰの側面を傾斜させることにより、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の近傍における電界が緩和される。例えば、側面を垂直（θ＝９０°）とした場合の電界のピーク値より、その値を低減することができる。これにより、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を図ることができる。
また、電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θについては、１５°≦θ＜９０°の範囲とすることが好ましい。
このように、本実施の形態においても、実施の形態１と同様の効果を奏することができる。
さらに、本実施の形態においては、ゲート電極ＧＥを、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２との二部構成とし、キャップ層ＣＡＰ上を第１ゲート電極部ＧＥ１で覆うことにより、キャップ層ＣＡＰの上面と第１ゲート電極部ＧＥ１との間に絶縁膜ＩＦが存在しない構成となる。その結果、実施の形態４の場合と同様に、キャップ層ＣＡＰの上面とゲート電極ＧＥとの間の絶縁膜ＩＦの影響により、２次元電子ガス（２次元電子ガス層）２ＤＥＧのキャリア密度が低下することを回避することができる。
このように、本実施の形態においては、実施の形態１の電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果に加え、オン抵抗の低減を図ることができる。
［製法説明］
次いで、図１４〜図１８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１４〜図１８は、本実施の形態の半導体装置の製造工程を示す断面図である。
実施の形態１と同様に、図１４に示す基板ＳＵＢ上に、バッファ層ＢＵＦを形成し、さらに、その上部に、チャネル層ＣＨを形成する。次いで、チャネル層ＣＨ上に、電子供給層ＥＳを形成し、さらに、その上部に、キャップ層ＣＡＰとなる半導体膜ＳＦを形成する。
例えば、ＡｌＧａＮからなる電子供給層ＥＳ上に、ＭＯＣＶＤ法を用いて、ｐ型窒化ガリウム（ｐ型ＧａＮ）のエピタキシャル層からなる半導体膜ＳＦを形成する。
次いで、本実施の形態においては、図１４に示すように、半導体膜ＳＦ上に、第１ゲート電極部ＧＥ１となる金属膜を形成する。金属膜として、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜を真空蒸着法を用いて形成する。金属膜としては、アルミニウム、チタン、タングステン、モリブデン、ニッケルなどから選択された単層膜もしくはこれらの積層膜を用いることができる。また、アルミニウム、チタン、タングステン、モリブデン、ニッケルなどの金属のシリサイド膜あるいは窒化膜を用いて第１ゲート電極部ＧＥ１を構成してもよい。次いで、上記金属膜をパターニングすることにより、第１ゲート電極部ＧＥ１を形成する。
次いで、図１５に示すように、第１ゲート電極部ＧＥ１をマスクとして半導体膜ＳＦをパターニングすることによりキャップ層ＣＡＰを形成する。例えば、誘導結合プラズマドライエッチングを用いて半導体膜ＳＦをエッチングする。この際、エッチング条件を調整することにより、キャップ層ＣＡＰの側面をテーパー形状とする。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θを９０度未満とする（θ＜９０°）。エッチング条件としては、例えば、マスクとなる第１ゲート電極部ＧＥ１をエッチングにより縮小化させ、第１ゲート電極部ＧＥ１の端部を徐々に後退させる。これにより、第１ゲート電極部ＧＥ１の端部において下層のキャップ層ＣＡＰのエッチング量を大きくし、キャップ層ＣＡＰの側面をテーパー形状とすることができる。また、異方性のエッチング種に、等方性のエッチング種を混在させることにより、キャップ層ＣＡＰの側面をテーパー形状とすることができる。この他、ガス種や圧力など条件を調整することにより、キャップ層ＣＡＰの側面をテーパー形状とすることができる。
次いで、熱処理を施すことにより、キャップ層ＣＡＰ中のｐ型ドーパントから水素原子を脱離させ、キャップ層ＣＡＰを活性化させる。また、熱処理を施すことにより、２次元電子ガス（２次元電子ガス層）２ＤＥＧを生成する。熱処理としては、窒素雰囲気中７５０℃で、１０分程度の熱処理を施す。
次いで、図１６に示すように、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様にリフトオフ法を用いて形成することができる。
次いで、図１７に示すように、キャップ層ＣＡＰ、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む電子供給層ＥＳ上に絶縁膜ＩＦを形成する。絶縁膜ＩＦとして、例えば、１００ｎｍ程度の膜厚の窒化シリコン（ＳｉＮ）膜をプラズマ気相堆積法などを用いて形成する。次いで、絶縁膜ＩＦをパターニングすることにより、キャップ層ＣＡＰ上に開口部ＯＡ１を形成する。この場合、実施の形態４と異なり、キャップ層ＣＡＰ上に第１ゲート電極部ＧＥ１が形成されているため、第１ゲート電極部ＧＥ１の上面と絶縁膜ＩＦとの重なり領域が大きくなってもよい。即ち、第１ゲート電極部ＧＥ１の上面の外周部において絶縁膜ＩＦが残存していてもよい。よって、絶縁膜ＩＦに開口部ＯＡ１を形成する際に、実施の形態４のような高度な制御を要するキャップ層ＣＡＰの上面と開口部ＯＡ１との位置合わせを行う必要がない。このように、簡易な工程で、高性能の半導体装置を形成することができる。
次いで、図１８に示すように、第１ゲート電極部ＧＥ１上から絶縁膜ＩＦ上に延在する第２ゲート電極部ＧＥ２を形成する。この第２ゲート電極部ＧＥ２は、例えば、リフトオフ法を用いて形成することができる。また、第２ゲート電極部ＧＥ２を構成する金属膜としては、例えば、ニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜との積層膜を用いることができる。各膜は、例えば、真空蒸着法を用いて形成することができる。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、第２ゲート電極部ＧＥ２、ソース電極ＳＥおよびドレイン電極ＤＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
（実施の形態６）
実施の形態５においては、キャップ層ＣＡＰの上面の平面視における形状（平面形状）と第１ゲート電極部ＧＥ１の平面視における形状（平面形状）とを同じとした。これに対し、本実施の形態においては、第１ゲート電極部ＧＥ１の平面形状をキャップ層ＣＡＰの上面の平面形状より大きくする。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１９は、本実施の形態の半導体装置の構成を示す断面図である。図１９に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（高電子移動度トランジスタ）である。
図１９に示すように、本実施の形態の半導体装置においては、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる電子供給層ＥＳが形成されている。また、電子供給層ＥＳ上には、キャップ層ＣＡＰを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２よりなる。第１ゲート電極部ＧＥ１は、キャップ層ＣＡＰ上に形成されている。但し、第１ゲート電極部ＧＥ１の平面形状は、キャップ層ＣＡＰの上面の平面形状より大きく、第１ゲート電極部ＧＥ１の端部より、キャップ層ＣＡＰの側面が後退した形状となっている。言い換えれば、キャップ層ＣＡＰの側面の上方に、第１ゲート電極部ＧＥ１の端部が突出した形状となっている。
第１ゲート電極部ＧＥ１上およびキャップ層ＣＡＰの側面上には、開口部ＯＡ１を有する絶縁膜ＩＦが形成され、第１ゲート電極部ＧＥ１の上面と第２ゲート電極部ＧＥ２とは開口部ＯＡ１を介して接するように形成されている。また、キャップ層ＣＡＰの側面上においては、絶縁膜ＩＦを介して第２ゲート電極部ＧＥ２が配置されている。また、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。但し、キャップ層ＣＡＰを形成した領域には、２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。
ここで、本実施の形態においては、第２ゲート電極部ＧＥ２が、実施の形態１と同様に、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、開口部ＯＡ１の中心部から第２ゲート電極部ＧＥ２のドレイン電極ＤＥ側の端部までの距離は、開口部ＯＡ１の中心部から第２ゲート電極部ＧＥ２のソース電極ＳＥ側の端部までの距離より大きくなっている。
また、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部から第２ゲート電極部ＧＥ２のドレイン電極ＤＥ側の端部までの距離である張り出し距離をＬＦとし、キャップ層ＣＡＰのドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離をＬｇｄとした場合、０．０５μｍ≦ＬＦ≦Ｌｇｄ／２を満たすようにゲート電極ＧＥを形成することが好ましい。
また、本実施の形態においても、実施の形態１と同様に、キャップ層ＣＡＰの側面がテーパー形状となっている。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θが９０度未満となっている（θ＜９０°）。このように、キャップ層ＣＡＰの側面を傾斜させることにより、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面の近傍における電界が緩和される。例えば、側面を垂直（θ＝９０°）とした場合の電界のピーク値より、その値を低減することができる。これにより、電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果を図ることができる。
また、電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θについては、１５°≦θ＜９０°の範囲とすることが好ましい。
このように、本実施の形態においても、実施の形態１と同様の効果を奏することができる。
さらに、本実施の形態においては、ゲート電極ＧＥを、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２との二部構成とし、キャップ層ＣＡＰ上を第１ゲート電極部ＧＥ１で覆うことにより、キャップ層ＣＡＰの上面と第１ゲート電極部ＧＥ１との間に絶縁膜ＩＦが存在しない構成となる。その結果、実施の形態５の場合と同様に、キャップ層ＣＡＰの上面とゲート電極ＧＥとの間の絶縁膜ＩＦの影響により、２次元電子ガス（２次元電子ガス層）２ＤＥＧのキャリア密度が低下することを回避することができる。
このように、本実施の形態においては、実施の形態１の電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果に加え、オン抵抗の低減を図ることができる。
［製法説明］
次いで、図２０および図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２０および図２１は、本実施の形態の半導体装置の製造工程を示す断面図である。
実施の形態１と同様に、図２０に示す基板ＳＵＢ上に、バッファ層ＢＵＦを形成し、さらに、その上部に、チャネル層ＣＨを形成する。次いで、チャネル層ＣＨ上に、電子供給層ＥＳを形成し、さらに、その上部に、キャップ層ＣＡＰとなる半導体膜ＳＦを形成する。
例えば、ＡｌＧａＮからなる電子供給層ＥＳ上に、ＭＯＣＶＤ法を用いて、ｐ型窒化ガリウム（ｐ型ＧａＮ）のエピタキシャル層からなる半導体膜ＳＦを形成する。
次いで、実施の形態５と同様に、半導体膜ＳＦ上に、第１ゲート電極部ＧＥ１となる金属膜を形成する。金属膜として、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜を真空蒸着法を用いて形成する。金属膜としては、アルミニウム、チタン、タングステン、モリブデン、ニッケルなどから選択された単層膜もしくはこれらの積層膜を用いることができる。また、アルミニウム、チタン、タングステン、モリブデン、ニッケルなどの金属のシリサイド膜を用いて第１ゲート電極部ＧＥ１を構成してもよい。次いで、上記金属膜をパターニングすることにより、第１ゲート電極部ＧＥ１を形成する。
次いで、図２１に示すように、第１ゲート電極部ＧＥ１をマスクとして半導体膜ＳＦをパターニングすることによりキャップ層ＣＡＰを形成する。例えば、誘導結合プラズマドライエッチングを用いて半導体膜ＳＦをエッチングする。この際、エッチング条件を調整することにより、キャップ層ＣＡＰの側面をテーパー形状とする。即ち、図に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θを９０度未満とする（θ＜９０°）。エッチング条件としては、例えば、マスクとなる第１ゲート電極部ＧＥ１をエッチングにより縮小化させ、第１ゲート電極部ＧＥ１の端部を徐々に後退させる。これにより、第１ゲート電極部ＧＥ１の端部において下層のキャップ層ＣＡＰのエッチング量を大きくし、キャップ層ＣＡＰの側面をテーパー形状とすることができる。また、異方性のエッチング種に、等方性のエッチング種を混在させることにより、キャップ層ＣＡＰの側面をテーパー形状とすることができる。この他、ガス種や圧力など条件を調整することにより、キャップ層ＣＡＰの側面をテーパー形状とすることができる。
さらに、本実施の形態においては、第１ゲート電極部ＧＥ１をマスクとした半導体膜ＳＦのエッチングの際に、オーバーエッチングを行い、第１ゲート電極部ＧＥ１の端部より、キャップ層ＣＡＰの側面を後退させる。言い換えれば、第１ゲート電極部ＧＥ１の形成領域をキャップ層の上面より大きい構成とする。このように、第１ゲート電極部ＧＥ１の端部より、キャップ層ＣＡＰの側面が後退する構成としても、実施の形態５と同様の効果を奏するため、エッチングの制御性が良好となる。
次いで、熱処理を施すことにより、キャップ層ＣＡＰ中のｐ型ドーパントから水素原子を脱離させ、キャップ層ＣＡＰを活性化させる。また、熱処理を施すことにより、２次元電子ガス（２次元電子ガス層）２ＤＥＧを生成する。熱処理としては、窒素雰囲気中７５０℃で、１０分程度の熱処理を施す。
次いで、実施の形態５と同様に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様にリフトオフ法を用いて形成することができる。
次いで、実施の形態５と同様に、キャップ層ＣＡＰ、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む電子供給層ＥＳ上に絶縁膜ＩＦを形成する。絶縁膜ＩＦとして、例えば、１００ｎｍ程度の膜厚の窒化シリコン（ＳｉＮ）膜をプラズマ気相堆積法などを用いて形成する。次いで、絶縁膜ＩＦをパターニングすることにより、キャップ層ＣＡＰ上に開口部ＯＡ１を形成する。この場合、実施の形態４と異なり、キャップ層ＣＡＰ上に第１ゲート電極部ＧＥ１が形成されているため、第１ゲート電極部ＧＥ１の上面と絶縁膜ＩＦとの重なり領域が大きくなってもよい。即ち、第１ゲート電極部ＧＥ１の上面の外周部において絶縁膜ＩＦが残存していてもよい（図１９参照）。よって、絶縁膜ＩＦに開口部ＯＡ１を形成する際に、実施の形態４のような高度な制御を要するキャップ層ＣＡＰの上面と開口部ＯＡ１との位置合わせを行う必要がない。このように、簡易な工程で、高性能の半導体装置を形成することができる。
次いで、実施の形態５と同様に、第１ゲート電極部ＧＥ１上から絶縁膜ＩＦ上に延在する第２ゲート電極部ＧＥ２を形成する。この第２ゲート電極部ＧＥ２は、例えば、リフトオフ法を用いて形成することができる。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、第２ゲート電極部ＧＥ２、ソース電極ＳＥおよびドレイン電極ＤＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
（実施の形態７）
実施の形態５および実施の形態６においては、第１ゲート電極部ＧＥ１および第２ゲート電極部ＧＥ２を絶縁膜ＩＦの開口部ＯＡ１を介して直接接触させたが、第１ゲート電極部ＧＥ１および第２ゲート電極部ＧＥ２をプラグや配線などの外部ルート（外部回路）を用いて接続してもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図２２は、本実施の形態の半導体装置の構成を示す断面図である。図２２に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（高電子移動度トランジスタ）である。
図２２に示すように、本実施の形態の半導体装置においては、実施の形態１と同様に、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる電子供給層ＥＳが形成されている。また、電子供給層ＥＳ上には、キャップ層ＣＡＰを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２よりなる。また、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。但し、キャップ層ＣＡＰを形成した領域には、２次元電子ガス（２次元電子ガス層）２ＤＥＧは生成されない。
ここで、本実施の形態においては、第１ゲート電極部ＧＥ１は、キャップ層ＣＡＰ上に形成されているが、図２２に示す断面部においては、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２との間に絶縁膜ＩＦが形成されている。
そして、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２とは、図２２とは異なる断面部において、プラグ（接続部）や配線などの外部ルートにより接続されている（図２３参照）。
このように、第１ゲート電極部ＧＥ１と第２ゲート電極部ＧＥ２とを外部ルートを用いて接続した場合においても、実施の形態５と同様の効果を奏することができる。即ち、本実施の形態においては、実施の形態１の電流コラプスの抑制、ゲートリークの低減、耐圧の向上の効果に加え、オン抵抗の低減を図ることができる。
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２３は、本実施の形態の半導体装置の構成の一例を示す断面図である。
実施の形態１と同様に、図２３に示す基板ＳＵＢ上に、バッファ層ＢＵＦを形成し、さらに、その上部に、チャネル層ＣＨを形成する。次いで、チャネル層ＣＨ上に、電子供給層ＥＳを形成し、さらに、その上部に、キャップ層ＣＡＰとなる半導体膜ＳＦを形成する。
例えば、ＡｌＧａＮからなる電子供給層ＥＳ上に、ＭＯＣＶＤ法を用いて、ｐ型窒化ガリウム（ｐ型ＧａＮ）のエピタキシャル層からなる半導体膜ＳＦを形成する。
次いで、半導体膜ＳＦ上に、第１ゲート電極部ＧＥ１となる金属膜を形成する。次いで、上記金属膜をパターニングすることにより、第１ゲート電極部ＧＥ１を形成する。
次いで、第１ゲート電極部ＧＥ１をマスクとして半導体膜ＳＦをパターニングすることによりキャップ層ＣＡＰを形成する。この際、実施の形態１等において説明したようにエッチング条件を調整することにより、キャップ層ＣＡＰの側面をテーパー形状とする。次いで、熱処理を施すことにより、キャップ層ＣＡＰを活性化させ、２次元電子ガス（２次元電子ガス層）２ＤＥＧを生成する。
この後、ソース電極ＳＥおよびドレイン電極ＤＥを実施の形態１等と同様に形成し、さらに、絶縁膜ＩＦを形成する。例えば、キャップ層ＣＡＰ、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む電子供給層ＥＳ上に絶縁膜ＩＦを形成する。絶縁膜ＩＦとして、例えば、１００ｎｍ程度の膜厚の窒化シリコン（ＳｉＮ）膜をプラズマ気相堆積法などを用いて形成する。次いで、絶縁膜ＩＦ上に、リフトオフ法を用いて第２ゲート電極部ＧＥ２を形成する。
ここで、本実施の形態においては、第２ゲート電極部ＧＥ２は、ドレイン電極ＤＥ側に張り出す形状となっている。例えば、第２ゲート電極部ＧＥ２は、キャップ層ＣＡＰの上面のドレイン電極ＤＥ側の端部からキャップ層ＣＡＰの側面上まで絶縁膜ＩＦを介して形成される。
この後、第２ゲート電極部ＧＥ２上に、層間絶縁膜ＩＬ１を形成する。次いで、第１ゲート電極部ＧＥ１上の絶縁膜ＩＦおよび層間絶縁膜ＩＬ１をエッチングすることにより第１コンタクトホールＣ１を形成する。また、第２ゲート電極部ＧＥ２上の層間絶縁膜ＩＬ１をエッチングすることにより第２コンタクトホールＣ２を形成する。次いで、これらのコンタクトホール（Ｃ１、Ｃ２）の内部に金属膜を埋め込むことにより、第１プラグＰ１および第２プラグＰ２を形成する。
次いで、第１プラグＰ１および第２プラグＰ２上を含む層間絶縁膜ＩＬ１上に金属膜を形成し、パターニングすることにより第１プラグＰ１および第２プラグＰ２を接続する配線Ｍ１を形成する。なお、第１プラグＰ１および第２プラグＰ２の形成の際に、ソース電極ＳＥやドレイン電極ＤＥ上にプラグを形成してもよい。また、第１プラグＰ１および第２プラグＰ２を接続する配線Ｍ１を形成する際に、ソース電極ＳＥやドレイン電極ＤＥ上のプラグと接続する他の配線を形成してもよい。
このように、第１ゲート電極部ＧＥ１および第２ゲート電極部ＧＥ２をプラグや配線などの外部ルート（外部回路）を用いて接続しても、実施の形態５と同様の効果を奏する。
（実施の形態８）
実施の形態７では、第２ゲート電極部ＧＥ２を、第１ゲート電極ＧＥ２と配線等を用いて接続しているのに対し、本実施の形態では、第２ゲート電極ＧＥ２を、ソース電極ＳＥと配線等を用いて接続している点で相違する。
以下、図面を参照しながら本実施の形態の半導体装置について説明する。
図２７は、本実施の形態の半導体装置の構成を示す断面図である。実施の形態７の図２２との相違点は、第２ゲート電極部ＧＥ２がソース電極ＳＥに、配線で接続されている点である。その他の構成は、実施の形態７と同一のため、説明を省略する。
本実施の形態においても、実施の形態１の図１等と同じく、キャップ層ＣＡＰの側面は電子供給層ＥＳとのなす角θが９０度未満になっている。このため、実施の形態１と同じく、電流コラプスの抑制、ゲートリーク電流の抑制、耐圧を向上させることができる。
ここで、キャップ層ＣＡＰのソース電極ＳＥ側の側面と電子供給層ＥＳとのなす角と、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面と電子供給層ＥＳとのなす角とは同じであってもよいし、異なっていてもよい。
ただし、特に、キャップ層ＣＡＰのソース電極ＳＥ側の側面と電子供給層ＥＳとのなす角に対し、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面と電子供給層とのなす角を小さくすると、ソース抵抗を低減しつつ、さらにゲート・ドレイン間耐圧を向上させることができるという効果が得られる。このようにすると、キャップ層ＣＡＰからドレイン電極ＤＥ側にかけて２次元電子ガス濃度を減らすことができ、ゲート・ドレイン耐圧を向上させることができる。さらに、キャップ層ＣＡＰからソース電極ＳＥ側にかけては、ドレイン側と比較して２次元電子ガス濃度を相対的に高くできるので、ソース抵抗を低くすることができる。この結果、ソース抵抗を低減しつつ、ゲート・ドレイン耐圧を向上させることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態６の構成において、実施の形態７の外部ルートを適用してもよい。また、例えば、実施の形態１および２の半導体装置において、実施の形態３のゲート電極ＧＥのソース電極ＳＥ側への張り出し量を小さくした構成を適用してもよい。
また、上記実施の形態５（図１３）においては、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θを９０度未満としたが、このなす角θを９０度としてもよい。
図２４は、実施の形態５において、なす角θを９０度とした場合の半導体装置の構成を示す断面図である。
図２４に示すように、基板ＳＵＢまたは電子供給層ＥＳとキャップ層ＣＡＰの側面とのなす角θを９０度とした場合、キャップ層ＣＡＰの側面を傾斜させる効果は低減される。
しかしながら、ゲート電極ＧＥを、ドレイン電極ＤＥ側に張り出させる構成による効果は奏する。即ち、電界が、キャップ層ＣＡＰのドレイン電極ＤＥ側の側面近傍とゲート電極ＧＥの張り出し部の先端との２箇所に分散するため、電界が緩和される。
具体的には、図２５に示す構成と図２６に示す構成の電界強度と位置の関係を図２６の下部に示す。グラフｂは、図２５に示す構成のものであり、グラフａは、図２６に示す構成のものである。図２５および図２６は、図２４に示す半導体装置の効果を説明するための図である。
このように、図２６（図２４）に示す構成においては、グラフｂのピーク値が、グラフａに示すように、ドレイン電極ＤＥ側の側面近傍とゲート電極ＧＥの張り出し部の先端との２箇所に分散する。これにより電界が緩和される。
また、図２４に示す構成においては、ゲート電極ＧＥを２部構成とするため、図２５に示す構成と比較し、キャップ層ＣＡＰとゲート電極ＧＥの位置合わせずれによる２次元電子ガス（２次元電子ガス層）２ＤＥＧのキャリア密度の低下を回避することができる。
このように、各実施の形態の構成の一部省略や置換など、発明の要旨を逸脱しない範囲で種々変更可能である。また、上記実施の形態において示した具体的材料の組成式（例えば、ＡｌＧａＮなど）において、各元素の組成比は発明の要旨を逸脱しない範囲で適宜設定可能である。
２ＤＥＧ ２次元電子ガス（２次元電子ガス層）
Ａ１ 領域
ＢＵＦ バッファ層
Ｃ１ 第１コンタクトホール
Ｃ２ 第２コンタクトホール
ＣＡＰ キャップ層
ＣＡＰ１ 第１層
ＣＡＰ２ 第２層
ＣＡＰ３ 第３層
ＣＨ チャネル層
ＤＥ ドレイン電極
ＥＳ 電子供給層
ＧＥ ゲート電極
ＧＥ１ 第１ゲート電極部
ＧＥ２ 第２ゲート電極部
ＩＦ 絶縁膜
ＩＬ１ 層間絶縁膜
Ｍ１ 配線
ＭＦ１ 金属膜
ＭＦ２ 金属膜
ＯＡ１ 開口部
Ｐ１ 第１プラグ
Ｐ２ 第２プラグ
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＳＥ ソース電極
ＳＵＢ 基板

Claims (13)

  1. 第１窒化物半導体層からなるチャネル層と、
    前記チャネル層上に形成され、前記第１窒化物半導体層と異なるバンドギャップを有する第２窒化物半導体層からなる電子供給層と、
    前記電子供給層上に形成されたソース電極と、
    前記ソース電極から離間して、前記電子供給層上に形成されたドレイン電極と、
    ｐ型の半導体層よりなり、前記ソース電極と前記ドレイン電極との間の前記電子供給層上に形成され、側面に傾斜を有するように構成されたキャップ層と、
    前記キャップ層の上面に開口部を有し、前記キャップ層の側面を覆う絶縁膜と、
    前記開口部から前記ドレイン電極側の前記キャップ層の側面上に前記絶縁膜を介して延在するように形成されたゲート電極と、
    を有し、
    前記開口部の形成領域は、前記キャップ層の上面より小さく、前記キャップ層の上面の外周部において前記絶縁膜が残存する電界効果トランジスタを有し、
    前記キャップ層は、下層部および上層部におけるｐ型の不純物濃度が、前記下層部および前記上層部の間に位置する中層部におけるｐ型の不純物濃度より低い、半導体装置。
  2. 第１窒化物半導体層からなるチャネル層と、
    前記チャネル層上に形成され、前記第１窒化物半導体層と異なるバンドギャップを有する第２窒化物半導体層からなる電子供給層と、
    前記電子供給層上に形成されたソース電極と、
    前記ソース電極から離間して、前記電子供給層上に形成されたドレイン電極と、
    ｐ型の半導体層よりなり、前記ソース電極と前記ドレイン電極との間の前記電子供給層上に形成され、側面に傾斜を有するように構成されたキャップ層と、
    前記キャップ層の上面に開口部を有し、前記キャップ層の側面を覆う絶縁膜と、
    前記開口部から前記ドレイン電極側の前記キャップ層の側面上に前記絶縁膜を介して延在するように形成されたゲート電極と、
    を有し、
    前記開口部の形成領域は、前記キャップ層の上面より小さく、前記キャップ層の上面の外周部において前記絶縁膜が残存する電界効果トランジスタを有し、
    前記キャップ層は、第１層と、前記第１層上に形成された第２層と、前記第２層上に形成された第３層とを有し、
    前記第１層および前記第３層のｐ型の不純物濃度は、前記第２層のｐ型の不純物濃度より低い、半導体装置。
  3. 前記ゲート電極は、前記開口部の中心部から前記ゲート電極の前記ドレイン電極側の端部までの距離が、前記開口部の中心から前記ゲート電極の前記ソース電極側の端部までの距離より大きい請求項１または２記載の半導体装置。
  4. 前記キャップ層の前記ドレイン電極側の端部から前記ゲート電極の前記ドレイン電極側の端部までの距離ＬＦと、前記キャップ層の前記ドレイン電極側の端部から前記ドレイン電極までの距離Ｌｇｄとが、０．０５μｍ≦ＬＦ≦Ｌｇｄ／２を満たす請求項１または２記載の半導体装置。
  5. 前記電子供給層の上面と前記キャップ層の側面とのなす角θが、１５°≦θ＜９０°の範囲である請求項１または２記載の半導体装置。
  6. 前記チャネル層は、ＧａＮまたはＩｎＧａＮよりなり、
    前記電子供給層は、ＡｌＧａＮまたはＩｎＡｌＮまたはＩｎＡｌＧａＮよりなる請求項１または２記載の半導体装置。
  7. 前記キャップ層は、ｐ型のＧａＮまたはＡｌＧａＮよりなる層を有する請求項１または２記載の半導体装置。
  8. 前記キャップ層と前記ゲート電極との接触は、ショットキー接触である請求項１または２記載の半導体装置。
  9. 前記チャネル層の下層に形成されたバッファ層と、
    前記バッファ層の下層に形成された半導体基板と、を有する請求項１または２記載の半導体装置。
  10. 第１窒化物半導体層からなるチャネル層と、
    前記チャネル層上に形成され、前記第１窒化物半導体層と異なるバンドギャップを有する第２窒化物半導体層からなる電子供給層と、
    前記電子供給層上に形成されたソース電極と、
    前記ソース電極から離間して、前記電子供給層上に形成されたドレイン電極と、
    ｐ型の半導体層よりなり、前記ソース電極と前記ドレイン電極との間の前記電子供給層上に形成され、側面に傾斜を有するように構成されたキャップ層と、
    前記キャップ層の上面上に形成された第１ゲート電極部と、
    前記第１ゲート電極部の上面に開口部を有し、前記キャップ層の側面を覆う絶縁膜と、
    前記開口部から前記ドレイン電極側の前記キャップ層の側面上に前記絶縁膜を介して延在するように形成された第２ゲート電極部と、
    を有し、
    前記開口部の形成領域は、前記第１ゲート電極部の上面より小さく、前記第１ゲート電極部の上面の外周部において前記絶縁膜が残存する電界効果トランジスタを有し、
    前記第１ゲート電極部の形成領域は、前記キャップ層の上面より大きい、半導体装置。
  11. 前記第２ゲート電極部は、前記開口部の中心部から前記第２ゲート電極部の前記ドレイン電極側の端部までの距離が、前記開口部の中心から前記第２ゲート電極部の前記ソース電極側の端部までの距離より大きい請求項１０記載の半導体装置。
  12. 前記電子供給層と前記キャップ層の側面とのなす角θが、１５°≦θ＜９０°の範囲である請求項１０記載の半導体装置。
  13. 第１窒化物半導体層からなるチャネル層と、
    前記チャネル層上に形成され、前記第１窒化物半導体層と異なるバンドギャップを有する第２窒化物半導体層からなる電子供給層と、
    前記電子供給層上に形成されたソース電極と、
    前記ソース電極から離間して、前記電子供給層上に形成されたドレイン電極と、
    ｐ型の半導体層よりなり、前記ソース電極と前記ドレイン電極との間の前記電子供給層上に形成され、側面に傾斜を有するように構成されたキャップ層と、
    前記キャップ層の上面上に形成された第１ゲート電極部と、
    前記第１ゲート電極部の前記ドレイン電極側の上部から前記キャップ層の側面を覆い、絶縁膜を介して延在するように形成され、前記第１ゲート電極部と電気的に接続される第２ゲート電極部と、
    を有し、
    前記第１ゲート電極部と第２ゲート電極部とは、前記第１ゲート電極部上に設けられた接続部を介して接続され、
    前記絶縁膜は、前記接続部が貫通する開口部を有し、
    前記開口部の形成領域は、前記第１ゲート電極部の上面より小さく、前記第１ゲート電極部の上面の外周部において前記絶縁膜が残存する、電界効果トランジスタを有し、
    前記第１ゲート電極部の形成領域は、前記キャップ層の上面より大きい、半導体装置。
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