CN111668302B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。此半导体装置包括设置在基板之上的通道层、设置在通道层之上的阻障层、及设置在阻障层之上的氮化物层。此半导体装置亦包括具有上部及下部的化合物半导体层，其中下部穿过氮化物层及一部分的阻障层。此半导体装置亦包括顺应性地设置在一部分的阻障层上并延伸至氮化物层上的间隔层。此外，上述半导体装置更包括设置在化合物半导体层之上的栅极电极、以及设置在栅极电极两侧的一对源极/漏极电极。上述源极/漏极电极延伸穿过间隔层、氮化物层及至少一部分阻障层。

Description

半导体装置及其制造方法
技术领域
本发明实施例是关于半导体装置，且特别是有关于高电子迁移率晶体管及其制造方法。
背景技术
高电子迁移率晶体管(high electron mobility transistor,HEMT)，又称为异质结构场效晶体管(heterostructure FET,HFET)或调变掺杂场效晶体管(modulation-dopedFET,MODFET)，为一种场效晶体管(field effect transistor,FET)，其由具有不同能隙(energy gap)的半导体材料组成。在邻近不同半导体材料的所形成界面处会产生二维电子气(two dimensional electron gas,2DEG)层。由于二维电子气的高电子移动性，高电子迁移率晶体管可以具有高崩溃电压、高电子迁移率、低导通电阻与低输入电容等优点，因而适合用于高功率器件上。
在设计高电子迁移率晶体管时，主要考虑的是低导通电阻(on-resistance,Ron)、以及高开关电压(threshold voltage,Vth)。然而，氮化镓高电子迁移率晶体管的二维电子气并不需要掺杂，其载流子来源主要为表面态(surface state)及非刻意掺杂(unintentional doping)，本质上是由缺陷所游离的载流子而来。因此氮化镓高电子迁移率晶体管的二维电子气对于电场变化十分敏感，在开关切换的操作过程中会发生电磁散射(dispersion)。
因此，虽然现有氮化镓高电子迁移率晶体管大致上合乎其预期目的，其并非在所有方面都完全令人满意。而如何有效地解决电磁散射对器件性能的影响，是目前的技术发展重点。
发明内容
本发明实施例提供一种半导体装置。此半导体装置包括设置在基板之上的通道层、设置在通道层之上的阻障层、及设置在阻障层之上的氮化物层。此半导体装置亦包括具有上部及下部的化合物半导体层，其中下部穿过氮化物层及一部分的阻障层。此半导体装置亦包括顺应性地设置在一部分的阻障层上并延伸至氮化物层上的间隔层。此外，上述半导体装置更包括设置在化合物半导体层之上的栅极电极、以及设置在栅极电极两侧的一对源极/漏极电极。上述源极/漏极电极延伸穿过间隔层、氮化物层及至少一部分阻障层。
本发明实施例提供一种半导体装置的制造方法。此方法包括在基板之上形成通道层、在通道层之上形成阻障层、在阻障层之上形成氮化物层、凹蚀氮化物层及阻障层以形成凹口，其中上述凹口穿过氮化物层及一部分的阻障层、在氮化物层上及在凹口中顺应性地形成间隔层、以及在间隔层之上形成化合物半导体层。上述化合物半导体层具有上部及下部，其中化合物半导体层的下部填入凹口中。此方法更包括在化合物半导体层之上形成栅极电极、以及在栅极电极两侧形成一对源极/漏极电极，其中源极/漏极电极延伸穿过间隔层、氮化物层及至少一部分的阻障层。
以下的实施例与所附的参考图式将提供详细的描述。
附图说明
以下将配合所附图式详述本发明的一些实施例。应注意的是，依据在业界的标准做法，各种部件并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小器件的尺寸，以清楚地表现出本发明实施例的部件。
图1-图5根据一些实施例，绘示出用于形成图6的半导体装置的示例方法的各个中间阶段的剖面示意图；
图6为半导体装置示意图。
附图标记说明
10～半导体装置；
100～基板；
102～成核层；
104～缓冲层；
106～通道层；
108～阻障层；
110～氮化物层；
112～凹口；
114～间隔层；
116～化合物半导体层；
116a～上部；
116b～下部；
118～栅极电极；
120～源极/漏极电极；
W1、W2～厚度。
具体实施方式
以下的揭示内容提供许多不同的实施例或范例，以展示本发明实施例的不同部件。以下将揭示本说明书各部件及其排列方式的特定范例，用以简化本发明叙述。当然，这些特定范例并非用于限定本发明。例如，若是本说明书以下的发明内容叙述了将形成第一部件于第二部件的上或上方，即表示其包括了所形成的第一及第二部件是直接接触的实施例，亦包括了尚可将附加的部件形成于上述第一及第二部件之间，则第一及第二部件为未直接接触的实施例。此外，本发明说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述配置之间的关系。
再者，为了方便描述图式中一器件或部件与另一(些)器件或部件的关系，可使用空间相对用语，例如“在…之下”、“下方”、“下部”、“上方”、“上部”及诸如此类用语。除了图式所绘示的方位外，空间相对用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相对形容词亦将依转向后的方位来解释。应可理解的是，于本发明实施例所述的方法之前、之中、及/或之后可提供额外的操作，且在方法的其他实施例中，可替换或省略一些所述的操作。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
此处描述示例方法及结构的一些变化。本领域具有通常知识者将可容易理解在其他实施例的范围内可做其他的修改。虽然讨论的一些方法实施例以特定顺序进行，各式其他方法实施例可以另一合乎逻辑的顺序进行，且可包括少于或多于此处讨论的步骤。在一些图示中，其中所示的一些组件或部件的器件符号可被省略，以避免与其他组件或部件混淆；此系为了便于描绘此些图示。
本发明实施例提供一种半导体装置及其制造方法，特别适用于高电子迁移率晶体管(HEMT)。在本发明一些实施例中，藉由在阻障层上设置氮化物层及间隔层，并在栅极区将这两层截断以形成凹口，可以消除装置的电磁散射(dispersion)问题，同时可让栅极区以外的阻障层厚度较厚以降低导通电阻，亦可降低栅极掺杂而不会降低开关电压。如此一来，即可解除导通电阻(on-resistance,Ron)、开关电压(threshold voltage,Vth)、以及电磁散射三方抵换(tripartite trade-off)的僵局。
图1-图5根据一些实施例，绘示出用于形成图6的半导体装置10的示例方法的各个中间阶段的剖面示意图。
图1根据本发明实施例绘示出形成半导体装置10的方法的起始步骤。如图1所示，提供基板100。接着，在基板100之上形成缓冲层104，在缓冲层104之上形成通道层106，并在通道层106之上形成阻障层108。在一些实施例中，可在基板100与缓冲层104之间形成成核层(nucleation layer)102，如图1所示。
上述基板100可以为或包括块体半导体(bulk semiconductor)基板、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基板或类似基板，其可为掺杂(例如，使用p-型或n-型掺质(dopant))或未掺杂的。一般而言，绝缘体上覆半导体基板包括形成于绝缘体上的半导体材料的膜层。举例来说，此绝缘层可为，氧化硅(silicon oxide)层、氮化硅(silicon nitride)层、多晶硅(poly-silicon)层、或上述膜层的堆迭组合。提供上述绝缘层于基板上，通常是硅(silicon)或氮化铝(AlN)基板。亦可使用其他基板，例如多层(multi-layered)或梯度(gradient)基板。在一些实施例中，半导体基板的半导体材料可包括含不同晶面的硅，包括Si(111)或Si(110)。在一些实施例中，基板100可以是半导体基底或陶瓷基底，例如氮化镓(GaN)基底、碳化硅(SiC)基底、氮化铝(AlN)基底或蓝宝石(Sapphire)基底。
上述成核层102可以缓解基板100与上方成长的膜层之间的晶格差异，以提升结晶品质。成核层102是选择性的。在一些实施例中，成核层102的材料可以为或包括氮化铝(AlN)、氮化铝镓(AlGaN)、其他适当的材料、或上述的组合。举例来说，成核层102的厚度可以在约1纳米(nanometer,nm)至约500纳米的范围，例如约200纳米。在一些实施例中，可以藉由沉积工艺来形成此成核层102，例如有机金属化学气相沉积(Metal Organic ChemicalVapor Deposition,MOCVD)、原子层沉积(Atomic Layer Deposition,ALD)、分子束磊晶(Molecular Beam Epitaxy,MBE)、液相磊晶(Liquid Phase Epitaxy,LPE)、其他适当的工艺、或前述的组合。
缓冲层104可减缓后续形成于缓冲层104上方的通道层106的应变(strain)，以防止缺陷形成于上方的通道层106中，应变是由通道层106与基底102之间的不匹配造成。在另一些实施例中，如先前所提及的，可以不设置成核层102，直接在基底上方形成缓冲层104，以简化工艺步骤，且亦可达到改善的效果。在一些实施例中，缓冲层104的材料可以包含III-V族化合物半导体材料，例如III族氮化物。举例来说，缓冲层104的材料可以为或包括氮化镓(Gallium Nitride,GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、其他适当的材料、或前述的组合。举例来说，缓冲层104的厚度可以在约500纳米至约50000纳米的范围。在一些实施例中，可以藉由沉积工艺来形成缓冲层104，例如有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他适当的工艺、或上述的组合。
通过通道层106与阻障层108之间不同晶格常数所引发的压电极化(piezoelectric polarization)效应及各自的自发性极化(spontaneous polarization)，可以在通道层106与阻障层108之间的异质界面上形成二维电子气(two-dimensionalelectron gas,2DEG)(未显示)。如图6所示的半导体装置10是利用二维电子气(2DEG)作为导电载流子的高电子迁移率晶体管(high electron mobility transistor,HEMT)。在一些实施例中，通道层106和阻障层108中没有掺质。在一些其他实施例中，通道层106和阻障层108可具有掺质，例如n型掺质或p型掺质。在本发明一特定实施例中，通道层106藉由本身的非刻意掺杂(unintentional doping)作为二维电子气的来源。举例来说，上述非刻意掺杂可以是存在在背景中的缺陷、游离的施主(donor)等。在一些实施例中，上述非刻意掺杂的掺质浓度在约5x1016至约5x1017cm-3的范围。
在一些实施例中，通道层106的材料可以包含一或多种III-V族化合物半导体材料，例如III族氮化物。举例来说，通道层106的材料可以为或包括GaN、AlGaN、AlInN、InGaN、InAlGaN、其他适当的材料、或上述的组合。在一些实施例中，通道层106的厚度可以在约0.05微米(micrometer,μm)和约1微米之间的范围，例如约0.2微米。根据一些实施例，可以藉由沉积工艺来形成通道层106，例如有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他适当的工艺、或上述的组合。
在一些实施例中，阻障层108的材料可以包含III-V族化合物半导体材料，例如III族氮化物。举例来说，阻障层108可以为或包括AlN、AlGaN、AlInN、AlGaInN、其他适当的材料、或上述的组合。阻障层108可以包含单层或多层结构。相较于一般高电子迁移率晶体管，本发明实施例的高电子迁移率晶体管具有较厚的阻障层，因此可显著降低装置的导通电阻(Ron)。举例来说，阻障层108具有最大厚度W1，此最大厚度W1可以在约10纳米至约60纳米的范围，例如约40纳米。在一些实施例中，可以藉由沉积工艺来形成阻障层108，例如有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他适当的工艺、或前述的组合。
继续参考图1，在阻障层108之上形成氮化物层110。此氮化物层110可以保护阻障层108免于在后续的工艺中氧化。此外，氮化物层110亦可消除装置的电磁散射问题，细节将于后详述。在一些实施例中，氮化物层110的材料可以为或包括氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝铟镓(AlGaInN)、氮化铟镓(InGaN)、其他适当材料、或上述的组合。在一些实施例中，氮化物层110的厚度可以在约1纳米至约20纳米的范围，例如约5纳米。根据一些实施例，可以藉由沉积工艺来形成氮化物层110，例如有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他适当的工艺、或上述的组合。
接下来，如图2所示，凹蚀氮化物层110及阻障层108以形成凹口112，其中凹口112穿过氮化物层110及一部分的阻障层108。上述凹口112对应于预定形成栅极电极118(没有绘示于图3中，但可参照下述关于图5的说明)的位置。凹口112的形成使位于凹口112下方的一部分的阻障层108具有减小的厚度W2。此减小的厚度W2位于将于后形成的栅极电极118下方(没有绘示于图2中，但可参照下述关于图5的说明)，这有助于提高装置的开关电压(Vth)。在一些实施例中，此减小的厚度W2可以在约5纳米至约15纳米的范围，例如约10纳米。
一般而言，氮化镓高电子迁移率晶体管的二维电子气主要来源有二，一是来自于表面态(surface states)所游离的载流子，二是来自于通道层的非刻意掺杂；而因为阻障层与通道层之间的异质结构和极化电场，通常二维电子气的来源为前者。因此当半导体装置在关闭状态(off state)时，通道层中的载流子会受到表面的高电场牵引而被限制住。当半导体装置由关闭状态切换成开启状态(on state)时，通道层106中被限制住的载流子来不及释放(即，松弛时间(relaxation time)太长)，造成电流降低，此即为电磁散射问题。在本发明实施例中，由于氮化物层容纳了绝大部分来自于表面态的游离载流子，迫使下层的通道层必须从非刻意掺杂吸取载流子，因此避免了通道层受关闭状态时的高电场影响。此外，氮化物层110被凹口112截断，因此半导体装置10在开启状态下，氮化物层110不会参与电流导通，故不会有电磁散射问题。如此一来，氮化物层110即可代替通道层116承受表面状态的高电场，以避免半导体装置10的电磁散射问题。
在一些实施例中，可以藉由图案化工艺来凹蚀氮化物层110及阻障层108，以形成凹口112。举例来说，上述图案化工艺可以包括光刻工艺(例如，光阻涂布(photoresistcoating)、软烘烤、遮罩对准(mask aligning)、曝光、曝光后烘烤、光阻显影、其他适当的工艺、或上述的组合)、蚀刻工艺(例如，湿式蚀刻工艺、干式蚀刻工艺、其他适当的工艺、或上述的组合)、其他适当的工艺、或上述的组合。在一些实施例中，可以藉由光刻工艺以在氮化物层110上形成具有对应于凹口112的开口的图案化光阻层(未绘示)，接着可以进行蚀刻工艺来去除上述图案化光阻层的开口所露出的部分氮化物层110及阻障层108，以在氮化物层110及阻障层108中形成凹口112。然后，可以通过例如灰化或湿式剥除等工艺移除图案化光阻层。
请参考图3，在氮化物层110上及凹口112中顺应性地形成间隔层114，因此间隔层114顺应性地形成于凹口112的底面和侧壁上。在一些实施例中，间隔层114的能隙(bandgap)大于后续形成的化合物半导体层116(没有绘示于图3中，但可参照下述关于图5的说明)。因此，间隔层114可以防止化合物半导体层116中的掺质扩散至半导体装置10的其他组件中，以避免导通电阻的提高及减少装置的电磁散射问题。此外，在后续用于形成化合物半导体层116的蚀刻工艺期间，间隔层114亦可以作为蚀刻停止层(etch stop layer,ESL)以停止蚀刻工艺。
间隔层114可由与相邻的膜层或部件(即，化合物半导体层116)中具有不同蚀刻选择性的材料形成。在一些实施例中，间隔层114为含铝氮化物。举例来说，间隔层114的材料可以为或包括AlN、AlGaN、AlInN、AlGaInN、其他适当的材料、或上述的组合。在一特定实施例中，上述间隔层114为AlN。此外，在一些实施例中，间隔层114的厚度可在约1纳米至约7纳米的范围，例如约2纳米。
图4绘示出化合物半导体层116的形成。在一些实施例中，在间隔层114之上顺应性地形成化合物半导体层116，再以光刻蚀刻定义出图形，其中化合物半导体层具有上部116a及下部116b，其中化合物半导体层116的下部116b定义为化合物半导体层116填入凹口112中的部分，如图4所示。换句话说，化合物半导体层116对应于预定形成栅极电极118(没有绘示于图3中，但可参照下述关于图5的说明)的位置。化合物半导体层116可抑制栅极电极118下方的二维电子气(2DEG)的产生，以达成半导体装置的常关(normally-off)状态。
在一些实施例中，化合物半导体层116的材料可以是以p型掺杂或n型掺杂的氮化镓(GaN)。举例来说，化合物半导体层116的上部116a的厚度可以在约5至约100纳米的范围，例如约60纳米，并且化合物半导体层116的下部116b的厚度可以在约7至约72纳米的范围，例如约40纳米。在一些实施例中，化合物半导体层116的上部116a的掺杂浓度可与化合物半导体层116的下部116b的掺杂浓度不同。
在一些实施例中，可以藉由沉积工艺以及图案化工艺来形成化合物半导体层116。举例来说，可以藉由沉积工艺在间隔层114上形成沉积的材料层，其中部分的沉积的材料层填入凹口112中。在一些实施例中，图案化工艺包括在沉积的材料层上形成图案化遮罩层(未绘示)，然后蚀刻沉积的材料层未被图案化遮罩层覆盖的部分，并且形成化合物半导体层116。
在一些实施例中，沉积工艺可以包含有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、类似的工艺或前述的组合。
在一些实施例中，图案化遮罩层可以是光阻，例如正型光阻或负型光阻。在另一些实施例中，图案化遮罩层可以是硬遮罩，例如氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似的材料或前述的组合。在一些实施例中，可以藉由旋转涂布(spin-on coating)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapordeposition,CVD)、其他适当的工艺、或上述的组合来形成上述图案化遮罩层。
在一些实施例中，可以藉由干式蚀刻工艺、湿式蚀刻工艺、或前述的组合来蚀刻沉积的材料层。举例来说，沉积的材料层的蚀刻包含反应性离子蚀刻(reactive ion etch,RIE)、感应耦合式电浆(inductively-coupled plasma,ICP)蚀刻、中子束蚀刻(neutralbeam etch,NBE)、电子回旋共振式(electron cyclotron resonance,ERC)蚀刻、其他适当的蚀刻工艺、或上述的组合。
在一些实施例中，化合物半导体层116的上部116a可以延伸至间隔层114位于凹口外的表面上，即化合物半导体层116在剖面示意图中具有T形形状，如图4所示。在另一些实施例中，化合物半导体层116的上部116a没有延伸至间隔层114位于凹口外的表面上，则化合物半导体层116在剖面示意图中具有矩形形状(未绘示)。在一些实施例中，化合物半导体层116的上表面可以是不平坦的。在一些实施例中，化合物半导体层116的上部116a延伸至间隔层114位于凹口外的表面上的长度可以是不对称的。
在一些实施例中，化合物半导体层116的形成更包含使用掺质进行掺杂，以提升半导体装置10的开关电压(Vth)。举例来说，对化合物半导体层116的材料为p型掺杂的氮化镓而言，掺质可以包含镁(Mg)。一般而言，在半导体装置的工艺期间，通常会进行多次热处理，使得掺质热扩散至化合物半导体层之外，进入其他组件，进而影响半导体装置的性能，例如提高导通电阻及造成装置的电磁散射问题。然而，在本发明实施例中，由于化合物半导体层116藉由间隔层114与其他组件隔开，因此可防止化合物半导体层116中的掺质热扩散进入其他组件。如此一来，即可避免导通电阻的提高及装置的电磁散射问题，提升半导体装置10的性能。
此外，在本发明实施例中，由于位于栅极电极118预定位置下方的阻障层108具有减小的厚度W2(参见图5)，此减小的厚度W2有助于提高半导体装置10的开关电压。换句话说，在相同的开关电压下，化合物半导体层116可具有较小的掺质浓度，降低了掺质热扩散至其他组件的影响，这也有助于降低装置的电磁散射问题。
请参考图5，在化合物半导体层116上形成栅极电极118。在一些实施例中，栅极电极118的材料可以为或包括导电材料，例如金属、金属硅化物、半导体材料、或上述的组合。举例来说，金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、类似材料、上述的合金、上述的多层结构、或上述的组合，并且半导体材料可以是多晶硅(poly-Si)或多晶锗(poly-Ge)。在一些实施例中，形成栅极电极118的步骤可包含在基板100之上全面地沉积用于栅极电极118的导电材料层(未显示)，以及对导电材料层执行图案化工艺，以形成栅极电极118于化合物半导体层116之上。形成导电材料的沉积工艺可以是原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)(例如，溅镀)、前述的组合、或类似工艺。
接着，请参考图6，在栅极电极118的两侧设置一对源极/漏极电极120，其中此对源极/漏极电极120延伸穿过间隔层114、氮化物层110、及一部分的阻障层108。在一些实施例中，此对源极/漏极120的形成包含执行图案化工艺，以在化合物半导体层116的两侧凹蚀间隔层114、氮化物层110、及一部分的阻障层108，形成穿过间隔层114及氮化物层110并延伸至阻障层108的一对凹口，然后在此对凹口上方沉积导电材料，并对沉积的导电材料执行图案化工艺，以在预期的位置形成此对源极/漏极120。用于形成此对源极/漏极电极120的沉积工艺及材料可以类似于栅极电极118的沉积工艺及材料，于此不再赘述。
虽然在图6绘示的实施例中，此对源极/漏极120位于间隔层114上，穿过间隔层114及氮化物层110并延伸至阻障层108，但本发明不限于此，可以依据实际产品所需的特性调整此对源极/漏极120延伸的深度。举例来说，此对源极/漏极120也可以穿过阻障层108并延伸至通道层106中。
虽然在此描述在不同的步骤中形成源极/漏极电极120和栅极电极118，但本发明不限于此。举例来说，可以在形成栅极电极118之前，先形成用于源极/漏极电极120的凹口，再藉由沉积工艺及图案化工艺来同时形成源极/漏极电极120和栅极电极118。并且，源极/漏极电极120和栅极电极118的形成可以独立地包含相同或不同的工艺和材料。此外，源极/漏极电极120和栅极电极118的形状不限于图式中的垂直侧壁，也可以是倾斜的侧壁或具有其他形貌。
如图6所示，半导体装置10包括设置于基板100之上的通道层106、设置于通道层106之上的阻障层108、及设置在阻障层108之上的氮化物层110。在一些实施例中，阻障层108具有范围在约10纳米至约60纳米的最大厚度W1。相较于一般高电子迁移率晶体管，半导体装置10具有较厚的阻障层108，因此可显著降低导通电阻(Ron)。此外，上述氮化物层110可以代替通道层116承受表面状态的高电场，进而避免半导体装置10的电磁散射问题。
此半导体装置10亦包括具有上部116a及下部116b的化合物半导体层116，其中下部116b穿过氮化物层110及一部分的阻障层108。此外，半导体装置10亦包括顺应性地设置在化合物半导体层116的下部116b并延伸至氮化物层110上的间隔层114。上述间隔层114可以防止化合物半导体层116中的掺质扩散至半导体装置10的其他组件中，以避免导通电阻的提高及装置的电磁散射问题，进而提升半导体装置10的性能。
上述半导体装置10更包括设置在化合物半导体层116之上的栅极电极118、以及设置在栅极电极118两侧的一对源极/漏极电极120，上述源极/漏极电极120延伸穿过间隔层114、氮化物层110及至少一部分阻障层108。阻障层108在栅极电极118下方具有减小的厚度W2(参见图5)，此减小的厚度W2有助于提高半导体装置10的开关电压(Vth)。换句话说，在相同的开关电压下，化合物半导体层116可具有较小的掺质浓度，降低了掺质热扩散至其他组件的影响，这也有助于降低装置的电磁散射问题。在一些实施例中，此减小的厚度W2范围在约5纳米至约15纳米。
在一些实施例中，半导体装置10更包括位于基板100及通道106之间的缓冲层104，此缓冲层104可减缓后续形成于缓冲层104上方的通道层106的应变(strain)，以防止缺陷形成于上方的通道层106中。
综上所述，本发明实施例的半导体装置包括设置在在阻障层之上的氮化物层，藉由此氮化物层可以消除半导体装置的电磁散射(dispersion)问题。如此一来，即可解除导通电阻(Ron)、开关电压(Vth)、以及电磁散射三方抵换的僵局。
以上概略说明了本发明数个实施例的特征，使所属技术领域内具有通常知识者对于本发明可更为容易理解。任何所属技术领域内具有通常知识者应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本发明实施例的目的及/或获得相同的优点。任何所属技术领域内具有通常知识者亦可理解与上述等同的结构或工艺并未脱离本发明的精神及保护范围内，且可在不脱离本发明的精神及范围内，当可作更动、替代与润饰。

Claims (22)

1.一种半导体装置，其特征在于，所述装置包括：
一通道层，设置于一基板之上；
一阻障层，设置于所述通道层之上；
一氮化物层，设置于所述阻障层之上；
一化合物半导体层，具有一上部及一下部，其中所述下部穿过所述氮化物层及仅一部分的所述阻障层；
一间隔层，顺应性地设置于一剩余部分的阻障层上并延伸至所述氮化物层上；
一栅极电极，设置于所述化合物半导体层之上；以及
一对源极/漏极电极，设置于所述栅极电极两侧，其中所述对源极/漏极电极延伸穿过所述间隔层、所述氮化物层及至少一部分的所述阻障层。
2.根据权利要求1所述的半导体装置，其特征在于，所述氮化物层包括氮化镓、氮化铝镓、氮化铝铟、氮化铝铟镓、氮化铟镓、或任意组合。
3.根据权利要求1所述的半导体装置，其特征在于，所述氮化物层的厚度范围在1纳米至20纳米。
4.根据权利要求1所述的半导体装置，其特征在于，所述间隔层具有较所述化合物半导体层及所述氮化物层大的能隙。
5.根据权利要求4所述的半导体装置，其特征在于，所述间隔层包括氮化铝、氮化铝镓、氮化铝铟、氮化铝铟镓、或任意组合。
6.根据权利要求1所述的半导体装置，其特征在于，所述间隔层的厚度范围在1纳米至7纳米。
7.根据权利要求1所述的半导体装置，其特征在于，所述对源极/漏极电极穿过所述阻障层且延伸至所述通道层。
8.根据权利要求1所述的半导体装置，其特征在于，所述阻障层具有一最大厚度，其中所述最大厚度范围在10纳米至60纳米。
9.根据权利要求8所述的半导体装置，其特征在于，所述阻障层的剩余部分在该化合物半导体层的下部的正下方具有一最小厚度，所述最小厚度范围在5纳米至15纳米。
10.根据权利要求1所述的半导体装置，其特征在于，还包括一缓冲层，位于所述基板及所述通道层之间。
11.根据权利要求1所述的半导体装置，其特征在于，所述化合物半导体层的上部及下部具有不同的掺杂浓度。
12.一种半导体装置的制造方法，其特征在于，所述方法包括：
在一基板之上形成一通道层；
在所述通道层之上形成一阻障层；
在所述阻障层之上形成一氮化物层；
凹蚀所述氮化物层及所述阻障层以形成一凹口，其中所述凹口穿过所述氮化物层及仅一部分的所述阻障层；
在所述氮化物层上、且于所述凹口中顺应性地形成一间隔层；
在所述间隔层之上形成一化合物半导体层，所述化合物半导体层具有一上部及一下部，其中所述化合物半导体层的下部填入所述凹口中；
在所述化合物半导体层之上形成一栅极电极；以及
在所述栅极电极两侧形成一对源极/漏极电极，其中所述对源极/漏极电极延伸穿过所述间隔层、所述氮化物层及至少一部分的所述阻障层。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述氮化物层包括氮化镓、氮化铝镓、氮化铝铟、氮化铝铟镓、氮化铟镓、或任意组合。
14.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述氮化物层的厚度范围在1纳米至20纳米。
15.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述间隔层具有较所述化合物半导体层及所述氮化物层大的能隙。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于，所述间隔层包括氮化铝、氮化铝镓、氮化铝铟、氮化铝铟镓、或任意组合。
17.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述间隔层的厚度范围在1纳米至7纳米。
18.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述对源极/漏极电极穿过所述阻障层且延伸至所述通道层。
19.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述阻障层具有一最大厚度，其中所述最大厚度范围在10纳米至60纳米。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，所述阻障层的凹蚀部分在该凹口的正下方具有一最小厚度，所述最小厚度范围在5纳米至15纳米。
21.根据权利要求12所述的半导体装置的制造方法，其特征在于，还包括在所述基板及所述通道层之间形成一缓冲层。
22.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述化合物半导体层的上部及下部具有不同的掺杂浓度。
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