KR20190092808A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 수직하게 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물, 제1 게이트 구조물을 관통하며 기판과 접촉하는 제1 채널들, 제1 게이트 구조물 상에 배치되는 채널 연결층 및 제1 게이트 구조물 상에 수직하게 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물, 제2 게이트 구조물을 관통하며 제1 채널들과 접촉하는 제2 채널들, 및 제1 및 제2 게이트 구조물들을 관통하며 일 방향으로 연장되는 분리 영역들을 포함하며, 채널 연결층은 분리 영역들 사이에서 단일층을 이루며, 적어도 일 측면이 분리 영역들의 측벽으로부터 이격되어 배치될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물, 상기 제1 게이트 구조물을 관통하며 상기 기판과 접촉하는 제1 채널들, 상기 제1 게이트 구조물 상에 배치되는 채널 연결층 및 상기 제1 게이트 구조물 상에 수직하게 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물, 상기 제2 게이트 구조물을 관통하며 상기 제1 채널들과 접촉하는 제2 채널들, 및 상기 제1 및 제2 게이트 구조물들을 관통하며 일 방향으로 연장되는 분리 영역들을 포함하며, 상기 채널 연결층은 상기 분리 영역들 사이에서 단일층을 이루며, 적어도 일 측면이 상기 분리 영역들의 측벽으로부터 이격되어 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물, 상기 제1 게이트 구조물 상에 배치되는 채널 연결층 및 상기 제1 게이트 구조물 상에 수직하게 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물, 및 상기 제1 및 제2 게이트 구조물들을 관통하며 일 방향으로 연장되는 분리 영역들을 포함하며, 상기 채널 연결층은 상기 분리 영역들 사이에서 하나의 층으로 연장되고, 상기 채널 연결층의 적어도 일 측면은, 상기 분리 영역과 인접한 영역에서 상기 제2 게이트 전극들의 측면의 연장선으로부터 수평 방향으로 이격되어 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며 상기 기판과 접촉하는 기둥 형상의 제1 채널들, 상기 제1 게이트 전극들 상에 수직하게 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 상기 제1 채널들과 접촉하는 기둥 형상의 제2 채널들, 상기 제1 및 제2 게이트 전극들을 분할하며 일 방향으로 연장되는 라인 형태의 분리 영역들, 및 상기 제1 게이트 전극들 상에서, 상기 분리 영역들에 의해 서로 이격되어 배치되며, 상기 제2 채널들의 둘레를 둘러싸며 연장되는 채널 연결층들을 포함할 수 있다.
채널 연결층을 분리 영역의 형성 전에 패터닝함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 4는 도 3의 'A' 영역을 확대하여 도시하는 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 부분 절단 사시도이다.
도 6 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 13a 내지 도 13l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 1을 참조하면, 메모리 셀 어레이(10)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0, BL1, BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20a)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 2 및 도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 3은 도 2의 Ⅲ-Ⅲ'의 절단선을 따른 단면을 도시하며, 도 4는 도 3의 'A' 영역을 확대하여 도시한다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 부분 절단 사시도이다. 도 2 및 도 5에서는, 이해를 돕기 위하여, 반도체 장치(100)의 주요 구성만을 도시하였다.
먼저 도 2 및 도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상에 배치되며 게이트 전극들(130)을 포함하는 게이트 구조물들(GS), 기판(101)의 상면에 수직한 방향으로 연장되며 게이트 구조물들(GS)을 관통하고 채널 영역(140)이 내부에 배치되는 채널들(CH), 및 기판(101) 상에서 게이트 구조물들(GS)과 교대로 배치되는 분리 영역들(SA)을 포함할 수 있다.
게이트 구조물들(GS)은 기판(101) 상에 순차적으로 적층된 제1 및 제2 게이트 구조물들(GS1, GS2)을 포함하며, 제1 및 제2 게이트 구조물들(GS1, GS2) 각각은 교대로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다. 제2 게이트 구조물(GS2)은 게이트 전극들(130)의 하부에 배치되는 채널 연결층(105)을 더 포함할 수 있다. 채널들(CH)은 기판(101) 상에 순차적으로 적층된 제1 및 제2 채널들(CH1, CH2)을 포함할 수 있다. 제1 및 제2 채널들(CH1, CH2)은 채널 영역(140), 채널 영역(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(145), 채널들(CH)의 상단의 채널 패드들(155), 및 내부를 채우는 채널 절연층(150)을 포함할 수 있다. 분리 영역들(SA)은 소스 도전층(170) 및 소스 절연층(172)을 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널들(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
복수의 게이트 전극들(130)은 채널들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 게이트 전극들(130) 각각은 도 1의 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC) 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극을 이룰 수 있다. 게이트 전극들(130)은 워드 라인들(WL0-WLn), 스트링 선택 라인(SSL1, SSL2) 및 접지 선택 라인(GSL)을 이루며 연장될 수 있고, 워드 라인들(WL0-WLn)은 x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들(S)에서 공통으로 연결될 수 있다. 스트링 선택 라인(SSL1, SSL2)을 이루는 게이트 전극들(130)은 별도의 절연층 등에 의해 x 방향에서 서로 분리될 수 있다.
실시예에 따라, 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST)의 게이트 전극(130)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극들(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 게이트 전극들(130)의 개수 및 이에 따른 층간 절연층들(120)의 개수는 실시예들에서 다양하게 변경될 수 있으며, 제1 및 제2 게이트 구조물들(GS1, GS2)에 속하는 게이트 전극들(130)의 개수는 동일하거나 다를 수 있다.
도 2에 도시된 것과 같이, 게이트 전극들(130)을 포함하는 게이트 구조물들(GS)은 y 방향으로 연장되는 분리 영역들(SA)에 의하여 x 방향에서 서로 이격되어 배치될 수 있다. 예를 들어, 두 개 또는 세 개의 분리 영역들(SA) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 예시적인 실시예들에서, 분리 영역들(SA) 중 일부는 도시되지 않은 영역에서 x 방향을 따라 단절될 수 있으며, 이에 따라 복수개가 x 방향을 따라 서로 이격되어 일직선 상에 배치된 형태를 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier layer)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 y 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면과 동일 평면을 이루는 것으로 도시되었으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면으로부터 소스 절연층(172)을 향하여 돌출된 구조를 가질 수 있다.
제1 게이트 구조물(GS1)의 상부에 배치되는 제2 게이트 구조물(GS2)은 기판(101)의 상면에 평행하게 연장되는 채널 연결층(105)을 더 포함할 수 있다. 채널 연결층(105)은 제1 게이트 구조물(GS1)의 최상부의 게이트 전극(130)과 제2 게이트 구조물(GS2)의 최하부의 게이트 전극(130)의 사이에 배치될 수 있다. 채널 연결층(105)은 하부의 제1 채널들(CH1)의 채널 패드들(155)로부터 상부로 이격되어 배치될 수 있다. 채널 연결층(105)은 게이트 전극들(130)과 같이 채널들(CH)을 둘러싸며 y 방향으로 연장될 수 있다. 채널 연결층(105)은 제2 채널들(CH2)을 형성하는 공정에서, 채널 홀들의 형성 시 식각 정지층으로 이용될 수 있다. 이에 대해서는 하기에 도 13g를 참조하여 더욱 상세히 설명한다.
도 3 및 도 4를 참조하면, 채널 연결층(105)은 분리 영역(SA)의 측벽으로부터 이격되어 배치될 수 있다. 즉, 채널 연결층(105)은 분리 영역(SA)의 소스 도전층(170)의 외측벽 및 소스 절연층(172)의 외측벽으로부터 이격되어 배치될 수 있다. 채널 연결층(105)의 측면(105S)은 제2 게이트 구조물(GS2)의 게이트 전극들(130)의 측면의 연장선, 즉 소스 절연층(172)의 외측벽을 따르는 직선으로부터 x 방향에서 이격되어 위치할 수 있다. 이에 따라, 채널 연결층(105)의 측면(105S)은 소스 도전층(170)으로부터의 이격 거리(D2)가 채널 연결층(105) 상의 게이트 전극(130)의 이격 거리(D1)보다 클 수 있으며, 임의의 게이트 전극(130)의 이격 거리(D3)보다 클 수 있다. 채널 연결층(105)은 분리 영역(SA)의 형성을 위한 개구부의 형성 전에 미리 패터닝되므로, 이와 같은 구조를 가질 수 있다. 이에 대해서는 하기에 도 13d 내지 도 13i를 참조하여 더욱 상세히 설명한다.
분리 영역(SA)이 기판(101)의 상면에 대하여 경사진 경우에도, 채널 연결층(105)의 측면(105S)은 기판(101)의 상면에 수직하게 배치될 수 있으나, 이에 한정되지는 않는다. 또한, 채널 연결층(105)은, 도 3에 도시된 것과 같이, 제2 채널들(CH)과 접하는 내측면이 게이트 전극들(130)의 내측면의 연장선 상에 위치할 수 있다. 즉, 채널 연결층(105)은 상부의 게이트 전극들(130)과 동일하거나 유사한 형태로 제2 채널들(CH)과 접할 수 있다.
도 5를 참조하면, 채널 연결층(105)은 분리 영역들(SA) 또는 소스 도전층들(170)의 사이에서 단일층을 이루며, 제2 채널들(CH2)을 둘러싸는 사각 플레이트 형상을 가질 수 있다. 즉, 제2 채널들(CH2)이 배치된 영역에서 제2 채널들(CH2)에 대응되는 개구를 갖는 사각 플레이트 형상을 가질 수 있다.
채널 연결층(105)은 도전성 또는 절연성 물질을 포함할 수 있다. 예를 들어, 채널 연결층(105)이 도전성 물질로 이루어진 경우라도, 채널 연결층(105)에는 전기적 신호가 인가되지 않아 반도체 장치(100) 내에서 전기적인 기능을 수행하지 않을 수 있다. 채널 연결층(105)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 예를 들어, 채널 연결층(105)은 층간 절연층들(120)에 대한 적어도 일 식각제에 대하여 식각 선택성이 있는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 채널 연결층(105)은 게이트 전극들(130)과 다른 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있으나, 이에 한정되지는 않는다.
채널 연결층(105)과 분리 영역(SA)의 사이에는 매립 절연층(125)이 개재될 수 있다. 매립 절연층(125)의 하면은 채널 연결층(105)의 하면보다 소정 길이(D4)만큼 낮은 높이에 위치할 수 있으나, 실시예들에 따라 동일한 평면을 이룰 수도 있다. 매립 절연층(125)은 절연성 물질로 이루어질 수 있으며, 층간 절연층들(120)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
채널들(CH)은 게이트 구조물들(GS)을 관통하며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)을 구성하는 제1 및 제2 채널들(CH1, CH2)은 기판(101)의 수직한 방향에서 서로 연결되도록 배치될 수 있다.
채널들(CH)은 기판(101)에 수직한 측면을 갖거나, 또는 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널들(CH) 내에는 채널 영역(140)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 예시적인 실시예들에서, 채널 영역(140)은 하부에서 기판(101)과 직접 연결되지 않고, 기판(101) 상의 에피택셜층과 연결될 수도 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물들을 포함하는 물질일 수 있다. x 방향에서 일직선 상에 배치되는 채널들(CH)은 채널 패드(155)와 연결되는 상부의 배선 구조에 의해 서로 다른 비트 라인들(BL0-BL2)(도 1 참고)에 각각 연결될 수 있다. 또한, 채널들(CH) 중 일부는 비트 라인(BL0-BL2)과 전기적으로 연결되지 않는 더미 채널일 수 있다.
채널들(CH)에서 채널 영역(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 제1 및 제2 채널들(CH1, CH2)은 동일한 구조를 가지며 상하로 적층될 수 있다. 예시적인 실시예들에서 제1 및 제2 채널들(CH1, CH2)의 높이는 서로 동일하거나 다를 수 있으며, 도면에 도시된 높이에 한정되지 않는다. 하부에 배치되는 제1 채널들(CH1)의 채널 패드들(155)은 상부의 제2 채널들(CH2)의 채널 영역들(140)과 직접 접촉되어 연결될 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 F-N 터널링 방식으로 전하를 상기 전하 저장층으로 터널링시킬 수 있다. 상기 터널링층은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예시적인 실시예들에서, 상기 전하 저장층이 전하 트랩층인 경우, 상기 전하 저장층은 실리콘 질화물로 이루어질 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 상기 블록킹층 중 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있으나, 이에 한정되지는 않는다.
분리 영역들(SA)은 채널들(CH)의 사이에서 게이트 구조물(GS)을 관통하여 기판(101)과 연결될 수 있으며, 소스 절연층(172)에 의해 게이트 전극들(130)과 이격되며 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)은 소스 도전층(170)을 사이에 두고 x 방향에서 소정 간격으로 서로 분리될 수 있다. 소스 도전층(170)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있으며, 도 1을 참조하여 상술한 공통 소스 라인(CSL)에 해당할 수 있다. 소스 도전층(170)은, x 방향으로 소정 간격으로, 예를 들어, 채널 영역(140)의 4열 내지 5열마다 하나씩 배열될 수 있으나, 이에 한정되지는 않는다. 소스 도전층(170)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 예시적인 실시예들에서, 소스 도전층(170)과 접하는 기판(101)에는 불순물 영역이 배치될 수 있다.
도 6 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6을 참조하면, 반도체 장치(100a)의 채널 연결층(105a)은, 도 3의 실시예에서와 달리, 분리 영역(SA)을 중심으로 좌우에서 비대칭적으로 배치될 수 있다. 예를 들어, 채널 연결층(105a)의 일 측면이 소스 도전층(170)으로부터 이격된 거리(D5)는 타 측면이 소스 도전층(170)으로부터 이격된 거리(D6)보다 클 수 있다. 이 경우, 이격 거리가 긴 측면에서의 이격 거리(D7)는 게이트 전극들의 이격 거리(D1, D3)보다 클 수 있다.
이와 같은 채널 연결층(105a)의 상대적인 배치 위치는, 매립 절연층(125)의 폭, 분리 영역(SA) 형성을 위한 개구부의 형성 위치, 상기 개구부의 형성 시의 얼라인 정확도 등에 따라 변경될 수 있다.
도 7을 참조하면, 반도체 장치(100b)의 채널 연결층(105b)은, 도 3의 실시예에서와 달리, 분리 영역(SA)을 중심으로 좌우에서 비대칭적으로 배치될 수 있다. 또한, 도 6의 실시예에서와 달리, 일 측면이 분리 영역(SA)과 접하도록 배치될 수 있다. 채널 연결층(105b)의 일 측면이 소스 도전층(170)으로부터 이격된 거리(D7)는 게이트 전극들(130)의 이격 거리(D1, D3)보다 클 수 있다. 채널 연결층(105b)의 타 측면은 소스 절연층(172)과 접할 수 있다.
이와 같은 채널 연결층(105b)의 배치 형태는, 매립 절연층(125)의 폭, 분리 영역(SA) 형성을 위한 개구부의 형성 위치, 상기 개구부의 형성 시의 얼라인 정확도 등에 따라 변경될 수 있다.
도 8을 참조하면, 반도체 장치(100c)의 채널 연결층(105c)은, 도 3의 실시예에서와 달리, 채널 연결층(105c)의 측면(105S)이 분리 영역(SA)을 향하여 돌출되도록 배치될 수 있다. 구체적으로, 채널 연결층(105c)의 측면(105S)은 상부의 게이트 전극들(130)의 측면의 연장선으로부터 수평 방향인 x 방향으로 이격되어 배치될 수 있다. 특히, 채널 연결층(105c)의 측면(105S)은, 채널 연결층(105c)이 분리 영역(SA)을 향하여 돌출되도록, 상기 연장선으로부터 분리 영역(SA)을 향하는 방향으로 이격되어 배치될 수 있다. 따라서, 분리 영역(SA)은 채널 연결층(105c)과 접하는 영역에서 채널 연결층(105c)의 상면을 따라 단차(ST)를 가질 수 있다. 단차(ST)의 길이(L1)는 실시예들에서 다양하게 변경될 수 있으며, 분리 영역(SA)의 양측에서 서로 다른 길이를 가질 수도 있다. 예시적인 실시예들에서, 채널 연결층(105c)의 측면(105S)의 측면 또는 하면 상에 매립 절연층(125)(도 3 참조)이 잔존할 수도 있다.
이와 같은 채널 연결층(105c)과 분리 영역(SA)의 구조는, 예를 들어, 매립 절연층(125)(도 3 참조)의 폭보다 이를 관통하는 분리 영역(SA) 형성을 위한 개구부의 폭이 큰 경우에 형성될 수 있다. 이 경우, 채널 연결층(105c)에 의해 분리 영역(SA)의 위치가 정렬되어 형성될 수 있다.
도 9를 참조하면, 반도체 장치(100d)의 채널 연결층(105d)은, 도 3의 실시예에서와 달리, 채널 연결층(105d)의 하면이 제1 채널들(CH1)의 채널 패드들(155)의 상면과 동일 높이에 배치될 수 있다.
채널 연결층(105d)은 채널 패드들(155)과 일부 영역에서 직접 접촉하거나 게이트 유전층(145) 등에 의해 직접 접촉하지 않을 수 있다. 채널 연결층(105d)이 채널 패드들(155)과 일부 영역에서 직접 접촉하는 경우, 채널 연결층(105d)은 절연성 물질로 이루어질 수 있다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10을 참조하면, 반도체 장치(100e)는, 도 3의 실시예에서와 달리, 제1 및 제2 채널들(CH1, CH2)에서 채널 영역(140a) 및 게이트 유전층(145a)이 서로 연결되도록 배치될 수 있다. 즉, 상하로 적층된 제1 및 제2 채널들(CH1, CH2)은 하나의 채널 패드(155)를 가질 수 있다. 채널 영역(140a) 및 게이트 유전층(145a)은 제1 채널들(CH1)과 제2 채널들(CH2)의 계면에서 단차를 가질 수 있으나, 이에 한정되지는 않는다.
이와 같은 제1 및 제2 채널들(CH1, CH2)의 구조는, 예를 들어, 채널 영역(140a) 및 게이트 유전층(145a)을 한번에 형성함으로써 제조될 수 있다. 이 경우에도, 제1 및 제2 채널들(CH1, CH2) 형성을 위한 채널 홀들은 서로 다른 공정 단계에서 형성되므로, 제2 채널들(CH2)의 형성을 위한 채널 홀들의 깊이를 제어하기 위하여 채널 연결층(105)이 이용될 수 있다.
도 11을 참조하면, 반도체 장치(100f)는, 도 3의 실시예에서와 달리, 제1 내지 제3 게이트 구조물들(GS1, GS2, GS3) 및 제1 내지 제3 채널들(CH1, CH2, CH3)을 포함할 수 있다. 즉, 게이트 구조물들(GS)은 기판(101) 상에 순차적으로 적층된 세 개의 제1 내지 제3 게이트 구조물들(GS1, GS2, GS3)을 포함할 수 있으며, 채널들(CH)은 기판(101) 상에 순차적으로 제1 내지 제3 채널들(CH1, CH2, CH3)을 포함할 수 있다.
제3 게이트 구조물(GS3)은 제2 게이트 구조물(GS2)과 같이, 채널 연결층(105), 층간 절연층들(120), 및 게이트 전극들(130)을 포함할 수 있다. 제3 채널들(CH3)은 제1 및 제2 채널들(CH1, CH2)과 동일하거나 유사한 구조를 가질 수 있다. 분리 영역(SA)은 제1 내지 제3 게이트 구조물들(GS1, GS2, GS3)을 관통하며 기판(101) 상으로 연장될 수 있다. 이와 같이, 실시예들에서, 수직하게 적층되는 게이트 구조물들(GS)의 개수는 다양하게 변경될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 13a 내지 도 13l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 13a 내지 도 13l에서는, 도 3의 단면도에 대응되는 영역이 도시될 수 있다.
도 12 및 도 13a를 참조하면, 기판(101) 상에 층간 절연층들(120) 및 희생층들(180)을 교대로 적층하여 제1 적층 구조물(MS1)을 형성할 수 있다(S110).
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 층간 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
도 12 및 도 13b를 참조하면, 제1 적층 구조물(MS1)을 관통하는 제1 채널 홀들(CHH1)을 형성할 수 있다.
제1 채널 홀들(CHH1)은 제1 적층 구조물(MS1)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 제1 적층 구조물(MS1)의 높이로 인하여, 제1 채널 홀들(CHH1)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 제1 채널 홀들(CHH1)은 기판(101)의 일부를 리세스하도록 형성될 수도 있다. 또한, 예시적인 실시예들에서, 제1 채널 홀들(CHH1) 내에, 에피택셜층을 형성할 수도 있다.
예시적인 실시예들에서, 스트링 선택 라인(SSL1, SSL2)(도 1 참조)을 이루는 게이트 전극들(130)(도 3 참조)을 분리하여야 하는 경우, 제1 채널 홀들(CHH1) 사이의 영역에서 최상부로부터 소정 개수의 희생층들(180) 및 층간 절연층들(120)을 제거하고 층간 절연층(120)과 동일한 물질로 절연층을 형성할 수 있다.
도 12 및 도 13c를 참조하면, 제1 채널 홀들(CHH1) 내에 게이트 유전층(145), 채널 영역(140), 채널 절연층(150) 및 채널 패드(155)를 형성하여, 제1 채널들(CH1)을 형성할 수 있다(S120).
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 제1 채널 홀들(CHH1)을 따라 기판(101)에 수직하게 연장되는 영역이 본 단계에서 형성될 수 있다. 채널 영역(140)은 제1 채널 홀들(CHH1) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 제1 채널 홀들(CHH1)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 12 및 도 13d를 참조하면, 제1 적층 구조물(MS1) 상에 채널 연결층(105P)을 형성할 수 있다(S130).
채널 연결층(105P)의 형성 전에, 제1 적층 구조물(MS1) 상에 층간 절연층(120)을 형성할 수 있다. 다만, 도 9를 참조하여 상술한 실시예의 경우, 채널 연결층(105P)을 제1 적층 구조물(MS1) 상에 직접 형성할 수 있다.
채널 연결층(105P)은 기판(101) 및 제1 적층 구조물(MS1)의 상면에 평행한 층으로 형성될 수 있다. 채널 연결층(105P)의 두께는 희생층(180)의 두께보다 두꺼울 수 있으나, 이에 한정되지는 않는다.
도 12 및 도 13e를 참조하면, 채널 연결층(105P)을 패터닝하여 제1 개구부(OP1)를 형성할 수 있다(S140).
채널 연결층(105P)은 포토리소그래피 공정을 통해 마스크층을 형성하고, 상기 마스크층을 이용하여 채널 연결층(105P)의 일부를 식각하여 제거함으로써 패터닝될 수 있다. 제1 개구부(OP1)는 트렌치 형태로 y 방향으로 연장될 수 있으며, 패터닝 후의 채널 연결층(105)은 제1 개구부(OP1)를 기준으로 분리될 수 있다. 제1 개구부(OP1)는 하부의 층간 절연층(120)을 리세스하도록 형성될 수 있으나, 이에 한정되지는 않는다. 제1 개구부(OP1)를 통해 노출되는 채널 연결층(105)의 측면(105S)은 기판(101)의 상면에 수직할 수 있다.
제1 개구부(OP1)가 형성되는 영역은 분리 영역(SA)(도 2 참조)이 형성되는 영역을 포함하는 영역일 수 있다. 즉, 제1 개구부(OP1)는 공정 상의 편차 등을 고려하여 분리 영역(SA)이 형성되는 폭보다 큰 폭을 갖도록 형성할 수 있다. 다만, 도 8을 참조하여 상술한 실시예의 경우, 상대적으로 제1 개구부(OP1)의 폭을 작게 형성함으로써, 분리 영역(SA)의 개구부 형성 시 채널 연결층(105)이 노출되도록 할 수 있다.
도 12 및 도 13f를 참조하면, 제1 개구부(OP1)를 매립하는 매립 절연층(125)을 형성하고(S140), 상부에 층간 절연층들(120) 및 희생층들(180)을 교대로 적층하여 제2 적층 구조물(MS2)을 형성할 수 있다(S150).
매립 절연층(125)은 예를 들어, 제1 개구부(OP1)를 매립하도록 절연 물질을 증착한 후, 필요에 따라 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화함으로써 형성할 수 있다.
채널 연결층(105) 및 매립 절연층(125) 상에 층간 절연층들(120) 및 희생층들(180)을 교대로 적층함으로써, 채널 연결층(105)을 포함하는 제2 적층 구조물(MS2)을 형성할 수 있다.
도 12 및 도 13g를 참조하면, 제2 적층 구조물(MS2)을 관통하는 제2 채널 홀들(CHH2)을 형성할 수 있다.
제2 채널 홀들(CHH2)은 제2 적층 구조물(MS2)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 제2 채널 홀들(CHH2)의 형성 시, 먼저 채널 연결층(105)까지 제1 식각제를 이용하여 식각 공정을 수행할 수 있다. 다음으로, 도 13g에 화살표로 표시한 것과 같이, 상기 제1 식각제와 다른 제2 식각제를 이용하여 채널 연결층(105)의 물질을 선택적으로 식각함으로써 최종적으로 제2 채널 홀들(CHH2)을 형성할 수 있다. 따라서, 채널 연결층(105)은 제2 채널 홀들(CHH2)의 식각 깊이를 조절하기 위한 식각 정지층으로 기능할 수 있다.
제2 채널 홀들(CHH2)은 하부의 제1 채널들(CH1)의 채널 패드들(155)의 적어도 일부가 노출되도록 형성할 수 있다. 제2 적층 구조물(MS2)의 높이로 인하여, 제2 채널 홀들(CHH2)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다.
도 12 및 도 13h를 참조하면, 제2 채널 홀들(CHH2) 내에 게이트 유전층(145), 채널 영역(140), 채널 절연층(150) 및 채널 패드(155)를 형성하여, 제2 채널들(CH2)을 형성할 수 있다(S160).
제2 채널들(CH2)은 도 13c를 참조하여 상술한 제1 채널들(CH1)과 유사한 방식으로 형성할 수 있다. 제2 채널들(CH2)의 하단에서 채널 영역들(140)은 하부의 제1 채널들(CH1)의 채널 패드들(155)과 연결되도록 형성될 수 있다.
도 12 및 도 13i를 참조하면, 매립 절연층(125)을 관통하는 제2 개구부(OP2)를 형성할 수 있다(S170).
제2 개구부(OP2)는 포토리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(180), 층간 절연층들(120), 및 매립 절연층(125)을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(OP2)는 매립 절연층(125)이 형성된 영역에서 제1 및 제2 적층 구조물들(MS1, MS2)을 관통하여 기판(101)을 노출시키도록 형성할 수 있다. 예시적인 실시예들에서, 제2 개구부(OP2)의 형성 전에, 최상부의 층간 절연층(120) 및 채널 패드들(155) 상에 추가로 절연층을 형성하여, 하부의 제2 채널들(CH2)의 손상을 방지할 수도 있다.
제2 개구부(OP2)는 제1 및 제2 적층 구조물들(MS1, MS2)을 모두 관통하도록 형성되므로, 그 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 제2 개구부(OP2)는 트렌치 형태로 y 방향으로 연장될 수 있다. 따라서, 제1 및 제2 적층 구조물들(MS1, MS2)의 총 두께가 상대적으로 두꺼운 경우라도, 제1 및 제2 적층 구조물들(MS1, MS2)을 식각하여 한번에 제2 개구부(OP2)를 형성할 수 있다.
특히, 제1 적층 구조물(MS1)의 상부에 채널 연결층(105)이 패터닝되어 매립 절연층(125)이 배치되므로, 채널 연결층(105)이 패터닝되지 않은 경우에 비하여 제2 개구부(OP2)의 형성이 용이할 수 있다. 예를 들어, 채널 연결층(105)에 대하여 상대적으로 식각선택성이 낮은 식각제를 이용하여 제2 개구부(OP2)를 형성하더라도, 제2 개구부(OP2)가 형성되는 영역에서 채널 연결층(105)이 제거된 상태이므로 제2 개구부(OP2)가 용이하게 형성될 수 있다.
도 12 및 도 13j를 참조하면, 제2 개구부(OP2)를 통해 희생층들(180)을 제거할 수 있다.
희생층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 매립 절연층(125)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 측면 개구부들을 통해 제1 및 제2 채널들(CH1, CH2)의 측벽들이 일부 노출될 수 있다.
도 12 및 도 13k를 참조하면, 희생층들(180)이 제거된 영역에 게이트 전극들(130)을 형성할 수 있다(S180).
게이트 유전층(145) 중 게이트 전극들(130)을 따라 수평하게 배치되는 영역이 있는 경우, 상기 영역이 본 단계에서 게이트 전극들(130)과 함께 형성될 수 있다. 게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극들(130)이 배치되도록, 제2 개구부(OP2) 내에 형성된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 예시적인 실시예들에서, 제2 개구부(OP2)를 향하여 게이트 전극들(130)보다 층간 절연층들(120)이 돌출된 구조가 형성될 수도 있다.
게이트 전극들(130)의 측면들은 실질적으로 하나의 평면 상에 위치할 수 있으며, 도 13k의 단면도에 도시된 것과 같이 단면에서는 실질적으로 일직선 상에 위치할 수 있다. 채널 연결층(105)의 측면(105S)은 상기 일직선으로부터 수평으로 이격될 수 있다. 본 단계에서 게이트 전극들(130)을 형성함으로써, 제1 및 제2 게이트 구조물들(GS1, GS2)이 형성될 수 있다.
도 12, 도 13l, 및 도 3을 참조하면, 제2 개구부(OP2) 내에 소스 절연층(172) 및 소스 도전층(170)을 형성하여 분리 영역(SA)을 형성할 수 있다(S190).
소스 절연층(172)은 절연 물질을 형성하고 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 스페이서 형태로 제조될 수 있다.
다음으로, 도 3을 함께 참조하면, 소스 도전층(170)은 소스 절연층(172) 사이에 도전성 물질을 증착하여 형성할 수 있다. 분리 영역(SA)에 의해 게이트 전극들(130)은 x 방향에서 소정 간격으로 이격될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 14를 참조하면, 반도체 장치(200)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 2 내지 도 4를 참조하여 상술한 것과 같이, 기판(101), 기판(101) 상에 배치되며 게이트 전극들(130)을 포함하는 제1 및 제2 게이트 구조물들(GS1, GS2), 기판(101)의 상면에 수직한 방향으로 연장되며 제1 및 제2 게이트 구조물들(GS1, GS2)을 각각 관통하고 채널 영역(140)이 내부에 배치되는 제1 및 제2 채널들(CH1, CH2), 및 기판(101) 상에서 제1 및 제2 게이트 구조물들(GS1, GS2)과 교대로 배치되는 분리 영역들(SA)을 포함할 수 있다. 제2 게이트 구조물(GS2)은 게이트 전극들(130)의 하부에 배치되는 채널 연결층(105)을 더 포함할 수 있다. 메모리 셀 영역(CELL)은 도 6 내지 도 11을 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 회로 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(230)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(230)은 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
복수의 주변 영역 절연층들(240)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다. 회로 콘택 플러그들(250)은 주변 영역 절연층들(240)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 회로 콘택 플러그들(250)이 연결될 수 있다. 배선 라인들(260)은 회로 콘택 플러그들(250)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 채널 연결층
120: 층간 절연층 125: 매립 절연층
130: 게이트 전극 140: 채널 영역
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 170: 소스 도전층
172: 소스 절연층

Claims (20)

  1. 기판 상에 수직하게 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물;
    상기 제1 게이트 구조물을 관통하며 상기 기판과 접촉하는 제1 채널들;
    상기 제1 게이트 구조물 상에 배치되는 채널 연결층 및 상기 제1 게이트 구조물 상에 수직하게 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물;
    상기 제2 게이트 구조물을 관통하며 상기 제1 채널들과 접촉하는 제2 채널들; 및
    상기 제1 및 제2 게이트 구조물들을 관통하며 일 방향으로 연장되는 분리 영역들을 포함하며,
    상기 채널 연결층은 상기 분리 영역들 사이에서 단일층을 이루며, 적어도 일 측면이 상기 분리 영역들의 측벽으로부터 이격되어 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 채널 연결층의 상기 적어도 일 측면은 상기 제2 게이트 전극들의 측면의 연장선으로부터 수평 방향으로 이격되어 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 채널 연결층은 상기 분리 영역들의 사이에서 상기 제2 채널들을 둘러싸는 사각 플레이트 형상을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 채널 연결층의 상기 제2 채널들을 둘러싸는 내측면은 상기 제2 게이트 전극들의 내측면의 연장선 상에 위치하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 채널 연결층은 최상부의 상기 제1 게이트 전극과 최하부의 상기 제2 게이트 전극의 사이에 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 채널 연결층은 상기 제1 채널들의 상단으로부터 상부로 이격되어 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 채널 연결층과 상기 분리 영역의 사이에 배치되는 매립 절연층을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 매립 절연층의 하면은 상기 채널 연결층의 하면보다 낮은 높이에 위치하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 게이트 구조물은 상기 제2 게이트 전극들과 교대로 배치되는 층간 절연층들을 더 포함하고,
    상기 채널 연결층은 상기 층간 절연층과 다른 물질을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 채널 연결층은 상기 제2 게이트 전극들과 다른 물질을 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 채널 연결층의 상기 적어도 일 측면은 상기 기판의 상면에 수직한 면인 반도체 장치.
  12. 제1 항에 있어서,
    상기 분리 영역은 소스 도전층 및 상기 소스 도전층의 측벽을 덮는 소스 절연층을 포함하는 반도체 장치.
  13. 제1 항에 있어서,
    상기 제1 및 제2 채널들은 각각 외측벽으로부터 순차적으로 적층되는 게이트 유전층과 채널 영역, 및 상단에 배치되며 상기 채널 영역과 연결되는 채널 패드를 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 채널의 상기 채널 패드는 상기 제2 채널의 상기 채널 영역과 연결되는 반도체 장치.
  15. 제1 항에 있어서,
    상기 기판의 하부에 배치되며, 상기 게이트 전극들과 전기적으로 연결되는 트랜지스터들을 포함하는 회로 영역을 더 포함하는 반도체 장치.
  16. 기판 상에 수직하게 서로 이격되어 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 구조물;
    상기 제1 게이트 구조물 상에 배치되는 채널 연결층 및 상기 제1 게이트 구조물 상에 수직하게 서로 이격되어 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 구조물; 및
    상기 제1 및 제2 게이트 구조물들을 관통하며 일 방향으로 연장되는 분리 영역들을 포함하며,
    상기 채널 연결층은 상기 분리 영역들 사이에서 하나의 층으로 연장되고,
    상기 채널 연결층의 적어도 일 측면은, 상기 분리 영역과 인접한 영역에서 상기 제2 게이트 전극들의 측면의 연장선으로부터 수평 방향으로 이격되어 위치하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 채널 연결층의 상기 적어도 일 측면은 상기 연장선으로부터 상기 분리 영역의 외측으로 이격되어 위치하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 채널 연결층의 상기 적어도 일 측면은 상기 연장선으로부터 상기 분리 영역을 향하여 돌출되어 위치하는 반도체 장치.
  19. 기판 상에 수직하게 서로 이격되어 적층되는 제1 게이트 전극들;
    상기 제1 게이트 전극들을 관통하며 상기 기판과 접촉하는 기둥 형상의 제1 채널들;
    상기 제1 게이트 전극들 상에 수직하게 서로 이격되어 적층되는 제2 게이트 전극들;
    상기 제2 게이트 전극들을 관통하며 상기 제1 채널들과 접촉하는 기둥 형상의 제2 채널들;
    상기 제1 및 제2 게이트 전극들을 분할하며 일 방향으로 연장되는 라인 형태의 분리 영역들; 및
    상기 제1 게이트 전극들 상에서, 상기 분리 영역들에 의해 서로 이격되어 배치되며, 상기 제2 채널들의 둘레를 둘러싸며 연장되는 채널 연결층들을 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 채널들과 상기 제2 채널들은 동일한 구조로 적층되어 배치되는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022203158A1 (ko) * 2021-03-26 2022-09-29 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10608008B2 (en) * 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
KR20200070610A (ko) * 2018-12-10 2020-06-18 삼성전자주식회사 수직형 메모리 장치
KR102611810B1 (ko) * 2019-06-28 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스 제조의 방법들
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN110534526B (zh) * 2019-09-06 2022-01-04 长江存储科技有限责任公司 一种三维存储器及其制造方法
KR20210036144A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11094627B2 (en) * 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
KR20210062465A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210081051A (ko) * 2019-12-23 2021-07-01 삼성전자주식회사 워드 라인 분리층을 갖는 반도체 소자
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
KR20210141175A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20220013819A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
KR20220035745A (ko) 2020-09-14 2022-03-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
CN112259549A (zh) * 2020-10-19 2021-01-22 长江存储科技有限责任公司 一种半导体器件的制造方法及半导体器件
CN112614852A (zh) * 2020-12-01 2021-04-06 长江存储科技有限责任公司 3d nand存储器及其制造方法及存储器沟道结构的制备方法
CN113113419B (zh) * 2021-04-02 2022-01-25 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160003977A (ko) * 2014-07-01 2016-01-12 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20170044418A (ko) * 2015-10-15 2017-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170062870A (ko) * 2015-11-30 2017-06-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20170179151A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20170345506A1 (en) * 2016-05-27 2017-11-30 Micron Technology, Inc. Methods of operating memory under erase conditions
KR20170134039A (ko) * 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101660488B1 (ko) 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8643142B2 (en) * 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
JP2013179165A (ja) * 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR20160020210A (ko) 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160080365A (ko) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9704878B2 (en) * 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9570463B1 (en) 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
TWI765122B (zh) * 2016-08-18 2022-05-21 日商鎧俠股份有限公司 半導體裝置
US10346088B2 (en) * 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160003977A (ko) * 2014-07-01 2016-01-12 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20170044418A (ko) * 2015-10-15 2017-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170062870A (ko) * 2015-11-30 2017-06-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20170179151A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20170345506A1 (en) * 2016-05-27 2017-11-30 Micron Technology, Inc. Methods of operating memory under erase conditions
KR20170134039A (ko) * 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022203158A1 (ko) * 2021-03-26 2022-09-29 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법

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