KR101753353B1 - 반도체 시험 장치 - Google Patents

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Abstract

본 발명은, 어드레스와 페일(fail) 데이터의 수가 버스트(burst) 길이와 일치하지 않는 경우 또는 페일 데이터에 비대상 데이터가 혼재한 경우라도, 페일 데이터를 버스트 액세스를 사용하여 수집(收集) 메모리에 기입할 수 있는 반도체 시험 장치를 실현한다. 피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 메모리 셀의 시험 결과로서 얻어진 페일 데이터를 정렬하여 버스트 액세스에 의해 수집 메모리에 기억시키는 반도체 시험 장치에 있어서, 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터인 것을 나타내는 버스트 대상 신호를 생성하는 어드레스 발생부와, 버스트 대상 신호에 기초하여 어드레스 및 페일 데이터를 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로를 포함한다.

Description

반도체 시험 장치{SEMICONDUCTOR TESTING APPARATUS}
본 발명은, 피시험 대상 디바이스(이하, DUT(Device Under Test)라고 함)가 가지는 메모리의 메모리 셀에 대응한 어드레스와 메모리 셀의 시험 결과로서 얻어진 페일(fail) 데이터를 정렬하여 버스트 액세스(burst access)에 의해 수집(收集) 메모리에 기억시키는 반도체 시험 장치에 관한 것이며, 상세하게는, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하지 않는 경우 또는 페일 데이터에 비대상의 데이터가 혼재한 경우라도, 페일 데이터를 버스트 액세스를 사용하여 수집 메모리에 기입할 수 있어, 수집 메모리를 구성하는 메모리 디바이스의 수를 감소시키는 것이 가능한 반도체 시험 장치에 관한 것이다.
최근, 반도체 디바이스, 특히, 메모리 디바이스의 메모리 용량이 비약적으로 높아지고 있어, 메모리의 메모리 셀에 대응한 어드레스와 메모리 셀의 시험 결과로서 얻어진 페일 데이터의 수도 증가한다.
반도체 시험 장치에서는, 페일 데이터를 일시적으로 수집 메모리에 기억시키고, 기억한 페일 데이터는 해석 처리 등에 사용된다.
일반적으로, 수집 메모리는, SDRAM(Synchronous Dynamic Random Access Memory)로 구성된다.
또한, 메모리 디바이스의 시험에 있어서, 페일 데이터의 수집 메모리에 대한 기록은, SDRAM의 리드 모디파이 라이트(read modify write; 판독한 데이터에 대하여, 필요가 있으면, 변경을 가하여 재기입하는 일련의 동작)가 사용되므로, 통상의 라이트 동작보다 시간이 걸린다.
그러므로, 페일 데이터의 수집 메모리에 대한 기록은, SDRAM의 버스트 액세스 기능을 사용함으로써, 기록 시간의 단축을 도모하고 있다.
또한, 일반적으로, 수집 메모리는 복수 개의 메모리 디바이스(SDRAM 등)로 구성되며, 이들 복수 개의 메모리 디바이스에 차례대로 기록을 행하는 인터리브(interleave) 방식이 채용되고 있다.
수집 메모리를 구성하는 메모리 디바이스로의 기록은, 기록이 종료할 때까지, 그 메모리 디바이스에는, 다음의 페일 데이터를 기입할 수 없다.
인터리브 방식에서는, 이와 같은 기록 종료를 기다리지 않고, 다음의 메모리 디바이스에 다음의 페일 데이터를 기입한다.
즉, 대기 시간 없이, 페일 데이터를 기록 계속하려면, 최초에 기록을 행한 메모리 디바이스가 기록 가능하게 될 때까지, 다른 메모리 디바이스에 기입하지 않으면 안된다.
그러므로, 수집 메모리를 구성하는 메모리 디바이스의 기록 시간이 길어지면 질수록, 메모리 디바이스의 수가 많아진다.
도 8은 종래의 반도체 시험 장치의 일례를 나타낸 구성도이다.
DUT(100)는, 피시험 대상 디바이스이며, 메모리 디바이스의 시험인 경우에는, 통상, 복수 개가 동시에 시험된다.
어드레스 발생부(1)는, DUT(100)가 가지는 메모리의 메모리 셀에 대응한 어드레스를 발생한다.
통상, 메모리 셀은, 2차원 어드레스(X 어드레스, Y 어드레스)에 의해 표현되므로, 어드레스 발생부(1)는, 이 2차원 어드레스를 발생한다.
데이터 입출력부(2)는, DUT(100)에 입력하는 어드레스 신호, 데이터 신호 및 컨트롤 신호를 생성하는 신호 생성 회로(도시하지 않음), DUT(100)에 대한 시험 신호를 출력하는 드라이버(도시하지 않음), DUT(100)로부터의 출력 신호를 미리 설정된 비교 전압과 비교하는 비교기(도시하지 않음), 및 이 비교기의 출력 신호와 기대값 패턴 데이터를 비교하여 일치/불일치(패스/페일)를 판정하는 판정 회로(도시하지 않음)로 구성된다.
데이터 입출력부(2)는, 판정 회로로부터 시험 결과로서 얻어진 일치/불일치(패스/페일)를 나타내는 페일 데이터를 출력한다.
타이밍 발생부(3)는, 데이터 입출력부(2)의 드라이버로부터 DUT(100)에 출력하는 시험 신호의 에지의 타이밍, 데이터 입출력부(2)의 비교기의 출력 신호와 기대값 패턴 데이터를 비교하는 타이밍을 결정하는 신호[이하, 스트로브(strobe) 신호라고 함]의 타이밍을 발생시킨다.
또한, 타이밍 발생부(3)는, 어드레스 발생이나 페일 데이터의 수집에 관한 타이밍도 발생한다.
어드레스 변환부(4)는, 어드레스 발생부(1)가 발생한 2차원의 어드레스를 1차원의 어드레스로 변환한다.
그리고, 입력되는 2차원 어드레스와 출력되는 1차원 어드레스의 대응은, 미리 결정되어 있다.
버스트 어드레스 변환부(5)는, 레지스터(6)에 설정되어 있는 변환 비트 정보에 기초하여, 어드레스 변환부(4)로부터의 1차원 어드레스의 비트를 교체한다.
시험 시에, 어드레스 발생부(1)가 발생한 2차원의 어드레스가 불연속으로 변화되는 경우, 변화되는 비트에 주목하고, 어드레스 변환부(4)에서 변환된 1차원 어드레스의 비트를 교체함으로써, 어드레스에 연속성을 갖게 할 수 있다.
어드레스가 연속적으로 변화함으로써, SDRAM의 버스트 액세스 기능을 사용할 수 있다.
어드레스 발생부(1)가 발생하는 2차원의 어드레스는, 반도체 시험 장치의 사용자가 미리 테스트 프로그램에 기술(記述)하고 있으므로, 2차원의 어드레스의 어느 비트가 변화할 것인지를 알 수 있다.
그러므로, 변화되는 비트를 1차원 어드레스의 하위 비트로 이동시킴으로써, 1차원 어드레스가 연속적으로 변화하게 된다.
레지스터(6)에 설정되는 변환 비트 정보에는, 하위 비트로 이동하는 대상 비트의 정보가 설정되어 있다.
정렬 회로(7)는, 버스트 어드레스 변환부(5)로부터의 어드레스와, 이 어드레스에 대응한 데이터 입출력부(2)로부터의 페일 데이터를, 수집 메모리(9)의 버스트 액세스에 필요한 데이터수(이하, 버스트 길이라고 함)마다 정렬하여 출력한다.
메모리 제어부(8)는, 정렬 회로(7)에 의해 정렬된 어드레스와 페일 데이터에 기초하여, 수집 메모리(9)에 대한 어드레스 신호, 데이터 신호 및 컨트롤 신호를 생성한다.
수집 메모리(9)는, 페일 데이터를 기억하는 디바이스이며, 예를 들면, SDRAM으로 구성되며, 데이터의 연속적인 기록, 또는, 데이터의 연속적인 판독의 기능인 버스트 액세스 기능을 가진다.
이와 같은 반도체 시험 장치의 동작을 도 9 및 도 10을 참조하여 설명한다.
도 9는 피시험 대상인 메모리 디바이스의 메모리 셀의 일례를 설명하는 설명도이며, 도 10은, 어드레스 변환의 일례를 설명하는 설명도이다.
일례로서, 도 9에 나타낸 바와 같은 메모리의 메모리 셀을 시험하는 경우를 설명한다.
도 9에 나타낸 메모리 셀은, m개[m은 0 이상의 정수(整數)]의 X 어드레스, n 개(n은 0 이상의 정수)의 Y 어드레스를 가지고 있다.
이 메모리 셀을 도 9의 화살표선으로 나타낸 바와 같이, 어드레스를 변화시켜 시험을 행한다.
먼저, DUT(100)의 메모리 셀에 데이터를 기입하는 동작을 행한다.
어드레스 발생부(1)는, X 어드레스 0, Y 어드레스 1[이하, 간단하게 (0, 1)로 나타냄]의 2차원 어드레스를 발생시킨다.
데이터 입출력부(2)는, 이 2차원 어드레스에 기초하여 어드레스 신호를 생성하고, 데이터 신호 및 컨트롤 신호와 함께 DUT(100)에 출력한다.
그리고, 어드레스 발생부(1)는, 2차원 어드레스(0, 3)를 발생하고, 데이터 입출력부(2)는, 이 2차원 어드레스에 기초하여 어드레스 신호를 생성하고, 데이터 신호 및 컨트롤 신호와 함께 DUT(100)에 출력한다.
이 일련의 동작을, 2차원 어드레스 (0, 1)~(m, 2)까지 반복한다.
다음에, DUT(100)의 메모리 셀로부터 데이터를 판독하고, 페일 데이터를 수집 메모리(9)에 기억시킬 때까지의 동작을 설명한다.
기록 동작 시와 마찬가지로, 어드레스 발생부(1)는, 2차원 어드레스(0, 1)를 발생시키고, 데이터 입출력부(2)는, 이 2차원 어드레스에 기초하여 어드레스 신호를 생성하고, 컨트롤 신호와 함께 DUT(100)에 출력한다.
그리고, DUT(100)의 어드레스(0, 3)에 기입되어 있는 데이터가 출력되고, 데이터 입출력부(2)에 입력된다.
데이터 입출력부(2)에서는, DUT(100)로부터 입력된 데이터가 비교기(도시하지 않음)에 의해 비교 전압과 비교되고, 이 비교기의 출력 신호와 기대값 패턴 데이터를 비교하여 일치/불일치를 판정한다.
이 판정의 결과 얻어진 페일 데이터가 데이터 입출력부(2)로부터 정렬 회로(7)에 출력된다.
한편, 어드레스 발생부(1)에서 발생된 2차원 어드레스는, 어드레스 변환부(4), 버스트 어드레스 변환부(5) 및 정렬 회로(7)에 의해 변환된다.
이 일련의 변환에서의 구체예를 도 10을 참조하여 설명한다.
어드레스 발생부(1)로부터는, 2차원 어드레스 (0, 1)~(m, 2)가 순차적으로 발생되고, 어드레스 변환부(4)에 입력된다.
어드레스 변환부(4)는, 어드레스 발생부(1)로부터의 2차원 어드레스를 1차원 어드레스로 변환한다.
도 10에 나타낸 예에서는, 어드레스 발생부(1)로부터의 Y 어드레스와 X 어드레스를 단순하게 결합시켜 1차원 어드레스로 변환하고 있다.
즉, 1차원 어드레스의 상위 비트에 Y 어드레스, 하위 비트에 X 어드레스가 배치되어 있다.
이 1차원 어드레스를 보면, 연속적으로 변화되어 있지 않은 것을 알 수 있다.
구체적으로는, 어드레스 변환부(4)에 의해 변환된 최초의 4 어드레스분은, 어드레스 10, 30, 00, 20으로 변화하고 있다.
마찬가지로, 다음의 4 어드레스분도, 어드레스 11, 31, 01, 21로 변화하고 있다.
4 어드레스를 하나의 묶음으로 본 경우, 변화하고 있는 것은 1차원 어드레스의 상위 비트이다.
레지스터(6)에는, 이 변화되는 비트가 변환 비트 정보로서 미리 설정되어 있다.
버스트 어드레스 변환부(5)는, 레지스터(6)의 변환 비트 정보에 기초하여, 어드레스 변환부(4)로부터의 1차원 어드레스의 비트를 이동시킨다.
도 10에 나타낸 예에서는, 버스트 어드레스 변환부(5)는, 어드레스 변환부(4)로부터의 1차원 어드레스의 상위 비트를 하위 비트로 이동시키고 있다.
그리고, 정렬 회로(7)는, 버스트 어드레스 변환부(5)에 의해 교체된 1차원 어드레스와, 이 1차원 어드레스에 대응한 데이터 입출력부(2)로부터의 페일 데이터를, 수집 메모리(9)의 버스트 액세스 시의 버스트 길이에 맞추어, 어드레스가 연속적으로 되도록 정렬한다.
도 10에 나타낸 예에서는, 버스트 길이를 4로 하고 있으므로, 정렬 회로(7)는, 1차원 어드레스 및 페일 데이터를 4개를 하나의 묶음으로 하여 정렬하여 출력하고 있다.
메모리 제어부(8)는, 정렬 회로(7)에 의해 정렬된 1차원 어드레스 및 페일 데이터에 기초하여, 수집 메모리(9)에 대한 어드레스 신호, 데이터 신호 및 컨트롤 신호를 생성한다.
그리고, 메모리 제어부(8)는, 버스트 액세스에 의해, 수집 메모리(9)에 페일 데이터를 기입한다.
이와 같이, 페일 데이터를 수집 메모리(9)에 기입하는 경우에, 어드레스 발생부(1)가 발생시킨 2차원 어드레스를 어드레스 변환부(4)에 의해 1차원 어드레스로 변환하여, 버스트 어드레스 변환부(5)가 레지스터(6)의 변환 비트 정보에 기초하여, 이 1차원 어드레스의 비트를 이동시킨다.
그리고, 정렬 회로(7)가 1차원 어드레스와 페일 데이터를, 버스트 길이에 맞추어, 어드레스가 연속적으로 되도록 정렬하는 것에 의해, 1차원 어드레스에 연속성을 갖도록 할 수 있어, 버스트 액세스를 사용하여 수집 메모리(9)에 페일 데이터를 기입할 수 있다.
그러므로, 페일 데이터의 수집 메모리(9)에 대한 기록 시간을 단축할 수 있다.
특허 문헌 1에는, 페일 정보의 전송 효율을 개선함으로써, 시험 시간의 단축을 도모할 수 있는 반도체 시험 장치가 기재되어 있다.
일본공개특허 제2008-052770호 공보
그러나, 도 8~도 10에 나타낸 종래예에서는, 정렬 회로(7)에 의해 1차원 어드레스와 페일 데이터를 정렬시키기 위해서는, 연속성을 가진 1차원 어드레스와 페일 데이터의 수가 버스트 길이와 일치할 필요가 있고, 일치하지 않는 경우에는 수집 메모리(9)의 버스트 액세스 기능을 사용할 수 없어, 페일 데이터의 수집 메모리(9)에 대한 기록 시간이 길어지는 문제가 있었다.
예를 들면, 도 9에 나타낸 메모리의 Y 어드레스가 0~6까지이며, 수집 메모리(9)의 버스트 길이가 4 버스트인 경우, 먼저, 도 9의 화살표선으로 나타낸 바와 같이, 어드레스를 변화시켜 시험을 행한다.
즉, Y 어드레스는 0~3의 범위로 변화한다.
이 때의 페일 데이터의 수집 메모리(9)에 대한 기록은, 전술한 바와 같이, 버스트 액세스 기능을 사용할 수 있다.
다음에, Y 어드레스를 4~6의 범위로 변화시켜 시험을 행한다.
이 때, Y 어드레스는, 4~6의 범위에서 3 데이터씩 변화되므로, 버스트 길이인 4 버스트와 일치하지 않는다.
따라서, 이 때에는, 수집 메모리(9)의 버스트 액세스 기능을 사용할 수 없어, 페일 데이터의 수집 메모리(9)에 대한 기록 시간이 길어진다.
또한, 사용자가 작성하는 테스트 프로그램의 사정에 의해, 페일 데이터 중에는, 수집 메모리(9)에 기입할 필요가 없는 페일 데이터(이하, 비대상 데이터라고 함)도 혼재하여 정렬 회로(7)에 입력되는 경우도 있다.
이 경우도 상기와 마찬가지로, 페일 데이터의 데이터수가 버스트 길이와 일치하지 않기 때문에, 수집 메모리(9)의 버스트 액세스 기능을 사용할 수 없어, 페일 데이터의 수집 메모리(9)에 대한 기록 시간이 길어진다.
전술한 바와 같이, 페일 데이터의 수집 메모리(9)에 대한 기록 시간이 길어지므로, 인터리브 방식을 채용하고 있는 경우, 수집 메모리를 구성하는 메모리 디바이스가 다량으로 필요하다는 문제가 있었다.
따라서, 본 발명의 목적은, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하지 않는 경우 또는 페일 데이터에 비대상 데이터가 혼재한 경우라도, 페일 데이터를 버스트 액세스를 사용하여 수집 메모리(9)에 기입할 수 있어, 수집 메모리를 구성하는 메모리 디바이스의 수를 감소시키는 것이 가능한 반도체 시험 장치를 실현하는 것에 있다.
청구항 1에 기재된 발명은,
피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 상기 메모리 셀의 시험 결과로서 얻어진 페일 데이터를 정렬하여 버스트 액세스에 의해 수집 메모리에 기억시키는 반도체 시험 장치에 있어서, 상기 어드레스 및 상기 페일 데이터가 상기 버스트 액세스의 대상 데이터인 것을 나타내는 버스트 대상 신호를 생성하는 어드레스 발생부와, 상기 버스트 대상 신호에 기초하여 상기 어드레스 및 상기 페일 데이터를 상기 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로를 포함하는 것을 특징으로 하는 것이다.
청구항 2에 기재된 발명은,
피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 상기 메모리 셀의 시험 결과로서 얻어진 페일 데이터를 정렬하여 버스트 액세스에 의해 수집 메모리에 기억시키는 반도체 시험 장치에 있어서, 상기 어드레스 및 상기 페일 데이터가 상기 버스트 액세스의 대상 데이터인 것을 나타내는 버스트 대상 신호와 상기 버스트 액세스의 대상 데이터의 마지막을 나타내는 버스트 종료 신호를 생성하는 어드레스 발생부와, 상기 버스트 대상 신호 및 상기 버스트 종료 신호에 기초하여 상기 어드레스 및 상기 페일 데이터를 상기 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로
를 포함하는 것을 특징으로 하는 것이다.
청구항 3에 기재된 발명은, 청구항 1 또는 청구항 2에 기재된 발명에 있어서, 상기 정렬 회로는,
상기 버스트 대상 신호에 기초하여 정렬되는 상기 어드레스 및 상기 페일 데이터가 상기 수집 메모리에 대한 버스트 액세스에 필요한 데이터수에 미치지 않는 경우에, 더미(dummy)의 어드레스 및 페일 데이터를 상기 어드레스 및 상기 페일 데이터에 부가하는 것을 특징으로 하는 것이다.
청구항 4에 기재된 발명은, 청구항 1 내지 청구항 3 중 어느 하나에 기재된 발명에 있어서, 상기 어드레스 발생부는,
상기 어드레스 및 상기 페일 데이터가 복수 개로 분할되는 경우에, 분할된 상기 어드레스 및 상기 페일 데이터 각각에 대응시켜 상기 버스트 대상 신호를 생성하는 것을 특징으로 하는 것이다.
청구항 5에 기재된 발명은, 청구항 2 내지 청구항 4 중 어느 하나에 기재된 발명에 있어서, 상기 어드레스 발생부는,
상기 어드레스 및 상기 페일 데이터가 복수 개로 분할되는 경우에, 분할된 상기 어드레스 및 상기 페일 데이터 각각에 대응시켜 상기 버스트 종료 신호를 생성하는 것을 특징으로 하는 것이다.
청구항 6에 기재된 발명은,
피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 상기 메모리 셀의 시험 결과로서 얻어진 페일 데이터를 정렬하여 버스트 액세스에 의해 수집 메모리에 기억시키는 반도체 시험 장치에 있어서, 복수 비트로 구성되는 동시에 상기 버스트 액세스의 대상 데이터의 마지막을 나타내는 버스트 종료 신호를 생성하는 어드레스 발생부와, 상기 어드레스 및 상기 페일 데이터가 상기 수집 메모리에 대한 버스트 액세스에 필요한 데이터수 이상으로 분할되어 입력되고, 상기 버스트 종료 신호에 기초하여 상기 어드레스 및 상기 페일 데이터를 상기 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로
를 포함하는 것을 특징으로 하는 것이다.
본 발명에 의하면, 다음과 같은 효과가 있다.
피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 메모리 셀의 시험 결과로서 얻어진 페일 데이터를 정렬하여 버스트 액세스에 의해 수집 메모리에 기억시키는 반도체 시험 장치에 있어서, 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터인 것을 나타내는 버스트 대상 신호를 생성하는 어드레스 발생부와, 버스트 대상 신호에 기초하여 어드레스 및 페일 데이터를 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로를 포함하는 것에 의해, 페일 데이터에 비대상 데이터가 혼재한 경우라도, 페일 데이터를 버스트 액세스를 사용하여 수집 메모리에 기입할 수 있다.
또한, 피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 메모리 셀의 시험 결과로서 얻어진 페일 데이터를 정렬하여 버스트 액세스에 의해 수집 메모리에 기억시키는 반도체 시험 장치에 있어서, 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터인 것을 나타내는 버스트 대상 신호와 버스트 액세스의 대상 데이터의 마지막을 나타내는 버스트 종료 신호를 생성하는 어드레스 발생부와, 버스트 대상 신호 및 버스트 종료 신호에 기초하여 어드레스 및 페일 데이터를 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로를 포함하는 것에 의해, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하지 않는 경우 또는 페일 데이터에 비대상 데이터가 혼재한 경우라도, 페일 데이터를 버스트 액세스를 사용하여 수집 메모리에 기입할 수 있다.
또한, 버스트 액세스를 사용하여 수집 메모리에 기입함으로써, 수집 메모리를 구성하는 메모리 디바이스가 가지는 기록 속도를 최대한까지 끌어내는(수집 메모리에 최고 속도로 기입함) 것이 가능하므로, 인터리브 방식을 채용하고 있는 경우에는, 수집 메모리를 구성하는 메모리 디바이스의 수를 감소시키는 것이 가능하다.
도 1은 본 발명의 반도체 시험 장치의 일실시예를 나타낸 구성도이다.
도 2는 4 버스트 시에 비대상 데이터를 제외하고 정렬시키는 경우를 설명하는 설명도이다.
도 3은 4 버스트 시에 비대상 데이터를 제외하고 정렬하고, 또한 3 데이터로 정렬을 종료하는 경우를 설명하는 설명도이다.
도 4는 4 버스트 시에 비대상 데이터를 제외하고 정렬하고, 또한 2 데이터로 정렬을 종료하는 경우를 설명하는 설명도이다.
도 5는 4 버스트 시에 2분할된 어드레스 및 페일 데이터를 정렬하는 경우를 설명하는 설명도이다.
도 6은 4 버스트 시에 2분할된 어드레스 및 페일 데이터를 정렬하는 경우를 설명하는 설명도이다.
도 7은 4 버스트 시에 4분할된 어드레스 및 페일 데이터를 정렬하는 경우를 설명하는 설명도이다.
도 8은 종래의 반도체 시험 장치의 일례를 나타낸 구성도이다.
도 9는 피시험 대상인 메모리 디바이스의 메모리 셀의 일례를 설명하는 설명도이다.
도 10은 어드레스 변환의 일례를 설명하는 설명도이다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은, 본 발명의 반도체 시험 장치의 일실시예를 나타낸 구성도이다.
도 1에 있어서, 도 8에 나타낸 구성과 상이한 점은, 어드레스 발생부(1) 대신에 어드레스 발생부(11)가 설치되어 있는 점, 정렬 회로(7) 대신에 정렬 회로(12)가 설치되어 있는 점이다.
도 1에 있어서, 어드레스 발생부(11)는, 종래의 어드레스 발생부(1)의 기능에 더하여, 페일 데이터가 버스트 액세스의 대상 데이터인 것을 나타내는 버스트 대상 신호와, 버스트 액세스의 대상 데이터의 마지막을 나타내는 버스트 종료 신호를 생성한다.
정렬 회로(12)는, 버스트 대상 신호에 기초하여 어드레스 및 페일 데이터를 정렬하고, 버스트 종료 신호에 기초하여 버스트 액세스의 대상 데이터수를 인식한다.
또한, 정렬 회로(12)는, 버스트 대상 신호에 기초하여 정렬되는 어드레스 및 페일 데이터가 수집 메모리(9)에 대한 버스트 액세스에 필요한 데이터수, 즉, 버스트 길이에 미치지 않는 경우에, 더미 어드레스 및 더미 페일 데이터를 어드레스 및 페일 데이터에 부가한다.
일반적으로, 더미 페일 데이터는, 패스의 데이터로 하고 있다.
이와 같은 반도체 시험 장치의 동작을 도 2~도 4를 참조하여 설명한다.
도 2는 4 버스트 시에 비대상 데이터를 제외하고 정렬하는 경우를 설명하는 설명도이며, 도 3은 4 버스트 시에 비대상 데이터를 제외하고 정렬하고, 또한 3 데이터로 정렬을 종료하는 경우를 설명하는 설명도이다.
도 4는 4 버스트 시에 비대상 데이터를 제외하고 정렬하고, 또한 2 데이터로 정렬을 종료하는 경우를 설명하는 설명도이다.
그리고, 도면 중의 「Don't Care」는, 수집 메모리(9)에 기입할 필요가 없는 페일 데이터, 즉 비대상 데이터를 나타내고, 도면 중의 숫자는, 수집 메모리(9)에 대한 버스트 액세스의 순서를 나타내고 있다.
또한, 도면 중의 FMBU 신호는 버스트 대상 신호를 나타내고, 대응하는 페일 데이터가 버스트 액세스의 대상일 때 진짜(True)가 된다.
도면 중의 FMBUSTP 신호는 버스트 종료 신호를 나타내고, 대응하는 페일 데이터로 버스트 액세스 대상의 종료일 때 진짜(True)가 된다.
DUT(100)에 대한 데이터의 기록 및 DUT(100)로부터의 데이터의 판독은 도 8에 나타낸 종래예와 같으므로, 설명을 생략한다.
여기서는, DUT(100)로부터 데이터를 판독한 후에, 수집 메모리(9)에 페일 데이터를 기입할 때까지를 설명한다.
또한, 도 2~도 4에 나타낸 예에서는, 수집 메모리(9)의 버스트 액세스 시의 버스트 길이는 4 버스트로 한다.
도 2에 있어서, 어드레스 및 페일 데이터는, 1, 3, Don't Care, 0, 2의 순으로 정렬 회로(12)에 입력된다.
FMBU 신호는, 하이레벨에서 진짜(True)가 되고, 로우 레벨에서 가짜(False)가 된다.
Don't Care의 어드레스 및 페일 데이터는, 버스트 액세스의 대상 밖이므로, 어드레스 발생부(11)는, Don't Care의 어드레스 및 페일 데이터에 동기(同期)시킨 FMBU 신호를 로우 레벨로 한다.
한편, Don't Care 이외의 어드레스 및 페일 데이터는, 버스트 액세스의 대상이므로, 어드레스 발생부(11)는, Don't Care 이외의 어드레스 및 페일 데이터에 동기시킨 FMBU 신호를 하이레벨로 한다.
또한, 도 2의 예에서는, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하므로, 어드레스 발생부(11)는, FMBUSTP 신호를 로우 레벨로 한다.
정렬 회로(12)는, 버스트 어드레스 변환부(5)로부터 입력되는 어드레스 및 페일 데이터를, 이 어드레스 및 페일 데이터에 동기하여 어드레스 발생부(11)로부터 입력되는 FMBU 신호 및 FMBUSTP 신호에 기초하여 정렬을 행한다.
구체적으로는, 정렬 회로(12)는, FMBU 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터를, 연속적인 어드레스의 순서대로 정렬한다.
이 결과, 정렬 회로(12)는, 어드레스 및 페일 데이터를, 0, 1, 2, 3의 순으로 출력한다.
다음에, 도 3의 예는, 버스트 길이가 4 버스트 시에, 정렬 회로(12)에 입력되는 어드레스와 페일 데이터에 비대상 데이터가 포함되고, 어드레스와 페일 데이터의 수가 3 데이터인 경우를 나타내고 있다.
도 3에 있어서, 어드레스 및 페일 데이터는, 0, Don't Care, 2, 1의 순으로 정렬 회로(12)에 입력된다.
도 3의 예에서는, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하고 있지 않기 때문에, 어드레스 발생부(11)는, 버스트 액세스 대상의 종료로 되는 어드레스와 페일 데이터로 FMBUSTP 신호를 하이레벨로 한다.
도 3에서는, 1의 어드레스 및 페일 데이터가 버스트 액세스 대상의 최후로 되므로, 어드레스 발생부(11)는, 1의 어드레스 및 페일 데이터에 동기하여 FMBUSTP 신호를 하이레벨로 한다.
정렬 회로(12)는, 버스트 어드레스 변환부(5)로부터 입력되는 어드레스 및 페일 데이터를, 이 어드레스 및 페일 데이터에 동기하여 어드레스 발생부(11)로부터 입력되는 FMBU 신호 및 FMBUSTP 신호에 기초하여 정렬을 행한다.
구체적으로는, 정렬 회로(12)는, FMBU 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터를, 연속적인 어드레스의 순서대로 정렬하고, 또한 FMBUSTP 신호가 하이레벨로 되어 있는 1의 어드레스 및 페일 데이터로, 버스트 액세스의 대상 데이터수를 인식한다.
도 3의 예에서는, FMBUSTP 신호가 하이레벨이 될 때까지, FMBU 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터의 수는 3 데이터이므로, 정렬 회로(12)는, 버스트 길이인 4 버스트로 정렬하기 위해, 정렬 후의 어드레스 및 페일 데이터에 1세트의 더미 어드레스 및 더미 페일 데이터를 부가한다.
이 결과, 정렬 회로(12)는, 어드레스 및 페일 데이터를, 0, 1, 2의 순으로 출력하고, 그에 더하여, 1세트의 더미 어드레스 및 더미 페일 데이터를 출력한다.
이 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 3의 어드레스와 페일 데이터의 대신으로 된다.
다음에, 도 4의 예는, 버스트 길이가 4 버스트 시에, 정렬 회로(12)에 입력되는 어드레스와 페일 데이터에 비대상 데이터가 포함되고, 어드레스와 페일 데이터의 수가 2 데이터인 경우를 나타내고 있다.
도 4에 있어서, 어드레스 및 페일 데이터는, 1, 0, Don't Care, Don't Care의 순으로 정렬 회로(12)에 입력된다.
도 4의 예에서는, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하고 있지 않으므로, 어드레스 발생부(11)는, 버스트 액세스 대상의 종료로 되는 어드레스와 페일 데이터에 의해 FMBUSTP 신호를 하이레벨로 한다.
도 4에서는, 0의 어드레스 및 페일 데이터가 버스트 액세스 대상의 최후로 되므로, 어드레스 발생부(11)는, 0의 어드레스 및 페일 데이터에 동기하여 FMBUSTP 신호를 하이레벨로 한다.
정렬 회로(12)는, 버스트 어드레스 변환부(5)로부터 입력되는 어드레스 및 페일 데이터를, 이 어드레스 및 페일 데이터에 동기하여 어드레스 발생부(11)로부터 입력되는 FMBU 신호 및 FMBUSTP 신호에 기초하여 정렬을 행한다.
구체적으로는, 정렬 회로(12)는, FMBU 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터를, 연속적인 어드레스의 순서대로 정렬하고, 또한 FMBUSTP 신호가 하이레벨로 되어 있는 0의 어드레스 및 페일 데이터로, 버스트 액세스의 대상 데이터수를 인식한다.
도 4의 예에서는, FMBUSTP 신호가 하이레벨이 될 때까지, FMBU 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터의 수는 2 데이터이므로, 정렬 회로(12)는, 버스트 길이인 4 버스트로 정렬하기 위해, 정렬 후의 어드레스 및 페일 데이터에 2세트의 더미 어드레스 및 더미 페일 데이터를 부가한다.
이 결과, 정렬 회로(12)는, 어드레스 및 페일 데이터를, 0, 1의 순서로 출력하고, 그에 더하여, 2세트의 더미 어드레스 및 더미 페일 데이터를 출력한다.
최초의 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 2의 어드레스와 페일 데이터의 대신으로 되고, 다음의 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 3의 어드레스와 페일 데이터의 대신으로 된다.
이와 같이, 어드레스 발생부(11)가, 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터인 것을 나타내는 FMBU 신호와 버스트 액세스의 대상 데이터의 마지막을 나타내는 FMBUSTP 신호를 생성하고, 정렬 회로(12)가, FMBU 신호 및 FMBUSTP 신호에 기초하여 어드레스 및 페일 데이터를 정렬하고, 더미 어드레스 및 더미 페일 데이터를 부가함으로써, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하지 않는 경우 또는 페일 데이터에 비대상 데이터가 혼재한 경우라도, 페일 데이터를 버스트 액세스를 사용하여 수집 메모리에 기입할 수 있다.
또한, 인터리브 방식을 채용하고 있는 경우에는, 수집 메모리를 구성하는 메모리 디바이스의 수를 감소시키는 것이 가능하다.
그리고, 본 발명은 이에 한정되지 않고, 이하에 나타낸 바와 같은 것이어도 된다.
(1)
도 1에 나타낸 실시예에 있어서, 정렬 회로(12)가, 버스트 어드레스 변환부(5)의 후에 배치되어 있는 구성을 나타냈으나, 어드레스 변환부(4)와 버스트 어드레스 변환부(5)의 사이에 배치되어 있어도 된다.
이 경우, 정렬 회로(12)는, 어드레스 변환부(4)로부터의 1차원 어드레스와 데이터 입출력부로부터의 페일 데이터를 정렬하고, 버스트 어드레스 변환부(5)는, 정렬된 어드레스에 대하여, 비트 이동을 행한다.
그리고, 메모리 제어부(8)는, 버스트 어드레스 변환부(5)로부터의 어드레스와 정렬 회로(12)로부터의 페일 데이터를 사용하여 수집 메모리(9)에 기록을 행한다.
(2)
도 1~도 4에 나타낸 실시예에 있어서, 어드레스 발생부(11)로부터 생성되는 FMBU 신호 또는 FMBUSTP 신호가 각각 1개인 구성을 나타냈으나, 어드레스나 페일 데이터가 인터리브 방식에 의해, 복수 개로 분할되어 정렬 회로(12)에 입력되는 경우에, FMBU 신호 또는 FMBUSTP 신호도 각각의 어드레스나 페일 데이터에 대응하여 어드레스 발생부(11)로부터 복수 개로 분할하여 생성되도록 해도 된다.
이와 같은 반도체 시험 장치의 동작을 도 5 및 도 6을 참조하여 설명한다.
도 5 및 도 6은 4 버스트 시에 2분할된 어드레스 및 페일 데이터가 정렬되는 경우를 설명하는 설명도이다.
도 5는 FMBU 신호가 각각의 어드레스 및 페일 데이터에 대응하고, FMBUSTP가 공통인 경우이며, 도 6은 FMBU 신호 및 FMBUSTP 신호가 각각의 어드레스 및 페일 데이터에 대응한 경우이다.
도 5에 있어서, 어드레스 및 페일 데이터는, ADD_WAY1과 ADD_WAY2로 각각 2분할되어 있다.
ADD_WAY1은 1, 0, 1, Don't Care의 순으로, ADD_WAY2는 Don't Care, 2, 3, 2의 순으로 정렬 회로(12)에 입력된다.
또한, FMBU 신호도 FMBU_WAY1 신호와 FMBU_WAY2 신호로 분할되어 있다.
FMBU_WAY1 신호는, ADD_WAY1 측의 어드레스 및 페일 데이터에 대응하고, FMBU_WAY2 신호는, ADD_WAY2측의 어드레스 및 페일 데이터에 대응하고 있다.
FMBUSTP 신호는, ADD_WAY1과 ADD_WAY2에서 공통으로 되어 있다.
도 5의 예에서는, Don't Care가 포함되어 있으므로, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하고 있지 않다.
그러므로, 어드레스 발생부(11)는, 버스트 액세스 대상의 종료로 되는 어드레스와 페일 데이터로 FMBUSTP 신호를 하이레벨로 한다.
최초의 4 버스트분의 어드레스와 페일 데이터에서는, ADD_WAY1에 의해 0번째를 나타내는 어드레스 및 페일 데이터(ADD_WAY2에 의해 2번째를 나타내는 어드레스 및 페일 데이터)가 버스트 액세스 대상의 최후로 되므로, 어드레스 발생부(11)는, FMBUSTP 신호를 하이레벨로 한다.
정렬 회로(12)는, FMBU_WAY1 신호 및 FMBU_WAY2 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터를, 연속적인 어드레스의 순서대로 정렬하고, 또한 FMBUSTP 신호가 하이레벨로 되어 있는 어드레스 및 페일 데이터로, 버스트 액세스의 대상 데이터수를 인식한다.
도 5의 최초의 4 버스트분의 어드레스 및 페일 데이터에서는, FMBUSTP 신호가 하이레벨이 될 때까지, FMBU_WAY1 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터, 및 FMBU_WAY2 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터 합계는 3 데이터이므로, 정렬 회로(12)는, 버스트 길이인 4 버스트로 정렬하기 위해, 정렬 후의 어드레스 및 페일 데이터에 1세트의 더미 어드레스 및 더미 페일 데이터를 부가한다.
마찬가지로, 정렬 회로(12)는, 다음의 4 버스트분의 어드레스와 페일 데이터도 정렬시킨다.
이 결과, 정렬 회로(12)는, 최초의 4 버스트분의 어드레스 및 페일 데이터를, 0, 1, 2의 순서로 출력하고, 그에 더하여, 1세트의 더미 어드레스 및 더미 페일 데이터를 출력한다.
이 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 3번째의 어드레스와 페일 데이터의 대신으로 된다.
그리고, 정렬 회로(12)는, 다음의 4 버스트분의 어드레스 및 페일 데이터를, 1세트의 더미 어드레스 및 더미 페일 데이터의 후에, 1, 2, 3의 순으로 출력한다.
이 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 0번째의 어드레스와 페일 데이터의 대신으로 된다.
도 6에 있어서, 어드레스 및 페일 데이터는, 도 5와 마찬가지로, ADD_WAY1과 ADD_WAY2로 각각 2분할되어 있다.
ADD_WAY1은 1, Don't Care, 1, Don't Care의 순으로, ADD_WAY2는 0, 2, 3, Don't Care의 순으로 정렬 회로(12)에 입력된다.
또한, FMBU 신호는, FMBU_WAY1 신호와 FMBU_WAY2 신호로 분할되고, FMBUSTP 신호는, FMBUSTP_W1 신호와 FMBUSTP_W2 신호로 분할되어 있다.
FMBU_WAY1 신호 및 FMBUSTP_W1 신호는, ADD_WAY1측의 어드레스 및 페일 데이터에 대응하고, FMBU_WAY2 신호 및 FMBUSTP_W2 신호는, ADD_WAY2측의 어드레스 및 페일 데이터에 대응하고 있다.
도 6의 예에서는, Don't Care가 포함되어 있으므로, 어드레스와 페일 데이터의 수가 버스트 길이와 일치하고 있지 않다.
그러므로, 어드레스 발생부(11)는, 버스트 액세스 대상의 종료로 되는 어드레스와 페일 데이터로 FMBUSTP_W1 신호 또는 FMBUSTP_W2 신호를 하이레벨로 한다.
최초의 4 버스트분의 어드레스와 페일 데이터에서는, ADD_WAY2에 의해 2번째를 나타내는 어드레스 및 페일 데이터가 버스트 액세스 대상의 최후로 되므로, 어드레스 발생부(11)는, FMBUSTP_W2 신호를 하이레벨로 한다.
정렬 회로(12)는, FMBU_WAY1 신호 및 FMBU_WAY2 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터를, 연속적인 어드레스의 순서대로 정렬하고, 또한 FMBUSTP 신호가 하이레벨로 되어 있는 어드레스 및 페일 데이터로, 버스트 액세스의 대상 데이터수를 인식한다.
도 6의 최초의 4 버스트분의 어드레스와 페일 데이터에서는, FMBUSTP 신호가 하이레벨이 될 때까지, FMBU_WAY1 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터, 및 FMBU_WAY2 신호가 하이레벨로 되어 있는 어드레스와 페일 데이터 합계는 3 데이터이므로, 정렬 회로(12)는, 버스트 길이인 4 버스트로 정렬하기 위해, 정렬 후의 어드레스 및 페일 데이터에 1세트의 더미 어드레스 및 더미 페일 데이터를 부가한다.
마찬가지로, 정렬 회로(12)는, 다음의 4 버스트분의 어드레스와 페일 데이터도 정렬시킨다.
이 때, 어드레스 발생부(11)는, 비대상 데이터인 Don't Care의 데이터로 FMBUSTP_W1 신호를 하이레벨로 하고 있지만, FMBU_WAY1 신호 및 FMBU_WAY2 신호가 모두 로우 레벨이므로, 동작으로서는, ADD_WAY2에 의해 3번째를 나타내는 어드레스 및 페일 데이터 시에 FMBUSTP_W2 신호를 하이레벨로 했을 때와 다르지 않다.
이 결과, 정렬 회로(12)는, 최초의 4 버스트분의 어드레스 및 페일 데이터를, 0, 1, 2의 순서로 출력하고, 그에 더하여, 1세트의 더미 어드레스 및 더미 페일 데이터를 출력한다.
이 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 3번째의 어드레스와 페일 데이터의 대신으로 된다.
그리고, 정렬 회로(12)는, 다음의 4 버스트분의 어드레스 및 페일 데이터를, 1세트의 더미 어드레스 및 더미 페일 데이터, 1의 어드레스와 페일 데이터, 1세트의 더미 어드레스 및 더미 페일 데이터, 3의 어드레스와 페일 데이터의 순서로 출력한다.
최초의 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 0의 어드레스와 페일 데이터의 대신으로 되고, 다음의 더미 어드레스 및 더미 페일 데이터는, 버스트 액세스에서의 2의 어드레스와 페일 데이터의 대신으로 된다.
(3)
도 1~도 4에 나타낸 실시예에 있어서, 어드레스 발생부(11)로부터 생성되는 FMBUSTP 신호가 1개인 구성을 나타냈으나, 어드레스나 페일 데이터가 인터리브 방식에 의해, 버스트 길이의 데이터수 이상으로 분할되어 정렬 회로(12)에 입력되는 경우에, 어드레스 발생부(11)는, 복수 비트로 구성되는 FMBUSTP 신호를 생성하고, 정렬 회로(12)는, 이 복수 비트로 구성되는 FMBUSTP 신호에 기초하여 버스트 액세스의 대상 데이터수를 인식하도록 해도 된다.
이와 같은 반도체 시험 장치의 동작을 도 7을 참조하여 설명한다.
도 7은 4 버스트 시에 4분할된 어드레스 및 페일 데이터를 정렬하는 경우를 설명하는 설명도이다.
도 7에 있어서, FMBUSTP 신호는, 2비트로 구성되는 커맨드 형식으로 되어 있다.
FMBUSTP 신호가 0일 때는, ADD_WAY1의 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터이며, ADD_WAY2~ADD_WAY4의 어드레스 및 페일 데이터가 버스트 액세스의 비대상 데이터인 것을 나타내고 있다.
FMBUSTP 신호가 1일 때는, ADD_WAY1과 ADD_WAY2의 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터이며, ADD_WAY3와 ADD_WAY4의 어드레스 및 페일 데이터가 버스트 액세스의 비대상 데이터인 것을 나타내고 있다.
FMBUSTP 신호가 2일 때는, ADD_WAY1~ADD_WAY3의 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터이며, ADD_WAY4의 어드레스 및 페일 데이터가 버스트 액세스의 비대상 데이터인 것을 나타내고 있다.
그리고, FMBUSTP 신호가 3일 때는, ADD_WAY1~ADD_WAY4의 어드레스 및 페일 데이터가 버스트 액세스의 대상 데이터인 것을 나타내고 있다.
정렬 회로(12)는, FMBUSTP 신호에 기초하여 버스트 액세스의 대상 데이터를 인식한다.
그리고, 도 2~도 6에 나타낸 실시예와 마찬가지로, 대상 데이터를 정렬하여, 버스트 길이에 데이터수가 충족되지 않는 경우에는, 더미 어드레스 및 더미 페일 데이터를 부가하여 출력한다.
(4)
도 1~도 6에 나타낸 실시예에 있어서, 어드레스 발생부(11)가 FMBUSTP 신호를 생성하고, 정렬 회로(12)가 FMBUSTP 신호에 기초하여 어드레스 및 페일 데이터를 정렬하는 구성을 나타냈으나, 대상 데이터로 되는 어드레스 및 페일 데이터의 데이터수가 버스트 길이와 반드시 일치하는 경우(예를 들면, 도 2에 나타낸 것과 같은 경우)에는, FMBUSTP 신호를 삭제하고, FMBU 신호만으로 어드레스 및 페일 데이터의 정렬을 행하도록 해도 된다.
(5)
도 1, 도 3~도 7에 나타낸 실시예에 있어서, 정렬 회로(12)가, 버스트 길이에 데이터수가 충족되지 않는 경우에는, 더미 어드레스 및 더미 페일 데이터를 부가하여 출력하는 구성을 나타냈으나, 정렬 회로(12) 이외에서 더미 어드레스 및 더미 페일 데이터를 부가하도록 해도 된다.
11: 어드레스 발생부
12: 정렬 회로

Claims (6)

  1. 피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 상기 메모리 셀의 시험 결과로서 얻어진 페일(fail) 데이터를 정렬하여 버스트 액세스(burst access)에 의해 수집(收集) 메모리에 기억시키는 반도체 시험 장치에 있어서,
    상기 어드레스 및 상기 페일 데이터가 상기 버스트 액세스의 대상 데이터인 것을 나타내는 버스트 대상 신호와 상기 버스트 액세스의 대상 데이터의 마지막을 나타내는 버스트 종료 신호를 생성하는 어드레스 발생부와,
    상기 버스트 대상 신호 및 상기 버스트 종료 신호에 기초하여 상기 어드레스 및 상기 페일 데이터를 상기 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로를 포함하되,
    상기 정렬 회로는, 상기 버스트 대상 신호에 기초하여 정렬되는 상기 어드레스 및 상기 페일 데이터가 상기 수집 메모리에 대한 버스트 액세스에 필요한 데이터수에 미치지 않는 경우에, 더미(dummy)의 어드레스 및 페일 데이터를 상기 어드레스 및 상기 페일 데이터에 부가하는, 반도체 시험 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 어드레스 발생부는,
    상기 어드레스 및 상기 페일 데이터가 복수 개로 분할되는 경우에, 분할된 상기 어드레스 및 상기 페일 데이터 각각에 대응시켜 상기 버스트 대상 신호를 생성하는, 반도체 시험 장치.
  5. 제1항에 있어서,
    상기 어드레스 발생부는,
    상기 어드레스 및 상기 페일 데이터가 복수 개로 분할되는 경우에, 분할된 상기 어드레스 및 상기 페일 데이터 각각에 대응시켜 상기 버스트 종료 신호를 생성하는, 반도체 시험 장치.
  6. 피시험 대상 디바이스가 가지는 메모리의 메모리 셀에 대응한 어드레스와 상기 메모리 셀의 시험 결과로서 얻어진 페일 데이터를 정렬하여 버스트 액세스에 의해 수집 메모리에 기억시키는 반도체 시험 장치에 있어서,
    복수 비트로 구성되고, 상기 버스트 액세스의 대상 데이터의 마지막을 나타내는 버스트 종료 신호를 생성하는 어드레스 발생부와,
    상기 어드레스 및 상기 페일 데이터가 상기 수집 메모리에 대한 버스트 액세스에 필요한 데이터수 이상으로 분할되어 입력되고, 상기 버스트 종료 신호에 기초하여 상기 어드레스 및 상기 페일 데이터를 상기 버스트 액세스에 적절한 연속적인 어드레스의 순서대로 정렬하는 정렬 회로를 포함하되,
    상기 정렬 회로는 버스트 대상 신호에 기초하여 정렬되는 상기 어드레스 및 상기 페일 데이터가 상기 수집 메모리에 대한 버스트 액세스에 필요한 데이터수에 미치지 않는 경우에, 더미(dummy)의 어드레스 및 페일 데이터를 상기 어드레스 및 상기 페일 데이터에 부가하는, 반도체 시험 장치.
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