JP4773791B2 - 半導体記憶装置、およびメモリテスト回路 - Google Patents
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Description
このため、近年、テストパターンをLSIチップ内部で生成する“ビルト・イン・セルフテスト(BIST)”と呼ばれるテスト方式がランダム・アクセス・メモリ(RAM)をはじめとするメモリのテストに使用されることが多い。BISTを使用することによって、テストデータをLSIテスターとLSIチップ間で入出力する時間を削減でき、テスト時間を短縮することができる。
SFFの面積×各RAMのビット数の合計
となり、本発明の図2では
(SFFの面積+n入力ORゲートの面積)×(複数のRAMのうち最大のビット数を持つRAMのビット数)+(2入力ANDゲートの面積)×(各RAMのビット数の合計)+選択回路の面積
となる。
2 メモリ
3 不一致検出手段
4 不一致結果保持手段
5 選択手段
11 ランダム・アクセス・メモリ(RAM)
12 期待値生成部
13 シグネチャーアナライザ
15 選択回路
16、17、18 EXORゲート
19、20、21、34、35、56 ANDゲート
22、24、27、28、29、44、45、46、55 ORゲート
23、25、47、48、49 スキャン・フリップ・フロップ(SFF)
31、32、33 EXNORゲート
41、42、43 NORゲート
51 フリップ・フロップ(FF)
52 選択信号入力端子
53 クロック入力端子
57 全選択信号入力端子
58、59 選択コード信号入力端子
Claims (11)
- 複数のメモリを備えた半導体記憶装置において
該複数の各メモリのビット出力と該ビット出力に対応する期待値とを比較して、両者の値が不一致の時に不一致検出信号を出力するビット毎の複数の不一致検出手段と、
該複数の不一致検出手段のうちで1つ以上の不一致検出手段の出力を選択する選択手段と、
該選択手段による選択結果が入力され、前記複数のメモリのうちで、それぞれ異なるメモリに対する複数の不一致検出手段の少なくとも1つから不一致検出信号が出力された時、該不一致検出信号の値を保持する、前記複数のメモリのうちで最大のビット数のメモリのビット数と同一の個数だけ設けられた不一致結果保持手段とを備えることを特徴とする半導体記憶装置。 - 多数のビットを有する1つのメモリと、少数のビットを有する少なくとも2以上のメモリを備え、該少数のビットを有する少なくとも2以上のメモリの全ビット数は、該多数のビットを有する1つのメモリのビット数より少ない、複数のメモリと、
該多数のビットを有する1つのメモリと少数のビットを備える2以上のメモリの各ビットについて設けられ、該複数のメモリのそれぞれからのビット出力と該ビット出力に対応する期待値とを比較し、それぞれ、該ビット出力と該期待値が一致しない場合には不一致検出信号を出力する複数の不一致検出回路と、
該多数のビットを有する1つのメモリのビットの第1のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する2以上のメモリのうちの1つのメモリのビットに対応した不一致検出信号のいずれかを選択し、保持し、該多数のビットを有する1つのメモリのビットの第1のグループとは異なる第2のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する2以上のメモリのうちの他のメモリのビットに対応した不一致検出信号のいずれかを選択し、別個に保持する選択回路と、
異なるメモリからの複数のビット出力を格納し、それぞれ、該選択回路によって選択された不一致検出回路の1つに対応する不一致検出信号を保持する複数の不一致結果保持回路と、
を備えることを特徴とする半導体記憶回路。 - 前記選択手段が、該選択手段に接続された前記複数の不一致検出手段の出力のすべてを選択して、前記不一致結果保持手段に与えることを特徴とする請求項1または2記載の半導体記憶装置。
- 前記選択手段が、該選択手段に接続された前記複数の不一致検出手段のうちで、解析対象メモリに対応する不一致検出手段の出力を選択して、前記不一致結果保持手段に与えることを特徴とする請求項1または2記載の半導体記憶装置。
- 前記メモリがランダム・アクセス・メモリであることを特徴とする請求項1または2記載の半導体記憶装置。
- 複数のメモリを備えた半導体記憶装置に実装された、該複数のメモリのテストを行うためのテスト回路であって、
メモリのビット出力と、該ビット出力に対応する期待値とを比較して、両者の値が不一致の時に不一致検出信号を出力するビット毎の複数の不一致検出手段と、
該複数の不一致検出手段のうちで1つ以上の不一致検出手段の出力を選択して出力する選択手段と、
該選択手段から少なくとも1つの不一致検出信号が出力された時、該不一致検出信号の値を保持する、前記複数のメモリのうちで最大のビット数のメモリのビット数と同一の個数だけ設けられた不一致結果保持手段とを備えることを特徴とするメモリテスト回路。 - メモリのテストを行なうメモリテスト回路であって、
該多数のビットを有する1つのメモリと少数のビットを備える2以上のメモリの各ビットについて設けられ、該複数のメモリのそれぞれからのビット出力と該ビット出力に対応する期待値とを比較し、それぞれ、該ビット出力と該期待値が一致しない場合には不一致検出信号を出力する複数の不一致検出回路と、
該多数のビットを有する1つのメモリのビットの第1のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する2以上のメモリのうちの1つのメモリのビットに対応した不一致検出信号のいずれかを選択し、保持し、該多数のビットを有する1つのメモリのビットの第1のグループとは異なる第2のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する2以上のメモリのうちの他のメモリのビットに対応した不一致検出信号のいずれかを、選択し、別個に保持する選択回路と、
異なるメモリからの複数のビット出力を格納し、それぞれ、該選択回路によって選択された不一致検出回路の1つに対応する不一致検出信号を保持する複数の不一致結果保持回路と、
を備えることを特徴とするメモリテスト回路。 - 前記選択手段が、前記メモリの出荷試験時には、該選択手段に接続された前記複数の不一致検出手段の出力のすべてを選択して、前記不一致結果保持手段に与えることを特徴とする請求項6または7記載のメモリテスト回路。
- 前記選択手段が、前記メモリの不良解析時には、該選択手段に接続された前記複数の不一致検出手段のうちで、解析対象ビットに対応する不一致検出手段の出力を選択して、前記不一致結果保持手段に与えることを特徴とする請求項6または7記載のメモリテスト回路。
- 前記メモリがランダム・アクセス・メモリであることを特徴とする請求項6または7記載のメモリテスト回路。
- メモリの出荷試験又は不良解析試験に選択的に対応できることを特徴とする請求項6または7に記載のメモリテスト回路。
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