RU2490696C1 - Устройство детектирования и корректирования ошибок с функцией самотестирования памяти - Google Patents
Устройство детектирования и корректирования ошибок с функцией самотестирования памяти Download PDFInfo
- Publication number
- RU2490696C1 RU2490696C1 RU2012130919/08A RU2012130919A RU2490696C1 RU 2490696 C1 RU2490696 C1 RU 2490696C1 RU 2012130919/08 A RU2012130919/08 A RU 2012130919/08A RU 2012130919 A RU2012130919 A RU 2012130919A RU 2490696 C1 RU2490696 C1 RU 2490696C1
- Authority
- RU
- Russia
- Prior art keywords
- unit
- self
- memory
- test
- testing
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Изобретение относится к области вычислительной техники, а именно к микропроцессорным системам с кэш-памятью, блоками обнаружения и коррекции ошибок и встроенным блоком самотестирования. Техническим результатом является повышение быстродействия рабочего режима канала передачи данных памяти за счет одновременного определения нескольких однократных ошибок в тегах различных секций. Устройство детектирования и корректирования ошибок с функцией самотестирования памяти включает кэш-память второго уровня, содержащую четыре секции памяти тэгов и данных, блок логики помехоустойчивого кодирования и декодирования, снабжено блоком самотестирования со статусным регистром, портом доступа к тестовой логике, блоком формирования тестовой последовательности, генераторами адреса и данных, блоком выбора режима работы, дополнительным блоком кодирования, содержащим независимые кодеры, блоком декодирования, содержащим независимые декодеры, блоком управления контрольными битами, связанными с тэгами каждой секции, для независимой и параллельной проверки каждой секции кэш-памяти функцией самотестирования, при этом статусный регистр блока самотестирования связан с блоком декодирования и с портом доступа к тестовой логике, а генератор данных и генератор адреса связаны с блоком выбора режима работы. 1 ил.
Description
Изобретение относится к области вычислительной техники, а именно к микропроцессорным системам с кэш-памятью, блоками обнаружения и коррекции ошибок и встроенным блоком самотестирования.
Известна схема самотестирования блоков памяти, содержащая блоки памяти, (подлежащие тестированию), компаратор, регистр сигнатур, регистры сбора статистики, схему управления блоком самотестирования, блоки формирования тестовой последовательности (Заявка на изобретение US №2002/0194558 A1, кл. G06F 17/50, опубл. 19.12.2002 г.).
Недостатком приведенной схемы является низкое быстродействие из-за передачи тестовых данных непосредственно на входы тестируемого блока памяти путем мультиплексирования.
Также известна схема самотестирования блоков памяти, где данные с блока памяти обрабатываются и затем записываются в сигнатурный регистр, что так же снижает быстродействие канала передачи данных между памятью и рабочей логикой (Заявка на изобретение US 2011/0055646 A1, кл. G06F 17/50, 03.03.2011 г.).
Недостатком приведенной схемы является низкое быстродействие и излишние нагрузки выходов памяти из-за использования для сравнения данных и определения ошибок компаратора непосредственно на выходах блоков памяти. Также недостатком представленной схемы является формирование признака ошибки блоком самотестирования не используемом в рабочем режиме.
Наиболее близким по технической сути и достигаемому результату является Устройство детектирования и корректирования ошибок с функцией самотестирования памяти включающее кэш-память второго уровня, содержащую четыре секции памяти тэгов и данных, блок логики помехоустойчивого кодирования и декодирования (Патент US №6,038,693, G06F 11/10, опубл. 14.03. 2000 г.).
Недостатком описанного устройства является невозможность одновременного определения нескольких однократных ошибок в тегах различных секций, приводящее к низкому быстродействию рабочего режима канала передачи данных памяти.
Технический результат от использования данного изобретения состоит в снижении, занимаемой на кристалле блоком самотестирования, площади, уменьшение необходимого для тестирования времени, повышение быстродействия рабочего режима канала передачи данных памяти.
Указанный технический результат достигается тем, что устройство детектирования и корректирования ошибок с функцией самотестирования памяти включающее кэш-память второго уровня, содержащую четыре секции памяти тэгов и данных, блок логики помехоустойчивого кодирования и декодирования, согласно изобретению снабжено блоком самотестирования со статусным регистром, портом доступа к тестовой логике, блоком формирования тестовой последовательности, генераторами адреса и данных, блоком выбора режима работы, дополнительным блоком кодирования, содержащим независимые кодеры, блоком декодирования, содержащим независимые декодеры, блоком управления контрольными битами, связанными с тэгами каждой секции, для независимой и параллельной проверки каждой секции кэш-памяти функцией самотестирования, при этом статусный регистр блока самотестирования связан с блоком декодирования и с портом доступа к тестовой логике, а генератор данных и генератор адреса связаны с блоком выбора режима работы.
Изобретение поясняется чертежом, где приведена схема совместного использования логики самотестирования и модулей помехоустойчивого кодирования (ЕСС).
Схема устройства состоит из блока самотестирования 1, кэш-памяти второго уровня 2, порта доступа к тестовой логике 3, блока формирования тестовой последовательности 4, генераторов адреса 5, генератора данных 6, статусного регистра 7, блока выбора режима работы 8, ОЗУ тегов 9, ОЗУ битов ЕСС 10, блока кодирования 11, кодеров 12, блока декодирования 13, декодеров 14, блока управления контрольными битами 15.
Управление режимом работы схемы производится блоком формирования тестовой последовательности посредством сигналов: управления режимом работы 16, управления режимом работы статусного регистра 17.
Также схема содержит шины управления 18, адреса 19 и тэгов 20 тестового режима, шины управления 21, адреса 22 и тэгов 23 рабочего режима, входные шины управления 24, адреса 25, тэгов 26, входные шины контрольных битов 27, выходные шины тэгов 28, выходные шины контрольных битов 29, шину статуса ЕСС 30.
Устройство работает следующим образом. На порт доступа к тестовой логике 3 подаются управляющие сигналы, например, по интерфейсу JTAG. Блок формирования тестовой последовательности 4 переходит в тестовый режим, выдавая сигнал управления 16, производящий включение генераторов адреса 5 и данных 6. Одновременно, сигнал управления 16 распространяется на блок выбора режима работы 8, производя переключение кэш-памяти в тестовый режим, отключая шины тэгов 23, адреса 22 и управления 21 рабочего режима.
Блок формирования тестовой последовательности 4 по заранее определенным алгоритмам тестирования (маршевые тесты, бегущий ноль/единица) формирует сигналы управления блоками памяти. Распространение сигналов управления на блоки памяти производится по шинам управления 18 и 24. Одновременно включается по одной памяти тэгов 9 в каждой секции и соответствующее им ОЗУ ЕСС 10.
Управляемый блоком формирования тестовой последовательности 4 генератор адреса 5 создает физический адрес, передаваемый по шинам адреса тестового режима 17 в блок выбора режима работы, откуда по входной шине адреса 25, адрес распространяется на все блоки памяти тэгов 9 каждой секции и блоки памятей ЕСС 10 одновременно.
Полученные с генератора данных 6, тэги через шину тэгов тестового режима 20 и входную шину тэгов 26 распространяются на все блоки ОЗУ тэгов 9 каждой секции, и в блок ЕСС кодирования 11, содержащий в себе кодеры 12. Количество кодеров соответствует количеству секций кэш-памяти второго уровня. Рассчитанные кодерами 12 в блоке кодирования 11, контрольные биты по входным шинам контрольных битов 27 передаются в блок управления контрольными битами 15, в котором из контрольных бит каждой секции формируется строка. Полученная строка записывается в соответствующее ОЗУ ЕСС 10, выбор которого производится шиной управления 24.
В тестовом режиме блок формирования тестовой последовательности 4 для операций чтения и записи в блоки памяти тэгов генерирует набор управляющих сигналов и передает их по шине управления тестового режима 18 и входной шине управления 24. При этом одновременно может быть включена только одна память тэгов 9 в каждой секции и соответствующее им одно ОЗУ ЕСС 10. Полученные с каждой секции тэги, по выходным шинам тэгов 28 передаются в блок декодирования 13. Считанные из соответствующего ОЗУ ЕСС 10, контрольные биты через блок управления контрольными битами 15 также передаются в блок декодирования 12. Блок декодирования 15 состоит из нескольких декодеров 14 (по одному на каждую секцию). Полученные в результате декодирования статусы тэгов по шинам статуса ЕСС 30 передаются в статусный регистр 7 схемы самотестирования, где аккумулируются данные о наличии ошибок в блоках ОЗУ тэгов 9 и соответствующих им ОЗУ ЕСС 10 за время прохождения выбранных алгоритмов тестирования. По завершению тестирования из статусного регистра 7 на порт тестовой логики 3 выдается статус завершения, по которому определяется работоспособность каждого блока памяти тэгов и битов ЕСС кэш-памяти второго уровня.
Claims (1)
- Устройство детектирования и корректирования ошибок с функцией самотестирования памяти, включающее кэш-память второго уровня, содержащую четыре секции памяти тэгов и данных, блок логики помехоустойчивого кодирования и декодирования, отличающееся тем, что устройство снабжено блоком самотестирования со статусным регистром, портом доступа к тестовой логике, блоком формирования тестовой последовательности, генераторами адреса и данных, блоком выбора режима работы, дополнительным блоком кодирования, содержащим независимые кодеры, блоком декодирования, содержащим независимые декодеры, блоком управления контрольными битами, связанными с тэгами каждой секции, для независимой и параллельной проверки каждой секции кэш-памяти функцией самотестирования, при этом статусный регистр блока самотестирования связан с блоком декодирования и с портом доступа к тестовой логике, а генератор данных и генератор адреса связаны с блоком выбора режима работы.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012130919/08A RU2490696C1 (ru) | 2012-07-20 | 2012-07-20 | Устройство детектирования и корректирования ошибок с функцией самотестирования памяти |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2012130919/08A RU2490696C1 (ru) | 2012-07-20 | 2012-07-20 | Устройство детектирования и корректирования ошибок с функцией самотестирования памяти |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2490696C1 true RU2490696C1 (ru) | 2013-08-20 |
Family
ID=49162972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2012130919/08A RU2490696C1 (ru) | 2012-07-20 | 2012-07-20 | Устройство детектирования и корректирования ошибок с функцией самотестирования памяти |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2490696C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117056149A (zh) * | 2023-10-08 | 2023-11-14 | 飞腾信息技术有限公司 | 一种内存测试方法、装置、计算设备及存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2425412C2 (ru) * | 2007-02-21 | 2011-07-27 | Квэлкомм Инкорпорейтед | Мультимедиа-процессор, многопоточный по требованию |
| RU2437222C2 (ru) * | 2007-01-09 | 2011-12-20 | Панасоник Корпорэйшн | Конфигурирование каналов управления в системе мобильной связи |
-
2012
- 2012-07-20 RU RU2012130919/08A patent/RU2490696C1/ru active IP Right Revival
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2437222C2 (ru) * | 2007-01-09 | 2011-12-20 | Панасоник Корпорэйшн | Конфигурирование каналов управления в системе мобильной связи |
| RU2425412C2 (ru) * | 2007-02-21 | 2011-07-27 | Квэлкомм Инкорпорейтед | Мультимедиа-процессор, многопоточный по требованию |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117056149A (zh) * | 2023-10-08 | 2023-11-14 | 飞腾信息技术有限公司 | 一种内存测试方法、装置、计算设备及存储介质 |
| CN117056149B (zh) * | 2023-10-08 | 2024-02-02 | 飞腾信息技术有限公司 | 一种内存测试方法、装置、计算设备及存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7539800B2 (en) | System, method and storage medium for providing segment level sparing | |
| CN110289041B (zh) | 一种***芯片中bist与ecc结合的存储器检测装置 | |
| US8732533B2 (en) | Devices, methods, and apparatuses for detection, sensing, and reporting functionality for semiconductor memory | |
| KR101445889B1 (ko) | 멀티―디바이스 시스템을 테스트하는 회로 및 방법 | |
| US7747933B2 (en) | Method and apparatus for detecting communication errors on a bus | |
| KR101251100B1 (ko) | 별도의 순환 중복 코드 프레임들을 이용하는 효율적인 대역내 신뢰도 | |
| US7814385B2 (en) | Self programmable shared bist for testing multiple memories | |
| US8738976B2 (en) | Memory error detecting apparatus and method | |
| US7610524B2 (en) | Memory with test mode output | |
| KR100679586B1 (ko) | 모니터및테스터모드를가진내장자가테스트회로를구비한집적회로메모리장치 | |
| KR20110038119A (ko) | 고용량/고대역폭의 메모리 장치를 복구하기 위한 방법 및 장치 | |
| KR101196907B1 (ko) | 반도체 메모리 장치 및 그의 동작 방법 | |
| KR101240634B1 (ko) | 솔리드 스테이트 드라이브 테스터에서 실패 검출장치 | |
| CN104424995B (zh) | 半导体器件及其操作方法 | |
| US9437327B2 (en) | Combined rank and linear address incrementing utility for computer memory test operations | |
| CN101692351A (zh) | 存储器测试方法及装置 | |
| CN102969027A (zh) | 基于存储器内建自测试的片上存储器调试方法及装置 | |
| CN1794186A (zh) | 寻址错误和地址检测***和方法 | |
| US9384856B2 (en) | Memories having a built-in self-test (BIST) feature | |
| KR101753353B1 (ko) | 반도체 시험 장치 | |
| RU2490696C1 (ru) | Устройство детектирования и корректирования ошибок с функцией самотестирования памяти | |
| TW201530554A (zh) | 操作記憶體之方法及記憶體裝置 | |
| JP2008262648A (ja) | 半導体集積回路装置 | |
| US20170148528A1 (en) | Semiconductor device and semiconductor system including the same | |
| KR101917165B1 (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20170721 |
|
| NF4A | Reinstatement of patent |
Effective date: 20190621 |