KR101699967B1 - 반도체 레이저의 제조 방법 - Google Patents

반도체 레이저의 제조 방법 Download PDF

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Abstract

반도체 레이저의 제조 방법은 질화물계 III-V족 화합물 반도체층 상에 형성될 릿지 스트라이프(ridge stripe)에 대응하는 스트라이프 형상의 마스크부를 갖는 마스크층을 형성하는 단계; 마스크층을 사용하여 질화물계 III-V족 화합물 반도체층을 사전결정된 깊이까지 에칭하여 릿지 스트라이프를 형성하는 단계; 마스크층 및 질화물계 III-V족 화합물 반도체층을 덮도록 레지스트를 형성하는 단계; 마스크층의 스트라이프 형상의 마스크부가 노출될 때까지 레지스트를 에치백하는 단계; 마스크층의 노출된 마스크부를 에칭에 의해 제거하여 릿지 스트라이프의 상부 표면을 노출시키는 단계; 레지스트 및 노출된 릿지 스트라이프 상에 금속막을 형성하여 릿지 스트라이프 상에 전극을 형성하는 단계; 레지스트를 그 위에 형성된 금속막과 함께 제거하는 단계; 및 마스크층을 에칭에 의해 제거하는 단계를 포함한다.
반도체 레이저, 릿지 스트라이프, 마스크부, 레지스트, 마스크층

Description

반도체 레이저의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR LASER}
본 발명은 반도체 레이저의 제조 방법에 관한 것이고, 구체적으로는, 단부면 근처에 전류 비주입 구조를 갖는 릿지 스트라이프형의 반도체 레이저의 제조에 적합하게 적용되는 방법에 관한 것이다.
종래, 출력의 증가에 따른 COD(Catastrophic Optical Damage)로 인한 단부면 열화를 억제하기 위해서, 공진기의 양단부 면들의 근처의 부분들이 전류 비주입 영역으로서 역할을 하는 질화물계 반도체 레이저들이 제안되어 왔다(예를 들어, 일본 특허 공개 공보 제2005-216990호 참조). 그 반도체 레이저들이 도 28 내지 도 30에 도시된다.
도 28에 도시된 반도체 레이저에서는, n형의 GaN 기판(101) 상에 성장된 질화물 반도체 성장층(102) 상에 발광 부분으로서 역할을 하는 릿지 형상의 레이저 스트라이프, 즉, 릿지 스트라이프(103)가 형성된다. 릿지 스트라이프(103)의 최상부는 p형 GaN 콘택트층(102a)을 포함한다.
릿지 스트라이프(103)는 다음과 같이 형성된다. 형성될 릿지 스트라이프(103)에 대응하는 스트라이프 형상의 레지스트(도시되지 않음)가 질화물 반도체 성장층(102) 상에 형성된다. 다음으로, 레지스트를 마스크로서 사용하여 건식 에칭에 의해 질화물 반도체 성장층(102)이 에칭되어 릿지 스트라이프(103)를 형성한다.
다음으로, 전류 협착층용의 SiO2 매립층(104)이 전표면에 걸쳐 형성된 후, 릿지 스트라이프(103) 상에 배치되어 있는 SiO2 매립층(104)의 부분이 에칭에 의해 제거된다. 다음으로, 릿지 스트라이프(103)의 최상부의 p형 GaN 콘택트층(102a) 상에 단부면들 근처의 영역들을 피하여 p측 전극(105)이 형성된다. 따라서, p측 전극(105)이 형성되어 있지 않은 영역이 전류 비주입 영역(106)으로서 릿지 스트라이프(103)의 단부면 근처에 제공된다.
도 29에 도시된 반도체 레이저에서는, 릿지 스트라이프(103)의 단부면 근처의 영역 내에서 질화물 반도체 성장층(102)과 p측 전극(105) 사이에 SiO2 절연층(107)이 삽입된다. 질화물 반도체 성장층(102) 및 p측 전극(105)은 SiO2 절연층(107)에 의해 서로 전기적으로 절연되어, 릿지 스트라이프(102)의 단부면 근처에 전류 비주입 영역(106)을 제공한다.
도 30에 도시된 반도체 레이저에서는, 릿지 스트라이프(103)의 단부면 근처의 p형 GaN 콘택트층(102a)의 영역에 붕소(B) 이온이 주입되어 전류 비주입 영역(106)으로서 역할을 하는 고저항 영역을 형성한다. 대신, 릿지 스트라이프(103)의 단부면 근처의 p형 GaN 콘택트층(102a)의 영역에 건식 에칭 손상이 발생된다. 그 후, p측 전극(105)은 건식 에칭 손상이 발생된 p형 GaN 콘택트층(102a)의 부분 에 쇼트키 접촉되어, 릿지 스트라이프(103)의 단부면 근처에 전류 비주입 영역(106)을 형성한다.
그러나, 도 28에 도시된 반도체 레이저에서는, 유기물 레지스트를 마스크로서 사용하여 질화물 반도체 성장층(102)을 에칭함으로써 릿지 스트라이프(103)가 형성된다. 따라서, 다음과 같은 문제가 존재한다. 질화물 반도체 성장층(102)의 표면은 유기물 레지스트에 의해 오염되기 쉽기 때문에, p측 전극(105)과의 접촉 계면인 릿지 스트라이프(103)의 최상부의 p형 GaN 콘택트층(102a)의 표면의 상태가 불안정하게 된다. 이로 인해, p측 전극(105)의 접촉 저항이 증가되어, 반도체 레이저의 동작 전압을 증가시킨다.
부가적으로, SiO2 매립층(104)을 에칭함으로써 p형 GaN 콘택트층(102a)의 표면을 노출시켜, p형 GaN 콘택트층(102a)의 표면을 손상시키지 않으면서 p측 전극(105)과의 오믹 접촉을 달성하는 것은 매우 어렵다. 또한, p측 전극(105)으로서 Pd/Mo/Au가 사용되지만, p측 전극(105)의 최하층의 Pd막은 전류 협착용 SiO2 매립층(104)에 대해 낮은 밀착성을 갖기 때문에, 그 사이 계면에서 p측 전극(105)의 박리 문제를 일으킨다.
도 29에 도시된 반도체 레이저에서는, 도 28에 도시된 반도체 레이저와 마찬가지로, 전류 주입 영역 내에서 릿지 스트라이프(103)의 최상부의 p형 GaN 콘택트 층(102a)의 표면을 노출시키는 것은 매우 어렵다. 또한, p측 전극(105)의 최하층의 Pd막은 전류 협착용 SiO2 매립층(104)에 대해 낮은 밀착성을 갖기 때문에, 그 사이 계면에서 p측 전극(105)의 박리 문제를 일으킨다.
도 30에 도시된 반도체 레이저에서는, 도 28에 도시된 반도체 레이저와 마찬가지로, p측 전극(105)의 최하층의 Pd막은 전류 협착용 SiO2 매립층(104)에 대해 낮은 밀착성을 갖기 때문에, 그 사이 계면에서 p측 전극(105)의 박리 문제를 일으킨다.
상술된 바와 같이, 질화물계 반도체 레이저에서 단부면 근처에 전류 비주입 구조를 형성하는 방법은 해결해야 할 많은 문제들을 갖고 있다.
따라서, 단부면 근처에 전류 비주입 구조를 용이하게 형성할 수 있고, 저 접촉 저항으로 릿지 스트라이프와 전극 사이의 양호한 오믹 접촉을 달성할 수 있는, 질화물계 III-V족 화합물 반도체를 사용하는 반도체 레이저의 제조 방법을 제공하는 것이 바람직하다.
또한, 단부면 근처에 전류 비주입 구조를 용이하게 형성할 수 있고, 전류 협착용 절연막과 전극 사이의 밀착성을 향상시킬 수 있는, 질화물계 III-V족 화합물 반도체를 사용하는 반도체 레이저의 제조 방법을 제공하는 것이 바람직하다.
본 발명의 실시예에 따르면, 반도체 레이저의 제조 방법은, 레이저 구조가 형성되는 질화물계 III-V족 화합물 반도체층 상에 형성될 릿지 스트라이프에 대응 하는 형상의 스트라이프 형상의 마스크부를 갖는 마스크층을 형성하는 단계, 마스크층을 사용하여 질화물계 III-V족 화합물 반도체층을 사전결정된 깊이까지 에칭하여 릿지 스트라이프를 형성하는 단계, 마스크층 및 질화물계 III-V족 화합물 반도체층을 덮도록 레지스트를 형성하여, 릿지 스트라이프의 전류 주입 영역에 대응하는 마스크층의 스트라이프 형상의 마스크부의 부분 상에서 레지스트의 두께가 최소화되도록 하는 단계, 마스크층의 스트라이프 형상의 마스크부가 노출될 때까지 레지스트를 에치백하는 단계, 상기 마스크층의 노출된 스트라이프 형상의 마스크부를 에칭에 의해 제거하여 릿지 스트라이프의 상부 표면을 노출시키는 단계, 레지스트 및 노출된 릿지 스트라이프 상에 전극 형성용 금속막을 형성하여 릿지 스트라이프 상에 전극을 형성하는 단계, 레지스트를 그 위에 형성된 금속막과 함께 제거하는 단계, 및 레지스트를 제거한 후, 마스크층을 에칭에 의해 제거하는 단계를 포함한다.
상술된 반도체 레이저의 제조 방법에 의해 제조된 반도체 레이저에서는, 공진기 단부면 형성 위치와 전극 사이의 릿지 스트라이프의 부분이 전류 비주입 영역으로서 역할을 한다.
릿지 스트라이프의 전류 주입 영역에 대응하는 마스크층의 스트라이프 형상의 마스크부의 부분 상에서 최소 두께를 갖는 레지스트는 다양한 방법들로 형성될 수 있다. 전형적인 일례에서, 우선, 마스크층 및 질화물계 III-V족 화합물 반도체층을 덮도록 제1 레지스트가 형성된다. 다음으로, 개구 - 상기 개구는 릿지 스트라이프의 전류 주입 영역을 포함하고, 릿지 스트라이프의 연장 방향으로 전류 주입 영역의 길이와 동일한 폭을 가짐 - 가 제1 레지스트에 형성된다. 그 후, 제1 레지스트 및 개구 상에 제2 레지스트가 형성된다.
전형적으로, 마스크층이 에칭에 의해 제거된 후, 전류 협착용 절연막은 전표면에 걸쳐 형성되고, 구체적으로는, 전극, 전극이 형성되어 있지 않은 릿지 스트라이프의 부분의 상부 표면, 릿지 스트라이프의 양측면들 및 릿지 스트라이프의 양측들의 저면들 상에 연장되도록 형성된다. 전형적으로, 반도체 레이저의 제조 방법은, 전류 협착용 절연막을 형성한 후, 전극 상에 배치되어 있는 전류 협착용 절연막의 부분을 에칭하여 전극을 노출시키는 단계를 더 포함한다. 전형적으로, 반도체 레이저의 제조 방법은, 전극을 노출시킨 후, 전극 및 전류 협착용 절연막 상에 연장되는 패드 전극을 형성하는 단계를 더 포함한다. 패드 전극은 릿지 스트라이프 상에 형성된 전극과 일체가 되어 전체적으로 하나의 전극을 형성한다.
릿지 스트라이프와 전극 사이의 오믹 접촉의 특성들을 향상시키는 관점에서, 전극의 최하층은 Pd 또는 Ni로 구성되는 것이 바람직하다. 전류 협착용 절연막에 대한 밀착성을 향상시키는 관점에서, 전극의 최하층은 Ti로 구성되는 것이 바람직하다.
전형적으로, 릿지 스트라이프의 최상부는 p형 콘택트층을 포함하고, 전극은 p형 콘택트층과 접촉하는 p측 전극이다.
질화물계 III-V족 화합물 반도체는, 가장 일반적으로는, AlxByGa1-x-y-zInzAsuN1-u-vPv(단, 0≤x≤1, 0≤y≤1, 0≤z≤1, 0≤u≤1, 0≤v≤1, 0≤x+y+z <1, 0≤u+v <1) 로 구성된다. 보다 구체적으로, 질화물계 III-V족 화합물 반도체는, AlxByGa1-x-y-zInzN(단, 0≤x≤1, 0≤y≤1, 0≤z≤1, 0≤x+y+z<1)로 구성되고, 전형적으로는, AlxGa1-x-zInzN(단, 0≤x≤1, 0≤z≤1)로 구성된다. 질화물계 III-V족 화합물 반도체의 예들은, GaN, InN, AlN, AlGaN, InGaN, AlGaInN 등을 포함하지만, 이에 한정되는 것은 아니다.
질화물계 III-V족 화합물 반도체는, 예를 들어, 유기 금속 화학 기상 성막(MOCVD), 또는 하이드라이드 기상 에피택시(epitaxy) 또는 할라이드 기상 에피택시(HVPE), 분자선 에피택시(MBE) 등에 의해 성장된다. 기판으로서, 도전성 반도체 기판, 바람직하게는, 질화물계 III-V족 화합물 반도체 기판(가장 전형적으로는, GaN 기판)이 사용될 수 있다. 기판은 사파이어 기판과 같은 절연성 기판일 수 있고, 기판 상에 성장된 적어도 하나의 질화물계 III-V족 화합물 반도체층을 더 포함할 수 있다.
상술된 바와 같이 구성된 본 발명에서, 반도체 레이저의 제조 공정 동안 릿지 스트라이프의 전류 주입 영역의 상부 표면은 유기물에 의해 오염되지 않으므로, 릿지 스트라이프의 전류 주입 영역의 상부 표면을 안정한 상태로 유지시킨다. 따라서, 높은 위치 정밀도로 릿지 스트라이프의 전류 주입 영역의 안정한 상부 표면에 전극이 형성될 수 있다. 또한, 전극의 최하층이 Pd 또는 Ni로 구성되고, 패드 전극의 최하층이 Ti로 구성되면, 릿지 스트라이프와 전극 사이의 오믹 접촉의 특성 및 전류 협착용 절연막에 대한 밀착성이 향상될 수 있다.
본 발명의 실시예에 따르면, 질화물계 III-V족 화합물 반도체를 사용하고, 저접촉 저항으로 전극이 릿지 스트라이프의 상부 표면과 양호한 오믹 접촉이 되어 있는 단부면 근처에 전류 비주입 구조를 갖는 반도체 레이저를 용이하게 제조할 수 있다. 또한, 릿지 스트라이프와 전극의 오믹 접촉 특성 및 전류 협착용 절연막에 대한 밀착성을 향상시킬 수 있다.
이하, 발명을 실시하기 위한 최선의 형태(이하 "실시예"라고 지칭함)에 대해서 설명한다. 설명은 이하의 순서로 이루어진다.
1. 제1 실시예(반도체 레이저의 제조 방법)
2. 제2 실시예(반도체 레이저의 제조 방법)
3. 제3 실시예(반도체 레이저의 제조 방법)
< 1. 제1 실시예 >
[반도체 레이저의 제조 방법]
제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법에 대해서 설명한다. GaN계 반도체 레이저는 릿지 스트라이프 구조를 갖고, 공진기의 양 단부면들 근처에서 전류 비주입 영역들을 포함한다.
제1 실시예에서, 우선, 도 1에 도시된 바와 같이, n형 GaN 기판(11) 상에 레이저 구조가 형성되어 있는 GaN계 반도체층(12)이 에피택셜 성장된다. GaN계 반도체층(12)의 에피택셜 성장은, 예를 들어, 유기 금속 화학 기상 성막(MOCVD)법에 의 해 행해질 수 있지만, 이러한 방법에만 한정되는 것은 아니다. GaN계 반도체층(12)의 최상층은 p형 GaN 콘택트층을 포함한다.
SCH(Separate Confinement Heterostructure) 구조를 갖는 GaN계 반도체 레이저의 예에서, 예를 들어, GaN계 반도체 레이저(12)는 아래로부터 순서대로, n형 AlGaN 클래드층, n형 GaN 도광층, 비도핑 Ga1-xInxN(양자 우물층)/Ga1-yInyN(장벽층, x>y) 다중 양자 우물 구조 활성층, 비도핑 InGaN 도광층, 비도핑 AlGaN 도광층, p형 AlGaN 전자 장벽층, p형 GaN/비도핑 AlGaN 초격자 클래드층 및 p형 GaN 콘택트층을 포함한다.
이 경우, In을 포함하지 않는 층, 즉, n형 AlGaN 클래드층, n형 GaN 도광층, 비도핑 AlGaN 도광층, p형 AlGaN 전자 장벽층, p형 GaN/비도핑 AlGaN 초격자 클래드층 및 p형 GaN 콘택트층의 성장 온도는 예를 들어, 900℃ 내지 1100℃ 이다. 부가적으로, In을 포함하는 층, 즉, 비도핑 Ga1-xInxN/Ga1-yInyN 다중 양자 우물 구조 활성층 및 비도핑 InGaN 도광층의 성장 온도는 예를 들어, 700℃ 내지 800℃이지만, 이에 한정되는 것이 아니다.
GaN계 반도체층들의 성장에 사용되는 재료들은 다음과 같다. Ga의 재료의 예들은, 트리에틸 갈륨((C2H5)3Ga, TEG) 및 트리메틸 갈륨((CH3)3Ga, TMG)을 포함한다. Al의 재료의 예들은, 트리메틸 알루미늄((CH3)3Al, TMA)을 포함한다. In의 재료의 예들은, 트리에틸 인듐((C2H5)3In, TEI) 및 트리메틸 인듐((CH3)3In, TMI)을 포 함한다. N의 재료의 예들은, 암모니아(NH3)를 포함한다. 도펀트에 대해서는, n형 도펀트의 예들은 실란(SiH4)을 포함한다. p형 도펀트의 예들은, 비스(메틸시클로펜타디에닐) 마그네슘((CH3C5H4)2Mg), 비스(에틸시클로펜타디에닐) 마그네슘((C2H5C5H4)2Mg) 및 비스(시클로펜타디에닐) 마그네슘((C5H5)2Mg)을 포함한다.
다음으로, GaN계 반도체층(12)의 전표면에 걸쳐 절연막(13)이 형성된다. 릿지 스트라이프를 형성하기 위한 후술되는 건식 에칭 동안 마스크로서 사용되기만 한다면, 다양한 막들 중 임의의 막이 절연막(13)으로서 사용될 수 있다. 예를 들어, SiO2막, SiN막 등이 사용될 수 있지만, 절연막(13)은 이들에 한정되는 것은 아니다. 절연막(13)의 두께는 필요에 따라 선택되지만, 예를 들어, 약 500nm이다. 절연막(13)은, 예를 들어, 진공 증착, CVD 등에 의해 형성될 수 있지만, 방법이 이들에 한정되는 것은 아니다. 절연막(13)이 형성되기 전에, 필요에 따라, GaN계 반도체층(12)의 표면은 HF계의 처리액을 이용한 전 처리(pre-treatment)로 세정된다.
다음으로, GaN계 반도체층(12)을 구성하는 p형 층들에 도핑된 p형 불순물들을 전기적으로 활성화하기 위해, 수소를 포함하지 않는 분위기, 예를 들어, 질소 분위기에서 700℃ 내지 800℃의 온도에서 열처리가 행해진다. 필요에 따라, 절연막(13)의 표면은 활성화 이전에 아세톤에 의해 처리된다.
다음으로, 절연막(13)은 레지스트(도시되지 않음)로 코팅되고, 그 후 사전결정된 형상의 마스크 패턴이 형성된 포토마스크를 사용하여 레지스트가 노광된다. 다음으로, 선택적으로 노광된 레지스트가 현상되어, 후에 형성될 릿지 스트라이프의 형상에 대응하는 스트라이프 형상을 갖는 마스크부 및 그 마스크부의 양측들 상에 마스크부와 평행하게 연장되는 홈 형상의 개구들을 형성한다. 다수의 마스크부 및 개구들은 사전결정된 피치로 평행하게 주기적으로 형성된다.
다음으로, 도 2에 도시된 바와 같이, 이렇게 하여 형성된 레지스트를 마스크로서 사용하여 절연막(13)이 에칭되어, 마스크부(14a) 및 마스크부(14a)의 양측들 상에 마스크부(14a)와 평행하게 연장되는 홈 형상의 개구들(14b)을 포함하는 마스크층(14)을 형성한다. 스트라이프 형상의 마스크부(14a)의 폭 w1은 형성될 릿지 스트라이프의 폭(예를 들어, 1.0 내지 1.6μm)에 따라 결정되지만, 예를 들면, 1.3μm이다. 또한, 개구들(14b)의 폭 w2는 필요에 따라 결정되지만, 예를 들면, 20μm이다. 예를 들어, 절연막(13)로서 SiO2막이 사용되는 경우, 레지스트는 HF계 에천트로 습식 에칭되지만, 에칭은 이에 한정되는 것은 아니다. 그 후, 에칭에 사용된 레지스트는 제거된다.
다음으로, 도 3에 도시된 바와 같이, GaN계 반도체층(12)은 마스크층(14)을 사용하여 RIE법, 예를 들어, 염소계 에칭 가스에 의해 사전결정된 깊이까지 건식 에칭되어 릿지 스트라이프(15)를 형성한다. 릿지 스트라이프(15)의 높이는 필요에 따라 결정되고, 예를 들어, 0.4μm 내지 0.5μm이지만, 이에 한정되는 것은 아니다. 예를 들어, GaN계 반도체층(12)이 상술된 예에서와 같은 구성을 갖는 경우, 릿지 스트라이프(15)는 p형 GaN/비도핑 AlGaN 초격자 클래드층의 중간 위치에서의 깊이까지 형성될 수 있다. 부가적으로, 릿지 스트라이프(15)의 양측들 상에 홈(16a 및 16b)이 형성된다. 도 4는 n형 GaN 기판(11)의 보다 넓은 영역 내에서 이러한 상태를 도시하는 평면도이다. 도 4는 1개의 칩 영역의 형상 및 크기의 예를 도시하지만, 형상 및 사이즈는 이에 한정되는 것은 아니다.
다음으로, 도 5에 도시된 바와 같이, 상술된 바와 같이 릿지 스트라이프(15)가 형성된 GaN계 반도체층(12)의 전표면은 레지스트(17)로 코팅된다. 레지스트(17)로서, 예를 들어, 포지티브형 레지스트가 사용된다. 레지스트(17)의 두께는 필요에 따라 결정되지만, 예를 들면, 약 1.3μm이다. 레지스트(17)의 코팅 동안, 릿지 스트라이프(15)의 상부 표면은 절연막(13)으로 덮여있기 때문에, 상부 표면은 유기물로 구성된 레지스트(17)에 의해 오염되지 않는다.
다음으로, 도 6의 (a)에 도시된 바와 같이, 레지스트(17)는 사전결정된 형상의 마스크 패턴이 형성된 포토마스크를 사용하여 노광되고, 또한 현상된다. 그 결과, 릿지 스트라이프(15)의 전류 주입 영역에 대한 부분 및 그 양측들의 홈들(16a 및 16b)의 부분들을 포함하는 직사각형의 평면 형상의 개구(17a)를 갖는 레지스트(17)가 형성된다. 릿지 스트라이프(15)의 연장 방향의 개구(17a)의 폭은 전류 주입 영역의 길이와 동일하다. 도 6의 (b)는 도 6의 (a)의 VIB-VIB선을 따라 취해진 단면도이다. 릿지 스트라이프(15)의 부분 및 홈들(16a 및 16b)의 부분들이 개구(17a) 내에서 노출된다. 그 후, 레지스트(17)의 표면은 자외선이 조사되어 변성층(도시되지 않음)을 형성하고, 경화된다.
다음으로, 도 7의 (a)에 도시된 바와 같이, 상술된 바와 같이 레지스트(17) 가 형성된 GaN계 반도체층(12)의 전표면은 레지스트(18)로 코팅되고, 그 후 레지스트는(18)는 베이킹에 의해 고화된다. 레지스트(18)로서, 예를 들어, 포지티브형 레지스트가 사용된다. 레지스트(18)의 두께는 필요에 따라 결정되지만, 예를 들면, 약 0.8μm이다. 레지스트(17)의 개구(17a)는 레지스트(18)로 매립된다. 이 경우, 개구(17a) 내의 릿지 스트라이프(15) 상의 레지스트(18)의 두께는 릿지 스트라이프(15)의 외측의 레지스트(18)의 두께 또는 레지스트들(17 및 18)의 총 두께보다 충분히 작다. 도 7의 (b)는 도 7의 (a)의 VIIB-VIIB선을 따라 취해진 단면도이다.
다음으로, 도 8의 (a)에 도시된 바와 같이, 레지스트들(17 및 18)은 n형 GaN 기판(11)의 표면에 수직한 방향으로 RIE법에 의해 에치백되어, 릿지 스트라이프(15) 상의 마스크층(14)의 마스크부(14a)를 노출시킨다. 도 8의 (b)는 도 8의 (a)의 VIIIB-VIIIB선을 따라 취해진 단면도이다.
다음으로, 도 9의 (a)에 도시된 바와 같이, 마스크층(14)의 노출된 마스크부(14a)는 에칭에 의해 제거되어, 전류 주입 영역 내의 릿지 스트라이프(15)의 상부 표면을 노출시킨다. 예를 들어, 마스크층(14)이 SiO2막을 포함하는 경우, HF계 에천트를 사용하여 습식 에칭이 행해지지만, 에칭은 이에 한정되는 것은 아니다. 도 9의 (b)는 도 9의 (a)의 IXB-IXB선을 따라 취해진 단면도이다.
다음으로, 도 10의 (a)에 도시된 바와 같이, 레지스트들(17 및 18) 및 릿지 스트라이프(15)의 노출된 상부 표면을 포함하는 전표면에 걸쳐 p측 전극 형성용 금 속막(19)이 성막된다. 금속막(19)로서, p형 GaN 콘택트층과 오믹 접촉가능한 오믹 금속막이 사용된다. 구체적으로, 예를 들어, 금속막(19)로서 Pd/Pt막이 사용되고, Pd막 및 Pt막 각각의 두께는 예를 들어, 15nm이다. 금속막(19)은 예를 들어, 진공 증착, 스퍼터링 등으로 형성될 수 있지만, 방법이 이에 한정되는 것은 아니다. 도 10의 (b)는 도 10의 (a)의 XB-XB선을 따라 취해진 단면도이다.
다음으로, 도 11의 (a)에 도시된 바와 같이, 레지스트들(17 및 18)은 그 위에 형성된 금속막(19)과 함께 제거된다(리프트 오프). 그 결과, 릿지 스트라이프(15)의 전류 주입 영역의 상부 표면 상에만 금속막(19)이 남아, p측 전극(20)을 형성한다. 도 11의 (b)는 도 11의 (a)의 XIB-XIB선을 따라 취해진 단면도이다.
다음으로, 도 12의 (a)에 도시된 바와 같이, GaN계 반도체층(12) 상에 남은 절연막(13)이 제거된다. 예를 들어, 절연막(13)이 SiO2막을 포함하는 경우, HF계의 에천트를 사용하여 습식 에칭이 행해지지만, 에칭이 이에 한정되는 것은 아니다. 도 12의 (b)는 도 12의 (a)의 XIIB-XIIB선을 따라 취해진 단면도이다.
다음으로, 도 13의 (a)에 도시된 바와 같이, GaN계 반도체층(12)의 전표면에 걸쳐 전류 협착용 절연막(21)이 성막된다. 절연막(21)으로서, 예를 들어, SiO2/Si막이 사용되고, SiO2막의 두께는 예를 들어, 65nm, Si막의 두께는 예를 들어, 135nm이다. 절연막(21)은 예를 들어, 진공 증착, CVD 등에 의해 형성될 수 있지만, 방법이 이에 한정되는 것은 아니다. 도 13의 (b)는 도 13의 (a)의 XIIIB-XIIIB선을 따라 취해진 단면도이다.
다음으로, 도 14의 (a)에 도시된 바와 같이, 절연막(21)은 전류 주입 영역 내의 릿지 스트라이프(15)의 부분으로부터 에칭에 의해 제거된다. 레지스트들(17 및 18)을 사용하여 에칭에 의해 릿지 스트라이프(15)의 상부로부터 마스크(14)를 제거하여, 전류 주입 영역 내의 릿지 스트라이프(15)의 상부 표면을 노출시키는 방법과 동일한 방법에 의해 에칭이 행해질 수 있다. 도 14의 (b)는 도 14의 (a)의 XIVB-XIVB선을 따라 취해진 단면도이다.
다음으로, GaN계 반도체층(12)의 전표면은 레지스트(도시되지 않음)로 코팅되고, 레지스트는, 형성될 패드 전극에 대응하는 사전결정된 형상의 마스크 패턴이 형성된 포토마스크를 사용하여 노광된 후 현상된다. 다음으로, 전표면에 걸쳐 패드 전극 형성용 금속막이 형성된다. 금속막으로서, 적어도 Ti막을 포함하는 금속막이 최하층으로서 사용된다. 구체적으로, 예를 들어, Ti/Pt/Au막이 금속막으로서 사용되고, 최하층의 Ti막의 두께는 10nm, Pt막의 두께는 100nm, 최상층의 Au막의 두께는 300nm이지만, 두께가 이들에 한정되는 것은 아니다.
다음으로, 레지스트는 그 위에 형성된 금속막과 함께 제거된다(리프트 오프). 그 결과, 도 15의 (a)에 도시된 바와 같이, p측 전극(20) 및 전류 협착용 절연막(21) 상에 연장되도록 패드 전극(22)이 형성된다. 패드 전극(22)은 p측 전극(20)과 일체가 되어 전체적으로 p측 전극을 형성한다. 도 15의 (b)는 도 15의 (a)의 XVB-XVB선을 따라 취해진 단면도이고, 도 15의 (c)는 도 15의 (a)의 XVC-XVC선을 따라 취해진 단면도이다. 도 16은 n형 GaN 기판(11)의 보다 넓은 영역 내에서 이러한 상태를 도시하는 평면도이다.
다음으로, 각각의 칩 영역 내의 n형 GaN 기판(11)의 이면 상에 예를 들어, 리프트 오프법에 의해 n측 전극(23)이 형성된다.
다음으로, 상술된 바와 같이 레이저 구조가 형성된 n형 GaN 기판(11)이 분리되어 레이저 바를 형성함으로써 양 공진기 단부면들을 형성한다. 다음으로, 공진기 단부면들이 코팅된 후, 레이저 바가 분리되어 칩을 형성한다.
그 결과, 단부면들 근처에서 전류 비주입 구조를 갖는 GaN계 반도체 레이저가 제조된다.
상술된 바와 같이, 제1 실시예에 따르면, 양 공진기 단부면들 근처의 릿지 스트라이프(15)의 영역들을 제외한 전류 주입 영역 내의 릿지 스트라이프(15)의 상부 표면 상에만 p측 전극(20)이 높은 위치 정밀도로 용이하게 형성된다. 이로 인해, 단부면들 근처에서 전류 비주입 구조를 갖는 GaN계 반도체 레이저가 용이하게 제조된다. GaN계 반도체 레이저가 단부면들 근처에서 전류 비주입 구조를 갖는 경우, 공진기 단부면들의 COD가 고출력을 이용하여 유효하게 방지될 수 있고, 따라서 GaN계 반도체 레이저의 수명을 증가시키고 신뢰성을 향상시킨다.
부가적으로, GaN계 반도체 레이저에서, p형 GaN 콘택트층에 대한 손상없이 전류 주입 영역 내의 릿지 스트라이프(15)의 최상층의 p형 GaN 콘택트층의 표면이 노출된다. 전류 주입 영역 내의 릿지 스트라이프(15)의 상부 표면은 제조 공정 동안 유기물과 접촉하지 않기 때문에, 유기물에 의한 오염이 방지될 수 있다. 따라서, 릿지 스트라이프(15)의 최상부의 p형 GaN 콘택트층의 표면의 상태가 안정적으로 유지되어, 저접촉 저항으로 p측 전극(20)과 p형 GaN 콘택트층과의 양호한 오믹 접촉이 가능해진다. 또한, p측 전극(20)의 Pd막이 릿지 스트라이프(15)의 최상부의 p형 GaN 콘택트층과 접촉되어, 저접촉 저항으로 p측 전극(20)과 p형 GaN 콘택트층과의 양호한 오믹 접촉이 가능해진다. 결과적으로, GaN계 반도체 레이저의 동작 전압이 감소될 수 있다.
또한, 전류 협착용 절연막(21) 상에 형성되는 패드 전극(22)의 최하층은 Ti막을 포함하므로, 절연막(21)에 대한 패드 전극(22)의 밀착성을 향상시키고, 패드 전극(22)이 절연막(21)으로부터 분리되는 것을 방지한다. 따라서, GaN계 반도체 레이저의 수명을 증가시키고, 신뢰성을 향상시킬 수 있다.
< 2. 제2 실시예 >
[반도체 레이저의 제조 방법]
제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법에 대해 설명한다. 제2 실시예에 따른 GaN계 반도체 레이저는, 제1 실시예에 따른 GaN계 반도체 레이저와 마찬가지로 릿지 스트라이프 구조 및 단부면들 근처에서 전류 비주입 구조를 갖지만, 제2 실시예는 릿지 스트라이프의 양측들 상에 홈들이 형성되지 않은 점에서 상이하다.
제2 실시예에서, 우선, 제1 실시예와 마찬가지 방법에 의해 n형 GaN 기판(11) 상에 GaN계 반도체층(12)이 에피택셜 성장된 후, GaN계 반도체층(12)의 전표면에 걸쳐 절연막(13)이 형성된다. 그 후, GaN계 반도체층(12)을 구성하는 p형 층에 도핑된 p형 불순물을 전기적으로 활성화하기 위한 열처리가 행해진다.
다음으로, 절연막(13)이 레지스트(도시되지 않음)로 코팅된 후, 사전결정된 형상의 마스크 패턴이 형성된 포토마스크를 사용하여 레지스트가 노광된다. 다음으로, 선택적으로 노광된 레지스트가 현상되어, 후에 형성될 릿지 스트라이프의 형상에 대응하는 스트라이프 형상을 갖는 마스크부를 형성한다. 실제, 다수의 스트라이프 부분들은 사전결정된 피치로 평행하게 주기적으로 형성되지만, 하나의 레이저 칩의 폭 내의 마스크부만이 도시된다.
다음으로, 상술된 바와 같이 형성된 레지스트를 마스크로서 사용하여 절연막(13)이 에칭되어, 스트라이프 형상의 마스크층(14)을 형성한다. 마스크층(14)의 폭 w1은 형성될 릿지 스트라이프의 폭에 따라 결정되지만, 예를 들면, 1.3μm이다. 그 후, 에칭에 사용된 레지스트가 제거된다.
다음으로, 도 18에 도시된 바와 같이, GaN계 반도체층(12)은 마스크층(14)을 사용하여 RIE법에 의해 사전결정된 깊이까지 건식 에칭되어 릿지 스트라이프(15)를 형성한다.
다음으로, 도 19에 도시된 바와 같이, 상술된 바와 같이 릿지 스트라이프(15)가 형성된 GaN계 반도체층(12)의 전표면은 레지스트(17)로 코팅된다.
다음으로, 도 20의 (a)에 도시된 바와 같이, 레지스트(17)는 사전결정된 형상의 마스크 패턴이 형성된 포토마스크를 사용하여 노광되고, 또한 현상된다. 그 결과, 전류 주입 영역에 대응하는 릿지 스트라이프(15)의 부분을 포함하는 직사각형의 평면 형상의 개구(17a)를 갖는 레지스트(17)가 형성된다. 도 20의 (b)는 도 20의 (a)의 XXB-XXB선을 따라 취해진 단면도이다. 그 후, 레지스트(17)의 표면은 자외선이 조사되어, 변성층(도시되지 않음)을 형성하고, 경화된다.
다음으로, 도 21의 (a)에 도시된 바와 같이, 상술된 바와 같이 레지스트(17)가 형성된 GaN계 반도체층(12)의 전표면은 레지스트(18)로 코팅되고, 그 후 레지스트(18)는 베이킹에 의해 고화된다. 이 경우, 개구(17a) 내의 릿지 스트라이프(15) 상의 레지스트(18)의 두께는 릿지 스트라이프(15)의 외측의 레지스트(18)의 두께 또는 레지스트들(17 및 18)의 총 두께보다 충분히 작다. 도 21의 (b)는 도 21의 (a)의 XXIB-XXIB선을 따라 취해진 단면도이다.
다음으로, 도 22의 (a)에 도시된 바와 같이, n형 GaN 기판(11)의 표면에 수직한 방향으로 RIE법에 의해 레지스트들(17 및 18)이 에치백되어, 릿지 스트라이프(15) 상의 마스크층(14)의 마스크부(14a)를 노출시킨다. 도 22의 (b)는 도 22의 (a)의 XXIIB-XXIIB선을 따라 취해진 단면도이다.
다음으로, 도 23의 (a)에 도시된 바와 같이, 노출된 마스크층(14)이 에칭에 의해 제거되어, 전류 주입 영역 내의 릿지 스트라이프(15)의 상부 표면을 노출시킨다. 예를 들어, 마스크층(14)이 SiO2막을 포함하는 경우, HF계의 에천트를 사용하여 습식 에칭이 행해지지만, 에칭은 이에 한정되는 것은 아니다. 도 23의 (b)는 도 23의 (a)의 XIIIB-XIIIB선을 따라 취해진 단면도이다.
다음으로, 도 24의 (a)에 도시된 바와 같이, 레지스트들(17 및 18) 및 릿지 스트라이프(15)의 노출된 상부 표면을 포함하는 전표면에 걸쳐 p측 전극 형성용 금속막(19)이 성막된다. 도 24의 (b)는 도 24의 (a)의 XXIVB-XXIVB선을 따라 취해진 단면도이다.
다음으로, 도 25의 (a)에 도시된 바와 같이, 레지스트들(17 및 18)은 그 위에 형성된 금속막(19)과 함께 제거된다(리프트 오프). 그 결과, 릿지 스트라이프(15)의 전류 주입 영역의 상부 표면에만 금속막(19)이 남아 p측 전극(20)을 형성한다. 도 25의 (b)는 도 25의 (a)의 XXVB-XXVB선을 따라 취해진 단면도이다.
그 후, 제1 실시예와 동일한 단계들이 행해져, 단부면 근처에서 전류 비주입 구조를 갖는, 의도된 GaN계 반도체 레이저가 제조된다.
제2 실시예에 따르면, 제1 실시예와 동일한 다양한 이점을 얻을 수 있다.
< 3. 제3 실시예 >
[반도체 레이저의 제조 방법]
제3 실시예에 따른 GaN계 반도체 레이저의 제조 방법에 대해 설명한다. 제1 실시예에 따른 GaN계 반도체 레이저와 마찬가지로, GaN계 반도체 레이저는, 릿지 스트라이프 구조 및 단부면 근처에서 전류 비주입 구조를 갖는다.
GaN계 반도체 레이저의 출력을 증가시키기 위해, 킹크 레벨(kink level)을 향상시키고 동시에 발열을 억제하는 것이 바람직하다. 킹크 레벨을 향상시키기 위해, 릿지 스트라이프의 폭(릿지 폭)을 감소시키는 것이 바람직하며, 따라서 릿지 스트라이프의 양측면들을 보다 수직하게 만드는 것이 바람직하다. 이는, 릿지 스트라이프가 좁으면, 릿지 스트라이프의 상부 표면의 면적이 감소되어, p측 전극과의 접촉 면적이 감소됨으로써, p측 전극의 접촉 저항을 증가시키는 문제를 일으키기 때문이다.
따라서, 제3 실시예에서, 제1 또는 제2 실시예에 따른 GaN계 반도체 레이저에서 릿지 스트라이프(15)의 양측면들의 수직성을 향상시키는 방법에 대해 설명한다.
즉, 제1 또는 제2 실시예에서, GaN계 반도체층(12)이 마스크층(14)을 사용하여 RIE법에 의해 사전결정된 깊이까지 건식 에칭되어, 릿지 스트라이프(15)를 형성하는 경우, RIE법의 조건은 다음과 같이 결정된다. 염소계 가스가 에칭 가스로서 사용되고, 가스 압력은 0.5 내지 1.5Pa이며, 가스 유량은 5 내지 100sccm, 예를 들어, 90sccm이다. 도 26은 다양한 가스 압력 하에서 RIE법에 의해 형성된 릿지 스트라이프(15)의 양측면들의 n형 GaN 기판(11)의 표면에 대한 경사각 θ의 측정 결과를 도시한다. 단, 가스 유량은 90sccm이었다.
도 26은, 0.5 내지 1.5Pa의 가스 압력 내에서, 경사각 θ는 약 82 내지 87.8°이며, 높은 수직성이 얻어진다는 것을 나타낸다. 특히, 가스 압력이 1.5P인 경우, 경사각 θ는 약 87.8°이고, 매우 높은 수직성이 나타난다. 도 27은 1.5Pa의 가스 압력 하에서 RIE법에 의해 형성된 릿지 스트라이프(15)의 샘플의 단면 SEM상을 도시한다.
제3 실시예에서, 이외 특징들은 제1 또는 제2 실시예와 동일하다.
제3 실시예에 따르면, 제1 또는 제2 실시예와 동일한 이점들에 부가하여, 다음과 같은 이점을 얻을 수 있다. 릿지 스트라이프(15)의 양측면들의 수직성이 향상되기 때문에, GaN계 반도체 레이저의 킹크 레벨을 향상시키고 동시에 발열을 억제하는 것이 가능할 수 있다.
이상, 본 발명의 실시예들에 대해 상세히 설명했지만, 본 발명은 실시예들에 한정되는 것은 아니며, 본 발명의 기술적 사상에 기초하여 각종 변형들이 이루어질 수 있다.
예를 들어, 실시예들에서 설명된 값들, 구조들, 기판들, 원료들, 공정들 등은 단지 예일 뿐, 필요에 따라, 상이한 값들, 구조들, 기판들, 원료들, 공정들 등이 사용될 수 있다.
구체적으로, 예를 들어, 제1 내지 제3 실시예에서, 본 발명을 SCH 구조를 갖는 GaN계 반도체 레이저의 제조에 적용하는 경우에 대해 설명하였다. 그러나, 본 발명은, 예를 들어, DH(Double Heterostructure) 구조를 갖는 GaN계 반도체 레이저의 제조에 적용할 수도 있다.
본원은 2008년 12월 15일에 일본 특허청에 출원된 일본 특허 출원 번호 제2008-318052호에 기재된 바와 관련된 요지를 포함하며, 그 전체 내용은 본원에 참조로서 포함된다.
다양한 변형, 조합, 서브 조합 및 변경이 첨부된 특허청구범위 및 그 균등물의 범위 내에 있는 한, 설계 요건 및 다른 요소들에 따라 다양한 변형, 조합, 서브 조합 및 변경이 발생할 수 있다는 것을 본 기술분야의 당업자들이라면 이해해야 한다.
도 1은 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도이다.
도 2는 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도이다.
도 3은 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도이다.
도 4는 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 평면도이다.
도 5는 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도이다.
도 6의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 7의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 8의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 9의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 10의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레 이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 11의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 12의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 13의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 14의 (a) 및 (b)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 15의 (a), (b) 및 (c)는 각각, 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도, 단면도 및 단면도이다.
도 16은 본 발명의 제1 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 평면도이다.
도 17은 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도이다.
도 18은 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도이다.
도 19는 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도이다.
도 20의 (a) 및 (b)는 각각, 본 발명의 제2 실시예에 따른 GaN계 반도체 레 이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 21의 (a) 및 (b)는 각각, 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 22의 (a) 및 (b)는 각각, 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 23의 (a) 및 (b)는 각각, 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 24의 (a) 및 (b)는 각각, 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 25의 (a) 및 (b)는 각각, 본 발명의 제2 실시예에 따른 GaN계 반도체 레이저의 제조 방법을 설명하는 투시도 및 단면도이다.
도 26은 본 발명의 제3 실시예에 따른 GaN계 반도체 레이저의 제조 방법에서 릿지 스트라이프를 RIE법으로 형성할 때의 에칭 가스 압력에 따른 릿지 스트라이프의 양측면들의 경사각의 변화를 도시하는 개략도이다.
도 27은 본 발명의 제3 실시예에 따른 GaN계 반도체 레이저의 제조 방법에서 RIE법에 의해 최적의 에칭 가스 압력 하에서 형성된 릿지 스트라이프의 샘플의 단면 SEM 상을 도시하는 도면 대용의 사진이다.
도 28은 단부면 근처에서 전류 비주입 구조를 포함하는 종래의 질화물계 반도체 레이저의 제1 예를 도시하는 개략도이다.
도 29는 단부면 근처에서 전류 비주입 구조를 포함하는 종래의 질화물계 반 도체 레이저의 제2 예를 도시하는 개략도이다.
도 30은 단부면 근처에서 전류 비주입 구조를 포함하는 종래의 질화물계 반도체 레이저의 제3 예를 도시하는 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: n형 GaN 기판
12: GaN계 반도체층
13, 21: 절연막
14: 마스크층
14a: 마스크부
15: 릿지 스트라이프
16a, 16b: 홈
17, 18: 레지스트
19: 금속막
20: p측 전극
22: 패드 전극
23: n측 전극

Claims (8)

  1. 반도체 레이저의 제조 방법으로서,
    레이저 구조가 형성되는 질화물계 III-V족 화합물 반도체층 상에 형성될 릿지 스트라이프(ridge stripe)에 대응하는 스트라이프 형상의 마스크부를 갖는 마스크층을 형성하는 단계;
    상기 마스크층을 사용하여 상기 질화물계 III-V족 화합물 반도체층을 사전결정된 깊이까지 에칭하여 릿지 스트라이프를 형성하는 단계;
    상기 마스크층 및 상기 질화물계 III-V족 화합물 반도체층을 덮도록 레지스트를 형성하여, 상기 릿지 스트라이프의 전류 주입 영역에 대응하는 상기 마스크층의 상기 스트라이프 형상의 마스크부의 부분 상에서 상기 레지스트의 두께가 최소화되도록 하는 단계;
    상기 마스크층의 상기 스트라이프 형상의 마스크부가 노출될 때까지 상기 레지스트를 에치백하는 단계;
    상기 마스크층의 노출된 상기 스트라이프 형상의 마스크부를 에칭에 의해 제거하여 상기 릿지 스트라이프의 상부 표면을 노출시키는 단계;
    상기 레지스트 및 노출된 상기 릿지 스트라이프 상에 전극 형성용 금속막을 형성하여 상기 릿지 스트라이프 상에 전극을 형성하는 단계;
    상기 레지스트를 그 위에 형성된 상기 금속막과 함께 제거하는 단계; 및
    상기 레지스트를 제거한 후, 상기 마스크층을 에칭에 의해 제거하는 단계
    를 포함하는, 반도체 레이저의 제조 방법.
  2. 제1항에 있어서,
    공진기 단부면 형성 위치와 상기 전극 사이에 배치되어 있는 상기 릿지 스트라이프의 부분은 전류 비주입 영역으로서 역할을 하는, 반도체 레이저의 제조 방법.
  3. 제2항에 있어서,
    상기 마스크층 및 상기 질화물계 III-V족 화합물 반도체층을 덮도록 제1 레지스트를 형성하고, 개구 - 상기 개구는 상기 릿지 스트라이프의 상기 전류 주입 영역을 포함하고 상기 릿지 스트라이프의 연장 방향으로 상기 전류 주입 영역의 길이와 동일한 폭을 가짐 - 를 상기 제1 레지스트에 형성한 후, 상기 제1 레지스트 및 상기 개구 상에 제2 레지스트를 형성함으로써 상기 레지스트가 형성되는, 반도체 레이저의 제조 방법.
  4. 제3항에 있어서,
    상기 마스크층이 에칭에 의해 제거된 후, 상기 전극, 상기 전극이 형성되어 있지 않은 상기 릿지 스트라이프의 부분의 상기 상부 표면, 상기 릿지 스트라이프의 양측면들 및 상기 릿지 스트라이프의 양측들 상의 저면들 상에 연장되도록 전류 협착용 절연막을 형성하는 단계를 더 포함하는, 반도체 레이저의 제조 방법.
  5. 제4항에 있어서,
    상기 전류 협착용 절연막을 형성한 후, 상기 전극 상에 배치되어 있는 상기 전류 협착용 절연막의 부분을 에칭하여 상기 전극을 노출시키는 단계를 더 포함하는, 반도체 레이저의 제조 방법.
  6. 제5항에 있어서,
    상기 전극을 노출시킨 후, 상기 전극 및 상기 전류 협착용 절연막 상에 연장되는 패드 전극을 형성하는 단계를 더 포함하는, 반도체 레이저의 제조 방법.
  7. 제6항에 있어서,
    상기 릿지 스트라이프의 최상부는 p형 콘택트층을 포함하고, 상기 전극은 상기 p형 콘택트층과 접촉하는 p측 전극인, 반도체 레이저의 제조 방법.
  8. 제7항에 있어서,
    상기 전극의 최하층은 Pd 또는 Ni로 구성되고, 상기 패드 전극의 최하층은 Ti로 구성되는, 반도체 레이저의 제조 방법.
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