JP7167793B2

JP7167793B2 - 半導体装置の製造方法

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Publication number: JP7167793B2
Application number: JP2019054196A
Authority: JP
Inventors: 潤一郎黒崎
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2019-03-22
Filing date: 2019-03-22
Publication date: 2022-11-09
Anticipated expiration: 2039-03-22
Also published as: JP2020155675A

Description

本発明は、III 族窒化物半導体からなる半導体装置の製造方法に関する。

III 族窒化物半導体からなる半導体装置の製造においては、ゲート絶縁膜のパターニング、トレンチの形成、電極の成膜など、多数のレジストマスク形成・剥離工程を経る必要がある。

特許文献１には、トレンチゲート型の縦型ＨＦＥＴが記載されている。縦型ＨＦＥＴは、ＧａＮ基板上に、ｎ^-－ＧａＮからなるドリフト層、ｐ－ＧａＮ層、ｎ⁺－ＧａＮからなるキャップ層が順に積層された積層体を有する。また、キャップ層、ｐ－ＧａＮ層を貫通してドリフト層に達するトレンチと、トレンチ底面、側面、キャップ層表面に連続して膜状に設けられた再成長層とを有し、再成長層はｉ－ＧａＮからなる電子走行層と、ＡｌＧａＮからなる電子供給層とで構成されることが記載されている。また、再成長層およびキャップ層を貫通してｐ－ＧａＮ層に達する溝を設け、その溝の底面にｐ部電極を設け、ｐ部電極上および再成長層上にソース電極を設けることが記載されている。

また、特許文献１には、ｐ部電極を形成するための溝は、レジストマスクを用いてドライエッチングにより形成し、その後、レジストマスクを除去し、再度レジストマスクを設けて蒸着、リフトオフによりｐ部電極を形成することが記載されている。その後、さらにレジストマスクを設けて、蒸着、リフトオフによってｐ部電極上および再成長層上にソース電極を形成することが記載されている。このように、レジストマスクの形成・剥離を複数回繰り返すことが記載されている。

特許文献２には、絶縁膜の表面に対して疎水化表面処理などをせずに、絶縁膜上にレジストマスクを形成することで、絶縁膜とレジストマスクの密着性を抑制することが記載されている。そして、レジストマスクの開口に露出する絶縁膜をウェットエッチングして除去する際に、側面から絶縁膜とレジストマスクの隙間にエッチャントを入り込ませることで、絶縁膜を薄くすることが記載されている。

特開２０１１－８２３９７号公報特開２０１６－１６２７８６号公報

半導体装置の製造においては、絶縁膜上にレジストマスクを形成し、そのレジストマスクを用いてドライエッチングやウェットエッチングなどをし、レジストマスクを剥離した後に、再度、絶縁膜上にレジストマスクを形成して、そのレジストマスクを用いて絶縁膜をウェットエッチングする工程を有する場合がある。再度のレジストマスクを用いたウェットエッチングでは、レジストマスクと絶縁膜との間にエッチャントが侵入し、絶縁膜が異常にサイドエッチングされてしまい、残すべき部分もエッチングされてしまう問題があった。

そこで本発明の目的は、半導体装置の製造方法において、絶縁膜上に再度レジストマスクを形成して絶縁膜をウェットエッチングをする場合に、異常なサイドエッチングを防止することである。

本発明の第１態様は、半導体層上に、Ｓｉを構成元素として含む材料からなる第１絶縁膜を形成する第１工程と、第１絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第２工程と、第１レジストマスクを除去する第３工程と、第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第４工程と、第２絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第５工程と、第２レジストマスクの開口に露出する第１絶縁膜および第２絶縁膜をウェットエッチングする第６工程と、を有することを特徴とする半導体装置の製造方法である。

本発明の第１態様において、第２工程後、第３工程前に、第１レジストマスクの開口に露出する第１絶縁膜をウェットエッチングにより除去して半導体層表面を露出させ、その露出させた半導体層上、および第１レジストマスク上に、第１金属膜を形成する工程をさらに有し、第３工程は、第１レジストマスクを除去することで、第１レジストマスク上の第１金属膜を除去し、半導体層上の第１金属膜を残す工程であってもよい。

また、本発明の第１態様において、第６工程後、第２レジストマスク上、および第２レジストマスクの開口底面に、第２金属膜を形成し、第２レジストマスクを除去することで、第２レジストマスク上の第２金属膜を除去し、第２レジストマスクの開口底面の第２金属膜を残す工程をさらに有していてもよい。

また、本発明の第１態様において、第１絶縁膜および第２絶縁膜は、ＳｉＯ₂としてもよく、第４工程は、第２絶縁膜をＡＬＤ法により形成する工程としてもよい。また、第４工程後、第５工程前に、第２絶縁膜表面をＨＭＤＳ処理する工程をさらに有していてもよい。

本発明の第２態様は、半導体層上に、Ｓｉを構成元素として含まない材料からなる第１絶縁膜を形成する第１工程と、第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第２工程と、第２絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第３工程と、第１レジストマスクを除去する第４工程と、第２絶縁膜上に、Ｓｉを構成元素として含む材料からなる第３絶縁膜を形成する第５工程と、第３絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第６工程と、第２レジストマスクの開口に露出する第１絶縁膜、第２絶縁膜、および第３絶縁膜をウェットエッチングする第７工程と、を有することを特徴とする半導体装置の製造方法である。

本発明の第２態様において、第３工程後、第４工程前に、第１レジストマスクの開口に露出する第１絶縁膜をウェットエッチングにより除去して半導体層表面を露出させ、その露出させた半導体層上、および第１レジストマスク上に、第１金属膜を形成する工程をさらに有し、第４工程は、第１レジストマスクを除去することで、第１レジストマスク上の第１金属膜を除去し、半導体層上の第１金属膜を残す工程であってもよい。

また本発明の第２態様において、第７工程後、第２レジストマスク上、および第２レジストマスクの開口底面に、第２金属膜を形成し、第２レジストマスクを除去することで、第２レジストマスク上の第２金属膜を除去し、第２レジストマスクの開口底面の第２金属膜を残す工程をさらに有していてもよい。

また本発明の第２態様において、第１絶縁膜は、Ａｌ₂Ｏ₃であってもよく、第２絶縁膜および第３絶縁膜は、ＳｉＯ₂であってもよい。また、第２工程は、第２絶縁膜をＡＬＤ法により形成する工程であり、第５工程は、第３絶縁膜をＡＬＤ法により形成する工程であってもよい。また、第５工程後、第６工程前に、第３絶縁膜表面をＨＭＤＳ処理する工程をさらに有していてもよい。

本発明では、絶縁膜に対する第２レジストマスクの密着性を向上させることができ、絶縁膜の異常なサイドエッチングを防止することができる。

実施例１の半導体装置の構成を示した図。実施例１の半導体装置の製造工程を示した図。実施例１の半導体装置の製造工程を示した図。実施例１の半導体装置の製造工程を示した図。実施例１の半導体装置の製造工程を示した図。実施例１の半導体装置の製造工程を示した図。

以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限るものではない。

図１は、実施例１の半導体装置の構成を示した図である。図１のように、実施例１の半導体装置は、トレンチゲート型の縦型ＦＥＴであり、基板１１０と、第１のｎ層１２０と、ｐ層１３０と、第２のｎ層１４０と、トレンチＴ１と、リセスＲ１と、絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。絶縁膜Ｆ１は、本発明の第１絶縁膜および第２絶縁膜に相当する。

基板１１０は、ｃ面を主面とするＳｉドープのｎ－ＧａＮからなる厚さ３００μｍの平板状の基板である。Ｓｉ濃度は、１×１０¹⁸／ｃｍ³である。ｎ－ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。

第１のｎ層１２０は、基板１１０上（基板１１０の一方の表面１００ａ）に積層され、ｃ面を主面とするＳｉドープのｎ－ＧａＮ層である。第１のｎ層１２０の厚さは１０μｍ、Ｓｉ濃度は１×１０¹⁶／ｃｍ³である。

ｐ層１３０は、第１のｎ層１２０上に積層され、ｃ面を主面とするＭｇドープのｐ－ＧａＮ層である。ｐ層１３０の厚さは１．０μｍ、Ｍｇ濃度は２×１０¹⁸／ｃｍ³である。

第２のｎ層１４０は、ｐ層１３０上に積層され、ｃ面を主面とするＳｉドープのｎ－ＧａＮ層である。第２のｎ層１４０の厚さは０．２μｍ、Ｓｉ濃度は１×１０¹⁸／ｃｍ³である。

トレンチＴ１は、第２のｎ層１４０表面の所定位置に形成された溝であり、第２のｎ層１４０およびｐ層１３０を貫通して第１のｎ層１２０に達する深さである。トレンチＴ１の底面Ｔ１ａには第１のｎ層１２０が露出し、トレンチＴ１の側面Ｔ１ｂには第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０が露出する。このトレンチＴ１の側面Ｔ１ｂに露出するｐ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。また、トレンチＴ１の側面Ｔ１ｂはａ面であり、そのａ面には微細な凹凸が設けられている。この凹凸によりトレンチＴ１の側面Ｔ１ｂの面積が広くなり、これにより半導体装置の電気的特性の向上を図っている。

絶縁膜Ｆ１は、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、第２のｎ層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。絶縁膜Ｆ１は、ゲート絶縁膜と、パッシベーション膜とを兼ねている。パッシベーション膜は、第２のｎ層１４０表面での電流リークを抑制するために設けるものである。

絶縁膜Ｆ１は、Ａｌ₂Ｏ₃からなる第１絶縁膜Ｆ１Ａ、ＳｉＯ₂からなる第２絶縁膜Ｆ１Ｂ、ＳｉＯ₂からなる第３絶縁膜Ｆ１Ｃを順に積層した３層からなる。第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃは、ボディ電極Ｂ１およびソース電極Ｓ１の形成時に用いるレジストマスクとの密着性を高めるために必要となる層である。詳しくは、後述の製造方法の段において説明する。

第１絶縁膜Ｆ１Ａの厚さは１００ｎｍである。第１絶縁膜Ｆ１Ａの厚さはこれに限らず、ゲート絶縁膜およびパッシベーション膜として必要な厚さであれば任意である。第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃの厚さは１０ｎｍである。第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃの厚さはこれに限らないが、２～２０ｎｍであることが好ましい。この範囲であれば、被覆性が十分となり、絶縁膜Ｆ１のウェットエッチングによるパターニングの精度を向上させることができる。より好ましくは５～１５ｎｍである。

第１絶縁膜Ｆ１Ａの材料には、Ａｌ₂Ｏ₃以外にも、ＺｒＯＮ、ＡｌＯＮ、ＺｒＯ₂、ＨｆＯ₂、ＨｆＯＮ、ＳｉＯＦ、ＳｉＯＣ、ＳｉＯ₂などの絶縁材料を用いることができる。第１絶縁膜Ｆ１Ａは複数の層により構成されていてもよい。第１絶縁膜Ｆ１Ａの最表層としてＳｉを構成元素として含む材料を用いる場合には、第２絶縁膜Ｆ１Ｂは設ける必要はない。その理由は、製造方法の段において説明する。

第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃの材料には、ＳｉＯ₂以外にも、Ｓｉを構成元素として含む任意の絶縁材料を用いることができ、たとえば、ＳｉＯＦ、ＳｉＯＣ、ＳｉＯＮを用いることができる。特に実施例１のようにＳｉＯ₂が好ましい。段差被覆性に優れたＡＬＤ法を用いて形成することができるためである。

なお、実施例１では、絶縁膜Ｆ１はゲート絶縁膜とパッシベーション膜を兼ねているが、パッシベーション膜としての役割のみとし、ゲート絶縁膜を別途設けてもよい。

ゲート電極Ｇ１は、絶縁膜Ｆ１を介して、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、トレンチＴ１の上面に連続して膜状に設けられている。ゲート電極Ｇ１は、Ａｌからなる。

リセスＲ１は、第２のｎ層１４０表面の所定位置に設けられた溝であり、第２のｎ層１４０を貫通してｐ層１３０に達する深さである。リセスＲ１の底面にはｐ層１３０が露出し、側面にはｐ層１３０、第２のｎ層１４０が露出する。リセスＲ１の側面はｍ面である。

ボディ電極Ｂ１は、リセスＲ１の底面に設けられている。ボディ電極Ｂ１は、Ｐｄからなる。

ソース電極Ｓ１は、ボディ電極Ｂ１上、第２のｎ層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。

ドレイン電極Ｄ１は、基板１１０の裏面（第１のｎ層１２０が設けられている側とは反対側の面１００ｂ）に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料からなり、Ｔｉ／Ａｌからなる。

次に、実施例１の半導体装置の製造方法について、図２～６を参照に説明する。なお、図３～６では、リセスＲ１近傍の領域を示している。

まず、ｃ面を主面とするｎ－ＧａＮからなる基板１１０を用意し、ＭＯＣＶＤ法によって、第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０を順に形成する（図２（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ₃）₃：ＴＭＧ）、Ｉｎ源は、トリメチルインジウム（Ｉｎ（ＣＨ₃）₃：ＴＭＩ）、Ａｌ源は、トリメチルアルミニウム（Ａｌ（ＣＨ₃）₃：ＴＭＡ）である。また、ｎ型ドーパントガスは、シラン（ＳｉＨ₄）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ₅Ｈ₅）₂：ＣＰ₂Ｍｇ）である。キャリアガスは水素や窒素である。

次に、第２のｎ層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１を形成する（図２（ｂ）参照）。ドライエッチングは、第１のｎ層１２０が露出するまで行う。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ₂、ＳｉＣｌ₄、ＣＣｌ₄である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。

次に、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液を用いてトレンチＴ１の側面Ｔ１ｂのウェットエッチングを行う。ＴＭＡＨ水溶液は、III 族窒化物半導体のｃ面以外をウェットエッチングすることが可能であり、ウェットエッチングはｍ面が露出するまで進行する。これによりドライエッチングによるダメージ層を除去することができる。また、側面Ｔ１ｂを第２のｎ層１４０表面に対して垂直にすることができ、耐圧の向上を図ることができる。また、トレンチＴ１の側面Ｔ１ｂはａ面である。そのため、トレンチＴ１の側面Ｔ１ｂは、ｍ面で構成されるノコギリ歯状のギザギザにエッチングされる。ノコギリ歯状となることでトレンチＴ１の側面Ｔ１ｂの面積が増え、半導体装置の電気的特性が向上する。ウェットエッチング溶液には、ＴＭＡＨ以外にも、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ₃ＰＯ₄（リン酸）などを用いることができる。

次に、第２のｎ層１４０表面の所定位置をドライエッチングすることで、リセスＲ１を形成する（図２（ｃ）参照）。エッチングは、ｐ層１３０が露出するまで行う。エッチングガスは、トレンチＴ１の形成時と同様である。

なお、実施例１では、トレンチＴ１の形成後にリセスＲ１を形成しているが、先にリセスＲ１を形成し、後にトレンチＴ１を形成してもよい。

また、リセスＲ１の形成後、リセスＲ１の側面をウェットエッチングしてもよい。ドライエッチングによるダメージ層を除去することができ、リセスＲ１のパターンをより高精度に形成することができる。この時のウェットエッチング溶液は、トレンチＴ１の側面Ｔ１ｂのウェットエッチング時と同様である。

次に、窒素雰囲気で加熱することにより、ｐ層１３０のｐ型化を行う。リセスＲ１の底面により露出したｐ層１３０から効率的に水素が抜け出すため、効率的にｐ層１３０中のＭｇの活性化を行うことができる。

次に、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、および第２のｎ層１４０表面に連続して、ＡＬＤ法によってＡｌ₂Ｏ₃からなる第１絶縁膜Ｆ１Ａを形成する（図３（ａ）参照）。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに第１絶縁膜Ｆ１Ａを形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いて第１絶縁膜Ｆ１Ａを形成しているが、スパッタやＣＶＤ法などによって形成してもよい。

次に、第１絶縁膜Ｆ１Ａ上に、ＡＬＤ法によってＳｉＯ_２からなる第２絶縁膜Ｆ１Ｂを形成する（図３（ｂ）参照）。この第２絶縁膜Ｆ１Ｂは、次工程で形成する第１レジストマスクＲＭ１との密着性を向上させるために設けるものである。第１絶縁膜Ｆ１Ａは、Ａｌ_２Ｏ_３からなり、構成元素としてＳｉを含まないため、ＨＭＤＳ処理をしてもレジストとの密着性が低い。そこで、構成元素としてＳｉを含む材料であるＳｉＯ_２からなる第２絶縁膜Ｆ１Ｂを間に挟むことで、第１レジストマスクＲＭ１との密着性向上を図っている。なお、第１絶縁膜Ｆ１Ａの材料を、構成元素としてＳｉを含む材料とする場合には、第１絶縁膜Ｆ１Ａと第１レジストマスクＲＭ１との密着性は十分であるため、第２絶縁膜Ｆ１Ｂの形成を省略することができる。

第２絶縁膜Ｆ１Ｂの形成にＡＬＤ法を用いるのは、第１絶縁膜Ｆ１Ａの全面を均一に覆うように形成するためである。第２絶縁膜Ｆ１Ｂが均一かつ十分な厚さに形成されていないと、第１絶縁膜Ｆ１Ａ表面の一部に第２絶縁膜Ｆ１Ｂによって覆われていない領域が存在してしまうおそれがある。すると、次工程で形成する第１レジストマスクＲＭ１との密着性の低い領域が生じ、後工程の第１絶縁膜Ｆ１Ａおよび第２絶縁膜Ｆ１Ｂのパターニングが精度よくできないおそれがある。このような理由から、第２絶縁膜Ｆ１Ｂの厚さは２～２０ｎｍが好ましく、より好ましくは５～１５ｎｍである。

なお、第２絶縁膜Ｆ１Ｂは、第１絶縁膜Ｆ１Ａの成膜後に連続的に成膜してもよい。また、実施例１では段差被覆性の高さからＡＬＤ法を用いて第２絶縁膜Ｆ１Ｂを形成しているが、スパッタやＣＶＤ法などによって形成してもよい。

次に、第２絶縁膜Ｆ１Ｂ表面をＨＭＤＳ処理し、第２絶縁膜Ｆ１Ｂ上に、フォトリソグラフィにより第１レジストマスクＲＭ１を形成する（図４（ａ）参照）。第１レジストマスクＲＭ１は、平面視においてリセスＲ１およびその近傍を含むように開口したパターンである。第１レジストマスクＲＭ１には、ポジ型のフォトレジストを用いる。

次に、第１レジストマスクＲＭ１の開口に露出する第１絶縁膜Ｆ１Ａ、および第２絶縁膜Ｆ１Ｂをウェットエッチングにより除去し、リセスＲ１の底面（ｐ層１３０）、側面および第２のｎ層１４０表面のうちリセスＲ１近傍の領域を露出させる（図４（ｂ）参照）。ウェットエッチング液には、たとえばフッ酸（ＨＦ）を用いる。

次に、第１レジストマスクＲＭ１上、および第１レジストマスクＲＭ１の開口底面（リセスＲ１底面、側面、ｎ層１４０表面のうちリセスＲ１近傍の領域）に、ボディ電極Ｂ１となる第１金属膜Ｍ１を形成する（図４（ｃ）参照）。第１金属膜Ｍ１は、蒸着やスパッタにより形成する。

次に、第１レジストマスクＲＭ１を剥離液を用いて除去し、なおも残存する第１レジストマスクＲＭ１を酸素プラズマを用いたアッシングにより除去する。第１レジストマスクＲＭ１上の第１金属膜Ｍ１は除去され、第１レジストマスクＲＭ１の開口底面に形成された第１金属膜Ｍ１は残される。このようにして、第１金属膜Ｍ１をリフトオフ法によりパターニングし、ボディ電極Ｂ１を形成する（図４（ｄ）参照）。

次に、ボディ電極Ｂ１上および第２絶縁膜Ｆ１Ｂ上に連続して、ＡＬＤ法によってＳｉＯ₂からなる第３絶縁膜Ｆ１Ｃを形成する（図５参照）。

第３絶縁膜Ｆ１Ｃを設けるのは、絶縁膜Ｆ１の最表面をレジスト塗布履歴のない状態とするためである。第２絶縁膜Ｆ１Ｂの表面には、第１レジストマスクＲＭ１が形成、剥離されている。そのため、第２絶縁膜Ｆ１Ｂの表面状態が変化しており、第２絶縁膜Ｆ１Ｂ表面に再度レジストマスクを設けると密着性が悪い。第２絶縁膜Ｆ１Ｂの表面状態は、第２絶縁膜Ｆ１Ｂ表面をＨＭＤＳ処理しても回復しない。そこで、第２絶縁膜Ｆ１Ｂ上に第３絶縁膜Ｆ１Ｃを設けることで、絶縁膜Ｆ１の最表面をレジストの塗布履歴のない状態にリセットし、次工程で第３絶縁膜Ｆ１Ｃ上に第２レジストマスクＲＭ２を形成したときに密着性を良好としている。

また、第３絶縁膜Ｆ１Ｃの形成方法としてＡＬＤ法を用いるのは、第２絶縁膜Ｆ１Ｂの全面を均一に覆うように形成するためである。第３絶縁膜Ｆ１Ｃが均一かつ十分な厚さに形成されていないと、第２絶縁膜Ｆ１Ｂ表面の一部に第３絶縁膜Ｆ１Ｃによって覆われていない領域が存在してしまうおそれがある。そのような領域は、レジストの塗布履歴のある領域であり、次工程で形成する第２レジストマスクＲＭ２との密着性の低い領域である。そのため、後工程の第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃのウェットエッチングにおいて異常なサイドエッチングが発生する可能性がある。このような理由から、第３絶縁膜Ｆ１Ｃの厚さは２～２０ｎｍが好ましく、より好ましくは５～１５ｎｍである。

次に、第３絶縁膜Ｆ１Ｃ表面をＨＭＤＳ処理し、第３絶縁膜Ｆ１Ｃ上に、フォトリソグラフィにより第２レジストマスクＲＭ２を形成する（図６（ａ）参照）。第２レジストマスクＲＭ２は、平面視においてボディ電極Ｂ１およびその近傍を含むように開口したパターンである。第２レジストマスクＲＭ２には、ポジ型のフォトレジストを用いる。

次に、第２レジストマスクＲＭ２の開口に露出する第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂ、および第３絶縁膜Ｆ１Ｃをウェットエッチングにより除去し、ボディ電極Ｂ１、および第２のｎ層１４０表面のうちボディ電極Ｂ１近傍の領域を露出させる（図６（ｂ）参照）。ウェットエッチング液には、たとえばフッ酸（ＨＦ）を用いる。

ここで、第２レジストマスクＲＭ２は、レジストの塗布履歴のない第３絶縁膜Ｆ１Ｃ表面に設けられるため、第３絶縁膜Ｆ１Ｃに対して密着性がよく、ウェットエッチング液が第２レジストマスクＲＭ２と第３絶縁膜Ｆ１Ｃの間に侵入しない。そのため、異常なサイドエッチングが防止され、サイドエッチング量も少なく、第２レジストマスクＲＭ２の開口パターンとほぼ同一のパターンに第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃをウェットエッチングすることができる。

次に、第２レジストマスクＲＭ２上、および第２レジストマスクＲＭ２の開口底面（ボディ電極Ｂ１上、リセスＲ１近傍の第２のｎ層１４０表面）に、ソース電極Ｓ１となる第２金属膜Ｍ２を形成する（図６（ｃ）参照）。第２金属膜Ｍ２は、蒸着やスパッタにより形成する。

次に、第２レジストマスクＲＭ２を剥離液を用いて除去し、なおも残存する第２レジストマスクＲＭ２を酸素プラズマを用いたアッシングにより除去する。第２レジストマスクＲＭ２上の第２金属膜Ｍ２は除去され、第２レジストマスクＲＭ２の開口底面に形成された第２金属膜Ｍ２は残される。このようにして、第２金属膜Ｍ２をリフトオフ法によりパターニングし、ソース電極Ｓ１を形成する（図６（ｄ）参照）。

次に、リフトオフ法を用いてゲート電極Ｇ１を形成し、さらに基板１１０裏面にリフトオフ法を用いてドレイン電極Ｄ１を形成する。以上によって、図１に示す実施例１の半導体装置が製造される。

以上、実施例１の半導体装置の製造方法では、レジストの塗布履歴のある第２絶縁膜Ｆ１Ｂ上に第３絶縁膜Ｆ１Ｃを形成し、表面をレジストの塗布履歴のない状態とし、そのレジストの塗布履歴のない第３絶縁膜Ｆ１Ｃ上に第２レジストマスクＲＭ２を形成している。そのため、第２レジストマスクＲＭ２を用いて第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂ、および第３絶縁膜Ｆ１Ｃをウェットエッチングする際に、異常なサイドエッチングが発生するのを防止することができる。

次に、実施例１の半導体装置に関する実験結果を説明する。

（実験１）
実施例１の半導体装置の製造工程により第２レジストマスクＲＭ２を作製した段階までの試料１を作製した。つまり、第１レジストマスクＲＭ１を除去して第２絶縁膜Ｆ１Ｂ上に第３絶縁膜Ｆ１Ｃを形成し、さらに第３絶縁膜Ｆ１Ｃ上に開口を有した第２レジストマスクＲＭ２を形成した段階である。第１絶縁膜Ｆ１Ａは厚さ１００ｎｍのＡｌ₂Ｏ₃、第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃは厚さ１０ｎｍのＳｉＯ₂とした。このようにして作製した試料１について、フッ酸を用いたウェットエッチングを５分間行った。

その結果、第２レジストマスクＲＭ２と第３絶縁膜Ｆ１Ｃとの間にウェットエッチング液の侵入は見られず、サイドエッチングは１００ｎｍであり、異常なサイドエッチングは見られなかった。

（実験２）
実施例１の半導体装置の製造工程により第２絶縁膜Ｆ１Ｂまで作製し、さらに第２絶縁膜Ｆ１Ｂ上に開口を有した第２レジストマスクＲＭ２を作製した。第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂの材料や厚さは実験１と同様である。このようにして作製した試料２について、フッ酸を用いたウェットエッチングを５分間行った。

その結果、第２レジストマスクＲＭ２と第２絶縁膜Ｆ１Ｂとの間にウェットエッチング液の侵入が見られ、第２レジストマスクＲＭ２の浮きやずれが発生した。また、ウェットエッチング液の侵入は、第２レジストマスクＲＭ２の開口から１０μｍ以上の位置まで見られた。このように、第３絶縁膜Ｆ１Ｃを形成していない試料２では、異常なサイドエッチングが発生した。

（実験３）
第２絶縁膜Ｆ１Ｂの厚さを１０ｎｍから５０ｎｍに変更した以外は実験２と同様にして試料３を作製した。

その結果、実験２と同様に異常なサイドエッチングが発生した。

実験１～３の結果から、異常なサイドエッチングは絶縁膜の厚さの問題ではなく、絶縁膜表面のレジスト塗布履歴の有無が重要であることがわかり、異常なサイドエッチングを防止するためには、レジストの塗布履歴のない絶縁膜上にレジストマスクを形成することが必要であるとわかった。

（変形例）
実施例１は、ボディ電極Ｂ１、およびソース電極Ｓ１の連続形成に本発明を利用するものであるが、本発明はこれに限るものではない。絶縁膜上に再度レジストマスクを形成し、絶縁膜をウェットエッチングする工程を有した半導体装置の製造方法であれば、本発明は適用可能である。

また、本発明はIII 族窒化物半導体からなる半導体装置に限らず、任意の半導体材料からなる半導体装置の製造方法に適用することができる。

本発明は、ＦＥＴ、ダイオードなど各種半導体装置の製造に利用することができる。

１１０：基板
１２０：第１のｎ層
１３０：ｐ層
１４０：第２のｎ層
Ｆ１：絶縁膜
Ｆ１Ａ：第１絶縁膜
Ｆ１Ｂ：第２絶縁膜
Ｆ１Ｃ：第３絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス
ＲＭ１：第１レジストマスク
ＲＭ２：第２レジストマスク
Ｍ１：第１金属膜
Ｍ２：第２金属膜

Claims

半導体層上に、Ｓｉを構成元素として含む材料からなる第１絶縁膜を形成する第１工程と、
前記第１絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第２工程と、
前記第１レジストマスクを除去する第３工程と、
前記第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第５工程と、
前記第２レジストマスクの開口に露出する前記第１絶縁膜および前記第２絶縁膜をウェットエッチングする第６工程と、
を有することを特徴とする半導体装置の製造方法。
前記第２工程後、前記第３工程前に、前記第１レジストマスクの開口に露出する前記第１絶縁膜をウェットエッチングにより除去して前記半導体層表面を露出させ、その露出させた前記半導体層上、および前記第１レジストマスク上に、第１金属膜を形成する工程をさらに有し、
前記第３工程は、前記第１レジストマスクを除去することで、前記第１レジストマスク上の前記第１金属膜を除去し、前記半導体層上の前記第１金属膜を残す工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第６工程後、前記第２レジストマスク上、および前記第２レジストマスクの開口底面に、第２金属膜を形成し、前記第２レジストマスクを除去することで、前記第２レジストマスク上の前記第２金属膜を除去し、前記第２レジストマスクの開口底面の前記第２金属膜を残す工程をさらに有する、
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ₂からなることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置の製造方法。
前記第４工程は、前記第２絶縁膜をＡＬＤ法により形成する工程である、ことを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
前記第４工程後、前記第５工程前に、前記第２絶縁膜表面をＨＭＤＳ処理する工程をさらに有する、ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置の製造方法。
半導体層上に、Ｓｉを構成元素として含まない材料からなる第１絶縁膜を形成する第１工程と、
前記第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第２工程と、
前記第２絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第３工程と、
前記第１レジストマスクを除去する第４工程と、
前記第２絶縁膜上に、Ｓｉを構成元素として含む材料からなる第３絶縁膜を形成する第５工程と、
前記第３絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第６工程と、
前記第２レジストマスクの開口に露出する前記第１絶縁膜、前記第２絶縁膜、および前記第３絶縁膜をウェットエッチングする第７工程と、
を有することを特徴とする半導体装置の製造方法。
前記第３工程後、前記第４工程前に、前記第１レジストマスクの開口に露出する前記第１絶縁膜をウェットエッチングにより除去して前記半導体層表面を露出させ、その露出させた前記半導体層上、および前記第１レジストマスク上に、第１金属膜を形成する工程をさらに有し、
前記第４工程は、前記第１レジストマスクを除去することで、前記第１レジストマスク上の前記第１金属膜を除去し、前記半導体層上の前記第１金属膜を残す工程である、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
前記第７工程後、前記第２レジストマスク上、および前記第２レジストマスクの開口底面に、第２金属膜を形成し、前記第２レジストマスクを除去することで、前記第２レジストマスク上の前記第２金属膜を除去し、前記第２レジストマスクの開口底面の前記第２金属膜を残す工程をさらに有する、
ことを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
前記第１絶縁膜は、Ａｌ₂Ｏ₃からなることを特徴とする請求項７ないし請求項９のいずれか１項に記載の半導体装置の製造方法。
前記第２絶縁膜および前記第３絶縁膜は、ＳｉＯ₂からなることを特徴とする請求項７ないし請求項１０のいずれか１項に記載の半導体装置の製造方法。
前記第２工程は、前記第２絶縁膜をＡＬＤ法により形成する工程であり、
前記第５工程は、前記第３絶縁膜をＡＬＤ法により形成する工程である、
ことを特徴とする請求項７ないし請求項１１のいずれか１項に記載の半導体装置の製造方法。
前記第５工程後、前記第６工程前に、前記第３絶縁膜表面をＨＭＤＳ処理する工程をさらに有する、ことを特徴とする請求項７ないし請求項１２のいずれか１項に記載の半導体装置の製造方法。