JPS61216374A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61216374A JPS61216374A JP2702085A JP2702085A JPS61216374A JP S61216374 A JPS61216374 A JP S61216374A JP 2702085 A JP2702085 A JP 2702085A JP 2702085 A JP2702085 A JP 2702085A JP S61216374 A JPS61216374 A JP S61216374A
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- JP
- Japan
- Prior art keywords
- mesa
- substrate
- layer
- photoresist
- insulating layer
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にレーザダイ
オードの電極を形成する際の、メサ上の絶縁層除去方法
に関する。
オードの電極を形成する際の、メサ上の絶縁層除去方法
に関する。
レーザダイオードにおいては、単一モード発振を得るた
めに、通常メサ幅は３〜５μｍと狭（する必要がある。
めに、通常メサ幅は３〜５μｍと狭（する必要がある。
このようにメサ幅が狭いため、通常のリングラフィ工程
では、精度よくメサ上の絶縁層を除去することは困難で
再現性が乏しいため、この除去方法についての改善が要
望されている。
では、精度よくメサ上の絶縁層を除去することは困難で
再現性が乏しいため、この除去方法についての改善が要
望されている。
（従来の技術〕
第２図は従来例によるメサ構造を有する半導体装置のメ
サ上の絶縁層を除去する方法を示す基板断面図である。
サ上の絶縁層を除去する方法を示す基板断面図である。
図において、１は、例えばレーザ構造を有する半導体基
板、２は絶縁層、３はホトレジストである。
板、２は絶縁層、３はホトレジストである。
この場合は、メサ上の絶縁層を除去する方法として図示
のよ、うにホトレジスト３を用い、メサ幅より狭い幅で
ホトレジスト３を抜き、絶縁層２をエツチングで除去し
ていた− ところが、メサ幅が〜３μｍと狭くなると、メサ上部に
精度よく位置合わせして、ホトレジスト３を抜くことは
極めて困難となる。
のよ、うにホトレジスト３を用い、メサ幅より狭い幅で
ホトレジスト３を抜き、絶縁層２をエツチングで除去し
ていた− ところが、メサ幅が〜３μｍと狭くなると、メサ上部に
精度よく位置合わせして、ホトレジスト３を抜くことは
極めて困難となる。
第３図は他の従来例によるメサ構造を有する半導体装置
のメサ上の絶縁層を除去する方法を示す基板断面図であ
る。
のメサ上の絶縁層を除去する方法を示す基板断面図であ
る。
図において、メサを覆って基板全面にホトレジスト３を
被着し、ドライエツチングを行ってメサ上部のホトレジ
スト３を除去し、ついで絶縁Ｎ２をエツチングで除去す
る。
被着し、ドライエツチングを行ってメサ上部のホトレジ
スト３を除去し、ついで絶縁Ｎ２をエツチングで除去す
る。
この場合は、ホトレジスト３を基板に塗布した場合、メ
サ肩部のホトレジスト３の厚さは平坦部と比べて通常薄
くなるので、ドライエツチングによりまずメサ肩部のホ
トレジスト３がなくなり、メサ上部のホトレジスト３を
完全に除去するためには、メサスロープ（メサ側面）上
のホトレジスト３が殆どなくなってしまう。
サ肩部のホトレジスト３の厚さは平坦部と比べて通常薄
くなるので、ドライエツチングによりまずメサ肩部のホ
トレジスト３がなくなり、メサ上部のホトレジスト３を
完全に除去するためには、メサスロープ（メサ側面）上
のホトレジスト３が殆どなくなってしまう。
そのため、絶縁Ｎ２をエツチングする際、液のしみこみ
により、メサ下部近傍の絶縁層２はエツチングされてし
まう。
により、メサ下部近傍の絶縁層２はエツチングされてし
まう。
このようになると、例えばレーザダイオードにおいては
、メサ部以外にも電流が流れ、発光領域があるメサ部へ
の電流集中が悪くなり、レーザのしきい値電流が大きく
なる等の欠点を生ずる。
、メサ部以外にも電流が流れ、発光領域があるメサ部へ
の電流集中が悪くなり、レーザのしきい値電流が大きく
なる等の欠点を生ずる。
また、逆にメサ幅が広くなるとメサ上部と下部のホトレ
ジスト３の厚さがほぼ同じになるため、ドライエツチン
グでメサ上部のみのホトレジスト３を除去することは不
可能となる。
ジスト３の厚さがほぼ同じになるため、ドライエツチン
グでメサ上部のみのホトレジスト３を除去することは不
可能となる。
メサ構造を有する半導体装置のメサ上の絶縁層を再現性
よく除去することは困難であった。
よく除去することは困難であった。
上記問題点の解決は、半導体基板上に形成されたメサを
覆って絶縁層を形成し、該基板上の該メサ以外の領域に
、かつ該メサと間隔をおいて第１の被覆膜を被着し、つ
いで該基板全面に第２の被覆膜を被着した後、該メサ上
の該第２の被覆膜と該絶縁層を除、去して該基板を露出
する工程を含む本発明による半導体装置の製造方法によ
り達成される。
覆って絶縁層を形成し、該基板上の該メサ以外の領域に
、かつ該メサと間隔をおいて第１の被覆膜を被着し、つ
いで該基板全面に第２の被覆膜を被着した後、該メサ上
の該第２の被覆膜と該絶縁層を除、去して該基板を露出
する工程を含む本発明による半導体装置の製造方法によ
り達成される。
基板上に形成されたメサ上の絶縁層の除去を再現性よく
、かつセルファラインで行うため、本発明によりメサ加
工した半導体基板上に絶縁層を被着し、メサ近傍の両側
に第１の被覆膜（ホトレジスト等）を被着した後、第２
の被覆膜を塗布すると、メサと第１の被覆膜との隙間に
第２の被覆膜の溜りが形成され、かつメサ上部の第２の
被覆膜の厚さは極めて薄くなる。
、かつセルファラインで行うため、本発明によりメサ加
工した半導体基板上に絶縁層を被着し、メサ近傍の両側
に第１の被覆膜（ホトレジスト等）を被着した後、第２
の被覆膜を塗布すると、メサと第１の被覆膜との隙間に
第２の被覆膜の溜りが形成され、かつメサ上部の第２の
被覆膜の厚さは極めて薄くなる。
この後、ドライエツチングにより絶縁層をメサ上部のみ
露出させると、メサ上部以外の部分は完全に第２の被覆
膜で覆われ、っぎの絶縁層のエツチングに対する完全な
マスクが形成される。
露出させると、メサ上部以外の部分は完全に第２の被覆
膜で覆われ、っぎの絶縁層のエツチングに対する完全な
マスクが形成される。
第１図（１１〜（５）は本発明によるメサ構造を有する
半導体装置の製造方法を工程順に示す基板断面図である
。
半導体装置の製造方法を工程順に示す基板断面図である
。
ここでは、メサ構造を有する半導体装置として、リッジ
（メサと同意）型レーザダイオードのりフジ上の絶縁層
を除去する方法を説明する。
（メサと同意）型レーザダイオードのりフジ上の絶縁層
を除去する方法を説明する。
第１図（１）において、ｎ＋型ガリウム砒素（ｎ′″−
ＧａＡｓ ）基板１１上に、バッファ層としてｎ”−Ｇ
ａＡｓ層１２、クラッド層としてｎ型アルミニウムガリ
ウム砒素（ｎ−ＡＩＧａＡｓ）層１３、活性層としてｎ
−ＧａＡｓ層１４、ｐ型クラッド層としてｐ−ＡｌＧａ
Ａｓ１ｉ １５、コンタクト層としてｐ” ＧａＡｓ
層１６を順次連続的にエピタキシャル成長する。
ＧａＡｓ ）基板１１上に、バッファ層としてｎ”−Ｇ
ａＡｓ層１２、クラッド層としてｎ型アルミニウムガリ
ウム砒素（ｎ−ＡＩＧａＡｓ）層１３、活性層としてｎ
−ＧａＡｓ層１４、ｐ型クラッド層としてｐ−ＡｌＧａ
Ａｓ１ｉ １５、コンタクト層としてｐ” ＧａＡｓ
層１６を順次連続的にエピタキシャル成長する。
各層のキャリア濃度（ａｍ−３）と厚さくμｍ）は（ｃ
１３） （μｍ） バッファ層 ｎ”−ＧａＡｓ層１２ ： ３ｘｌＯ”
３．０クラッド層 ｎ −ＡＩＧａＡｓ層１３ ：
２ｘｌＯ１７１，５活性層 ｎ −ＧａＡｓ層１
４ ： １ｘｌＯ” ０．１クラッド層 ｐ −ＡＩ
ＧａＡｓ層１５ ： ２ｘｌＯ” １．５コンタクト
層ｐ”−ＧａＡｓ層１６ ： １ｘｌＯ” １．０で
ある。
１３） （μｍ） バッファ層 ｎ”−ＧａＡｓ層１２ ： ３ｘｌＯ”
３．０クラッド層 ｎ −ＡＩＧａＡｓ層１３ ：
２ｘｌＯ１７１，５活性層 ｎ −ＧａＡｓ層１
４ ： １ｘｌＯ” ０．１クラッド層 ｐ −ＡＩ
ＧａＡｓ層１５ ： ２ｘｌＯ” １．５コンタクト
層ｐ”−ＧａＡｓ層１６ ： １ｘｌＯ” １．０で
ある。
つぎにホトレジスト１７としてＡＺ−１３５０Ｊ （シ
プレ社製）を厚さ２μｍ被着し、発光領域上のりフジ形
成領域に３μｍ幅のストライプを形成する。
プレ社製）を厚さ２μｍ被着し、発光領域上のりフジ形
成領域に３μｍ幅のストライプを形成する。
第１図（２）において、発振波長の単一モード化と低し
きい値電流化のため、レーザの屈折率ガイド効果を高め
ることが必要で、そのためにストライプ状のホトレジス
ト１７をマスクにして、基板全面にイ゛オンミリングを
行い、リッジ（リッジ深さ〜２．２μｍ）を形成する。
きい値電流化のため、レーザの屈折率ガイド効果を高め
ることが必要で、そのためにストライプ状のホトレジス
ト１７をマスクにして、基板全面にイ゛オンミリングを
行い、リッジ（リッジ深さ〜２．２μｍ）を形成する。
つぎに、基板全面に絶縁層として厚さ３０００人の窒化
珪素（ｓｉ３Ｎａ） Ｊｉｉｔｓを被着する。
珪素（ｓｉ３Ｎａ） Ｊｉｉｔｓを被着する。
第１図（３）において、第１の被覆膜としてホトレジス
） ＯＭＲ（東京応化型）１９を塗布し、通常のりソゲ
ラフイエ程を用いてバターニングし、リッジ近傍のホト
レジストＱＭＲ１９を除去する。
） ＯＭＲ（東京応化型）１９を塗布し、通常のりソゲ
ラフイエ程を用いてバターニングし、リッジ近傍のホト
レジストＱＭＲ１９を除去する。
つぎに第２の被覆膜としてホトレジストＡＺ−１３５０
Ｊ ２０を、平坦部での厚さが〜２μｍになるように塗
布する。
Ｊ ２０を、平坦部での厚さが〜２μｍになるように塗
布する。
このようにすると、リッジとホトレジスト０ＭＲ１９の
間にホトレジストＡＺ−１３５０Ｊ ２０が溜り、かつ
リッジ上のホトレジストＡＺ−１３５０Ｊ ２０の厚さ
は他の部分と比べて最も薄くなる。
間にホトレジストＡＺ−１３５０Ｊ ２０が溜り、かつ
リッジ上のホトレジストＡＺ−１３５０Ｊ ２０の厚さ
は他の部分と比べて最も薄くなる。
第１図（４）において、酸素（０□）プラズマによるド
ライエツチングにより、リッジ上のホトレジストＡＺ−
１３５０Ｊ ２０を除去する。
ライエツチングにより、リッジ上のホトレジストＡＺ−
１３５０Ｊ ２０を除去する。
ドライエツチングの条件は、Ｏｔガスを２Ｐａに減圧し
、周波数１３．５６ＭＨ２の電力を８０ｍＷ／ｃａ＋−
”加えて行も。
、周波数１３．５６ＭＨ２の電力を８０ｍＷ／ｃａ＋−
”加えて行も。
第１図（５）において、残余のホトレジストＡＺ−１３
５０Ｊ ２０をマスクにして熱燐酸でエツチングして、
リッジ上のＳｉ３Ｎ４層１８を除去する。
５０Ｊ ２０をマスクにして熱燐酸でエツチングして、
リッジ上のＳｉ３Ｎ４層１８を除去する。
つぎに、ホトレジストＡＺ−１３５０Ｊ ２０とＯＭＲ
１９を剥離し、ｐ型側電極として金／白金／チタン（Ａ
ｕ／Ｐｔ／Ｔｉ、分母が下地）層２１を基板上に蒸着し
、窒素（Ｎ２）雰囲気中で４７０℃、５分間の熱処理を
行い、ｐ型側のオーミックコンタクトを形成する。
１９を剥離し、ｐ型側電極として金／白金／チタン（Ａ
ｕ／Ｐｔ／Ｔｉ、分母が下地）層２１を基板上に蒸着し
、窒素（Ｎ２）雰囲気中で４７０℃、５分間の熱処理を
行い、ｐ型側のオーミックコンタクトを形成する。
つぎにｎ ４−ＧａＡｓ基板１１を裏面より研磨して厚
さ１００μｍにし、ｎ型側電極として金ゲルマニウム−
ニー／ケル（ＡｕＧｅ−Ｎｉ）層２２をｎ＋−ＧａＡｓ
基板１１の裏面に蒸着し、Ｎ８雰囲気中で４２０℃、１
分間の熱処理を行い、ｎ型側のオーミックコンタクトを
形成する。
さ１００μｍにし、ｎ型側電極として金ゲルマニウム−
ニー／ケル（ＡｕＧｅ−Ｎｉ）層２２をｎ＋−ＧａＡｓ
基板１１の裏面に蒸着し、Ｎ８雰囲気中で４２０℃、１
分間の熱処理を行い、ｎ型側のオーミックコンタクトを
形成する。
以上によりレーザは完成する。
以上詳細に説明したように本発明によれば、メサ上の絶
縁層は再現性よく除去でき、かつメサスロープ上は完全
にホトレジストが被着されているため、この部分の絶縁
層は除去されない。
縁層は再現性よく除去でき、かつメサスロープ上は完全
にホトレジストが被着されているため、この部分の絶縁
層は除去されない。
従ってレーザの活性層（発光領域）への電流注入効率が
向上し、しきい値電流は低下する。
向上し、しきい値電流は低下する。
【図面の簡単な説明】
第１図（１）乃至（５）は本発明によるメサ構造を有す
る半導体装置の製造方法を工程順に示す基板断面図・ 第２図は従来例によるメサ構造を有する半導体装置のメ
サ上の絶縁層を除去する方法を示す基板断面図、 第３図は他の従来例によるメサ構造を有する半導体装置
のメサ上の絶縁層を除去する方法を示す基板断面図であ
る。 図において、 １１はｎ ” −ＧａＡｓ基板、 １２はバッファ層でｎゝ−ＧａＡｓ層、１３はクラッド
層でｎ −ＡＩＧａＡｓ層、１４は活性層でｎ −Ｇａ
Ａｓ１ｉ 。 １５はクラッド層でｐ −ＡＩＧａＡｓ層、１６はコン
タクト層でｐ”−ＧａＡｓ層、１７ハホトレジストＡＺ
−１３５０Ｊ。 １８は絶縁層で５ＬＮａ層、 １９は第１の被覆膜でホトレジストＯＭＲ。 ２０は第２の被覆膜でホトレジストＡＺ−１３５０Ｊ、
２１はｐ型側電極Ａｕ／Ｐｔ／Ｔｉ層、２２はｎ型側電
極＾ｕＧｅ−Ｎｉ層 革 １ 図 革ｌ 図 工２ ｇ 革３因
る半導体装置の製造方法を工程順に示す基板断面図・ 第２図は従来例によるメサ構造を有する半導体装置のメ
サ上の絶縁層を除去する方法を示す基板断面図、 第３図は他の従来例によるメサ構造を有する半導体装置
のメサ上の絶縁層を除去する方法を示す基板断面図であ
る。 図において、 １１はｎ ” −ＧａＡｓ基板、 １２はバッファ層でｎゝ−ＧａＡｓ層、１３はクラッド
層でｎ −ＡＩＧａＡｓ層、１４は活性層でｎ −Ｇａ
Ａｓ１ｉ 。 １５はクラッド層でｐ −ＡＩＧａＡｓ層、１６はコン
タクト層でｐ”−ＧａＡｓ層、１７ハホトレジストＡＺ
−１３５０Ｊ。 １８は絶縁層で５ＬＮａ層、 １９は第１の被覆膜でホトレジストＯＭＲ。 ２０は第２の被覆膜でホトレジストＡＺ−１３５０Ｊ、
２１はｐ型側電極Ａｕ／Ｐｔ／Ｔｉ層、２２はｎ型側電
極＾ｕＧｅ−Ｎｉ層 革 １ 図 革ｌ 図 工２ ｇ 革３因
Claims (1)
- 半導体基板上に形成されたメサを覆って絶縁層を形成し
、該基板上の該メサ以外の領域に、かつ該メサと間隔を
おいて第１の被覆膜を被着し、ついで該基板全面に第２
の被覆膜を被着した後、該メサ上の該第２の被覆膜と該
絶縁層を除去して該基板を露出する工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2702085A JPS61216374A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2702085A JPS61216374A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216374A true JPS61216374A (ja) | 1986-09-26 |
| JPH0213943B2 JPH0213943B2 (ja) | 1990-04-05 |
Family
ID=12209405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2702085A Granted JPS61216374A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141229A (ja) * | 2008-12-15 | 2010-06-24 | Sony Corp | 半導体レーザの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618095A (ja) * | 1992-06-30 | 1994-01-25 | Rinnai Corp | 温風暖房機 |
-
1985
- 1985-02-14 JP JP2702085A patent/JPS61216374A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141229A (ja) * | 2008-12-15 | 2010-06-24 | Sony Corp | 半導体レーザの製造方法 |
| US7943407B2 (en) | 2008-12-15 | 2011-05-17 | Sony Corporation | Method for manufacturing semiconductor laser |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213943B2 (ja) | 1990-04-05 |
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