KR101124333B1 - 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법 - Google Patents

전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법 Download PDF

Info

Publication number
KR101124333B1
KR101124333B1 KR1020100095639A KR20100095639A KR101124333B1 KR 101124333 B1 KR101124333 B1 KR 101124333B1 KR 1020100095639 A KR1020100095639 A KR 1020100095639A KR 20100095639 A KR20100095639 A KR 20100095639A KR 101124333 B1 KR101124333 B1 KR 101124333B1
Authority
KR
South Korea
Prior art keywords
transistor
bit line
odd
memory cell
cell string
Prior art date
Application number
KR1020100095639A
Other languages
English (en)
Inventor
윤의상
박영수
김재윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100095639A priority Critical patent/KR101124333B1/ko
Priority to US12/968,192 priority patent/US8441854B2/en
Application granted granted Critical
Publication of KR101124333B1 publication Critical patent/KR101124333B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

비휘발성 메모리 장치는 페이지 버퍼, 상기 페이지 버퍼와 연결되는 이븐 비트 라인 및 오드 비트 라인, 상기 이븐 비트 라인 및 오드 비트 라인 각각에 설치되는 이븐 및 오드 메모리 셀 스트링, 및 선택될 이븐 또는 오드 비트 라인과 해당 메모리 셀 스트링간의 신호 독출 경로를 생성하는 비트 라인 선택부를 포함한다.

Description

전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법{Non Volatile Memory Device Capable of Reducing Consumption of Current And Method of Driving the Same}
본 발명은 비휘발성 메모리 장치 및 그 구동방법에 관한 것으로, 보다 구체적으로는 프로그램(program) 및 베리파이(verify)시, 비선택 비트 라인의 전류 소모를 줄일 수 있는 플래시 메모리 장치 및 그 구동방법에 관한 것이다.
비휘발성 메모리 장치 중 대표적인 플래시 메모리는 노트북, PDA(personal Digital Assistant), 휴대폰과 같은 휴대 전자 장치, 컴퓨터 바이오스(BIOS), 프린터, USB(univesal Serial Bus) 드라이버와 같은 다양한 전자 부품에 널리 사용되고 있다.
이와 같은 플래시 메모리는 낸드(NAND)형 및 노어(NOR)형 플래시 메모리로 구분되고 있으며, 현재, 집적 밀도등을 고려하여 낸드형 플래시 메모리가 주로 이용되고 있다.
낸드형 플래시 메모리는 드레인 선택 트랜지스터, 소스 선택 트랜지스터 및 그들 사이에 연결되는 메모리 셀 스트링(string)을 기본 단위로 하는 메모리 셀 블록이 다수개 구비되어 구성된다. 셀 스트링은 예컨대 16개 혹은 32개의 모스 트랜지스터들이 직렬로 연결된 소자들을 의미하며, 이러한 셀 블록들이 그룹을 이루어 메모리 셀 어레이를 구성한다.
도 1은 일반적인 플래시 메모리를 개략적으로 보여주는 회로도이다.
도 1을 참조하면, 플래시 메모리는 복수의 비트 라인(Even BL, Odd BL)이 연결된 페이지 버퍼(15)를 포함한다.
각 비트 라인(Even BL, Odd BL)은 복수의 메모리 트랜지스터(T1-Tn)들이 직렬로 연결된 메모리 셀 스트링(ST)을 구비하며, 메모리 셀 스트링(ST)과 상기 비트 라인(Even BL, Odd BL) 사이에 드레인 선택 트랜지스터(DST)가 연결되고, 상기 메모리 셀 스트링(ST)과 소스 라인(SL) 사이에 소스 선택 트랜지스터(SST)가 연결된다.
셀 스트링(ST)을 구성하는 셀 트랜지스터(T1-Tn)는 해당 워드 라인(WL0-WLn) 신호에 응답하여 각각 구동되고, 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(Drain selective line,DSL)의 신호에 응답하여 구동되고, 소스 선택 트랜지스터(SST)는 소스 선택 라인(Source selective line,SSL)의 신호에 응답하여 구동된다.
이와 같은 플래시 메모리는 프로그램 및 검증 단계시, 하나의 비트 라인 단위로 프로그램 및 검증이 실시된다. 이때, 비선택 비트 라인은 소정의 전압이 디스차지되어, 프로그램 또는 검증이 이루어지지 않도록 쉴딩(shielding)된다.
즉, 비선택 비트 라인은 프로그램 단계시 쉴딩되도록 구동 전압을 지속적으로 인가받는 한편, 검증 단계시, OV의 전압을 인가받아 디스차지된다.
그런데, 상술한 바와 같이, 종래의 플래시 메모리는 소정 셀에 데이터를 프로그램하고자 할 때, 비선택 비트 라인의 구동을 금지시키기 위해 소정의 전압이 인가되어야 하고, 검증하고자 할 때, 상기 비선택 비트 라인은 0V가 인가되므로, 각 단계마다 제공받는 전압 스윙(voltage swing)이 크다. 이로 인해, 플래시 메모리의 전류 소모량이 증대되는 문제점이 있다.
따라서, 본 발명은 커런트 소모를 줄일 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
또한, 본 발명은 비선택 비트 라인의 전압 인가 편차를 줄일 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
또한, 본 발명은 데이터 평가 단계시, 비선택 비트 라인의 전압 인가 편차를 줄일 수 있는 비휘발성 메모리 장치의 구동방법을 제공하는 것이다.
상기한 본 발명의 일실시예에 따른 비휘발성 메모리 장치는, 페이지 버퍼, 상기 페이지 버퍼와 연결되는 이븐 비트 라인 및 오드 비트 라인, 상기 이븐 비트 라인 및 오드 비트 라인 각각에 설치되는 이븐 및 오드 메모리 셀 스트링, 및 선택되는 상기 이븐 또는 오드 비트 라인과 그것에 설치되는 상기 이븐 또는 오드 메모리 셀 스트링간의 신호 독출 경로를 선택적으로 생성하는 비트 라인 선택부를 포함한다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 이븐 비트 라인 및 오드 비트 라인, 상기 이븐 비트 라인에 설치되며, 직렬로 연결된 복수의 플래시 메모리 트랜지스터로 구성되는 이븐 메모리 셀 스트링, 상기 오드 비트 라인에 설치되며 직렬로 연결된 상기 복수의 플래시 메모리 트랜지스터로 구성되는 오드 메모리 셀 스트링, 상기 이븐 비트 라인 선택시, 상기 이븐 메모리 셀 스트링에 저장된 데이터 및 상기 이븐 비트 라인으로 부터 전달되는 신호를 이븐 드레인 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 1 경로부, 및 상기 오드 비트 라인 선택시 상기 오드 메모리 셀 스트링에 저장된 데이터 및 상기 오드 비트 라인에 전달되는 신호를 오드 드레인 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 2 경로부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 이븐 비트 라인 및 오드 비트 라인, 상기 이븐 비트 라인에 연결되며 직렬로 연결된 복수의 플래시 메모리 트랜지스터로 구성되는 이븐 메모리 셀 스트링, 상기 오드 비트 라인에 연결되며 직렬로 연결된 상기 복수의 플래시 메모리 트랜지스터로 구성되는 오드 메모리 셀 스트링, 상기 이븐 비트 라인 선택시 상기 이븐 메모리 셀 스트링에 저장된 데이터 및 상기 이븐 비트 라인에 전달되는 신호를 이븐 소스 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 1 경로부, 상기 오드 비트 라인 선택시 상기 오드 메모리 셀 스트링에 저장된 데이터 및 상기 오드 비트 라인에 전달되는 신호를 오드 소스 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 2 경로부, 및 상기 제 1 및 제 2 경로부에 공통 연결되는 소스 라인을 포함한다.
또한, 본 발명의 또 다른 실시예에 따르면, 데이터 독출시, 제 1 및 제 2 비트 라인 중 선택된 비트 라인에 설치된 메모리 셀 스트링에 저장된 데이터를 전달하는 경로를 생성하고, 상기 제 1 및 제 2 비트 라인 중 비 선택된 비트 라인과 그것에 연결된 메모리 셀 스트링 사이의 경로를 차단하도록 구성된 비트 라인 선택부를 포함하는 비휘발성 메모리 장치에 대해 개시한다.
한편, 메모리 셀 스트링을 각각 구비하는 복수의 비트 라인과 연결된 페이지 버퍼를 구비하는 비휘발성 메모리 장치의 구동방법으로서, 비선택 비트 라인을 플로팅시킨 상태에서, 데이터가 독출될 선택된 비트 라인을 디스차지하는 단계; 상기 선택 및 비선택된 비트 라인들을 소정 전압으로 프리차지하는 단계; 및 상기 비선택된 비트 라인을 상기 소정 전압으로 유지시킨 상태에서(플로팅시킨 상태에서), 상기 선택된 비트 라인에 연결된 상기 메모리 셀 스트링에 저장된 데이터를 평가하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예 따르면, 페이지 버퍼, 상기 페이지 버퍼에 연결된 이븐 비트 라인, 상기 이븐 비트 라인에 설치된 이븐 메모리 셀 스트링, 상기 페이지 버퍼에 연결된 오드 비트 라인, 상기 오드 비트 라인에 설치된 오드 메모리 셀 스트링, 이븐 드레인 선택 라인의 신호에 응답하여 상기 이븐 비트 라인과 상기 이븐 메모리 셀 스트링을 연결하는 제 1 경로부, 및 오드 드레인 선택 라인의 신호에 응답하여 상기 오드 비트 라인과 상기 오드 메모리 셀 스트링을 연결하는 제 2 경로부를 포함하는 비휘발성 메모리 장치의 구동방법으로서, 상기 이븐 및 오드 비트 라인 중 선택되는 하나의 비트 라인에 설치된 메모리 셀 스트링의 저장 데이터를 평가함과 동시에, 비선택되는 비트 라인을 소정 전압으로 유지시키는 단계를 포함한다.
플래시 메모리는 프로그램 및 베리파이 단계에서, 비선택된 오드 비트 라인에 구동 전압만을 전달하거나 혹은 플로팅시키기 때문에, 0V를 제공할 필요가 없다. 이에 따라, 비선택된 비트 라인에 큰 전압 스윙이 필요치 않으므로, 전류 소모를 줄일 수 있다.
또한, 비트 라인의 베리파이 동작시, 비선택된 비트 라인은 플로팅되어 있다가 구동 전압으로 프리차지되기 때문에, 플로팅시 발생된 누설 전압 만큼만 프리차지시키면 되므로, 한층 더 전류 소모를 줄일 수 있다.
도 1은 일반적인 플래시 메모리의 개략적인 회로도,
도 2는 본 발명의 일 실시예에 따른 플래시 메모리의 개략적인 회로도,
도 3은 도 2의 제 1 경로부의 구성을 보여주는 플래시 메모리의 단면도,
도 4는 도 2의 제 2 경로부의 구성을 보여주는 플래시 메모리의 단면도,
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 플래시 메모리의 프로그램 동작을 설명하기 위한 회로도,
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 플래시 메모리의 검증 동작을 설명하기 위한 회로도,
도 7은 본 발명의 다른 실시예에 따른 플래시 메모리의 개략적인 회로도,
도 8은 도 7의 제 1 경로부의 구성을 보여주는 플래시 메모리의 단면도, 및
도 9는 도 7의 제 2 경로부의 구성을 보여주는 플래시 메모리의 단면도이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전해지도록 통상의 지식을 가진 자에게 발명의 범위를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일 실시예에 따른 플래시 메모리의 개략적인 회로도로서, 도 2에서는 설명의 편의를 위해 한 쌍의 비트 라인과 연결되는 하나의 페이지 버퍼를 예를 들어 설명할 것이다.
도 2를 참조하면, 플래시 메모리(100)는 페이지 버퍼(110), 이븐 비트 라인(Even BL), 오드 비트 라인(Odd BL), 메모리 셀 스트링(ST), 비트 라인 선택부(120) 및 소스 선택 트랜지스터들(SST)를 포함할 수 있다. 본 실시예에서는 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL)이라 명하였지만, 제 1 비트 라인 및 제 2 비트 라인으로 명해질 수 있음은 물론이다.
페이지 버퍼(110)는 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL) 각각과 연결되어, 선택될 이븐 또는 오드 비트 라인(Even BL 또는 Odd BL)에 제공할 데이터를 래치하거나, 메모리 셀 스트링(ST)에 저장된 데이터를 평가하여 저장하는 역할을 한다.
메모리 셀 스트링(ST)은 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL) 각각에 설치된다. 이하, 이븐 비트 라인(Even BL)에 연관된 메모리 셀 스트링(ST)을 이븐 메모리 셀 스트링이라 칭하고, 오드 비트 라인(Odd BL)에 연관된 메모리 셀 스트링(ST)을 오드 메모리 셀 스트링으로 칭할 것이다. 이븐 및 오드 메모리 셀 스트링(ST) 각각은 직렬로 연결된 복수의 플래시 메모리 트랜지스터들(T0-Tn)로 구성되며, 각각의 플래시 메모리 트랜지스터들은 X 디코더(도시되지 않음)로부터 제공되는 복수의 워드 라인(WL0-WLn)의 신호에 대응 및 응답하여 턴온된다.
비트 라인 선택부(120)는 이븐/오드 비트 라인(Even BL,Odd BL) 및 이븐/오드 메모리 셀 스트링(ST) 사이에 연결된다. 비트 라인 선택부(120)는 예를 들어, 이븐 드레인 선택 라인(Even DSL) 및/또는 오드 드레인 선택 라인(Odd DSL) 신호에 응답하여, 이븐 비트 라인(Even BL)과 이븐 메모리 셀 스트링(ST) 사이 및/또는 오드 비트 라인(Odd BL)과 오드 메모리 셀 스트링(ST) 사이의 경로를 생성하도록 구성된다.
이븐 및 오드 비트 라인(Even BL, Odd BL) 중 하나의 신호 전달 경로를 생성하도록 구성된다.
이와 같은 비트 라인 선택부(120)는 제 1 경로부(125) 및 제 2 경로부(135)로 구성될 수 있다.
제 1 경로부(125)는 이븐 드레인 선택 라인(Even DSL) 신호에 응답하여, 이븐 비트 라인(Even BL)과 이븐 메모리 셀 스트링(ST) 사이에 신호 전달 경로를 생성하는 스위치이다.
이러한 제 1 경로부(125)는 이븐 드레인 선택 라인(Even DSL)의 신호에 응답하여 턴온되는 제 1 트랜지스터(TR1) 및 상기 제 1 트랜지스터(TR1)와 직렬로 연결되며 이븐 또는 오드 드레인 선택 라인(Even or Odd DSL)의 신호에 선택적으로 응답하여 턴온되는 제 2 트랜지스터(TR2)로 구성된다.
상기 제 1 트랜지스터(TR1)는 도 3에 도시된 바와 같이, 플래시 메모리 트랜지스터와 유사한 구조를 갖되, 제 1 콘트롤 게이트(CG1)와 제 1 플로팅 게이트(FG1)가 콘택 비아(via)에 의해 전기적으로 연결된 구조를 갖는다. 이에 제 1 트랜지스터(TR1)는 일반적인 모스 트랜지스터의 구동을 하게 된다. 이때, 제 1 트랜지스터(TR1)의 게이트에 이븐 드레인 선택 라인(Even DSL)이 연결된다.
제 2 트랜지스터(TR2)는 제 2 플로팅 게이트(FG2) 및 제 2 콘트롤 게이트(CG2)를 갖는 플래시 메모리 트랜지스터의 구조를 가지며, 제 2 콘트롤 게이트(CG2)에 오드 드레인 선택 라인(Odd DSL)이 연결된다. 이때, 제 1 트랜지스터(TR1)의 제 1 플로팅 게이트(FG1)와 제 2 트랜지스터(TR2)의 제 2 플로팅 게이트(FG2)는 전기적으로 연결될 수 있으며, 바람직하게는 일체(一體)로 구성될 수 있다.
한편, 제 2 경로부(135)는 오드 드레인 선택 라인(Odd DSL) 신호에 응답하여, 오드 비트 라인(Odd BL)과 오드 메모리 셀 스트링(ST) 사이에 신호 전달 경로를 생성하는 스위치이다.
이와 같은 제 2 경로부(135)는 이븐 또는 오드 드레인 선택 라인(Even or Odd DSL)의 신호에 선택적으로 응답하여 턴온되는 제 3 트랜지스터(TR3) 및 상기 제 3 트랜지스터(TR3)와 직렬로 연결되며 오드 드레인 선택 라인(Odd DSL)의 신호에 선택적으로 응답하여 턴온되는 제 4 트랜지스터(TR4)로 구성된다.
상기 제 3 트랜지스터(TR3)는 도 4에 도시된 바와 같이, 이븐 드레인 선택 라인(Even DSL)과 연결되는 콘트롤 게이트(CG3) 및 상기 콘트롤 게이트(CG3)와 전기적으로 절연되어 있는 플로팅 게이트(FG3)를 포함하는 플래시 메모리 트랜지스터 구조일 수 있다.
제 4 트랜지스터(TR4)는 그것의 제 4 콘트롤 게이트(CG4) 및 제 4 플로팅 게이트(FG4)가 콘택 비아(via)에 의해 전기적으로 연결된 일반 모스 트랜지스터의 구조를 가질 수 있으며, 오드 드레인 선택 라인(Odd DSL)의 신호에 응답하여 구동된다.
이때, 제 3 트랜지스터(TR3)의 제 3 플로팅 게이트(FG3) 및 제 4 트랜지스터(TR4)의 플로팅 게이트(FG4)는 전기적으로 연결되어 있거나, 혹은 일체로 구성될 수 있다.
한편, 소스 선택 트랜지스터(SST)는 이븐 메모리 셀 스트링(ST)과 소스 라인(SL) 사이 및 오드 메모리 셀 스트링(ST)과 소스 라인(SL) 사이에 각각 위치된다.
소스 선택 트랜지스터(SST)는 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)의 신호에 응답하여 구동된다. 여기서, 소스 선택 트랜지스터(SST) 및 그것을 구동시키기 위한 소스 선택 라인(SSL)은 메모리 셀 스트링(ST)의 소스를 선택하기 위한 스위치의 구성으로 볼 수 있다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 비휘발성 메모리의 프로그램방법을 설명하기 위한 도면이다. 본 실시예에서는 설명의 편의를 위해, 임의로 이븐 비트 라인(Even BL)에 데이터를 프로그램하는 경우에 대해 예를 들어 설명할 것이다.
<비트라인 프리차지 단계>
프로그램 동작 초기에, 도 5a에 도시된 바와 같이, 페이지 버퍼(110)를 통해 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL)에 구동 전압(Vcc)을 인가하고, 소스 라인(SL)에는 0V를 인가한다. 이때, 이븐 및 오드 드레인 선택 라인(Even DSL, Odd DSL) 모두 "0V"로 디스에이블시켜, 비트 라인 선택부(120)를 구동시키지 않은 상태에서, 메모리 셀 스트링(ST)을 구성하는 각 플래시 메모리 트랜지스터의 콘트롤 게이트에 0V를 각각 인가한다. 이에 따라, 각각의 비트 라인(Even BL, Odd BL)은 상기 구동 전압으로 프리차지된다. 여기서, 미설명 부호 "sel. WL"은 선택된 메모리 트랜지스터에 입력되는 워드 라인 신호이고, "unsel. WL"은 비선택된 메모리 트랜지스터에 입력되는 워드 라인 신호이다.
<비트 라인 셋업 단계>
도 5b에 도시된 바와 같이, 이븐 드레인 선택 라인(Even DSL)에 및 오드 드레인 선택 라인(Odd DSL) 각각에 구동 전압(Vcc)을 제공한다.
다음, 선택 워드 라인 신호(Sel. WL) 및 비선택 워드 라인 신호(Unsel. WL) 모두 OV를 인가하고, 선택된 비트 라인(sel. BL), 예를 들어, 이븐 비트 라인(Even BL)에 프로그램될 데이터를 제공한다. 이때, 프로그램될 데이터가 "하이"인 경우, 상기 구동 전압(Vcc)을 이븐 비트 라인(Even BL)에 인가하고, "로우"인 경우 0V를 인가할 수 있다. 이때, 소스 선택 라인(SSL)의 신호로서 0V를 인가하고, 소스 라인(SL)에는 구동 전압(Vcc)을 인가한다. 한편, 비선택된 비트 라인(unsel.BL)은 프로그램이 방지되도록 구동 전압(Vcc)으로 프리차지된다.
<F-N 터널링 단계>
도 5c를 참조하면, 선택된 이븐 비트 라인(Even BL)에 해당 프로그램 데이터를 제공하고, 비선택된 오드 비트 라인(Odd BL)에는 구동 전압(Vcc)를 인가하여 쉴딩시킨 상태에서, 선택 워드 라인 신호(Sel. WL)로서 프로그램 전압(Vpgm)을 인가하고, 비선택 워드 라인 신호(Unsel. WL)로서 패스 전압(Vpass)을 인가한다. 예를 들어, 상기 패스 전압(Vpass)은 5 내지 10V 정도의 전압으로서, 상기 플래시 메모리 트랜지스터를 바이패스시킬 수 있는 정도의 전압이고, 프로그램 전압(Vpgm)은 10 내지 15V 정도의 전압으로, 플로팅 게이트와 채널 사이에 F-N 터널링을 발생시킬 수 있을 정도의 전압이다. 이븐 드레인 선택 라인(Even DSL), 오드 드레인 선택 라인(Odd DSL) 및 소스 라인(SL)에는 각각 구동 전압(Vcc)이 인가되고, 소스 선택 라인(SSL)의 전압으로는 0V를 제공한다.
그러면, 프로그램 전압(Vpgm)을 인가받는 메모리 셀 스트링(ST)의 플래시 메모리 트랜지스터만이 F-N 터널링이 일어나게 된다. 이에 따라, 상기 플래시 메모리 트랜지스터의 플로팅 게이트에 소정의 데이터가 기입된다. 이때, 소스 선택 트랜지스터(SST)는 턴오프된다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 플래시 메모리의 베리파이(verify) 방법을 설명하기 위한 도면이다. 본 실시예 역시 프로그램 이븐 비트 라인(Even BL)에 저장된 데이터를 베리파이하는 방법에 대해 예를 들어 설명할 것이다.
<비트 라인 디스차지 단계>
도 6a에 도시된 바와 같이, 이븐 및 오드 드레인 선택 라인(Even/Odd DSL) 및 워드 라인들(Sel. WL/ Unsel. WL)에 모두 0V를 인가한 상태에서, 선택된 이븐 비트 라인(Even BL)에 0V를 제공하고, 비선택된 오드 비트 라인(Odd BL)을 플로팅시켜, 베리파이될 이븐 비트 라인(Even BL)을 디스차지시킨다.
<비트 라인 프리차지 단계>
다음, 도 6b를 참조하면, 상기와 같이 이븐 및 오드 드레인 선택 라인(Even/Odd DSL) 및 워드 라인들(Sel. WL/ Unsel. WL)에는 모두에 0V를 인가한 상태에서, 상기 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL) 각각에 구동 전압(Vcc)을 인가하여, 상기 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL)을 프리차지시킨다.
<비트 라인 평가(evaluation) 단계>
다음, 도 6c를 참조하면, 이븐 드레인 선택 라인(Even DSL) 및 소스 선택 라인(SSL)에 드레인 선택 전압(Vdsl)을 인가하고, 오드 드레인 선택 라인(Odd DSL)에 0V를 인가한다.
이에 따라, 비트 라인 선택부(120)내에 이븐 비트 라인(Even BL)과 이븐 메모리 셀 스트링(ST)간을 전기적으로 연결하는 신호 전달 경로가 생성된다. 상기 드레인 선택 전압(Vdsl)은 상기 비트 라인 선택부(120)를 구성하는 트랜지스터들(TR1-TR4)의 문턱 전압 이상의 전압일 수 있다.
여기서, 상기 신호 전달 경로가 생성되는 것에 대해 보다 상세히 설명하면, 이븐 드레인 선택 라인(Even DSL)에 드레인 선택 전압(Vdsl) 즉, 하이 레벨의 전압이 인가되고, 오드 드레인 선택 라인(Odd DSL)에 0V 전압이 인가됨에 따라, 비트 라인 선택부(120)의 제 1 내지 제 3 트랜지스터(TR1,TR2,TR3)가 턴온된다. 이때, 제 2 트랜지스터(TR2)의 제 2 콘트롤 게이트(CG2)에 오드 드레인 선택 라인(Odd DSL)이 연결되어 있다 하더라도, 제 1 트랜지스터(TR1)의 제 1 플로팅 게이트(FG1)와 전기적으로 연결된 제 2 트랜지스터(TR2)의 제 2 플로팅 게이트(FG2)가 실질적인 게이트의 역할을 하게 되어, 제 2 트랜지스터(TR2)가 일반 모스 트랜지스터처럼 구동된다. 이에 따라, 제 1 경로부(125)에 신호 전달 경로가 형성된다. 한편, 제 2 경로부(135)의 제 3 트랜지스터(TR3)가 턴온된다고 하더라도, 오드 드레인 선택 라인(Odd DSL)이 플로팅되고, 제 4 트랜지스터(TR4)는 턴오프되었으므로, 제 2 경로부(135)는 실질적인 신호 전달 경로를 만들 수 없게 된다.
한편, 도면에는 제시되지 않았지만, 오드 비트 라인(Odd BL)이 선택되는 경우, 오드 드레인 선택 라인(Odd DSL)에 드레인 선택 전압(Vdsl)이 인가되고, 이븐 드레인 선택 라인(Even DSL)에 0V가 인가된다. 이에 따라, 제 2 내지 제 4 트랜지스터(TR2,TR3,TR4)가 턴온된다. 이때, 제 1 경로부(125)를 구성하는 제 2 트랜지스터(TR2)의 제 2 콘트롤 게이트(CG2)에 인에이블된 오드 드레인 선택 라인(Odd DSL)의 신호가 인가된다 하더라도, 제 1 트랜지스터(TR1)의 턴오프로 인해, 제 2 트랜지스터(TR2)는 실질적으로 어떠한 신호도 스위칭하지 않게 된다. 한편, 제 3 트랜지스터(TR3)는 제 4 트랜지스터의 게이트(FG4)로부터 오드 드레인 선택 라인(Odd DSL)의 신호를 인가받아 구동되어, 제 2 경로부(135)에 신호 전달 경로가 형성된다.
이러한 상태에서, 비선택 워드 라인(Un Sel. WL)의 신호로서 패스 전압(Vpass)을 인가하고, 선택 워드 라인(Sel. WL)의 신호로서 독출 전압(Vread) 전압을 인가한다. 이때, 상기 패스 전압(Vpass)은 상술한 바와 같이 플래시 메모리 트랜지스터들을 바이패스시킬 수 있는 전압 수준이고, 상기 독출 전압(Vread)은 0V일 수 있다.
그러면, 선택된 플래시 메모리 트랜지스터의 문턱 전압(Vth)에 따라, 이븐 비트 라인(Even BL)의 신호 레벨이 가변되어, 해당 플래시 메모리 트랜지스터에 저장된 데이터 값을 평가할 수 있다.
즉, 플래시 메모리 트랜지스터는 채널 저항 곧, 플로팅 게이트의 전하 충전량에 따라 문턱 전압(Vth)이 가변되기 때문에, 비선택된 플래시 메모리 트랜지스터들은 바이패스된 상태에서 선택된 플래시 메모리 트랜지스터의 문턱 전압(Vth)에 따라 이븐 비트 라인(Even BL)의 레벨이 결정되고, 이를 센싱하여 프로그램의 패스 또는 페일 여부를 판단할 수 있다.
그후, 도면에는 도시되지 않았으나, 프로그램의 패스 및 페일 여부에 따라 상기 평가 단계 및 센싱 단계를 반복 수행할 수 있다.
상기에서 자세히 설명한 바와 같이, 본 발명에 따른 플래시 메모리는 프로그램 및 베리파이 단계에서, 비선택된 오드 비트 라인(Odd BL)에 구동 전압(Vcc)만을 전달하거나 혹은 플로팅시키기 때문에, 0V를 제공할 필요가 없다. 이에 따라, 비선택된 비트 라인에 큰 전압 스윙이 필요치 않으므로, 전류 소모를 줄일 수 있다.
또한, 비트 라인의 베리파이 동작시, 비선택된 비트 라인은 플로팅되어 있다가 구동 전압(Vcc)으로 프리차지되기 때문에, 플로팅시 발생된 누설 전압(Vleak) 만큼만 프리차지시키면 되므로, 한층 더 전류 소모를 줄일 수 있다.
상기 실시예에서는 비트 라인 선택부(120)를 드레인 선택 라인(DSL)에 응답하여 구동되도록 설계하였지만, 소스 선택 라인(SSL)에 응답하여 구동하도록 설계할 수도 있다.
즉, 도 7에 도시된 바와 같이, 플래시 메모리(200)는 페이지 버퍼(210), 이븐 비트 라인(Even BL), 오드 비트 라인(Odd BL), 드레인 선택 트랜지스터들(DST), 이븐 및 오드 메모리 셀 스트링(ST) 및 비트 라인 선택부(250)를 포함할 수 있다.
앞의 일 실시예와 마찬가지로, 페이지 버퍼(210)는 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL) 각각과 연결되어, 선택될 이븐 또는 오드 비트 라인(Even BL 또는 Odd BL)에 제공할 데이터를 래치하거나, 메모리 셀 스트링에 저장된 데이터를 평가하여 저장하는 역할을 한다.
메모리 셀 스트링(ST)은 이븐 비트 라인(Even BL) 및 오드 비트 라인(Odd BL) 각각에 설치된다. 상기 일실시예의 메모리 셀 스트링(ST)과 동일한 구성을 갖는다.
상기 드레인 선택 트랜지스터(DST)는 이븐 비트 라인(Even BL)과 이븐 메모리 셀 스트링(ST) 사이 및 오드 비트 라인(Odd BL)과 오드 메모리 셀 스트링(ST) 사이에 각각 연결된다. 이러한 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL) 신호에 응답하여 구동된다. 드레인 선택 트랜지스터(DST) 및 그것을 구동시키기 위한 드레인 선택 라인(DSL)은 메모리 셀 스트링(ST)의 드레인을 선택하기 위한 스위치 구성으로 볼 수 있다.
비트 라인 선택부(250)는 이븐 및 오드 메모리 셀 스트링(ST)과 소스 라인(SL) 사이에 연결된다.
이와 같은 비트 라인 선택부(250)는 제 1 경로부(220) 및 제 2 경로부(230)로 구성될 수 있다.
제 1 경로부(220)는 이븐 소스 선택 라인(Even SSL)의 신호에 응답하여 이븐 메모리 셀 스트링(ST)과 소스 라인(SL) 사이의 신호 전달 경로를 생성하는 스위치이다.
이러한 제 1 경로부(220)는 상기 이븐 소스 선택 라인(Even SSL)의 신호에 응답하여 턴온되는 제 1 트랜지스터(TR11) 및 상기 제 1 트랜지스터(TR11)와 직렬로 연결되며 이븐 또는 오드 소스 선택 라인(Even or Odd SSL)의 신호에 선택적으로 응답하는 제 2 트랜지스터(TR12)로 구성된다.
상기 제 1 트랜지스터(TR11)는 도 8에 도시된 바와 같이, 플래시 메모리 트랜지스터의 게이트 구조와 유사한 구조를 갖되, 그것의 제 1 콘트롤 게이트(CG11)와 제 1 플로팅 게이트(FG11)가 콘택 비아(via)에 의해 전기적으로 연결된 구조를 갖는다. 이에, 제 1 트랜지스터(TR11)는 제 1 콘트롤 게이트(CG11) 및 제 1 플로팅 게이트(FG11)가 도통되어 있는 형태를 취하기 때문에, 일반적인 모스 트랜지스터의 구동을 하게 된다. 이때, 제 1 트랜지스터(TR11)의 제 1 콘트롤 게이트(CG11)에는 이븐 소스 선택 라인(Even SSL)이 연결된다.
한편, 제 2 트랜지스터(TR12)는 제2 플로팅 게이트(FG12) 및 이와 절연된 제 2 콘트롤 게이트(CG12)를 갖는 플래시 메모리 트랜지스터의 구조를 가지며, 제 2 콘트롤 게이트(CG12)에는 오드 소스 선택 라인(Odd SSL)이 연결되고, 플로팅 게이트(FG12)는 전기적으로 플로팅된다. 이때, 제 1 트랜지스터(TR11)의 플로팅 게이트(FG11)와 제 2 트랜지스터(TR12)의 플로팅 게이트(FG12)는 전기적으로 연결되어 있으며, 바람직하게는 일체로 구성될 수 있다.
제 2 경로부(230)는 오드 소스 선택 라인(Odd SSL)의 신호에 응답하여 오드 메모리 셀 스트링(ST)과 소스 라인(SL) 사이의 신호 전달 경로를 생성하는 스위치이다.
제 2 경로부(230)는 이븐 또는 오드 소스 선택 라인(Even or Odd SSL)에 대해 선택적으로 응답하는 제 3 트랜지스터(TR13) 및 상기 제 3 트랜지스터(TR13)와 직렬로 연결되며 오드 소스 선택 라인(Odd SSL)의 신호에 선택적으로 응답하는 제 4 트랜지스터(TR14)로 구성된다.
상기 제 3 트랜지스터(TR13)는 도 9에 도시된 바와 같이, 이븐 소스 선택 라인(Even SSL)과 연결되는 제3 콘트롤 게이트(CG13) 및 상기 제 3 콘트롤 게이트(CG3)와 전기적으로 절연되어 있는 제 3 플로팅 게이트(FG13)를 포함하는 플래시 메모리 트랜지스터 구조일 수 있다.
제 4 트랜지스터(TR14)는 그것의 제 4 콘트롤 게이트(CG14) 및 제 4 플로팅 게이트(FG14)가 콘택 비아(via)에 의해 전기적으로 연결된 일반 모스 트랜지스터의 구조를 가질 수 있으며, 오드 소스 선택 라인(Odd SSL)의 신호에 응답하여 구동된다.
이때, 제 3 트랜지스터(TR13)의 제 3 플로팅 게이트(FG13) 및 제 4 트랜지스터(TR14)의 제 4 플로팅 게이트(FG14)는 전기적으로 연결되어 있거나, 혹은 일체로 구성될 수 있다.
이와 같이 비트 라인 선택부(250)를 이븐 소스 선택 라인 및 오드 선택 라인에 선택적으로 응답하여 구동되도록 설계하는 경우 역시, 상술한 일 실시예와 동일한 전압 펄싱(pulsing)에 의해 프로그램 및 베리파이를 실현할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100, 200 : 비휘발성 메모리 110,220: 페이지 버퍼
120, 250 : 비트라인 선택부 125, 220 : 제 1 경로부
135, 230 : 제 2 경로부

Claims (76)

  1. 페이지 버퍼;
    상기 페이지 버퍼와 연결되는 이븐 비트 라인 및 오드 비트 라인;
    상기 이븐 비트 라인 및 오드 비트 라인 각각에 설치되는 이븐 및 오드 메모리 셀 스트링; 및
    선택되는 상기 이븐 또는 오드 비트 라인과 그것에 설치되는 상기 이븐 또는 오드 메모리 셀 스트링간의 신호 독출 경로를 선택적으로 생성하는 비트 라인 선택부를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트 라인 선택부는,
    상기 이븐 및 오드 비트 라인과, 상기 이븐 및 오드 메모리 셀 스트링 사이에 연결되고, 이븐 또는 오드 드레인 선택 라인의 신호에 응답해서 선택될 상기 이븐 또는 오드 비트 라인과 그에 해당하는 상기 이븐 또는 오드 메모리 셀 스트링간의 신호 독출 경로를 선택적으로 생성하도록 구성되는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비트 라인 선택부는,
    상기 이븐 비트 라인과 상기 이븐 메모리 셀 스트링 사이에 연결되는 제 1 경로부, 및
    상기 오드 비트 라인과 상기 오드 메모리 셀 스트링 사이에 연결되는 제 2 경로부를 포함하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 경로부는,
    상기 이븐 드레인 선택 라인의 신호에 응답하여 턴온되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 직렬로 연결되고, 상기 이븐 또는 오드 드레인 선택 라인의 신호에 응답하여 턴온되는 제 2 트랜지스터를 포함하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터는 모스 트랜지스터이고,
    상기 제 2 트랜지스터는 플래시 메모리 트랜지스터이며,
    상기 제 1 트랜지스터의 게이트가 상기 제 2 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 트랜지스터는,
    콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제 2 경로부는,
    상기 이븐 또는 오드 드레인 선택 라인의 신호에 응답하는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터와 직렬로 연결되고, 상기 오드 드레인 선택 라인의 신호에 응답하는 제 4 트랜지스터를 포함하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 3 트랜지스터는 플래시 메모리 트랜지스터이고,
    상기 제 4 트랜지스터는 모스 트랜지스터이며,
    상기 제 4 트랜지스터의 게이트가 상기 제 3 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 4 트랜지스터는 콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  10. 제 2 항에 있어서,
    소스 라인;
    상기 이븐 메모리 셀 스트링과 상기 소스 라인 사이, 및 상기 오드 메모리 셀 스트링과 상기 소스 라인 사이 각각에 연결되는 소스 선택부를 더 포함하는 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 소스 선택부는 소스 선택 라인의 신호에 응답하여 구동되는 트랜지스터인 비휘발성 메모리 장치.
  12. 제 1 항에 있어서,
    소스 라인을 더 포함하고,
    상기 비트 라인 선택부는,
    상기 이븐 및 오드 메모리 셀 스트링과 상기 소스 라인 사이에 연결되고, 이븐 또는 오드 소스 선택 라인의 신호에 응답해서 선택될 상기 이븐 또는 오드 메모리 셀 스트링과 상기 소스 라인 사이의 신호 독출 경로를 생성하도록 구성되는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 비트 라인 선택부는,
    상기 이븐 메모리 셀 스트링과 상기 소스 라인 사이에 연결되는 제 1 경로부, 및
    상기 오드 메모리 셀 스트링과 상기 소스 라인 사이에 연결되는 제 2 경로부를 포함하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 경로부는,
    상기 이븐 소스 선택 라인에 응답하는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 직렬로 연결되고, 상기 이븐 또는 오드 소스 선택 라인에 응답하는 제 2 트랜지스터를 포함하는 비휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 트랜지스터는 모스 트랜지스터이고,
    상기 제 2 트랜지스터는 플래시 메모리 트랜지스터이며,
    상기 제 1 트랜지스터의 게이트가 상기 제 2 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 트랜지스터는 콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 2 경로부는,
    상기 이븐 또는 오드 소스 선택 라인의 신호에 응답하여 턴온되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터와 직렬로 연결되고, 상기 오드 소스 선택 라인의 신호에 응답하여 턴온되는 제 4 트랜지스터를 포함하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 3 트랜지스터는 플래시 메모리 트랜지스터이고,
    상기 제 4 트랜지스터는 모스 트랜지스터이며,
    상기 제 4 트랜지스터의 게이트가 상기 제 3 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제 4 트랜지스터는 콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  20. 제 12 항에 있어서,
    상기 이븐 비트 라인과 상기 이븐 메모리 셀 스트링 사이, 및 상기 오드 비트 라인과 상기 오드 메모리 셀 스트링 사이 각각에 위치되는 드레인 선택부를 더 포함하는 비휘발성 메모리 장치.
  21. 제 20 항에 있어서,
    상기 드레인 선택부는 드레인 선택 라인에 응답하여 구동되는 트랜지스터인 비휘발성 메모리 장치.
  22. 이븐 비트 라인 및 오드 비트 라인;
    상기 이븐 비트 라인에 설치되며, 직렬로 연결된 복수의 플래시 메모리 트랜지스터로 구성되는 이븐 메모리 셀 스트링;
    상기 오드 비트 라인에 설치되며, 직렬로 연결된 상기 복수의 플래시 메모리 트랜지스터로 구성되는 오드 메모리 셀 스트링;
    상기 이븐 비트 라인 선택시, 상기 이븐 메모리 셀 스트링에 저장된 데이터 및 상기 이븐 비트 라인으로 부터 전달되는 신호를 이븐 드레인 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 1 경로부; 및
    상기 오드 비트 라인 선택시, 상기 오드 메모리 셀 스트링에 저장된 데이터 및 상기 오드 비트 라인에 전달되는 신호를 오드 드레인 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 2 경로부를 포함하는 비휘발성 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제 1 경로부는,
    상기 이븐 드레인 선택 라인의 신호에 응답하여 턴온되는 제 1 트랜지스터; 및
    상기 이븐 또는 오드 드레인 선택 라인의 신호에 응답하여 턴온되는 제 2 트랜지스터를 포함하는 비휘발성 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 트랜지스터는 모스 트랜지스터이고,
    상기 제 2 트랜지스터는 플래시 메모리 트랜지스터이며,
    상기 제 1 트랜지스터의 게이트가 상기 제 2 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제 1 트랜지스터는 콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  26. 제 23 항에 있어서,
    상기 제 2 경로부는,
    상기 이븐 또는 오드 드레인 선택 라인의 신호에 응답하여 턴온되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터와 직렬로 연결되고, 상기 오드 드레인 선택 라인의 신호에 응답하여 턴온되는 제 4 트랜지스터를 포함하는 비휘발성 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제 3 트랜지스터는 플래시 메모리 트랜지스터이고,
    상기 제 4 트랜지스터는 모스 트랜지스터이며,
    상기 제 4 트랜지스터의 게이트가 상기 제 3 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 4 트랜지스터는 콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  29. 제 22 항에 있어서,
    소스 라인,
    상기 이븐 메모리 셀 스트링 및 상기 소스 라인 사이, 및 상기 오드 메모리 셀 스트링 및 상기 소스 라인 사이에 각각 연결되는 소스 선택부를 더 포함하는 비휘발성 메모리 장치.
  30. 제 29 항에 있어서,
    상기 소스 선택부는 소스 선택 라인의 신호에 응답하여 구동되는 트랜지스터인 비휘발성 메모리 장치.
  31. 제 22 항에 있어서,
    상기 이븐 및 오드 비트 라인과 각각 연결되어, 상기 이븐 비트 라인 및 상기 오드 비트 라인에 제공될 데이터를 래치 및 상기 이븐 및 오드 메모리 셀 스트링으로부터 평가된 데이터를 저장하는 페이지 버퍼를 더 포함하는 비휘발성 메모리 장치.
  32. 이븐 비트 라인 및 오드 비트 라인;
    상기 이븐 비트 라인에 연결되며, 직렬로 연결된 복수의 플래시 메모리 트랜지스터로 구성되는 이븐 메모리 셀 스트링;
    상기 오드 비트 라인에 연결되며, 직렬로 연결된 상기 복수의 플래시 메모리 트랜지스터로 구성되는 오드 메모리 셀 스트링;
    상기 이븐 비트 라인 선택시, 상기 이븐 메모리 셀 스트링에 저장된 데이터 및 상기 이븐 비트 라인에 전달되는 신호를 이븐 소스 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 1 경로부;
    상기 오드 비트 라인 선택시, 상기 오드 메모리 셀 스트링에 저장된 데이터 및 상기 오드 비트 라인에 전달되는 신호를 오드 소스 선택 라인의 신호에 응답하여 상호 전달하도록 구성된 제 2 경로부; 및
    상기 제 1 및 제 2 경로부에 공통 연결되는 소스 라인을 포함하는 비휘발성 메모리 장치.
  33. 제 32 항에 있어서,
    상기 제 1 경로부는,
    상기 이븐 소스 선택 라인의 신호에 응답하여 턴온되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 직렬로 연결되고, 상기 이븐 또는 오드 소스 선택 라인의 신호에 응답하여 턴온되는 제 2 트랜지스터를 포함하는 비휘발성 메모리 장치.
  34. 제 33 항에 있어서,
    상기 제 1 트랜지스터는 모스 트랜지스터이고,
    상기 제 2 트랜지스터는 플래시 메모리 트랜지스터이며,
    상기 제 1 트랜지스터의 게이트가 상기 제 2 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  35. 제 34 항에 있어서,
    상기 제 1 트랜지스터는 콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  36. 제 32 항에 있어서,
    상기 제 2 경로부는,
    상기 이븐 또는 오드 소스 선택 라인의 신호에 응답하여 턴온되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터와 직렬로 연결되고, 상기 오드 소스 선택 라인의 신호에 응답하여 턴온되는 제 4 트랜지스터를 포함하는 비휘발성 메모리 장치.
  37. 제 36 항에 있어서,
    상기 제 3 트랜지스터는 플래시 메모리 트랜지스터이고,
    상기 제 4 트랜지스터는 모스 트랜지스터이며,
    상기 제 4 트랜지스터의 게이트가 상기 제 3 트랜지스터의 플로팅 게이트에 전기적으로 연결된 비휘발성 메모리 장치.
  38. 제 36 항에 있어서,
    상기 제 4 트랜지스터는 콘트롤 게이트 및 상기 콘트롤 게이트와 전기적으로 연결된 플로팅 게이트를 포함하는 비휘발성 메모리 장치.
  39. 제 32 항에 있어서,
    상기 이븐 비트 라인과 상기 이븐 메모리 셀 스트링 사이, 및 상기 오드 비트 라인과 상기 오드 메모리 셀 스트링 사이 각각에 위치되는 드레인 선택부를 더 포함하는 비휘발성 메모리 장치.
  40. 제 39 항에 있어서,
    상기 드레인 선택부는 드레인 선택 라인의 신호에 응답하여 구동되는 트랜지스터인 비휘발성 메모리 장치.
  41. 제 32 항에 있어서,
    상기 이븐 비트 라인 및 오드 비트 라인과 연결되어, 상기 이븐 비트 라인 및 오드 비트 라인에 제공될 데이터를 래치 및 독출된 데이터를 저장하는 페이지 버퍼를 더 포함하는 비휘발성 메모리 장치.
  42. 데이터 독출시, 제 1 및 제 2 비트 라인 중 선택된 비트 라인에 설치된 메모리 셀 스트링에 저장된 데이터를 전달하는 경로를 생성하고,
    상기 제 1 및 제 2 비트 라인 중 비 선택된 비트 라인과 그것에 연결된 메모리 셀 스트링 사이의 경로를 차단하도록 구성된 비트 라인 선택부를 포함하는 비휘발성 메모리 장치.
  43. 제 42 항에 있어서,
    상기 비트 라인 선택부는,
    상기 제 1 비트 라인과 연결되고, 제 1 플로팅 게이트, 및 상기 제 1 플로팅 게이트와 전기적으로 연결되는 제 1 콘트롤 게이트를 포함하고, 상기 제 1 선택 신호에 응답하여 턴온되는 제 1 트랜지스터;
    상기 제 1 트랜지스터와 연결되고, 상기 제 1 플로팅 게이트와 전기적으로 연결되는 제 2 플로팅 게이트, 및 상기 제 2 플로팅 게이트와 전기적으로 절연되며 상기 제 2 선택 신호에 응답하여 턴온되는 제 2 트랜지스터;
    상기 제 2 비트 라인과 연결되고, 제 3 플로팅 게이트, 및 상기 제 3 플로팅 게이트와 전기적으로 절연되는 제 3 콘트롤 게이트를 포함하고, 상기 제 1 선택 신호에 응답하여 턴온되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터와 연결되고, 상기 제 3 플로팅 게이트와 전기적으로 연결되는 제 4 플로팅 게이트, 및 상기 제 3 플로팅 게이트와 전기적으로 연결되면서 제 2 선택 신호에 응답하여 상기 제 3 트랜지스터로부터 전달되는 신호를 스위칭하는 제 4 트랜지스터를 포함하는 비휘발성 메모리 장치.
  44. 제 43 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 플로팅 게이트와 상기 제 1 콘트롤 게이트는 콘택 비아를 통해 전기적으로 연결되는 비휘발성 메모리 장치.
  45. 제 43 항에 있어서,
    상기 제 1 트랜지스터의 제 1 플로팅 게이트와 상기 제 2 트랜지스터의 제 2 플로팅 게이트는 일체로 구성되는 비휘발성 메모리 장치.
  46. 제 43 항에 있어서,
    상기 제 4 트랜지스터의 상기 제 4 플로팅 게이트와 상기 제 4 콘트롤 게이트는 콘택 비아를 통해 전기적으로 연결되는 비휘발성 메모리 장치.
  47. 제 43 항에 있어서,
    상기 제 3 트랜지스터의 제 3 플로팅 게이트와 상기 제 4 트랜지스터의 제 4 플로팅 게이트는 일체로 구성되는 비휘발성 메모리 장치.
  48. 제 43 항에 있어서,
    상기 제 1 트랜지스터의 드레인은 상기 제 1 비트 라인과 콘택되고,
    상기 제 2 트랜지스터의 소스는 상기 제 1 비트 라인에 설치된 상기 메모리 셀 스트링과 콘택되는 비휘발성 메모리 장치.
  49. 제 43 항에 있어서,
    상기 제 3 트랜지스터의 드레인은 상기 제 2 비트 라인과 콘택되고,
    상기 제 4 트랜지스터의 소스는 상기 제 2 비트 라인에 설치된 상기 메모리 셀 스트링과 콘택되는 비휘발성 메모리 장치.
  50. 제 43 항에 있어서,
    상기 제 1 및 제 2 선택 신호는 상기 메모리 셀 스트링의 드레인을 선택하기 위한 신호로서, 서로 반대 위상을 갖는 비휘발성 메모리 장치.
  51. 제 48 항에 있어서,
    상기 제 1 비트 라인 선택시, 상기 제 1 선택 신호가 인에이블되고,
    상기 제 2 비트 라인 선택시, 상기 제 2 선택 신호가 인에이블되도록 구성되는 비휘발성 메모리 장치.
  52. 제 42 항에 있어서,
    상기 비트 라인 선택부는,
    상기 제 1 비트 라인에 설치되는 상기 메모리 셀 스트링과 연결되고, 제 1 플로팅 게이트, 및 상기 제 1 플로팅 게이트와 전기적으로 연결되는 제 1 콘트롤 게이트를 포함하고, 상기 제 1 선택 신호에 응답하여 턴온되는 제 1 트랜지스터;
    상기 제 1 트랜지스터 및 소스 라인 사이에 연결되고, 상기 제 1 플로팅 게이트와 전기적으로 연결되는 제 2 플로팅 게이트, 및 상기 제 2 플로팅 게이트와 전기적으로 절연되며 상기 제 2 선택 신호에 응답하여 턴온되는 제 2 트랜지스터;
    상기 제 2 비트 라인에 설치된 상기 메모리 셀 스트링과 연결되고, 제 3 플로팅 게이트, 및 상기 제 3 플로팅 게이트와 전기적으로 절연되는 제 3 콘트롤 게이트를 포함하고, 상기 제 1 선택 신호에 응답하여 턴온되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터 및 상기 소스 라인 사이에 연결되고, 상기 제 3 플로팅 게이트와 전기적으로 연결되는 제 4 플로팅 게이트, 및 상기 제 3 플로팅 게이트와 전기적으로 연결되면서 제 2 선택 신호에 응답하여 상기 제 3 트랜지스터로부터 전달되는 신호를 스위칭하는 제 4 트랜지스터를 포함하는 비휘발성 메모리 장치.
  53. 제 52 항에 있어서,
    상기 제 1 트랜지스터의 드레인은 상기 제 1 비트 라인에 설치된 상기 메모리 셀 스트링의 소스와 콘택되고,
    상기 제 2 트랜지스터의 소스는 상기 소스 라인에 콘택되는 비휘발성 메모리 장치.
  54. 제 53 항에 있어서,
    상기 제 3 트랜지스터의 드레인은 상기 제 2 비트 라인에 설치된 상기 메모리 셀 스트링의 소스와 콘택되고,
    상기 제 4 트랜지스터의 소스는 상기 소스 라인에 콘택되는 비휘발성 메모리 장치.
  55. 제 42 항에 있어서,
    상기 제 1 및 제 2 선택 신호는 상기 메모리 셀 스트링의 소스를 선택하기 위한 신호로서, 서로 반대 위상을 갖는 비휘발성 메모리 장치.
  56. 제 55 항에 있어서,
    상기 제 1 비트 라인 선택시, 상기 제 1 선택 신호가 인에이블되고,
    상기 제 2 비트 라인 선택시, 상기 제 2 선택 신호가 인에이블되도록 구성되는 비휘발성 메모리 장치.
  57. 메모리 셀 스트링을 각각 구비하는 복수의 비트 라인과 연결된 페이지 버퍼를 구비하는 비휘발성 메모리 장치의 구동방법으로서,
    비선택 비트 라인을 플로팅시킨 상태에서, 데이터가 독출될 선택된 비트 라인을 디스차지하는 단계;
    상기 선택 및 비선택된 비트 라인들을 소정 전압으로 프리차지하는 단계; 및
    상기 비선택된 비트 라인을 상기 소정 전압으로 유지시킨 상태에서, 상기 선택된 비트 라인에 연결된 상기 메모리 셀 스트링에 저장된 데이터를 평가하는 단계를 포함하는 비휘발성 메모리 장치의 구동방법.
  58. 제 57 항에 있어서,
    상기 선택된 비트 라인을 디스차지하는 단계는,
    상기 페이지 버퍼로부터 상기 선택된 비트 라인에 0V의 전압을 인가하는 비휘발성 메모리 장치의 구동방법.
  59. 제 57 항에 있어서,
    상기 선택 및 비선택 비트 라인을 프리차지하는 단계는,
    상기 페이지 버퍼로부터 상기 선택 및 비선택 비트 라인 각각에 구동 전압을 인가하는 비휘발성 메모리 장치의 구동방법.
  60. 제 57 항에 있어서,
    상기 비트 라인은, 해당 비트 라인의 선택시, 해당 비트 라인에 설치된 상기 메모리 셀 스트링간을 전기적으로 연결하는 경로부를 포함하며,
    상기 선택 비트 라인에 연결된 상기 메모리 셀 스트링에 저장된 데이터를 평가하는 단계는,
    상기 경로부를 구동시킨 상태에서, 상기 메모리 셀 스트링을 구성하는 복수의 트랜지스터들 중 선택된 트랜지스터의 게이트에 독출 전압을 인가하고, 나머지 트랜지스터의 게이트에 패스 전압을 인가하는 비휘발성 메모리 장치의 구동방법.
  61. 제 60 항에 있어서,
    상기 독출 전압은 0V인 비휘발성 메모리 장치의 구동 방법.
  62. 제 60 항에 있어서,
    상기 패스 전압은 상기 메모리 셀 스트링을 구성하는 트랜지스터들이 바이패스될 정도의 전압인 비휘발성 메모리 장치의 구동방법.
  63. 제 60 항에 있어서,
    상기 비선택된 비트 라인을 차폐시킨 상태에서 상기 선택된 비트 라인에 프로그램 전압을 인가하는 단계를 더 포함하는 비휘발성 메모리 장치의 구동방법.
  64. 제 63 항에 있어서,
    상기 선택된 비트 라인에 프로그램 전압을 인가하는 단계 이전에,
    상기 선택 및 비선택된 비트 라인을 프리차지시키는 단계를 더 포함하는 비휘발성 메모리 장치의 구동방법.
  65. 페이지 버퍼, 상기 페이지 버퍼에 연결된 이븐 비트 라인, 상기 이븐 비트 라인에 설치된 이븐 메모리 셀 스트링, 상기 페이지 버퍼에 연결된 오드 비트 라인, 상기 오드 비트 라인에 설치된 오드 메모리 셀 스트링, 이븐 드레인 선택 라인의 신호에 응답하여 상기 이븐 비트 라인과 상기 이븐 메모리 셀 스트링을 연결하는 제 1 경로부, 및 오드 드레인 선택 라인의 신호에 응답하여 상기 오드 비트 라인과 상기 오드 메모리 셀 스트링을 연결하는 제 2 경로부를 포함하는 비휘발성 메모리 장치의 구동방법으로서,
    상기 이븐 및 오드 비트 라인 중 선택되는 하나의 비트 라인에 설치된 메모리 셀 스트링의 저장 데이터를 평가함과 동시에, 비선택되는 비트 라인을 플로팅시켜 소정 전압으로 유지시키는 단계를 포함하는 비휘발성 메모리 장치의 구동방법.
  66. 제 65 항에 있어서,
    상기 선택된 비트 라인에 데이터를 평가하는 단계 이전에,
    상기 비선택 비트 라인을 플로팅시킨 단계에서, 상기 선택된 비트 라인을 디스차지하는 단계; 및
    상기 선택 및 비선택된 비트 라인들을 소정 전압으로 프리차지하는 단계를 포함하는 비휘발성 메모리 장치의 구동방법.
  67. 제 66 항에 있어서,
    상기 선택된 비트 라인이 이븐 비트 라인이고, 상기 이븐 메모리 셀 스트링에 저장된 데이터를 평가하는 단계는,
    상기 제 1 경로부가 구동되도록 이븐 드레인 선택 라인을 인에이블하는 단계; 및
    상기 메모리 셀 스트링을 구성하는 복수의 트랜지스터들 중 선택된 트랜지스터의 게이트에 독출 전압을 인가하고, 나머지 트랜지스터의 게이트에 패스 전압을 인가하여,
    상기 선택된 트랜지스터의 문턱 전압에 의해 저장된 데이터를 판별하는 비휘발성 메모리 장치의 구동방법.
  68. 제 66 항에 있어서,
    상기 비선택된 비트 라인을 차폐시킨 상태에서 상기 선택된 비트 라인에 프로그램 전압을 인가하는 단계를 더 포함하는 비휘발성 메모리 장치의 구동방법.
  69. 제 68 항에 있어서,
    상기 선택된 비트 라인에 프로그램 전압을 인가하는 단계 이전에,
    상기 선택 및 비선택된 비트 라인을 프리차지시키는 단계를 더 포함하는 비휘발성 메모리 장치의 구동방법.
  70. 제 68 항에 있어서,
    상기 비선택된 비트 라인을 차폐시키는 단계는,
    상기 페이지 버퍼로부터 상기 비선택된 비트 라인에 구동 전압을 인가하는 단계인 비휘발성 메모리 장치의 구동방법.
  71. 페이지 버퍼, 상기 페이지 버퍼에 연결된 이븐 비트 라인, 상기 이븐 비트 라인에 설치된 이븐 메모리 셀 스트링, 상기 이븐 비트 라인과 상기 이븐 메모리 셀 스트링을 선택적으로 스위칭하는 이븐 드레인 스위치, 상기 페이지 버퍼에 연결된 오드 비트 라인, 상기 오드 비트 라인에 설치된 오드 메모리 셀 스트링, 상기 오드 비트 라인과 상기 오드 메모리 셀 스트링을 선택적으로 스위칭하는 오드 드레인 스위치, 이븐 소스 선택 라인의 신호에 응답하여 상기 이븐 메모리 셀 스트링과 소스 라인을 연결하는 제 1 경로부, 및 오드 소스 선택 라인의 신호에 응답하여 상기 오드 메모리 셀 스트링과 상기 소스 라인을 연결하는 제 2 경로부를 포함하는 비휘발성 메모리 장치의 구동방법으로서,
    상기 이븐 및 오드 비트 라인 중 선택되는 하나의 비트 라인에 설치된 메모리 셀 스트링의 저장 데이터를 평가함과 동시에, 비선택되는 비트 라인을 플로팅시키는 단계를 포함하는 비휘발성 메모리 장치의 구동방법.
  72. 제 71 항에 있어서,
    상기 선택된 비트 라인에 데이터를 평가하는 단계 이전에,
    상기 비선택 비트 라인을 플로팅시킨 단계에서, 상기 선택된 비트 라인을 디스차지하는 단계; 및
    상기 선택 및 비선택된 비트 라인들을 소정 전압으로 프리차지하는 단계를 포함하는 비휘발성 메모리 장치의 구동방법.
  73. 제 72 항에 있어서,
    상기 선택된 비트 라인이 상기 이븐 비트 라인이고, 상기 이븐 메모리 셀 스트링에 저장된 데이터를 평가하는 단계는,
    상기 제 1 경로부가 구동되도록 상기 이븐 소스 선택 라인을 인에이블하는 단계; 및
    상기 메모리 셀 스트링을 구성하는 복수의 트랜지스터들 중 선택된 트랜지스터의 게이트에 독출 전압을 인가하고, 나머지 트랜지스터의 게이트에 패스 전압을 인가하여,
    상기 선택된 트랜지스터의 문턱 전압에 의해 저장된 데이터를 판별하는 비휘발성 메모리 장치의 구동방법.
  74. 제 71 항에 있어서,
    상기 비선택된 비트 라인을 차폐시킨 상태에서 상기 선택된 비트 라인에 프로그램 전압을 인가하는 단계를 더 포함하는 비휘발성 메모리 장치의 구동방법.
  75. 제 73 항에 있어서,
    상기 선택된 비트 라인에 프로그램 전압을 인가하는 단계 이전에,
    상기 선택 및 비선택된 비트 라인을 프리차지시키는 단계를 더 포함하는 비휘발성 메모리 장치의 구동방법.
  76. 제 75 항에 있어서,
    상기 비선택된 비트 라인을 차폐시키는 단계는,
    상기 페이지 버퍼로부터 상기 비선택된 비트 라인에 구동 전압을 인가하는 단계인 비휘발성 메모리 장치의 구동방법.
KR1020100095639A 2010-09-30 2010-09-30 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법 KR101124333B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100095639A KR101124333B1 (ko) 2010-09-30 2010-09-30 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법
US12/968,192 US8441854B2 (en) 2010-09-30 2010-12-14 Nonvolatile memory apparatus capable of reducing current consumption and related driving method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100095639A KR101124333B1 (ko) 2010-09-30 2010-09-30 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법

Publications (1)

Publication Number Publication Date
KR101124333B1 true KR101124333B1 (ko) 2012-03-16

Family

ID=45889718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100095639A KR101124333B1 (ko) 2010-09-30 2010-09-30 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법

Country Status (2)

Country Link
US (1) US8441854B2 (ko)
KR (1) KR101124333B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130022228A (ko) * 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20210021222A (ko) * 2019-08-16 2021-02-25 삼성전자주식회사 페이지 버퍼, 이를 포함하는 메모리 장치
KR20210117612A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980022229A (ko) * 1996-09-20 1998-07-06 김광호 플래시 메모리 장치의 구동방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100204342B1 (ko) * 1996-08-13 1999-06-15 윤종용 불 휘발성 반도체 메모리 장치
KR100190089B1 (ko) * 1996-08-30 1999-06-01 윤종용 플래쉬 메모리장치 및 그 구동방법
JP3679970B2 (ja) * 2000-03-28 2005-08-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
KR100567912B1 (ko) 2004-05-28 2006-04-05 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
KR100697285B1 (ko) * 2005-05-11 2007-03-20 삼성전자주식회사 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치
KR100694968B1 (ko) 2005-06-30 2007-03-14 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법
US7259991B2 (en) * 2005-09-01 2007-08-21 Micron Technology, Inc. Operation of multiple select gate architecture
US7663922B2 (en) 2006-02-02 2010-02-16 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices with lower and upper bit lines sharing a voltage control block, and memory cards and systems having the same
US7433231B2 (en) * 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells
KR101297283B1 (ko) * 2006-07-10 2013-08-19 삼성전자주식회사 낸드형 셀 스트링을 가지는 비휘발성 기억 장치
KR100879387B1 (ko) 2006-09-22 2009-01-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
KR100816123B1 (ko) 2007-01-02 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 소자
KR100897603B1 (ko) * 2007-06-20 2009-05-14 삼성전자주식회사 반도체 메모리 장치
KR101291667B1 (ko) * 2007-08-20 2013-08-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 독출 방법
JP4510060B2 (ja) * 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
KR101468098B1 (ko) * 2008-06-23 2014-12-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20100023280A (ko) * 2008-08-21 2010-03-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980022229A (ko) * 1996-09-20 1998-07-06 김광호 플래시 메모리 장치의 구동방법

Also Published As

Publication number Publication date
US20120081961A1 (en) 2012-04-05
US8441854B2 (en) 2013-05-14

Similar Documents

Publication Publication Date Title
US9336883B2 (en) Semiconductor memory device and method of operating the same
JP5025989B2 (ja) セルストリングに配置されるダミーセルを持つ不揮発性半導体メモリ装置
US7512011B2 (en) Method of reading data in a non-volatile memory device
US6285587B1 (en) Memory cell string structure of a flash memory device
KR100954946B1 (ko) 불휘발성 메모리 소자의 소거 방법
US8913434B2 (en) Non-volatile memory device and method for driving the same
KR20130034533A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20110120468A (ko) 반도체 메모리 장치의 프로그램 방법
US11029861B2 (en) Sense flags in a memory device
US7515476B2 (en) Non-volatile memory device and data read method and program verify method of non-volatile memory device
TWI459389B (zh) 半導體記憶體裝置、記憶體裝置讀取程式以及方法
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
KR101124333B1 (ko) 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법
US7706184B2 (en) Nonvolatile semiconductor memory device
KR100953055B1 (ko) 불휘발성 메모리 소자의 동작 방법
KR20120013539A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20100022228A (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20070021370A (ko) 플래시 메모리 장치의 프로그램 방법
KR20130044698A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR100783999B1 (ko) 불휘발성 메모리 장치의 독출 방법
KR100967005B1 (ko) 불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출/검증 방법
KR20100131716A (ko) 불휘발성 메모리 소자의 데이터 독출 방법
KR101799962B1 (ko) 비휘발성 메모리 장치 및 그 동작 방법
KR20100097397A (ko) 불휘발성 메모리 소자
KR20120005850A (ko) 불휘발성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee