CN104934063B - 半导体存储装置及擦除方法 - Google Patents

Abstract

本发明公开了一种可靠性高的数据擦除的半导体存储装置及擦除方法。擦除方法是用以擦除形成有具有NAND串的存储器阵列的半导体存储装置。对NAND串的选择晶体管的栅极施加预定电平，且对NAND串的存储单元的字元线施加预定电平。对形成有NAND串的基板区域，在第1时刻施加擦除电压，且在自第1时刻起固定时间后的第2时刻，使选择晶体管的栅极浮置。本发明可减小电场对与选择晶体管邻接的存储单元的影响。

Description

半导体存储装置及擦除方法

技术领域

本发明涉及一种与非型快闪存储器（NAND flash memory）的半导体存储装置，且特别涉及一种半导体存储装置及其擦除方法。

背景技术

NAND型快闪存储器众所周知地具有包含串联连接有多个存储单元的NAND串的存储单元阵列，且可在存储单元中进行二元数据或多元数据的程序化或擦除。随着元件精密化，NAND串的位元线选择晶体管或源极线选择晶体管与存储单元间的距离变小，则元件间或与基板的电容耦合变大，从而可能发生非预期的操作。例如，专利文献1揭示如下技术：为防止写入操作时因耦合而升压的NAND串的通道电平被传输至位元选择晶体管，而在位元线选择晶体管与存储单元之间***虚拟存储单元，在写入操作时，利用虚拟存储单元，将位元线选择晶体管与存储单元之间截止。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2011-192349号公报

发明内容

图1是表示***有虚拟存储单元的NAND串阵列的一例的电路图。如此图所示，在1个区块中，行方向上排列有将多个存储单元串联连接的n＋1个NAND串NU。1个NAND串NU包含串联连接的多个存储单元MCi(i=0、1、…、63)、连接在存储单元两端的一对虚拟存储单元DMC、连接在一虚拟存储单元DMC的漏极的位元线选择晶体管TD、及连接在另一虚拟存储单元DMC的源极的源极线选择晶体管TS，且位元线选择晶体管TD的漏极是连接在对应的1个位元线GBL，源极线选择晶体管TS的源极是连接在共用的源极线SL。构成区块的NAND串NU是形成在P阱内。

存储单元MCi的控制栅极是连接在字元线WLi，虚拟存储单元DMC的控制栅极是连接在虚设字元线DWL，选择晶体管TD、TS的栅极是连接在与字元线WL并排的选择栅极线SGD、SGS。虚拟存储单元DMC是与存储单元MC同样地构成，且与存储单元MC同样地被施加偏压，但被从数据的程序化物件中排除。

表1是表示快闪存储器的各操作时所施加的偏压的一例的表格。读出操作是对位元线施加某一正电压，对所选择的字元线施加某一电压（例如0V），对非选择字元线施加读出路径电压（例如4.5V），对选择栅极线SGD、SGS施加正电压（例如4.5V），将位元线选择晶体管TD、源极线选择晶体管TS导通，对共用源极线施加0V。对虚设字元线DWL施加例如与读出路径电压相等的电压。程序化（写入）操作是对所选择的字元线施加高电压的程序化电压Vprog（15～20V），对非选择的字元线施加中间电平（例如10V），使位元线选择晶体管TD导通，且使源极线选择晶体管TS断开，将与“0”或“1”数据相应的电平供给至位元线GBL。对虚设字元线施加例如与中间电平相等的电压。擦除操作是对区块内所选择的字元线施加0V，对P阱施加高电压（例如18V），使选择栅极线SGD、SGS浮置。对虚设字元线DWL与所选择的字元线同样地施加0V。由此，将浮置栅极的电子抽取至基板，实施以区块为单位的数据擦除。

表1

在图2中，表示现有的快闪存储器的擦除操作的流程。对经选择的区块的虚设字元线DWL、字元线WL0～WL63施加0V（S100），接着，使位元线选择晶体管TD及源极线选择晶体管TS浮置（S110）。接着，对基板内的P阱施加擦除电压（S120），且等待经过固定时间，以进行擦除（S130）。对存储单元MCi及虚拟存储单元DMC的控制栅极与P阱间施加擦除电压，利用FN隧道将浮置栅极中的电子抽取到P阱中，使存储单元MCi及虚拟存储单元DMC的临界值(threshold)偏移为负。

图3是表示擦除操作时的P阱、选择晶体管TD/TS、存储单元MC及虚拟存储单元DMC的电压变化的示意图。V_PW是P阱的电压，V_TD、V_TS是位元线选择晶体管TD及源极线选择晶体管TS的栅极电压。在时刻t0，对字元线WL及虚设字元线DWL施加0V，使位元线选择晶体管TD及源极线选择晶体管TS成为浮置状态。在时刻t1，对P阱施加擦除电压。例如，将电压阶段性地变大的擦除脉冲施加至P阱。P阱的电压V_PW回应施加擦除脉冲而开始升压。与此同时地，使与P阱电容耦合的选择晶体管TD、TS的栅极电压V_TD、V_TS如图中虚线所示地升压。在时刻t2，使P阱的电压V_PW升压至约18V，且在时刻t2～t3的期间，确保经过擦除所需的固定时间（图2的S130），将电子自浮置栅极抽取到P阱。

在实施擦除的期间t2～t3，利用与P阱的耦合比，将选择晶体管TD、TS的栅极电压V_TD、V_TS设定为固定电平以下。即，如图3所示，若未将P阱的电压V_PW与选择晶体管TD、TS的栅极电压V_TD、V_TS的电平差Va设为固定值以下，则易导致选择晶体管TD、TS因依时性介电层击穿（Time Dependent Dielectric Breakdown，TDDB）而被击穿。TDDB是即便未对晶体管的栅极施加高电压，若长时间地被施加电压，晶体管仍被击穿的现象。因此，以满足Va＜V_PW－TDDB的方式，设定选择晶体管TD、TS与P阱间的耦合比。例如，将选择晶体管TD、TS的栅极电压V_TD、V_TS升压至约17V，且设定为Va＝18V－17V＝1V。

然而，若选择晶体管TD、TS的栅极电压V_TD、V_TS变高，则导致与其邻接的虚拟存储单元DMC受到选择晶体管TD、TS的高电压影响。若因精密化，选择晶体管TD、TS与虚拟存储单元DMC的距离变小，则因与选择晶体管TD、TS的电容耦合而使虚拟存储单元DMC升压，在擦除时产生无法将虚拟存储单元DMC的临界值充分地偏移为负的情况。虚拟存储单元DMC的临界值理想为与存储单元MC的临界值相同，若未使虚拟存储单元DMC的临界值稳定化，则最终导致存储单元MC的临界值分布的不均变大，或者读出操作或程序化操作变得不稳定。

本发明的目的在于提供一种可靠性高的数据擦除方法及半导体存储装置。

本发明的半导体存储装置的擦除方法是对NAND串的选择晶体管的栅极施加预定电平，且对NAND串的存储单元的字元线施加预定电平，对形成有NAND串的基板区域在第1时刻施加擦除电压，在自第1时刻起固定时间后的第2时刻，使所述选择晶体管的栅极浮置。优选NAND串在选择晶体管与存储单元之间包含虚拟存储单元，且在自第2时刻起固定时间后的第3时刻，使虚拟存储单元的虚设字元线浮置。优选所述选择晶体管的栅极利用与所述基板区域的电容耦合升压至第1电平，且第1电平小于所述擦除电压。优选第1电平升压至所述选择晶体管不因TDDB被击穿的电压以上。优选虚拟存储单元的虚设字元线利用与所述基板区域的电容耦合升压至第2电平，且第2电平小于第1电平。

本发明的半导体存储装置包含：存储器阵列，形成有NAND串，所述NAND串包含串联连接的多个存储单元、将一侧的存储单元连接于位元线的第1选择晶体管、及将另一侧的存储单元连接于源极线的第2选择晶体管；及擦除元件，自所述存储器阵列选择区块，且将所选择的区块内的存储单元的数据擦除；所述擦除元件是在将预定电压施加至所选择的区块内的第1及第2选择晶体管的选择栅极线及多个存储单元的字元线后的第1时刻，对所述经选择的区块的基板区域施加擦除电压，且在自第1时刻起固定时间后的第2时刻，使第1及第2选择晶体管的选择栅极线浮置。优选NAND串在第1选择晶体管与存储单元之间包含第1虚拟存储单元，且在第2选择晶体管与存储单元之间包含第2虚拟存储单元，所述擦除元件在自第2时刻起固定时间后的第3时刻，使虚拟存储单元的虚设字元线浮置。优选第1及第2选择晶体管的栅极利用与所述基板区域的电容耦合升压至第1电平，且第1电平小于所述擦除电压。优选第1电平升压至第1及第2选择晶体管不因TDDB而被击穿的电压以上。优选第1及第2虚拟存储单元的虚设字元线利用与所述基板区域的电容耦合升压至第2电平，且第2电平小于第1电平。

根据本发明，与以现有的方式施加擦除电压时，利用电容耦合使选择晶体管升压的情况相比，可抑制选择晶体管的升压电平，由此，可减小电场对与选择晶体管邻接的存储单元的影响。

附图说明

图1是表示快闪存储器的NAND串的构成的电路图。

图2是表示现有的快闪存储器的擦除操作的流程。

图3是表示现有的擦除时的P阱、选择晶体管、存储单元、虚拟存储单元的各部分的电压变化的示意图。

图4是表示本发明实施例的快闪存储器的一构成例的方框图。

图5是表示本发明实施例的快闪存储器的擦除操作的流程图。

图6是表示本实施例的擦除时的P阱、选择晶体管、存储单元、虚拟存储单元的各部分的电压变化的示意图。

图7是表示本实施例的NAND串的概略截面图。

图8是表示本实施例的字元线驱动电路的一例的区块图。

其中，附图标记说明如下：

100：快闪存储器

110：存储器阵列

120：输入输出缓冲器

130：地址暂存器

140：数据暂存器

150：控制器

160：字元线选择电路

162：驱动电路

164：选择电路

170：页面缓冲器/感应电路

180：列选择电路

190：内部电压产生电路

200：P阱

Ax：行地址信息

Ay：列地址信息

C1、C2、C3：控制信号

BL、GBL：位元线

BLK(0)、BLK(1)、…、BLK(m)：区块

DMC：虚拟存储单元

DWL：虚拟字元线

F：浮置

M1～M68：传输晶体管

MC0～MC63：存储单元

NU：NAND串

S100、S110、S120、S130、S200、S210、S220、S230、S240、S250、S260、S270：步骤

SGD、SGS：选择栅极线

SL：源极线

SGD、SGS：选择栅极线

t0、t1、t2、t2'、t3、t3'、t4、t5：时刻

TD、TS：选择晶体管

Va：电平差

V1、V2、Vers、Vpass、Vprog、VPW、Vread、VTD、VTS：电压

WL、WL0～WL63：字元线

具体实施方式

以下，参照附图，对本发明的实施方式详细地进行说明。另外，附图为便于理解说明而强调地表示各部分，所以应注意到与实际设备的比例不同。

[实施例]

图4是表示本发明实施例的快闪存储器的构成的方框图。但是，此处所示的快闪存储器的构成为例示，本发明并非必须限定于这种构成。

本实施例的快闪存储器100构成为包含：存储器阵列110，形成有矩阵状排列的多个存储单元；输入输出缓冲器120，连接于外部输入输出端子I/O（Input/Output，输入输出），且保存输入输出数据；地址暂存器130，接收来自输入输出缓冲器120的地址数据；数据暂存器140，保存所输入输出的数据；控制器150，供给控制信号C1、C2、C3等，这些控制信号C1、C2、C3等是基于来自输入输出缓冲器120的指令数据及外部控制信号（未绘示的指令锁存使能（Command Latch Enable，CLE）信号或地址锁存使能（Address Latch Enable，ALE）信号等），控制各部分；字元线选择电路160，将来自地址暂存器130的行地址信息Ax解码，且基于解码结果，进行区块的选择及字元线的选择等；页面缓冲器/感应电路170，保存自经由字元线选择电路160所选择的页面读出的数据，或者保存对所选择的页面的写入数据；列选择电路180，将来自地址暂存器130的列地址信息Ay解码，且基于该解码结果，选择页面缓冲器170内的列数据；及内部电压产生电路190，生成读出数据、程序化及擦除等所需的电压（程序化电压V_prog、路径电压V_pass、读出路径电压V_read、擦除电压V_ers等）。

存储器阵列110具有在列方向配置的多个区块BLK(0)、BLK(1)、…、BLK(m)。在区块的一端部，配置有页面缓冲器/感应电路170。但是，页面缓冲器/感应电路170也可以配置在区块的另一端部、或两侧的端部。在1个区块中，例如如图1所示，形成有多个串联连接多个存储单元的NAND串单元NU。

存储单元MC_i的控制栅极是连接在字元线WL_i，虚拟存储单元DMC的控制栅极是连接在虚设字元线DWL，选择晶体管TD、TS的栅极是连接在与字元线WL/虚设字元线DWL并排的选择栅极线SGD、SGS。字元线选择电路160是基于行地址Ax，进行区块的选择及字元线WL/虚设字元线DWL的选择，而且，经由选择栅极信号SGS、SGD，而选择性驱动选择晶体管TD、TS。

典型而言，存储单元具有MOS（metal-oxide-semiconductor，金属氧化物半导体）结构，该MOS结构包含形成在P阱内的N型扩散区域的源极/漏极、形成在源极/漏极间的通道上的隧道氧化膜、形成在隧道氧化膜上的浮置栅极（电荷储存层）、及隔着介质膜形成在浮置栅极上的控制栅极。P阱形成在例如P型硅基板内所形成的N阱内。当浮置栅极中未储存电荷时、即写入数据“1”时，临界值处于负状态，存储单元为常导通。当浮置栅极中储存有电子时、即写入数据“0”时，临界值偏移为正，存储单元为常断开。而且，存储单元既可以存储二元数据，也可以存储多元数据。

其次，对本实施例的快闪存储器的擦除操作进行说明。图5是表示擦除操作的流程图，图6是表示擦除时各部分的电压变化的示意图，图7是NAND串的概略截面图。

优选方式是当控制器150自一主机侧（未绘示）接收到擦除指令等，则执行擦除操作。首先，字元线选择电路160在控制器150的控制下，基于行地址信息Ax，选择应擦除的区块，并对所选择的区块内的存储单元MC_i的字元线WL0～WL63及虚拟存储单元DMS的虚设字元线DWL施加0V（S200），且对所选择的区块的位元线选择晶体管TD及源极线选择晶体管TS的选择栅极线SGD、SGS施加0V（S210）。而且，源极线SL及位元线BL为浮置。步骤S200与步骤S210的操作既可同时执行，也可以步骤S210先于步骤S200执行。步骤S200及S210是在图6的时刻t0执行电压施加。

接着，对P阱200（参照图7），施加擦除电压V_ers（S220）。擦除电压V_ers是由内部电压产生电路190所产生，且由未绘示的电路施加至P阱。优选方式是将电压慢慢变大的擦除脉冲多次地施加至P阱，使P阱升压至擦除电压V_ers。该擦除电压V_ers是在图6的时刻t1开始施加。在时刻t1时，由于对选择栅极线SGD、SGS、字元线WL_i、虚设字元线DWL施加0V，因此，位元线选择晶体管TD、源极线选择晶体管TS、存储单元MC_i、及虚拟存储单元DMC的控制栅极未与P阱电容耦合，而保持固定在0V。

接着，在自时刻t1起经过固定时间后的时刻t2，将位元线选择晶体管TD、源极线选择晶体管TS的选择栅极线SGD、SGS打开，使选择晶体管TD、TS浮置（S230、S240）。由此，将位元线选择晶体管TD及源极线选择晶体管TS的栅极210（图7）与P阱200电容性耦合，从而开始选择晶体管TD/TS的升压。图6的虚线是表示选择晶体管TD/TS的电压V_TD、V_TS因电容耦合而与P阱电压V_PW成正比地上升。

接着，在自时刻t2起经过固定时间后的时刻t3，将虚拟存储单元DMC的虚设字元线DWL打开，使虚拟存储单元DMC浮置（S250、S260）。由此，使虚拟存储单元DMC的控制栅极220与P阱200电容性耦合，从而开始进行升压。图6的虚线是表示虚设字元线DWL因电容耦合而与P阱电压V_PW成正比地上升。然后，自P阱电压V_PW达到擦除电压V_ers的时刻t4至时刻t5为止，等待经过擦除所需的固定时间（S270），从而将擦除操作的一部分或全部结束。

如图6所示，在对P阱200施加擦除电压V_esr的时刻t0时，将选择晶体管TD、TS的栅极电压V_TD、V_TS固定为0V，在自时刻t1延迟的时刻t2时，使选择晶体管TD、TS浮置。其结果，使选择晶体管TD/TS与P阱200电容耦合的时间延迟，栅极电压V_TD、V_TS的升压电平被抑制。例如，栅极电压V_TD、V_TS是升压至约13V左右，小于图3所示的现有情况下的电压17V。

若选择晶体管TD、TS的栅极电压V_TD、V_TS如现有那样地变大至17V左右，则因与选择晶体管TD、TS的电容耦合而使虚拟存储单元DMC的控制栅极220升压，在浮置栅极中产生固定的电场，使得虚拟存储单元DMC的擦除变得不充分，临界值无法充分地偏移为负值。虚拟存储单元DMC是缓和选择晶体管TD、TS对存储单元MC的电场影响，抑制存储单元过度擦除或过度程序化，且理想为虚拟存储单元DMC的临界值等于存储单元MC的临界值，若两者的偏差变大，则读出、程序化或验证的操作将变得不稳定。本实施例中，因抑制选择晶体管TD、TS的栅极电压V_TD、V_TS升压，而可抑制选择晶体管TD、TS对虚拟存储单元DMC的影响，使虚拟存储单元DMC的临界值充分地向负方向偏移。

另一方面，若选择晶体管TD、TS的栅极电压V_TD、V_TS变小，会使栅极电压V_TD、V_TS与P阱电压V_PW的电平差V_a变得过大，则将无法满足V_a＜V_PW－TDDB，导致选择晶体管TD、TS因TDDB而被击穿。由于V_a＝V_PW－（V_TD、V_TS）＜V_PW－TDDB，所以，满足（V_TD、V_TS）＞TDDB即可。假设TDDB为约5V，则将栅极电压V_TD、V_TS升压至5V以上即可。

栅极电压V_TD、V_TS的升压可由使选择晶体管TD、TS浮置的时刻t2调整。如图6所示，在使选择晶体管TD、TS在比时刻t2迟的时刻t2'浮置的情况下，选择晶体管TD、TS与P阱电容耦合的开始时刻延迟，所以，栅极电压V_TD、V_TS的升压被抑制，比在时刻t2升压时变小V1。可通过以此方式调整使选择晶体管TD、TS浮置的时刻，而设定与TDDB相应的栅极电压V_TD、V_TS的升压。

进而，本实施例可通过在时刻t3使虚设字元线DWL自0V成为浮置状态，而使虚拟存储单元DMC的控制栅极220升压至比选择晶体管TD、TS的升压电平小的固定电平为止。由此，将邻接的存储单元MC63、MC0一部分地电容性耦合，使存储单元MC63、MC0的控制栅极的电平若干地上升，由此，避免存储单元MC63、MC0被过度擦除，从而抑制临界值的偏差变动。优选，使虚拟字元线DWL在将选择晶体管TD、TS浮置之后（时刻t2之后）且P阱的电压V_PW达到擦除除电压V_ers（18V）之前（时刻t3之前）浮置。由此，可使虚拟字元线DWL与P阱的电压V_PW成正比地升压。而且，如上所述，若使虚拟字元线DWL的浮置自时刻t3延迟到t3'，则与P阱电容耦合的开始时刻变迟，因此成为比时刻t3时的升压电压低V2的升压电压。

这样一来。本实施例可通过将使选择晶体管TD、TS成为浮置状态的时刻t2自施加擦除电压的时刻t1起延迟，而将使选择晶体管TD、TS与P阱电容耦合的开始时刻延迟，从而将擦除时的选择晶体管TD、TS的升压电平抑制为恒定以下，减少对虚拟存储单元DMC的影响。进而，由于选择晶体管TD、TS利用电容耦合而与P阱电压V_PW成正比地升压，故可减少升压对选择晶体管TD、TS造成的损害。

选择晶体管TD、TS的选择栅极信号SDG、SGS、虚拟存储单元DMC的虚拟字元线DWL的驱动控制是由字元线选择电路160实施。字元线选择电路160可使用众所周知的电路技术、例如时钟控制或延迟电路等，基于预定的设定，正确地控制选择晶体管TD、TS或虚拟字元线DWL的浮置时间。

图8是表示字元线驱动电路的内部构成例的图。如此图所示，驱动电路162是经由nMOS（n-channel metal-oxide-semiconductor，n通道金属氧化半导体）结构的传输晶体管M1～M68，对选择栅极线SGD、SGS、虚拟字元线DWL、字元线WL供给预定的电压。选择电路164是对传输晶体管M1～M68的栅极供给选择控制信号，控制传输晶体管M1～M68的导通、断开。

当进行存储器阵列的经选择的区块的擦除时，驱动电路162对选择栅极线SGD、SGS、虚拟字元线DWL、字元线WL供给0V，且选择电路164将H电平（H level）的选择控制信号供给至传输晶体管M1～M68，使传输晶体管M1～M68导通。接着，在时刻t1时，利用未图示的电路，对P阱200开始进行擦除电压V_ers的施加。接着，在时刻t2时，选择电路164供给L电平（Llevel）的选择控制信号，以使连接于选择栅极线SGD、SGS的传输晶体管M1、M68断开。然后，在时刻t3时，选择电路164供给L电平的选择控制信号，以使连接于虚拟字元线DWL的传输晶体管M2、M67断开。

所述实施例是表示NAND串在两端侧包含虚拟存储单元的示例，但本发明也可以是不含虚拟存储单元的NAND串。即，本发明也可以应用于位元线选择晶体管TD中连接着存储单元MC63且源极线选择晶体管TS中连接着存储单元MC0的NAND串。进而，所述实施例是在对P阱区域施加擦除电压之前，对选择晶体管TD、TS的选择栅极线SGD、SGS或它的栅极施加0V，但将选择晶体管TD、TS固定为不因与P阱的电容耦合而升压的电压即可。进而，所述实施例是在P型半导体基板上形成N阱区域，且在N阱区域内形成P阱区域，但此情况只是一例，也可以在P型半导体基板上形成NAND串。

对本发明优选的实施方式进行了详细记述，但本发明并非限定于特定的实施方式，在权利要求范围中记载的本发明精神的范围内，可实施各种变形、变更。

Claims (10)

1.一种擦除方法，其是形成有具有与非串的存储器阵列的半导体存储装置的擦除方法，其特征在于：

对所述与非串的选择晶体管的栅极施加预定电平，对所述与非串的存储单元的字元线施加所述预定电平，所述与非串在所述选择晶体管与所述存储单元之间包含虚拟存储单元，且对所述虚拟存储单元施加所述预定电平，

对形成有所述与非串的基板区域，在所述预定电平施加至所述选择晶体管的所述栅极、所述存储单元的所述字元线及所述虚拟存储单元后的第1时刻施加擦除电压，且

在自所述第1时刻起固定时间后的第2时刻，使所述选择晶体管的所述栅极浮置，所述虚拟存储单元的虚拟字元线利用与所述基板区域的电容耦合升压至第2电平，且所述第2电平小于所述擦除电压。

2.如权利要求1所述的擦除方法，其特征在于：在自所述第2时刻起固定时间后的第3时刻，使所述虚拟存储单元的所述虚拟字元线浮置。

3.如权利要求1所述的擦除方法，其特征在于：所述选择晶体管的所述栅极利用与所述基板区域的电容耦合升压至第1电平，且所述第1电平小于所述擦除电压。

4.如权利要求3所述的擦除方法，其特征在于：所述第1电平是升压至所述选择晶体管不因依时性介电层击穿而被击穿的电压以上。

5.如权利要求3所述的擦除方法，其特征在于：所述第2电平小于所述第1电平。

6.一种半导体存储装置，其特征在于包含：

存储器阵列，形成有与非串，所述与非串包含串联连接的多个存储单元、将一侧的所述存储单元连接于位元线的第1选择晶体管、及将另一侧的所述存储单元连接于源极线的第2选择晶体管，所述与非串在所述第1选择晶体管与所述存储单元之间包含第1虚拟存储单元，且在所述第2选择晶体管与所述存储单元之间包含第2虚拟存储单元；以及

擦除元件，自所述存储器阵列选择区块，且将所选择的所述区块内的所述存储单元的数据擦除，

所述擦除元件是在将预定电压施加至所选择的所述区块内的所述第1及第2选择晶体管的选择栅极线、多个所述存储单元的字元线、所述第1虚拟存储单元及所述第2虚拟存储单元后的第1时刻，对所述经选择的所述区块的基板区域施加擦除电压，且在自所述第1时刻起固定时间后的第2时刻，使所述第1及第2选择晶体管的所述选择栅极线浮置，所述第1及第2虚拟存储单元的虚拟字元线利用与所述基板区域的电容耦合升压至第2电平，且所述第2电平小于所述擦除电压。

7.如权利要求6所述的半导体存储装置，其特征在于：所述擦除元件在自所述第2时刻起固定时间后的第3时刻，使所述第1及第2虚拟存储单元的所述虚拟字元线浮置。

8.如权利要求6所述的半导体存储装置，其特征在于：所述第1及第2选择晶体管的栅极利用与所述基板区域的电容耦合升压至第1电平，且所述第1电平小于所述擦除电压。

9.如权利要求8所述的半导体存储装置，其特征在于：所述第1电平是升压至所述第1及第2选择晶体管不因依时性介电层击穿而被击穿的电压以上。

10.如权利要求8所述的半导体存储装置，其特征在于：所述第2电平小于所述第1电平。

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