JP2012230753A - 半導体装置及びその動作方法 - Google Patents

Abstract

【課題】プログラム動作の時にトンネル絶縁膜にトラップされた電子を短時間で容易に除去すること。
【解決手段】メモリセルのコントロールゲートにはプログラム電圧を印加し、半導体基板内に形成されたウェルにはデートラップ電圧を印加して前記メモリセルをプログラムする段階と、前記メモリセルを検証する前に、前記デートラップ電圧が前記ウェルに印加される間に前記コントロールゲートに前記デートラップ電圧より低い電圧を印加して、前記メモリセルのトンネル絶縁膜にトラップされた電子を除去する段階と、を含むことを特徴とする半導体装置の動作方法。
【選択図】図３

Description

本発明は、半導体装置及びその動作方法に関し、特にプログラム動作におけるデートラップ（detrap）方法に関する。

半導体装置は、データが格納されている複数のメモリセルを含んでいる。メモリセルにデータを格納するためには、プログラム動作を実行するが、プログラム動作の際に一部の電子が特定の膜にトラップされ、メモリセルの電気的特性が劣化することがありえる。図面を参照して具体的に説明すると、次のとおりである。

図１は、従来技術によるプログラム動作の問題を説明するためのメモリセルの断面図である。図１を参照すると、メモリセルは、半導体基板１１上に順次積層されたトンネル絶縁膜１３、電荷格納層１４、誘電体膜１５とコントロールゲート１６を基本構成としてなる。メモリセルの両端に接する半導体基板１１には、接合領域１２が形成される。接合領域１２は、半導体基板１１に形成されたウェル内に形成され、トンネル絶縁膜１３の一部とウェルの一部が互いに接している。

電荷格納層１４をフローティングゲートと称することもある。コントロールゲート１６は、ワードラインＷＬに連結される。トンネル絶縁膜１３は、酸化膜で形成され、電荷格納層１４およびコントロールゲート１６は導電膜（例えば、ポリシリコン膜）で形成され、誘電体膜１５は、高誘電体膜や酸化膜、窒化膜および酸化膜が積層された構造で形成される。

メモリセルに対するプログラムの動作は、ウェルおよび選択されたビットラインにプログラム許容電圧（例えば、０Ｖ）を印加した状態で、選択されたワードラインＷＬにプログラム電圧を印加して遂行する。選択されたワードラインＷＬに高電圧のプログラム電圧が印加されると、ＦＮトンネリング現象によりウェルにあった電子の一部がトンネル絶縁膜１３を通過して電荷格納層１４に移動する。

プログラムされるメモリセルは、電荷格納層１４に流入された電子の量に応じてしきい値電圧が異なるが、しきい値電圧が目標レベルに到達するとプログラム終了されたセルとなり、しきい値電圧が目標レベルより低ければ、プログラムされていないセル（または、消去セル）となる。

メモリセルに対するリード動作は、選択されたメモリセルに連結されたワードラインＷＬにリード電圧を印加する。選択されたメモリセルのしきい値電圧がリード電圧より高いか低いかによって選択されたメモリセルの状態を判断することができる。このように、メモリセルのデータは、メモリセルのしきい値電圧によって決定され、しきい値電圧は電荷格納層１４内に流入した電子（プログラムされた電子）の数に応じて決定される。

しかし、プログラム動作の時、一部の電子が電荷格納層１４に移動することができず、トンネル絶縁膜１３内にトラップされうるが、トンネル絶縁膜１３にトラップされた電子によってメモリセルのしきい値電圧が変わることがありえる。特に、トンネル絶縁膜１３は、プログラム消去およびリード動作を繰り返しすればするほど電気的特性が徐々に劣化し、これによりトンネル絶縁膜１３にトラップされる電子の数は、半導体装置の動作回数が増加するほど増加することができる。

以上、前述したように本発明が解決しようとする課題は、プログラム動作の時に選択されたワードラインにプログラム電圧を印加し、ウェルにデートラップ電圧（Detrap Voltage）を同時に印加するが、プログラム電圧よりデートラップ電圧をより長く印加することで、プログラム動作の時にトンネル絶縁膜にトラップされた電子を短時間で容易に除去することにある。

上記課題を解決するために本発明の一実施例による半導体装置の動作方法は、メモリセルのコントロールゲートにはプログラム電圧を印加し、半導体基板内に形成されたウェルにはデートラップ電圧を印加して前記メモリセルをプログラムする段階と、前記メモリセルを検証する前に、前記デートラップ電圧が前記ウェルに印加される間に前記コントロールゲートに前記デートラップ電圧より低い電圧を印加して前記メモリセルのトンネル絶縁膜にトラップされた電子を除去する段階と、を含む。

また、本発明の他の実施例による半導体装置の動作方法は、選択されたワードラインにはプログラム電圧を印加し、非選択されたワードラインには前記プログラム電圧より低いパス電圧を印加し、ウェルには、前記パス電圧より低いデートラップ電圧を印加してメモリセルをプログラムする段階、及び前記メモリセルを検証する前に、前記デートラップ電圧が前記ウェルに印加される間に、前記選択されたワードラインおよび前記非選択されたワードラインに前記デートラップ電圧より低い電圧を印加する段階を含む。

さらに、本発明の一実施例による半導体装置は、複数のメモリ・ブロックが含まれているメモリセルアレイと、選択されたワードラインにはプログラム電圧を印加し、非選択されたワードラインには前記プログラム電圧より低いパス電圧を印加し、ウェルには前記パス電圧より低いデートラップ電圧を供給するための電圧供給回路、およびプログラム動作時に前記選択されたワードラインには前記プログラム電圧を、前記非選択されたワードラインには前記パス電圧を、前記ウェルには前記デートラップ電圧を供給し、プログラム検証動作を実行する前に前記ウェルに前記デートラップ電圧が印加される間に、前記選択されたワードラインおとび前記非選択されたワードラインに前記デートラップ電圧より低い電圧を供給するように前記電圧供給回路を制御するための制御回路を含む。

以上のように本発明によれば、プログラム動作時選択されたワードラインにプログラム電圧を印加し、これと同時にウェルにはデートラップ電圧を印加するが、プログラム電圧よりデートラップ電圧をわずかに長い時間印加することにより、トンネル絶縁膜にトラップされた電子を早い時間内に容易に除去することができる。また、トンネル絶縁膜にトラップされた電子を除去することにより、プログラム、リード、および消去動作の信頼性を向上させることができる。

従来の技術によるプログラム動作の問題を説明するためのメモリセルの断面図。 本発明によるプログラム方法を説明するための半導体装置のブロック図。 本発明によるプログラム方法を説明するためのタイミング図。 本発明のプログラム方法による効果を説明するためのメモリセルの断面図。

以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下開示される実施例に限定されるものではなく、互いに異なる様々な形で具現することができ、単に本実施例は本発明の開示が完全になるように、通常の知識を有する者に発明の範疇を完全に知らせるために提供されてのある。

図２は、本発明によるプログラム方法を説明するための半導体装置のブロック図である。図２を参照すると、半導体装置はメモリセルアレイ１１０、メモリセルアレイ１１０に含まれているメモリセルのプログラム動作、リード動作または消去動作を実行するように構成された回路グループ（１３０、１４０、１５０、１６０ 、１７０、１８０）、および入力されたデータに基づいて選択されたメモリセルのしきい値電圧レベルを設定するために回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）を制御するように構成された制御回路１２０を含む。

ＮＡＮＤフラッシュメモリ装置の場合、回路のグループは電圧生成回路１３０、ローデコーダ１４０、ページバッファグループ１５０、カラム選択回路１６０、入出力回路１７０、およびパス／フェイル判断回路１８０を含む。

メモリセルアレイ１１０は複数のメモリブロックを含むが、図２にはそのうちいずれか一つのメモリブロックが図示されている。それぞれのメモリブロックは、ウェルに共通に連結された複数のストリングＳＴを含む。ストリングＳＴのうち一部はノーマルストリングに指定され、一部はフラグ（Ｆｌａｇ）ストリングに指定される。それぞれのストリングＳＴは、互いに同一に構成され、共通ソースラインＣＳＬに連結されるソースセレクトトランジスタＳＳＴ、複数のメモリセル（Ｆ０ないしＦｎ）、そしてビットラインＢＬ１に連結されるドレインセレクトトランジスタＤＳＴで構成される。フラグストリングに含まれるセルをフラグセルと呼ぶが、構造はメモリセルと同じである。ソースセレクトトランジスタＳＳＴのゲートはソースセレクトラインＳＳＬに連結され、メモリセル（Ｆ０ないしＦｎ）のゲートはワードライン（ＷＬ０ないしＷＬｎ）にそれぞれ連結され、ドレインセレクトトランジスタＤＳＴのゲートはドレインセレクトラインＤＳＬに連結される。ストリングＳＴは、ストリングＳＴそれぞれに対応するビットライン（ＢＬｅおよびＢＬｏ）とそれぞれ連結され共通ソースラインＣＳＬと共通に連結される。

制御回路１２０は、命令信号ＣＭＤに応答して内部的にプログラム動作信号ＰＧＭ、リード動作信号ＲＥＡＤ、または消去動作信号ＥＲＡＳＥを出力し、動作の種類に応じてページバッファグループ１５０に含まれているページバッファを制御するためのページバッファ信号（ＰＢ ＳＩＧＮＡＬＳ）を出力する。特に、制御回路１２０は、プログラム動作時、選択されたワードラインにプログラム電圧を印加すると同時に、ウェルはデートラップ電圧を印加し、デートラップ電圧はプログラム電圧より長い時間印加する。

この際、デートラップ電圧はメモリセルのトンネル絶縁膜にトラップされた電子を半導体基板に容易に取り出すためにウェルに印加される電圧である。また、制御回路１２０は、アドレス信号ADDに応答して内部的にローアドレス信号ＲＡＤＤとカラムアドレス信号ＣＡＤＤを出力する。また、制御回路１２０は、プログラムまたは消去検証動作時パス／フェイルの判断回路１８０から出力されるチェック信号ＣＳに応じて選択されたメモリセルのしきい値電圧が目標レベルにまで上昇したか、あるいは下降したかを確認し、検証結果に基づいてプログラムまたは消去動作の再実施、完了またはフェイルの可否を決定する。

電圧供給回路１３０、１４０は、制御回路１２０の信号（ＰＧＭ、ＥＲＡＳＥ、ＲＥＡＤ、ＲＡＤＤ）に応じて、メモリセルのプログラム動作、リード動作または消去動作に必要な電圧を選択されたメモリブロックのドレインセレクトラインＤＳＬ、ワードライン（ＷＬ０ないしＷＬｎ）、ソースセレクトラインＳＳＬおよびウェルに供給する。このような電圧供給回路は、電圧生成回路１３０およびローデコーダ１４０を含む。

電圧生成回路１３０は、制御回路１２０の内部命令信号である動作信号（ＰＧＭ、ＲＥＡＤ、ＥＲＡＳＥ）に応答してメモリセルをプログラム、リード、または消去するための動作電圧をグローバルラインに出力し、メモリセルをプログラムする場合、プログラムのための動作電圧（例えば、Ｖｐｇｍ、Ｖｐａｓｓ、ＶｒｅａｄまたはＶｄｅｔ）をグローバルラインに出力する。

Ｖｐｇｍは、プログラム電圧、Ｖｐａｓｓはパス電圧、Ｖｒｅａｄはリード電圧、Ｖｄｅｔはデートラップ電圧である。

ローデコーダ１４０は、制御回路１２０のローアドレス信号のＲＡＤＤに応答して、電圧生成回路１３０から発生された動作電圧を選択されたメモリブロックのローカルライン（ＤＳＬ、ＳＳＬ、ＷＬ [ｎ：０]）およびウェルに伝達する。

ページバッファグループ１５０は、メモリセルのプログラム状態または消去状態を検出する。ページバッファグループ１５０は、ビットライン（ＢＬｅおよびＢＬｏ）にそれぞれ連結されたページバッファを含み、制御回路１２０から出力されたページバッファの信号（ＰＢ ＳＩＧＮＡＬＳ）に応答してメモリセル（Ｆ０ないしＦｎ）にデータを格納するために必要な電圧をビットライン（ＢＬｅおよびＢＬｏ）にそれぞれ印加する。具体的に、ページバッファグループ１５０は、メモリセル（Ｆ０ないしＦｎ）のプログラム動作、消去動作またはリード動作時ビットライン（ＢＬｅおよびＢＬｏ）をプリチャージするか、ビットライン（ＢＬｅおよびＢＬｏ）の電圧変化に応じて検出されたメモリセル（Ｆ０ないしＦｎ）のしきい値電圧レベルに対応するデータをラッチする。

つまり、ページバッファグループ１５０は、プログラム動作時にはラッチに入力されたデータに基づいてビットライン（ＢＬｅまたはＢＬｏ）にプログラムの許容電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、Ｖｃｃ）を印加し、リード動作時にはメモリセル（Ｆ０ないしＦｎ）に格納されたデータに基づいてビットライン（ＢＬｅないしＢＬｏ）の電圧を調節してメモリセル（Ｆ０ないしＦｎ）に格納されたデータを検出する。また、ページバッファグループ１５０は、消去動作の初期には、ビットライン（ＢＬｅおよびＢＬｏ）に消去許容電圧（例えば、Ｖｃｃ）を印加し、消去動作中には消去検証結果に基づいて実行されるプログラム動作時消去されたストリングＳＴに連結されたビットラインにプログラム許容電圧（例えば、接地電圧）を印加する。

カラム選択回路１６０は、制御回路１２０から出力されたカラムアドレス信号ＣＡＤＤに応答して、ページバッファグループ１５０に含まれているページバッファを選択する。カラム選択回路１６０によって選択されたページバッファのラッチされたデータが出力される。また、ページバッファグループ１５０から出力されたデータをカラムラインＣＬを介して伝達され、それをパス／フェイルの判断回路１８０に伝達したりする。

入出力回路１７０は、プログラム動作時に外部から入力されたデータＤＡＴＡをページバッファグループ１５０のページバッファにそれぞれ入力するために、制御回路１２０の制御に応じてデータＤＡＴＡをカラム選択回路１６０に伝達する。伝達されたデータをカラム選択回路１６０がページバッファグループ１５０のページバッファに順に伝達すると、ページバッファは入力されたデータを内部ラッチに格納する。また、リード動作時の入出力回路１７０は、ページバッファグループ１５０のページバッファからカラム選択回路１６０を介して伝達されたデータを外部に出力する。

パス／フェイル判断回路１８０は、プログラムまたは消去した後実施される検証動作においてエラーセルが発生するかどうかをチェックし、その結果をチェック信号PFCに出力する。また、パス／フェイル判断回路１８０は、エラーセル発生時に発生されたエラーセルの数をカウントし、カウント結果をカウント信号ＣＳに出力する機能をも遂行する。

制御回路１２０は、メモリセルのプログラム動作時に選択されたワードラインに印加されるプログラム電圧のレベルを調節し、プログラム検証動作時に選択されたワードラインに印加される検証電圧が選択的に印加されるように電圧生成回路１３０を制御する。この時、パス／フェイル判断回路１８０のチェック信号ＣＳに基づいて制御回路１２０が電圧生成回路１３０を制御することもできる。

上述した半導体装置を用いたメモリセルのプログラム方法を説明すると、次のとおりである。

図３は、本発明によるプログラム方法を説明するためのタイミング図である。図３及び図２を参照してプログラム方法を説明すると、次のとおりである。

１）プログラム区間
プログラム区間が始まると、選択されたビットラインにはプログラム許容電圧（例えば、接地電圧）が印加され、非選択されたビットラインにはプログラム禁止電圧（例えば、Ｖｃｃ）が印加された状態で、選択されたワードライン（Ｓｅｌ_ＷＬ；ＷＬ０〜ＷＬｎのいずれか一つ）にはプログラム電圧Ｖｐｇｍを印加し、非選択されたワードライン（Ｕｎｓｅｌ_ＷＬ；選択されたワードラインを除いた残りのワードライン）にはパス電圧Ｖｐａｓｓを印加し、ウェルにはデートラップ電圧Ｖｄｅｔを同時に印加する。この時、プログラム電圧Ｖｐｇｍは選択されたメモリセルをプログラムするための電圧であり、パス電圧Ｖｐａｓｓは、ストリングＳＴにチャネルを形成するための電圧であり、デートラップ電圧Ｖｄｅｔはメモリセルの電荷格納層（例えば、フローティングゲート）以外の領域にトラップされた電子を除去するための電圧である。ただし、プログラム区間では、デートラップ電圧Ｖｄｅｔはトラップされた電子を除去するためではなく、その後の実行すべきデートラップ区間でトラップされた電子を容易に除去するためにプログラム電圧Ｖｐｇｍが選択されたワードラインＳｅｌ_ＷＬに印加されると同時に、ウェルに印加されるのである。

したがって、プログラムの区間で、ウェルに印加されるデートラップ電圧Ｖｄｅｔによって、プログラムの効率が低下することを防止するために、プログラム電圧Ｖｐｇｍおよびパス電圧Ｖｐａｓｓを既存の設定電圧よりデートラップ電圧Ｖｄｅｔだけ上昇させることが好ましい。特に、デートラップ電圧Ｖｄｅｔは、プログラム動作によってメモリセルの電荷格納層に流入された電子はそのまま維持させ、電荷格納層以外の領域、すなわち、トンネル絶縁膜に流入された電子のみを選択的に除去するために、パス電圧より低い陽電圧（Positive Voltage）を使用する。

例えば、デートラップ電圧Ｖｄｅｔは、０.１Ｖないし０.５Ｖの電圧を使用することができる。この時、プログラム電圧Ｖｐｇｍおよびパス電圧Ｖｐａｓｓは、デートラップ電圧Ｖｄｅｔを使用しないときよりそれぞれ０.１Ｖないし０.５Ｖずつ上昇させる。これにより、プログラムの区間ではメモリセルはプログラム効率の低下なしにプログラムされる。つまり、メモリセルの電荷格納層（図４Ａの１０４）に電子が流入されてメモリセルがプログラムされる。この時、メモリセルのトンネル絶縁膜（図４Ａの１０３）にも電子の一部がトラップされることもある。

また、図３に示されたようにプログラム区間では、ウェルにデートラップ電圧Ｖｄｅｔを印加するとき、選択されたワードラインＳｅｌ_ＷＬおよび非選択されたワードラインＵｎｓｅｌ_ＷＬにプログラム電圧Ｖｐｇｍまたはパス電圧Ｖｐａｓｓを同時に印加したが、プログラム方法によってウェルにデートラップ電圧Ｖｄｅｔを印加した状態で選択されたワードラインＳｅｌ_ＷＬおよび非選択されたワードラインＵｎｓｅｌ_ＷＬにプログラム電圧Ｖｐｇｍまたはパス電圧Ｖｐａｓｓを印加する方法は多様に変えることができる。例えば、ウェルにデートラップ電圧Ｖｄｅｔを印加するとき、選択されたワードラインＳｅｌ_ＷＬおよび非選択されたワードラインＵｎｓｅｌ_ＷＬ両方にパス電圧Ｖｐａｓｓを同時に印加した後、選択されたワードラインＳｅｌ_ＷＬの電位をプログラム電圧Ｖｐｇｍレベルまで上昇させることもできる。

２）デートラップ区間
プログラム区間が終了してデートラップ区間が始まると、すべてのワードライン（Ｓｅｌ_ＷＬおよびＵｎｓｅｌ_ＷＬ）の電位をデートラップ電圧Ｖｄｅｔより低くなるようにするが、ウェルに印加されるデートラップ電圧Ｖｄｅｔは引き続き維持する。つまり、すべてのワードライン（Ｓｅｌ_ＷＬおよびＵｎｓｅｌ_ＷＬ）の電位が接地電圧まで低下した状態でウェルにデートラップ電圧Ｖｄｅｔが印加されていれば、メモリセルのトンネル絶縁膜（図４Ｂの１０３）にトラップされた電子がウェル、すなわち半導体基板に抜けて行く。したがって、メモリセルに流入した電子のうち、トンネル絶縁膜にトラップされた電子だけが選択的に除去することができる。この時、デートラップ電圧Ｖｄｅｔは、０.１Ｖないし０.５Ｖの低電位を持つため、メモリセルの電荷格納層（図４Ｂの１０４）に流入した電子はそのまま維持することができる。

デートラップ区間が終了すると、ウェルの電位を再度接地電圧に下げた後、選択されたメモリセルの検証動作を実行する（検証区間）。

また、上述したプログラム方法とは異なるように、プログラム電圧Ｖｐｇｍを印加する間にウェルにデートラップ電圧Ｖｄｅｔを印加せず、プログラム電圧Ｖｐｇｍの供給を中断した後にデートラップ電圧Ｖｄｅｔを印加することもできるが、このような場合には、プログラム動作時間が長くなる。したがって、図３のように、プログラム電圧Ｖｐｇｍを供給するとき、デートラップ電圧Ｖｄｅｔを同時に印加するが、プログラム電圧Ｖｐｇｍを印加する時間よりデートラップ電圧Ｖｄｅｔを印加する時間を長くすると、早い時間内にデートラップ動作を行うことができる。

図４Ａおよび４Ｂは、本発明のプログラム方法による効果を説明するためのメモリセルの断面図である。図４Ａおよび図３を参照すると、ＮＡＮＤメモリセルの基本構造が図示されている。ＮＡＮＤメモリセルは、ウェルが形成された半導体基板１０１上に順次積層されたトンネル絶縁膜１０３、電荷格納層１０４、誘電体膜１０５およびコントロールゲート１０６からなる。

メモリセルの両端に接する半導体基板１０１には、ソースおよびドレインの接合領域１０２が形成される。トンネル絶縁膜１０３は酸化膜で形成され、電荷格納層１０４およびコントロールゲート１０６は導電膜（例えば、ポリシリコン膜）で形成され、誘電体膜１０５は、高誘電体膜で形成されるか、酸化膜、窒化膜および酸化膜が積層された構造で形成することができる。この時、電荷格納層１０４はフローティングゲートと呼ぶこともある。

コントロールゲート１０６は、ワードラインＷＬと連結され、トンネル絶縁膜１０３の一部は、ウェルと接する。図３のプログラム区間で、選択されたワードライン（図３のＳｅｌ_ＷＬ）にプログラム電圧Ｖｐｇｍが印加されると、ウェルに含まれている電子の一部がＦＮトンネリングによりトンネル絶縁膜１０３をトンネリングして電荷格納層１０４に流入される。この時、電子の一部がトンネル絶縁膜１０３から電荷格納層１０４に移動できず、トンネル絶縁膜１０３にトラップされうる。

図４Ｂおよび図３を参照すると、デートラップ区間ではすべてのワードライン（Ｓｅｌ_ＷＬおよびＵｎｓｅｌ_ＷＬ）の電位がデートラップ電圧Ｖｄｅｔより低く、ウェルにはデートラップ電圧Ｖｄｅｔが印加されているので、トンネル絶縁膜１０３にトラップされた電子のみ半導体基板１０１に選択的に取り出すことができる。つまり、デートラップ区間ではフローティングゲート１０４に流入された電子は維持させ、トンネル絶縁膜１０３にトラップされた電子のみ選択的に除去することができる。

上述した半導体メモリ素子は、ＮＡＮＤメモリセルについて説明されたが、ＳＯＮＯＳ構造の半導体メモリ素子においても上述したようにデートラップ電圧Ｖｄｅｔを印加するプログラム動作を行うことができる。これにより、プログラム動作の後で実行するプログラム検証動作またはリード動作の際、電荷格納層１０４に流入された電子の量だけで、選択されたメモリセルのプログラム可否を判断することができるので、半導体装置の信頼性を向上させることができる。

以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。

１０１、１１ 半導体基板、
１０２、１２ 接合領域、
１０３、１３ トンネル絶縁膜、
１０４、１４ 電荷格納層、
１０５、１５ 誘電体膜、
１０６、１６ コントロールゲート、
１１０ メモリセルアレイ、
１２０ 制御回路、
１３０ 電圧生成回路、
１４０ ローデコーダ、
１５０ ページバッファグループ、
１６０ カラム選択回路、
１７０ 入出力回路、
１８０ パス／フェイル判断回路

Claims (17)

1. メモリセルのコントロールゲートにはプログラム電圧を印加し、半導体基板内に形成されたウェルにはデートラップ電圧を印加して前記メモリセルをプログラムする段階と、
   前記メモリセルを検証する前に、前記デートラップ電圧が前記ウェルに印加される間に前記コントロールゲートに前記デートラップ電圧より低い電圧を印加して、前記メモリセルのトンネル絶縁膜にトラップされた電子を除去する段階と、
   を含むことを特徴とする半導体装置の動作方法。
2. 前記デートラップ電圧は、前記プログラム電圧より低い陽電圧を使用することを特徴とする請求項１に記載の半導体装置の動作方法。
3. 前記デートラップ電圧は、０.１Ｖないし０.５Ｖの電圧であることを特徴とする請求項２に記載の半導体装置の動作方法。
4. 前記プログラム電圧は、前記デートラップ電圧によって上昇されることを特徴とする請求項１に記載の半導体装置の動作方法。
5. 前記コントロールゲートに前記デートラップ電圧より低い電圧を印加する段階は、
   前記ウェルに前記デートラップ電圧が印加されている状態で、前記コントロールゲートに接地電圧を印加して行うことを特徴とする請求項１に記載の半導体装置の動作方法。
6. 前記トンネル絶縁膜にトラップされた電子を除去した後、前記ウェルの電位を下げて前記メモリセルを検証する段階を含むことを特徴とする請求項１に記載の半導体装置の動作方法。
7. 前記ウェルの電位を下げる段階は、前記ウェルに接地電圧を印加して実行する段階を含むことを特徴とする請求項６に記載の半導体装置の動作方法。
8. 選択されたワードラインにはプログラム電圧を印加し、非選択されたワードラインには前記プログラム電圧より低いパス電圧を印加し、ウェルには、前記パス電圧より低いデートラップ電圧を印加してメモリセルをプログラムする段階と、
   前記メモリセルを検証する前に、前記デートラップ電圧が前記ウェルに印加される間に、前記選択されたワードラインおよび前記非選択されたワードラインに前記デートラップ電圧より低い電圧を印加する段階と、
   を含むことを特徴とする半導体装置の動作方法。
9. 前記デートラップ電圧は、前記パス電圧よりも低い陽電圧であることを特徴とする請求項８に記載の半導体装置の動作方法。
10. 前記デートラップ電圧は、０.１Ｖないし０.５Ｖのレベルに設定されたことを特徴とする請求項８に記載の半導体装置の動作方法。
11. 前記プログラム電圧およびパス電圧は、前記デートラップ電圧によって上昇されることを特徴とする請求項８に記載の半導体装置の動作方法。
12. 前記ウェルに前記デートラップ電圧が印加されている状態で、前記選択されたワードラインおよび前記非選択されたワードラインに一定時間の間、前記デートラップ電圧より低い電圧を印加した後、前記ウェルに接地電圧を印加して検証動作を実行する段階をさらに含むことを特徴とする請求項８に記載の半導体装置の動作方法。
13. 前記選択されたメモリセルに連結された選択されたビットラインに前記メモリセルのプログラム動作のためのプログラム許容電圧を印加する段階と、
    残りの非選択されたビットラインには、前記メモリセルのプログラム動作を禁止するためのプログラムを禁止電圧を印加する段階と、
    を含むことを特徴とする請求項８に記載の半導体装置の動作方法。
14. 前記プログラム許容電圧は、接地電圧であり、前記プログラムを禁止電圧は電源電圧Ｖｃｃであることを特徴とする請求項１３に記載の半導体装置の動作方法。
15. 複数のメモリブロックが含まれているメモリセルアレイと、
    選択されたワードラインには、プログラム電圧を印加し、非選択されたワードラインには前記プログラム電圧より低いパス電圧を印加し、ウェルには前記パス電圧より低いデートラップ電圧を供給するための電圧供給回路と、
    プログラム動作時、前記選択されたワードラインには前記プログラム電圧を、前記選択されたワードラインには前記パス電圧を、前記ウェルには前記デートラップ電圧を供給し、プログラム検証動作を実行する前に前記ウェルに前記デートラップ電圧が印加される間に、前記選択されたワードラインおよび前記非選択されたワードラインに前記デートラップ電圧より低い電圧を供給するように前記電圧供給回路を制御するための制御回路と、
    を含むことを特徴とする半導体装置。
16. 前記電圧供給回路は、
    前記制御回路から出力される制御信号に応じて、前記プログラム電圧、前記パス電圧および前記デートラップ電圧を生成する電圧生成回路と、
    前記電圧生成回路から生成された電圧を前記選択されたワードライン、前記残りのワードラインおよび前記ウェルに供給するローデコーダと、
    を含むことを特徴とする請求項１５に記載の半導体装置。
17. 複数のページバッファを含み、前記制御回路の制御に応じて前記メモリブロックに連結されたビットラインに選択されたメモリセルのプログラム動作のためのプログラム許容電圧または非選択されたメモリセルのプログラム動作を禁止するためのプログラム禁止電圧を供給するページバッファグループと、
    前記ページバッファを選択するためのカラム選択回路と、
    前記カラム選択回路にデータを伝達するための入出力回路と、
    を含むことを特徴とする請求項１６に記載の半導体装置。

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