KR101437768B1 - 반도체 장치, 질화물 반도체 결정, 반도체 장치의 제조 방법 및 질화물 반도체 결정의 제조 방법 - Google Patents

반도체 장치, 질화물 반도체 결정, 반도체 장치의 제조 방법 및 질화물 반도체 결정의 제조 방법 Download PDF

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노리까즈 나까무라
아쯔시 야마다
데쯔로 이시구로
도요오 미야지마
겐지 이마니시
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 온 저항이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 기판의 위에 형성된 핵 형성층과, 상기 핵 형성층의 위에 형성된 버퍼층과, 상기 버퍼층의 위에 형성된 제1 질화물 반도체층과, 상기 제1 반도체층의 위에 형성된 제2 질화물 반도체층을 갖고, 포토 루미네선스에서의 밴드단 발광에 대한 옐로 루미네선스 발광의 비율이 400% 이하이며, 또한, X선 로킹 커브에서의 트위스트값이 1000arcsec 이하인 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결한다.

Description

반도체 장치, 질화물 반도체 결정, 반도체 장치의 제조 방법 및 질화물 반도체 결정의 제조 방법{SEMICONDUCTOR DEVICE, NITRIDE SEMICONDUCTOR CRYSTAL, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR CRYSTAL}
본 발명은, 반도체 장치, 질화물 반도체 결정, 반도체 장치의 제조 방법 및 질화물 반도체 결정의 제조 방법에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 또는 이들 혼정(混晶)으로 이루어지는 재료 등은, 넓은 밴드 갭을 갖고 있으며, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 이용되고 있다. 예를 들면, 질화물 반도체인 GaN은, 밴드 갭이 3.4eV이며, Si의 밴드 갭 1.1eV, GaAs의 밴드 갭 1.4eV보다도 크다.
이와 같은 고출력 전자 디바이스로서는, 전계 효과형 트랜지스터(FET: Field effect transistor), 특히, 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)가 있다(예를 들면, 특허문헌 1). 이와 같은 질화물 반도체를 이용한 HEMT는, 고출력·고효율 증폭기, 대전력 스위칭 디바이스 등에 이용된다. 구체적으로는, AlGaN을 전자 공급층, GaN을 전자 주행층에 이용한 HEMT에서는, AlGaN과 GaN의 격자 상수 차에 의한 왜곡에 의해 AlGaN에 피에조 분극 등이 생겨, 고농도의 2DEG(Two-Dimensional Electron Gas: 2차원 전자 가스)가 발생한다. 이로 인해, 고전압에서의 동작이 가능하여, 고효율 스위칭 소자, 전기 자동차용 등에서의 고내압 전력 디바이스에 이용할 수 있다.
일본 특허 공개 제2002-359256호 공보
그런데, 질화물 반도체를 이용한 HEMT는, 기판의 위에 질화물 반도체를 에피택셜 성장시킴으로써 형성하고 있지만, GaN 기판의 제조는 매우 곤란하며, 고비용으로 되기 때문에 GaN 기판 이외의 단결정 기판이 이용되고 있다. 이와 같은 기판으로서는, SiC 기판, 사파이어 기판, 실리콘(Si) 기판 등이 있다. 이 중, 실리콘 기판은, 다른 기판에 비하여 비교적 대구경인 것을 제조하는 것이 용이하여, 일반적으로도 널리 보급되고 있으며, 저렴하게 입수가 가능하여, 질화물 반도체를 이용한 HEMT에 이용할 수 있다면 비용면에서 유리해진다.
그러나, 실리콘 기판의 위에 결정성장시킨 GaN층을 이용한 HEMT 등에서는, 고전압 동작시에 드레인 전류가 대폭 감소하는, 소위 '전류 붕괴(current collapse)'라고 불리는 현상이 현저해진다. 이와 같은 전류 붕괴는, 여러 가지 요인에 의해 발생하는 것으로 생각되며, GaN층의 막질도 그 하나로서 생각되고 있다. 한편, 이와 같은 GaN층의 막질은, 결정성장시키는 기판에 크게 의존하고 있다.
도 1은, 기판의 위에 GaN층을 결정성장시킨 시료(1A 및 1B)에서의 캐패시턴스의 경시 변화를 나타낸 것이다. 시료(1A)는, 도 2의 (a)에 도시한 바와 같이, 실리콘 기판(4a)에 GaN층(5a)을 MOVPE(Metal Organic Vapor Phase Epitaxy) 등에 의해 결정성장시켜, GaN층(5a)의 위에 제1 전극(6) 및 제2 전극(7)을 형성한 것이다. 또한, 시료(1B)는, SiC 기판(4b)에 GaN층(5b)을 MOVPE 등에 의해 결정성장시켜, GaN층(5b)의 위에 제1 전극(6) 및 제2 전극(7)을 형성한 것이다. 도 1은, 이들 시료(1A 및 1B)에 대하여, -30V의 전압을 인가한 후의 경과 시간과, -30V를 인가하기 전의 용량에 대한 -30V를 인가한 후의 용량 변화를 측정한 결과를 나타낸 것이다. 또한, 도 1에서는, -30V를 인가하기 전의 용량에 대한 -30V를 인가한 후의 용량을 '부하 후 캐패시턴스/부하 전 캐패시턴스'로 기재한다. 도 1에 도시한 바와 같이, 도 2의 (b)에 도시한 SiC 기판(4b)을 이용한 시료(1B)는, -30V의 전압을 인가한 후에도, 수십 초안에 전압을 인가하기 전의 용량으로 복원되었다. 이에 대하여, 도 2의 (a)에 도시한 Si 기판(4a)을 이용한 시료(1A는), -30V의 전압을 인가한 후에는 300초 경과하여도, 전압을 인가하기 전의 용량의 7할 정도밖에 복원되지 않았다. 이와 같이 용량의 복원이 늦으면 온 저항이 증대되어, HEMT 등의 반도체 장치에서 특성이 저하되어 버린다. 또한, SiC 기판을 이용함으로써, 실리콘 기판을 이용한 것보다도 특성면에서 유리한 반도체 장치를 제조할 수 있다. 그러나, SiC 기판은 실리콘 기판에 비하여 매우 고가이며, 비교적 대구경인 것을 얻는 것이 곤란하기 때문에, 비용면에서는 기판으로서 실리콘 기판을 이용하는 편이 바람직하다.
따라서, 실리콘 기판을 이용한 질화물 반도체에 의해 형성된 반도체 장치에서, 온 저항이 낮은 반도체 장치 및 반도체 장치의 제조 방법, 또한, 반도체 장치를 형성하기 위한 질화물 반도체 결정 및 질화물 반도체 결정의 제조 방법이 요구되고 있다.
본 실시 형태의 일 관점에 의하면, 기판의 위에 형성된 핵 형성층과, 상기 핵 형성층의 위에 형성된 버퍼층과, 상기 버퍼층의 위에 형성된 제1 질화물 반도체층과, 상기 제1 반도체층의 위에 형성된 제2 질화물 반도체층을 갖고, 포토 루미네선스(photoluminescence)에서의 밴드단 발광에 대한 옐로 루미네선스(yellow luminescence) 발광의 비율이 400% 이하이며, 또한, X선 로킹 커브에서의 트위스트값이 1000arcsec 이하인 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 의하면, 실리콘 기판상에, AlN에 의해 제1 핵 형성층을 형성하는 공정과, 상기 제1 핵 형성층의 위에 AlN에 의해 제2 핵 형성층을 형성하는 공정과, 상기 제2 핵 형성층의 위에 버퍼층을 형성하는 공정과, 상기 버퍼층의 위에 제1 질화물 반도체층을 형성하는 공정과, 상기 제1 질화물 반도체층의 위에 제2 질화물 반도체층을 형성하는 공정을 갖고, 상기 제1 핵 형성층, 상기 제2 핵 형성층은, TMA와 암모니아를 원료 가스로 하는 MOVPE에 의해 형성되는 것으로서, 상기 제1 핵 형성층을 형성할 때의 암모니아에 대한 TMA의 공급량보다도, 상기 제2 핵 형성층을 형성할 때의 암모니아에 대한 TMA의 공급량 쪽이 높고, 상기 제1 핵 형성층을 형성할 때의 압력과 상기 제2 핵 형성층을 형성할 때의 압력은, 대략 동등한 것인 것을 특징으로 한다.
본 발명에서 개시되는 반도체 장치, 질화물 반도체 결정, 반도체 장치의 제조 방법 및 질화물 반도체 결정의 제조 방법에 의하면, 온 저항이 낮은 반도체 장치를 얻을 수 있다.
도 1은 기판의 위에 GaN층을 형성한 시료의 설명도.
도 2는 시료에서의 부하 후 캐패시턴스/부하 전 캐패시턴스 특성의 특성도.
도 3은 다른 시료에서의 부하 후 캐패시턴스/부하 전 캐패시턴스 특성의 특성도.
도 4는 다른 시료에서의 GaN의 트위스트값과 YL/BE의 발광 강도의 설명도.
도 5는 제1 실시 형태에서의 질화물 반도체 결정(101)의 구조도.
도 6은 제1 핵 형성층과 제2 핵 형성층을 형성할 때의 원료 가스 공급량의 이미지도.
도 7은 제1 실시 형태에서의 질화물 반도체 결정(102)의 구조도.
도 8은 비교로 되는 질화물 반도체 결정(901)의 구조도.
도 9는 질화물 반도체 결정에서의 부하 후 캐패시턴스/부하 전 캐패시턴스 특성의 특성도.
도 10은 질화물 반도체 결정에서의 GaN의 트위스트값과 YL/BE의 발광 강도의 설명도.
도 11은 핵 형성층, 제1 핵 형성층 및 제2 핵 형성층에서의 단면 SEM 상(像).
도 12는 제1 실시 형태에서의 반도체 장치의 구조도.
도 13은 제1 실시 형태에서의 다른 반도체 장치의 구조도.
도 14는 제2 실시 형태에서의 반도체 디바이스의 설명도.
도 15는 제2 실시 형태에서의 PFC 회로의 회로도.
도 16은 제2 실시 형태에서의 전원 장치의 회로도.
도 17은 제2 실시 형태에서의 고출력 증폭기의 구조도.
본 발명을 실시하기 위한 형태에 대하여 이하에 설명한다. 또한, 동일한 부재 등에 대해서는, 동일한 부호를 병기하여 설명을 생략한다.
〔제1 실시 형태〕
그런데, 실리콘 기판을 이용한 경우에서, 온 저항을 낮게 하기 위해서는, 도 1에 도시한 SiC 기판의 위에 성장시킨 GaN과 같이, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이, 단시간에 1에 근접하게 되도록 하는 방식으로 질화물 반도체층을 형성하면 된다.
통상적으로, 실리콘 기판의 위에 질화물 반도체층을 형성하는 경우에는, 실리콘 기판상에, 핵 형성층이나 버퍼층을 형성하고, 그 위에 전자 주행층이나 전자 공급층을 형성하고 있다. 그러나, HEMT 등의 반도체 장치에서 전기적인 특성에 차이가 있는 것이어도, 이와 같이 형성되는 전자 주행층이나 전자 공급층 등의 결정성 등에 대해서는 거의 차이가 없어, 차이를 발견하는 것은 어렵다. 즉, 전자 주행층이나 전자 공급층 등의 질화물 반도체층이 어떠한 상태이면, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 빨리 1로 근접하는 것인지, 즉, 온 저항을 낮게 할 수 있는 것인지 불분명하였다.
발명자는, 상술한 바와 같이, 제조되는 HEMT 등의 반도체 장치에서의 온 저항과 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 사이에 상관 관계가 있는 것에 기초하여, 질화물 반도체층의 물리적 상태에 대하여 연구를 행하였다.
구체적으로는, 도 2에 도시한 구조의 것과 마찬가지의 시료를 여러 가지 조건에서 제조하고, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 변화와 물리적인 파라미터와의 상관 관계에 대하여 조사하였다. 이 결과, 도 3 및 도 4에 도시한 바와 같이, YL/BE의 발광 강도비 및 X선 로킹 커브에서의 트위스트값과의 사이에서, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 변화의 상관 관계가 있는 것을 발견하였다. 또한, YL/BE의 발광 강도비는, 밴드단 발광의 강도에 대한 옐로 루미네선스 발광의 강도의 비를 의미하는 것이다. 제조한 시료는, 상술한 바와 같이, 도 2에 도시한 구조의 것과 마찬가지의 것으로, 핵 형성층, 버퍼층, GaN층 등에서의 형성 조건을 여러 가지 조건에 의해 형성한 것이다. 이와 같이 형성된 시료는, 도 3에 도시한 바와 같이, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 변화의 정도에 따라, A군, B군, C군, D군으로 나눌 수 있다.
A군은, 경과 시간이 50초 이내에, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 대략 1로 복원되고 있는 시료의 군이다. B군은, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 0.8 이상으로 복원될 때까지의 경과 시간이, 100초 이상, 150초 이하인 시료의 군이다. C군은, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 0.6 이상으로 복원될 때까지의 경과 시간이, 150초 이상, 250초 이하인 시료의 군이다. D군은, 경과 시간이 300초 이상 경과하여도, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 0.2 이하까지밖에 복원되지 않는 시료의 군이다.
도 4는, 이들 A군, B군, C군, D군의 시료에 대하여, YL/BE의 발광 강도비 및 X선 로킹 커브에서의 트위스트값(GaN의 트위스트값)을 측정한 결과를 나타낸 것이다. 이 결과, A군에 포함되는 시료는, YL/BE의 발광 강도 비율이 400% 이하, X선 로킹 커브에서의 트위스트값이 1000(arcsec) 이하의 범위 내에 있었다. B군에 포함되는 시료는, YL/BE의 발광 강도 비율이 400%를 초과하고, 500% 이하, X선 로킹 커브에서의 트위스트값이 1000(arcsec)을 초과하고, 1600(arcsec) 이하의 범위 내에 있었다. C군에 포함되는 시료는, YL/BE의 발광 강도 비율이 500%를 초과하고, 약 830% 이하, X선 로킹 커브에서의 트위스트값이 800(arcsec)을 초과하고, 2400(arcsec) 이하의 범위 내에 있었다. D군에 포함되는 시료는, YL/BE의 발광 강도 비율이 약 830%를 초과하고, 1200% 이하, X선 로킹 커브에서의 트위스트값이 1800(arcsec)을 초과하고, 2400(arcsec) 이하의 범위 내에 있었다. 또한, A군, B군, C군, D군에 포함되는 시료에 대하여, 막 밀도, 조성비 등을 측정하였지만, 명확한 차이를 확인할 수는 없었다.
이와 같이, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 변화와, YL/BE의 발광 강도비 및 X선 로킹 커브에서의 트위스트값과의 사이에는 상관 관계가 있는 것을 발견할 수 있었다. 구체적으로는, YL/BE의 발광 강도비는 작으면 작을수록, 또한, X선 로킹 커브에서의 트위스트값은 작으면 작을수록, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 복원이 짧아지는, 즉, 온 저항이 작아지는 것을 발견한 것이다.
도 3에 도시한 바와 같이, A군, B군, C군, D군에 포함되는 시료 중, A군에 포함되는 시료는, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 가장 단시간에 1에 근접하게 되어 있다. 따라서, 기판으로서 실리콘 기판을 이용한 경우이어도, A군에 포함되는 시료이면, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 변화를 전술한 SiC 기판을 이용한 시료에 근접시킬 수 있다. 따라서, A군에 포함되는 시료와 마찬가지의 구조 및 조건에 의해 반도체 장치를 제조함으로써, 기판으로서 실리콘 기판을 이용한 경우에서도, 반도체 장치에서의 온 저항을 낮게 할 수 있다. 즉, GaN층에서의 YL/BE의 발광 강도 비율이 400% 이하, X선 로킹 커브에서의 트위스트값이 1000(arcsec) 이하의 범위 내로 되도록 반도체 장치를 제조함으로써, 온 저항을 낮게 할 수 있는 것을 발견한 것이다.
(본 실시 형태에서의 질화물 반도체 결정(101))
다음으로, 본 실시 형태에서의 반도체 장치를 형성하기 위한 질화물 반도체 결정(101)에 대하여 설명한다.
도 5에 본 실시 형태에서의 질화물 반도체 결정(101)의 구조를 나타내었다. 본 실시 형태에서의 질화물 반도체 결정(101)은, 실리콘 기판(10)상에 제1 핵 형성층(21), 제2 핵 형성층(22), 버퍼층(30), 전자 주행층(40), 전자 공급층(50)을 MOVPE에 의해 에피택셜 성장시킨 것이다.
제1 핵 형성층(21) 및 제2 핵 형성층(22)은, AlN에 의해 형성되어 있으며, Al의 원료 가스에는 TMA(트리메틸 알루미늄)가, N의 원료 가스에는 NH3(암모니아)가 이용되고 있다. 또한, 제1 핵 형성층(21) 및 제2 핵 형성층(22)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 20kPa이다. 제1 핵 형성층(21) 및 제2 핵 형성층(22)은, 도 6에 도시한 바와 같이, 처음에, 제1 핵 형성층(21)을 형성할 때의 TMA와 NH3의 몰 공급비, 즉, TMA:NH3은 100:1이며, 막 두께가 약 50nm로 되도록 형성하였다. 다음으로, 제2 핵 형성층(22)을 형성할 때의 TMA와 NH3의 몰 공급비, 즉, TMA:NH3은 10:1이며, 막 두께가 약 200nm로 되도록 형성하였다. 또한, 도 6은 제1 핵 형성층(21) 및 제2 핵 형성층(22)을 성막할 때에 공급하는 TMA양과 NH3양의 관계의 이미지를 나타낸 것이다. 또한, 제1 핵 형성층(21)을 형성할 때의 압력과 제2 핵 형성층(22)을 형성할 때의 압력은, 대략 동일한 것이 바람직하다. 이들 압력이 서로 다르면 결정성장의 성장 과정이 변화하기 때문에, 가능한 한 동일한 압력에 의해 형성하는 것이 바람직하다. 또한, 본 실시 형태에서는, 제1 핵 형성층(21) 및 제2 핵 형성층(22)에 의해 형성되는 층을 '핵 형성층'으로 기재하는 경우가 있다.
버퍼층(30)은, AlGaN에 의해 형성되어 있고, Ga의 원료 가스에는 TMG(트리메틸 갈륨)이, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 버퍼층(30)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 40kPa이다. 버퍼층(30)은, 제2 핵 형성층(22)의 위에서부터 순서대로, 제1 버퍼층(31), 제2 버퍼층(32), 제3 버퍼층(33)에 의해 형성되어 있다. 제1 버퍼층(31)은, Al0 .8Ga0 .2N에 의해 형성되어 있고, 제2 버퍼층(32)은, Al0 .5Ga0 .5N에 의해 형성되어 있으며, 제3 버퍼층(33)은, Al0 .2Ga0 .8N에 의해 형성되어 있다.
전자 주행층(40)은 GaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 전자 주행층(40)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 60kPa이다.
전자 공급층(50)은 AlGaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG가, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 전자 공급층(50)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 40kPa이다.
이상의 제조 방법에 의해, 본 실시 형태에서의 질화물 반도체 결정(101)을 제조하였다.
(본 실시 형태에서의 질화물 반도체 결정(102))
다음으로, 본 실시 형태에서의 반도체 장치를 형성하기 위한 질화물 반도체 결정(102)에 대하여 설명한다. 질화물 반도체 결정(102)은, 질화물 반도체 결정(101)과는 버퍼층의 구조가 다른 것이다.
도 7에 본 실시 형태에서의 질화물 반도체 결정(102)의 구조를 나타내었다. 본 실시 형태에서의 질화물 반도체 결정(102)은, 실리콘 기판(10)상에 제1 핵 형성층(21), 제2 핵 형성층(22), 버퍼층(130), 전자 주행층(40), 전자 공급층(50)을 MOVPE에 의해 에피택셜 성장시킨 것이다.
제1 핵 형성층(21) 및 제2 핵 형성층(22)은, AlN에 의해 형성되어 있으며, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 제1 핵 형성층(21) 및 제2 핵 형성층(22)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 20kPa이다. 제1 핵 형성층(21) 및 제2 핵 형성층(22)은, 도 6에 도시한 바와 같이, 처음에, 제1 핵 형성층(21)을 형성할 때의 TMA와 NH3의 몰 공급비, 즉, TMA:NH3는, 100:1이며, 막 두께가 약 50nm로 되도록 형성하였다. 다음으로, 제2 핵 형성층(22)을 형성할 때의 TMA와 NH3의 몰 공급비, 즉, TMA:NH3은, 10:1이며, 막 두께가 약 200nm로 되도록 형성하였다. 또한, 도 6은, 제1 핵 형성층(21) 및 제2 핵 형성층(22)을 성막할 때에 공급하는 TMA양과 NH3양의 관계의 이미지를 나타낸 것이다. 또한, 제1 핵 형성층(21)을 형성할 때의 압력과 제2 핵 형성층(22)을 형성할 때의 압력은, 대략 동일한 것이 바람직하다. 이들 압력이 서로 다르면 결정성장의 성장 과정이 변화하기 때문에, 가능한 한 동일한 압력에 의해 형성하는 것이 바람직하다. 또한, 본 실시 형태에서는, 제1 핵 형성층(21) 및 제2 핵 형성층(22)에 의해 형성되는 층을 '핵 형성층'으로 기재하는 경우가 있다.
버퍼층(30)은, AlGaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG가, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 버퍼층(30)은, 제2 핵 형성층(22)의 위에서부터 순서대로, 제1 버퍼층(31), 제2 버퍼층(32), 제3 버퍼층(33)에 의해 형성되어 있다. 제1 버퍼층(31)은, Al0 .8Ga0 .2N에 의해 형성되어 있으며, 제2 버퍼층(32)은, Al0 .5Ga0 .5N에 의해 형성되어 있으며, 제3 버퍼층(33)은, Al0 .2Ga0 .8N에 의해 형성되어 있다. 또한, 버퍼층(30)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃이지만, 성장 압력은, 제1 버퍼층(31) 및 제2 버퍼층(32)은 약 40kPa이며, 제3 버퍼층(33)은, 약 20kPa이다. 이와 같이, 제3 버퍼층(33)의 성장 압력을 낮게 함으로써, 성장 레이트를 빨리 할 수 있어, 후술하는 바와 같이 탄소의 함유량을 증가시킬 수 있다.
전자 주행층(40)은, GaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 전자 주행층(40)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 60kPa이다.
전자 공급층(50)은, AlGaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG가, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 전자 공급층(50)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 40kPa이다.
이상의 제조 방법에 의해, 본 실시 형태에서의 질화물 반도체 결정(102)을 제조하였다.
(비교를 위한 질화물 반도체 결정(901))
다음으로, 본 실시 형태를 설명하기 위해 제조한, 비교를 위한 질화물 반도체 결정(901)에 대하여 설명한다.
도 8에 비교를 위한 질화물 반도체 결정(901)의 구조를 나타내었다. 비교를 위한 질화물 반도체 결정(901)은, 실리콘 기판(10)상에 핵 형성층(920), 버퍼층(30), 전자 주행층(40), 전자 공급층(50)을 MOVPE에 의해 에피택셜 성장시킨 것이다. 따라서, 본 실시 형태에서의 질화물 반도체 결정(101)과는 핵 형성층이 서로 다르고, 본 실시 형태에서의 질화물 반도체 결정(102)과는 핵 형성층 및 버퍼층이 서로 다른 것이다.
핵 형성층(920)은, AlN에 의해 형성되어 있으며, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 핵 형성층(920)을 에피택셜 성장시킬 때의 성장 온도는, 약 1000℃, 성장 압력은 약 20kPa이다. 핵 형성층(920)을 형성할 때의 TMA와 NH3의 몰 공급비, 즉, TMA:NH3는 100:1이며, 막 두께가 약 250nm로 되도록 형성하였다.
버퍼층(30)은, AlGaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG(트리메틸갈륨)가, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 버퍼층(30)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 40kPa이다. 버퍼층(30)은, 제2 핵 형성층(22)의 위에서부터 순서대로, 제1 버퍼층(31), 제2 버퍼층(32), 제3 버퍼층(33)에 의해 형성되어 있다. 제1 버퍼층(31)은 Al0.8Ga0.2N에 의해 형성되어 있고, 제2 버퍼층(32)은 Al0 .5Ga0 .5N에 의해 형성되어 있고, 제3 버퍼층(33)은 Al0 .2Ga0 .8N에 의해 형성되어 있다.
전자 주행층(40)은, GaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 전자 주행층(40)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 60kPa이다.
전자 공급층(50)은 AlGaN에 의해 형성되어 있으며, Ga의 원료 가스에는 TMG가, Al의 원료 가스에는 TMA가, N의 원료 가스에는 NH3가 이용되고 있다. 또한, 전자 공급층(50)을 에피택셜 성장시킬 때의 성장 온도는 약 1000℃, 성장 압력은 약 40kPa이다.
이상의 제조 방법에 의해, 비교를 위한 질화물 반도체 결정(901)을 제조하였다.
(질화물 반도체층의 평가)
다음으로, 본 실시 형태에서의 질화물 반도체 결정(101 및 102), 비교를 위한 질화물 반도체 결정(901)에 대하여, 평가 및 측정을 행한 결과에 대하여 설명한다.
처음에, 본 실시 형태에서의 질화물 반도체 결정(101 및 102), 비교를 위한 질화물 반도체 결정(901)에 대하여, 단면 TEM(Transmission Electron Microscope) 관찰에 의한 막 두께 측장 및 EDX에 의한 원소 분석을 행하였다. 또한, EDX(Energy Dispersive X-ray spectroscopy)는, 에너지 분산형 X선 분석을 이용한 기기를 의미한다. 이 결과, 본 실시 형태에서의 질화물 반도체 결정(101 및 102), 비교를 위한 질화물 반도체 결정(901)에 대해서는, 막 두께 및 구성 원소의 조성비 등은, 모두 대략 동일하였다.
다음으로, 본 실시 형태에서의 질화물 반도체 결정(101)의 제1 핵 형성층(21)과 제2 핵 형성층(22)의 표면에서, AFM(Atomic Force Microscope) 상(像)의 관찰을 행하였다.
이 결과, 제2 핵 형성층(22)에서의 표면 조도는, 제1 핵 형성층(21)과 비교하여 작았다.
다음으로, 본 실시 형태에서의 질화물 반도체 결정(102)의 버퍼층(130)과, 비교를 위한 질화물 반도체 결정(901)의 버퍼층(30)에 대하여, SIMS(Secondary Ion-microprobe Mass Spectrometer)에 의한 분석을 행하였다. 이 결과, 버퍼층(30)에서는, Al 조성이 감소함에 따라 혼입되는 탄소량도 감소하는 것에 대하여, 버퍼층(130)에서는, 제3 버퍼층(133)에 혼입되는 탄소량이 가장 많았다. 즉, 버퍼층(130)에서는, 제1 버퍼층(31) 및 제2 버퍼층(32)에 혼입되는 탄소량보다도 제3 버퍼층(133)에 혼입되는 탄소량 쪽이 많았다. 이것은, 제3 버퍼층(133)을 형성할 때의 성장 압력이, 제1 버퍼층(31) 및 제2 버퍼층(32)을 형성할 때의 성장 압력보다도 낮아, 성장 레이트도 빠르기 때문인 것으로 추정된다.
다음으로, 도 9에 도시한 바와 같이, 본 실시 형태에서의 질화물 반도체 결정(101 및 102), 비교를 위한 질화물 반도체 결정(901)에 대하여, 도 3의 경우와 마찬가지로, 전류 붕괴의 평가를 행하였다. 구체적으로는, 도 1에 도시한 경우와 마찬가지로, 일단, 전극(도시생략) 간에 -30V의 전압을 인가한 후, 경과 시간과 부하 후 캐패시턴스/부하 전 캐패시턴스의 값의 관계에 대하여 조사하였다. 이 결과, 본 실시 형태에서의 질화물 반도체 결정(101 및 102)은, 약 30초 후에 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 약 1로 복원되었다. 또한, 본 실시 형태에서의 질화물 반도체 결정(102) 쪽이, 본 실시 형태에서의 질화물 반도체 결정(101)보다도 복원이 빠르다. 이에 대하여, 비교를 위한 질화물 반도체 결정(901)은, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 약 1로 복원될 때까지의 시간이 약 200초 걸렸다. 따라서, 본 실시 형태에서의 질화물 반도체 결정(101 및 102)에 기초하여 제조된 반도체 장치 쪽이, 비교를 위한 질화물 반도체 결정(901)에 기초하여 제조된 반도체 장치보다도, 온 저항이 낮게 되는 것으로 추정된다. 또한, 이 3종류의 중에서는, 도 9에 기초하면, 본 실시 형태에서의 질화물 반도체 결정(102)에 기초하여 제조된 반도체 장치가, 가장 온 저항이 낮아지는 것으로 추정된다.
다음으로, 도 10에 도시한 바와 같이, 본 실시 형태에서의 질화물 반도체 결정(101 및 102), 비교를 위한 질화물 반도체 결정(901)에 대하여, 도 4의 경우와 마찬가지로, YL/BE의 발광 강도비 및 X선 로킹 커브에서의 트위스트값에 대하여 측정을 행하였다. 이 결과, 본 실시 형태에서의 질화물 반도체 결정(101 및 102)에 대해서는, YL/BE의 발광 강도 비율이 400% 이하, X선 로킹 커브에서의 트위스트값이 1000(arcsec) 이하의 범위 내에 포함되어 있었다. 이에 대하여, 비교를 위한 질화물 반도체 결정(901)에 대해서는, YL/BE의 발광 강도 비율이 400% 이하, X선 로킹 커브에서의 트위스트값이 1000(arcsec) 이하의 범위 밖이었다.
도 11은, 본 실시 형태에서의 질화물 반도체 결정(101)의 제1 핵 형성층(21) 및 제2 핵 형성층(22)과, 비교를 위한 질화물 반도체 결정(901)의 핵 형성층(920)에 대하여, 단면 SEM(scanning electron microscope) 상(像)을 나타낸 것이다. 도 11의 (a)는, 비교를 위한 질화물 반도체 결정(901)의 핵 형성층(920)에서의 SEM 상이며, 도 11의 (b)는, 본 실시 형태에서의 질화물 반도체 결정(101)에서의 제1 핵 형성층(21) 및 제2 핵 형성층(22)에서의 SEM 상이다.
(반도체 장치)
다음으로, 본 실시 형태에서의 반도체 장치에 대하여 설명한다. 본 실시 형태에서의 반도체 장치는, 본 실시 형태에서의 질화물 반도체 결정(101)을 이용한 반도체 장치이다. 본 실시 형태에서의 반도체 장치는, 도 12에 도시된 바와 같이, 본 실시 형태에서의 질화물 반도체 결정(101)의 전자 공급층(50)의 위에 게이트 전극(61), 소스 전극(62) 및 드레인 전극(63)이 형성된 것이다. 즉, 실리콘 기판(10)상에 제1 핵 형성층(21), 제2 핵 형성층(22), 버퍼층(30), 전자 주행층(40), 전자 공급층(50)이 형성되어 있는 것의 위에 게이트 전극(61), 소스 전극(62) 및 드레인 전극(63)이 형성된 것이다. 또한, 제1 핵 형성층(21), 제2 핵 형성층(22), 버퍼층(30), 전자 주행층(40), 전자 공급층(50)은, MOVPE에 의해 에피택셜 성장에 의해 형성되어 있다.
본 실시 형태에서의 반도체 장치는, 전술한 바와 같이, 본 실시 형태에서의 질화물 반도체 결정(101)에서, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 1에 비교적 단시간에 복원되는 것이기 때문에, 낮은 온 저항이 얻어진다.
(다른 반도체 장치)
다음으로, 본 실시 형태에서의 다른 반도체 장치에 대하여 설명한다. 본 실시 형태에서의 다른 반도체 장치는, 본 실시 형태에서의 질화물 반도체 결정(102)을 이용한 반도체 장치이다. 본 실시 형태에서의 반도체 장치는, 도 13에 도시한 바와 같이, 본 실시 형태에서의 질화물 반도체 결정(102)의 전자 공급층(50)의 위에 게이트 전극(61), 소스 전극(62) 및 드레인 전극(63)이 형성된 것이다. 즉, 실리콘 기판(10)상에 제1 핵 형성층(21), 제2 핵 형성층(22), 버퍼층(130), 전자 주행층(40), 전자 공급층(50)이 형성되어 있는 것의 위에 게이트 전극(61), 소스 전극(62) 및 드레인 전극(63)이 형성된 것이다. 또한, 제1 핵 형성층(21), 제2 핵 형성층(22), 버퍼층(130), 전자 주행층(40), 전자 공급층(50)은, MOVPE에 의해 에피택셜 성장에 의해 형성되어 있다.
본 실시 형태에서의 다른 반도체 장치는, 전술한 바와 같이, 본 실시 형태에서의 질화물 반도체 결정(102)에서, 부하 후 캐패시턴스/부하 전 캐패시턴스의 값이 1에 비교적 단시간에 복원되는 것이기 때문에, 낮은 온 저항이 얻어진다.
〔제2 실시 형태〕
다음으로, 제2 실시 형태에 대하여 설명한다. 본 실시 형태는, 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
(반도체 디바이스)
본 실시 형태에서의 반도체 디바이스는, 제1 실시 형태에서의 반도체 장치를 디스크리트 패키징(disrete-packaging)한 것이며, 이와 같이 디스크리트 패키징된 반도체 디바이스에 대하여, 도 14에 기초하여 설명한다. 또한, 도 14는, 디스크리트 패키징된 반도체 장치의 내부를 모식적으로 나타낸 것으로, 전극의 배치 등에 대해서는, 제1 실시 형태에 도시되어 있는 것과는 다르다.
처음에, 제1 실시 형태에서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 위에 땜납 등의 다이어태치(die attach)제(430)로 고정한다. 또한, 이 반도체 칩(410)은, 제1 실시 형태에서의 반도체 장치에 상당하는 것이다.
다음으로, 게이트 전극(411)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에서는, 게이트 전극(411)은 게이트 전극 패드의 1종이며 제1 실시 형태에서의 반도체 장치의 게이트 전극(61)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드의 1종이며, 제1 실시 형태에서의 반도체 장치의 소스 전극(62)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드의 1종이며, 제1 실시 형태에서의 반도체 장치의 드레인 전극(63)과 접속되어 있다.
다음으로, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다 이와 같이 하여, GaN계의 반도체 재료를 이용한 HEMT의 디스크리트 패키징되어 있는 반도체 디바이스를 제조할 수 있다.
(PFC 회로, 전원 장치 및 고주파 증폭기)
다음으로, 본 실시 형태에서의 PFC 회로, 전원 장치 및 고주파 증폭기에 대하여 설명한다. 본 실시 형태에서의 PFC 회로, 전원 장치 및 고주파 증폭기는, 제1 실시 형태에서의 어느 하나의 반도체 장치를 이용한 전원 장치 및 고주파 증폭기이다.
(PFC 회로)
다음으로, 본 실시 형태에서의 PFC(Power Factor Correction) 회로에 대하여 설명한다. 본 실시 형태에서의 PFC 회로는, 제1 실시 형태에서의 반도체 장치를 갖는 것이다.
도 15에 기초하여, 본 실시 형태에서의 PFC 회로에 대하여 설명한다. 본 실시 형태에서의 PFC 회로(450)는, 스위치 소자(트랜지스터)(451)와, 다이오드(452)와, 초크코일(453)과, 콘덴서(454, 455)와, 다이오드 브리지(456)와, 교류 전원(도시 생략)을 갖는다. 스위치 소자(451)에는, 제1 실시 형태에서의 반도체 장치인 HEMT가 이용되고 있다.
PFC 회로(450)에서는, 스위치 소자(451)의 드레인 전극과 다이오드(452)의 애노드 단자 및 초크 코일(453)의 한쪽 단자가 접속되어 있다. 또한, 스위치 소자(451)의 소스 전극과 콘덴서(454)의 한쪽 단자 및 콘덴서(455)의 한쪽 단자가 접속되어 있고, 콘덴서(454)의 다른 쪽의 단자와 초크 코일(453)의 다른 쪽의 단자가 접속되어 있다. 콘덴서(455)의 다른 쪽의 단자와 다이오드(452)의 캐소드 단자가 접속되어 있고, 콘덴서(454)의 양쪽의 단자 사이에는 다이오드 브리지(456)를 개재하여 교류 전원(도시 생략)이 접속되어 있다. 이와 같은 PFC 회로(450)에서는, 콘덴서(455)의 양쪽 단자 사이로부터, 직류(DC)가 출력된다.
(전원 장치)
다음으로, 본 실시 형태에서의 전원 장치에 대하여 설명한다. 본 실시 형태에서의 전원 장치는, 제1 실시 형태에서의 반도체 장치인 HEMT를 갖는 전원 장치이다.
도 16에 기초하여 본 실시 형태에서의 전원 장치에 대하여 설명한다. 본 실시 형태에서의 전원 장치는, 전술한 본 실시 형태에서의 PFC 회로(450)를 포함한 구조의 것이다.
본 실시 형태에서의 전원 장치는, 고압의 1차측 회로(461) 및 저압의 2차측 회로(462)와, 1차측 회로(461)와 2차측 회로(462)의 사이에 배치되는 트랜스(463)를 갖는다.
1차측 회로(461)는, 전술한 본 실시 형태에서의 PFC 회로(450)와, PFC 회로(450)의 콘덴서(455)의 양쪽 단자 사이에 접속된 인버터 회로, 예를 들면 풀브릿지 인버터 회로(460)를 갖는다. 풀브릿지 인버터 회로(460)는, 복수(여기서는 4개)의 스위치 소자(464a, 464b, 464c, 464d)를 갖는다. 또한, 2차측 회로(462)는, 복수(여기서는 3개)의 스위치 소자(465a, 465b, 465c)를 갖는다. 또한, 다이오드 브리지(456)에는, 교류 전원(457)이 접속되어 있다.
본 실시 형태에서는, 1차측 회로(461)에서의 PFC 회로(450)의 스위치 소자(451)에서, 제1 내지 제5 실시 형태에서의 반도체 장치인 HEMT가 이용되고 있다. 또한, 풀브릿지 인버터 회로(460)에서의 스위치 소자(464a, 464b, 464c, 464d)에서, 제1 또는 제2 실시 형태에서의 반도체 장치인 HEMT가 이용되고 있다. 한편, 2차측 회로(462)의 스위치 소자(465a, 465b, 465c)는, 실리콘을 이용한 통상의 MIS 구조의 FET가 이용되고 있다.
(고주파 증폭기)
다음으로, 본 실시 형태에서의 고주파 증폭기에 대하여 설명한다. 본 실시 형태에서의 고주파 증폭기는, 제1 실시 형태에서의 반도체 장치인 HEMT가 이용되고 있는 구조의 것이다.
도 17에 기초하여, 본 실시 형태에서의 고주파 증폭기에 대하여 설명한다. 본 실시 형태에서의 고주파 증폭기는, 디지털·프리디스토션 회로(471), 믹서(472a, 472b), 파워 증폭기(473) 및 방향성 결합기(474)를 구비하고 있다.
디지털·프리디스토션 회로(471)는, 입력 신호의 비선형 왜곡을 보상하는 것이다. 믹서(472a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱하는 것이다. 파워 증폭기(473)는, 교류 신호와 믹싱된 입력 신호를 증폭하는 것이며, 제1 실시 형태에서의 반도체 장치인 HEMT를 갖는다. 방향성 결합기(474)는, 입력 신호나 출력 신호의 모니터링 등을 행한다. 또한, 도 17에서는, 예를 들면 스위치의 전환에 의해, 출력측의 신호를 믹서(472b)에 의해 교류 신호와 믹싱하여 디지털·프리디스토션 회로(471)에 송출할 수 있다.
이상, 실시 형태에 대하여 상세히 설명하였지만, 특정한 실시 형태에 한정되는 것이 아니라, 특허청구범위에 기재된 범위 내에서, 다양한 변형 및 변경이 가능하다.
상기 설명에 관하여, 이하의 부기를 더 개시한다.
(부기 1)
기판의 위에 형성된 핵 형성층과,
상기 핵 형성층의 위에 형성된 버퍼층과,
상기 버퍼층의 위에 형성된 제1 질화물 반도체층과,
상기 제1 반도체층의 위에 형성된 제2 질화물 반도체층
을 갖고,
포토 루미네선스에서의 밴드단 발광에 대한 옐로 루미네선스 발광의 비율이 400% 이하이며, 또한, X선 로킹 커브에서의 트위스트값이 1000arcsec 이하인 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 기판은, 실리콘 기판인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 핵 형성층은, AlN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 버퍼층은, AlGaN에서 조성비가 서로 다른 복수의 층에 의해 형성되어 있으며,
상기 복수의 층 중, 핵 형성층에 가까운 층에 포함되는 탄소량보다도, 상기 제1 질화물 반도체층에 가까운 층에 포함되는 탄소량이 많은 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 제1 질화물 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 제2 질화물 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
상기 제2 질화물 반도체층의 위에는, 게이트 전극, 소스 전극 및 드레인 전극이 형성되어 있는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8)
상기 반도체 장치는, HEMT인 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9)
기판의 위에 형성된 핵 형성층과,
상기 핵 형성층의 위에 형성된 버퍼층과,
상기 버퍼층의 위에 형성된 제1 질화물 반도체층과,
상기 제1 반도체층의 위에 형성된 제2 질화물 반도체층
을 갖고,
포토 루미네선스에서의 밴드단 발광에 대한 옐로 루미네선스 발광의 비율이 400% 이하이며, 또한, X선 로킹 커브에서의 트위스트값이 1000arcsec 이하인 것을 특징으로 하는 질화물 반도체 결정.
(부기 10)
상기 기판은, 실리콘 기판인 것을 특징으로 하는 부기 9에 기재된 질화물 반도체 결정.
(부기 11)
상기 핵 형성층은, AlN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 9 또는 10에 기재된 질화물 반도체 결정.
(부기 12)
상기 버퍼층은, AlGaN에서 조성비가 서로 다른 복수의 층에 의해 형성되어 있으며,
상기 복수의 층 중, 핵 형성층에 가까운 층에 포함되는 탄소량보다도, 상기 제1 질화물 반도체층에 가까운 층에 포함되는 탄소량이 많은 것을 특징으로 하는 부기 9 내지 11 중 어느 하나에 기재된 질화물 반도체 결정.
(부기 13)
상기 제1 질화물 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 9 내지 12 중 어느 하나에 기재된 질화물 반도체 결정.
(부기 14)
상기 제2 질화물 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 9 내지 13 중 어느 하나에 기재된 질화물 반도체 결정.
(부기 15)
실리콘 기판상에, AlN에 의해 제1 핵 형성층을 형성하는 공정과,
상기 제1 핵 형성층의 위에 AlN에 의해 제2 핵 형성층을 형성하는 공정과,
상기 제2 핵 형성층의 위에 버퍼층을 형성하는 공정과,
상기 버퍼층의 위에 제1 질화물 반도체층을 형성하는 공정과,
상기 제1 질화물 반도체층의 위에 제2 질화물 반도체층을 형성하는 공정
을 갖고,
상기 제1 핵 형성층 및 상기 제2 핵 형성층은, TMA와 암모니아를 원료 가스로 하는 MOVPE에 의해 형성되는 것으로서,
상기 제1 핵 형성층을 형성할 때의 암모니아에 대한 TMA의 공급량보다도, 상기 제2 핵 형성층을 형성할 때의 암모니아에 대한 TMA의 공급량 쪽이 높고,
상기 제1 핵 형성층을 형성할 때의 압력과 상기 제2 핵 형성층을 형성할 때의 압력은, 대략 동등한 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16)
상기 버퍼층은, MOVPE에 의해 형성된 AlGaN에서의 조성비가 서로 다른 복수의 층에 의해 형성되어 있으며,
상기 복수의 층 중, 상기 제2 핵 형성층에 가까운 층을 형성할 때의 압력보다도, 상기 제1 질화물 반도체층에 가까운 층을 형성할 때의 압력 쪽이 낮은 것인 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17)
실리콘 기판상에, AlN에 의해 제1 핵 형성층을 형성하는 공정과,
상기 제1 핵 형성층의 위에 AlN에 의해 제2 핵 형성층을 형성하는 공정과,
상기 제2 핵 형성층의 위에 버퍼층을 형성하는 공정과,
상기 버퍼층의 위에 제1 질화물 반도체층을 형성하는 공정과,
상기 제1 질화물 반도체층의 위에 제2 질화물 반도체층을 형성하는 공정
을 갖고,
상기 제1 핵 형성층, 상기 제2 핵 형성층은, TMA와 암모니아를 원료 가스로 하는 MOVPE에 의해 형성되는 것으로서,
상기 제1 핵 형성층을 형성할 때의 암모니아에 대한 TMA의 공급량보다도, 상기 제2 핵 형성층을 형성할 때의 암모니아에 대한 TMA의 공급량 쪽이 높고,
상기 제1 핵 형성층을 형성할 때의 압력과 상기 제2 핵 형성층을 형성할 때의 압력은, 대략 동등한 것인 것을 특징으로 하는 질화물 반도체 결정의 제조 방법.
(부기 18)
상기 버퍼층은, MOVPE에 의해 형성된 AlGaN에서의 조성비가 서로 다른 복수의 층에 의해 형성되어 있으며,
상기 복수의 층 중, 상기 제2 핵 형성층에 가까운 층을 형성할 때의 압력보다도, 상기 제1 질화물 반도체층에 가까운 층을 형성할 때의 압력 쪽이 낮은 것인 것을 특징으로 하는 부기 17에 기재된 질화물 반도체 결정의 제조 방법.
(부기 19)
부기 1 내지 8 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 20)
부기 1 내지 8 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
4a: 실리콘 기판
4b: SiC 기판
5: GaN층
6: 제1 전극
7: 제2 전극
10: 실리콘 기판
21: 제1 핵 형성층
22: 제2 핵 형성층
30: 버퍼층
31: 제1 버퍼층
32: 제2 버퍼층
33: 제3 버퍼층
40: 제1 질화물 반도체층
50: 제2 질화물 반도체층
61: 게이트 전극
62: 소스 전극
63: 드레인 전극
101: 질화물 반도체 결정
102: 질화물 반도체 결정

Claims (10)

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  7. 실리콘 기판의 위에, TMA(트리메틸 알루미늄)와 NH3(암모니아)를 원료 가스로 하는 MOVPE에 의해 AlN에 의해 형성된 제1 핵 형성층을 형성하는 공정과,
    상기 제1 핵 형성층의 위에, TMA와 NH3를 원료 가스로 하는 MOVPE에 의해 AlN에 의해 형성된 제2 핵 형성층을 형성하는 공정과,
    상기 제2 핵 형성층의 위에, 버퍼층을 형성하는 공정과,
    상기 버퍼층의 위에, 제1 질화물 반도체층을 형성하는 공정과,
    상기 제1 질화물 반도체층의 위에, 제2 질화물 반도체층을 형성하는 공정
    을 갖고,
    상기 제1 핵 형성층을 형성할 때의 TMA와 NH3의 몰 공급비(TMA:NH3)는, 상기 제2 핵 형성층을 형성할 때의 TMA와 NH3의 몰 공급비(TMA:NH3)보다 높고,
    상기 제1 핵 형성층을 형성할 때의 압력과 상기 제2 핵 형성층을 형성할 때의 압력은, 동등한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 버퍼층은, MOVPE에 의해 형성된 AlGaN에서의 조성비가 서로 다른 복수의 층에 의해 형성되어 있으며,
    상기 복수의 층 중, 상기 제2 핵 형성층에 가까운 층을 형성할 때의 압력보다도, 상기 제1 질화물 반도체층에 가까운 층을 형성할 때의 압력 쪽이 낮은 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 실리콘 기판의 위에, TMA(트리메틸 알루미늄)와 NH3(암모니아)를 원료 가스로 하는 MOVPE에 의해 AlN에 의해 형성된 제1 핵 형성층을 형성하는 공정과,
    상기 제1 핵 형성층의 위에, TMA와 NH3을 원료 가스로 하는 MOVPE에 의해 AlN에 의해 형성된 제2 핵 형성층을 형성하는 공정과,
    상기 제2 핵 형성층의 위에, 버퍼층을 형성하는 공정과,
    상기 버퍼층의 위에, 제1 질화물 반도체층을 형성하는 공정과,
    상기 제1 질화물 반도체층의 위에, 제2 질화물 반도체층을 형성하는 공정
    을 갖고,
    상기 제1 핵 형성층을 형성할 때의 TMA와 NH3의 몰 공급비(TMA:NH3)는, 상기 제2 핵 형성층을 형성할 때의 TMA와 NH3의 몰 공급비(TMA:NH3)보다 높고,
    상기 제1 핵 형성층을 형성할 때의 압력과 상기 제2 핵 형성층을 형성할 때의 압력은, 동등한 것을 특징으로 하는 질화물 반도체 결정의 제조 방법.
  10. 제9항에 있어서,
    상기 버퍼층은, MOVPE에 의해 형성된 AlGaN에서의 조성비가 서로 다른 복수의층에 의해 형성되어 있으며,
    상기 복수의 층 중, 상기 제2 핵 형성층에 가까운 층을 형성할 때의 압력보다도, 상기 제1 질화물 반도체층에 가까운 층을 형성할 때의 압력 쪽이 낮은 것인 것을 특징으로 하는 질화물 반도체 결정의 제조 방법.
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