KR101401558B1 - 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 - Google Patents

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Abstract

여기에 개시된 플래시 메모리 장치는 복수의 프로그램/소거 루프를 통해 프로그램/소거를 수행하되, 각각의 프로그램/소거 루프에서는 선택된 메모리 셀들에 대한 프로그램/소거 동작이 소정의 지연 시간을 두고 복수 회 반복된다. 프로그램/소거 동작이 반복될 때마다 상기 지연 시간 동안 전자들/홀들의 재배열 동작이 수행된다. 이와 같은 반복적인 프로그램/소거 방법에 따르면, 프로그램/소거 동작 이후의 플래시 메모리 셀들의 문턱 전압들의 변화가 방지/최소화된다.
Figure R1020070083606
플래시 메모리, CTF, 차지 트랩, 프로그램, 소거, 문턱전압

Description

플래시 메모리 장치, 그것의 프로그램 및 소거 방법들, 그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템{FLASH MEMORY DEVICE, PROGRAM AND ERASE METHODS THEREOF, AND MEMORY SYSTEM AND COMPUTER SYSTEM INCLUDING THE SAME}
본 발명은 절연막을 전하(charge) 저장층으로 이용하는 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들, 그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 프로그램가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 프로그램가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, "낸드형 플래시 메모리"라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
일반적으로, 플래시 메모리 장치는 절연막으로 차단된 전도성 부유게이트(Floating Gate)에 전하를 주입하여 비트정보를 저장한다. 그러나, 메모리 셀 간 또는 메모리 셀과 선택 트랜지스터(SSL, GSL) 간 존재하는 용량성 커플링(Capacitive Coupling) 문제로 인해 전도성 부유 게이트 구조가 고집적화에 물리적 한계를 가진 구조로서 인식되고 있다. 전도성 부유 게이트 간의 용량성 커플링 문제를 해결하기 위한 대안으로, 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 구조가 제안되고 있다. 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시 메모리 장치 구조는 미국특허 제 6858906호(Lee 등, 2005년, 2월 22일), 미국공개특허 제2004-0169238호(Lee 등, 2004년, 9월 2일), 그리고 미국공개특허 제2006-0180851호(Lee 등, 2006년, 8월 17일)에 각각 게재되어 있다.
차지 트랩형 플래시 메모리 장치는, 절연막을 전하 저장층으로 이용하는 구조적인 특징 때문에, 프로그램 또는 소거 동작 이후에 전자들 그리고/또는 홀들이 재배열/재결합되어 플래시 메모리 셀들의 문턱 전압들이 변화되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 플래시 메모리 셀들의 문턱 전압들의 변화를 방지/최소화할 수 있는 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들, 그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 프로그램 방법은 복수의 프로그램 루프들을 통해 프로그램을 수행하되, 상기 각각의 프로그램 루프에서는 선택된 메모리 셀들에 대한 프로그램 동작이 소정의 지연 시간을 두고 복수 회 반복되는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 프로그램 방법은 복수의 프로그램 루프들을 통해 프로그램을 수행하되, 상기 각각의 프로그램 루프는, 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 단계; 상기 프 로그램된 메모리 셀들에 대한 전하 재배열/재결합 동작을 수행하는 단계; 상기 프로그램 동작과 상기 전하 재배열/재결합 동작을 소정의 횟수만큼 반복 수행하는 단계; 그리고 상기 프로그램된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 소거 방법은 복수의 소거 루프들을 통해 소거를 수행하되, 상기 각각의 소거 루프에서는 선택된 메모리 셀들에 대한 소거 동작이 소정의 지연 시간을 두고 복수 회 반복되는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 소거 방법은 복수의 소거 루프들을 통해 소거를 수행하되, 각각의 소거 루프는, 선택된 메모리 셀들에 대한 소거 동작을 수행하는 단계; 상기 소거된 메모리 셀들에 대한 전하 재배열/재결합 동작을 수행하는 단계; 상기 소거 동작과 상기 전하 재배열/재결합 동작을 소정의 횟수만큼 반복 수행하는 단계; 그리고 상기 소거된 메모리 셀들이 정상적으로 소거되었는 지의 여부를 판별하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 워드 라인들과 비트 라인들로 배열된 메모리 셀들의 어레이; 상기 워드 라인들에 인가될 워드 라인 전압들 및 상기 메모리 셀들이 형성된 벌크에 인가될 벌크 전압을 발생하는 전압 발생 회로; 상기 워드 라인 전압들로 상기 워드 라인들을 구동하는 디코딩 회로; 상기 메모리 셀들을 프로그램하고 상기 프로그램된 메모리 셀들로부터 데 이터를 읽어들이는 기입 독출 회로; 그리고 복수의 프로그램 루프를 통해 상기 메모리 셀들을 프로그램하되, 상기 각각의 프로그램 루프에서 선택된 메모리 셀들에 대한 프로그램 동작이 소정의 지연 시간을 두고 복수 회 반복되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 제어 로직을 포함하는 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 프로그램/소거 동작 이후의 플래시 메모리 셀들의 문턱 전압들의 변화를 방지/최소화할 수 있게 된다.
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치는 복수의 프로그램/소거 루프를 통해 프로그램/소거를 수행하되, 각각의 프로그램/소거 루프에서는 선택된 메모리 셀들에 대한 프로그램/소거 동작이 소정의 지연 시간을 두고 복수 회 반복된다. 프로그램/소거 동작이 반복될 때마다 상기 지연 시간 동안 프로그램/소거 동작과 전자들/홀들의 재배열 동작이 수행된다.
도 1은 본 발명에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 블록도이다. 그리고, 도 2 및 도 3은 도 1에 도시된 셀 어레이(110)의 구성 예를 보여주는 회로도이다. 본 발명에 따른 플래시 메모리 장치는, 예를 들면, Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플 래시(CTF) 메모리이다. 하지만, 여기에 개시된 본 발명의 특징은 차지 트랩형 플래시에만 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1 내지 도 3을 참조하면, 본 발명의 플래시 메모리 장치(100)는 N-비트 데이터 정보(N은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 부가 정보(예를 들면, 메타 데이터(meta data) 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 N-비트 데이터가 저장될 수 있고, 스페어 영역에는 1-비트 데이터가 저장될 수 있다. 셀 어레이(110)는 복수의 행들(또는 워드 라인들)과 복수의 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함한다. 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들을 구성한다.
각각의 메모리 블록에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있고, 도 3에 도시된 바와 같이 노어(NOR) 구조를 가질 수 있다. 아래에서 상세히 설명되겠지만, 본 발명의 플래시 메모리 장치(100)의 동작 특성은 도 2 및 도 3에 도시된 NAND 및 NOR 타입의 메모리 셀들에게 모두 적용될 수 있다. 그러므로, 설명을 간단히 하기 위해 아래에서는 NAND 스트링 구조를 가지는 차지 트랩형 플래시 메모리가 예시적으로 설명될 것이다. 그러나, 본 발명의 플래시 메모리의 프로그램 또는 소거 특성이 도 2에 도시된 메모리 셀들에만 국한되는 것이 아님은 이 분야의 통상의 지식을 가진 이들에 있어 자명하다.
도 2를 참조하면, 하나의 메모리 블록(MB)에는 복수의 열들 또는 비트 라인 들(BL0∼BLn-1)에 각각 대응하는 복수의 스트링들(111)이 포함된다. 각 스트링(111)에는 스트링 선택 트랜지스터(SST), 복수 개의 메모리 셀들(M0∼Mm-1), 그리고 접지 선택 트랜지스터(GST)가 포함된다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 그리고, 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수 개의 메모리 셀들(M0∼Mm-1)이 직렬 연결된다. 동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL0-WLn-1)과 공통으로 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어된다. 그리고, 메모리 셀들(M0∼Mm-1)은 대응하는 워드 라인(WL0∼WLm-1)을 통해 인가되는 전압에 의해서 제어된다. 각각의 워드 라인(WL0∼WLm-1)에 접속된 메모리 셀들은 한 페이지 또는 복수 개의 페이지 분량에 해당되는 데이터를 저장한다.
다시 도 1을 참조하면, 제어 회로(150)는 플래시 메모리(100)의 프로그램, 소거, 및 독출 동작과 관련된 제반 동작을 제어한다. 프로그램될 데이터는 제어 회로(150)의 제어에 따라 버퍼(170)를 통해 기입 독출회로(130)로 로딩된다. 프로그램이 실행되는 구간 동안 제어 회로(150)는 디코딩 회로(200), 전압 발생 회로(160), 그리고 기입 독출회로(130)를 제어하여, 선택된 워드 라인으로 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인들로 패스 전압(Vpass)이 인가되고, 그 리고 메모리 셀들이 형성된 벌크에 0V의 전압이 인가되도록 한다. 프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 발생된다. 프로그램 전압(Vpgm)의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분(△V) 만큼 단계적으로 증가한다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들(Vpgm)의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 컨트롤러) 또는 내부(예를 들면, 제어 회로(150))의 제어에 따라 다양한 형태로 변경 및 변형될 수 있다.
소거 동작시 제어 회로(150)는 디코딩 회로(120)와 전압 발생 회로(160)를 제어하여 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)에 소거 전압(Vers) (예를 들면, 20V)이 인가되도록 한다. 본 발명에서 사용되는 소거 전압(Vers)은 ISPP 방식에 따라 발생되며, 소거 전압(Vers)의 레벨은 소거 루프들이 반복됨에 따라 소정의 전압 증가분(△V) 만큼 단계적으로 증가한다. 각각의 소거 루프에서 사용되는 소거 전압(Vers)의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 컨트롤러) 또는 내부(예를 들면, 제어 회로(150))의 제어에 따라 다양한 형태로 변경 및 변형될 수 있다.
이후, 도 4 내지 도 7에서 상세히 설명되겠지만 본 발명에서 데이터가 프로그램/소거되는 사이클은 복수 개의 프로그램/소거 루프들로 구성된다. 각각의 프로그램/소거 루프에서는 선택된 메모리 셀들에 대한 프로그램/소거 동작이 소정의 지연 시간(tD)을 두고 복수 회 반복된다. 프로그램/소거된 메모리 셀들 각각의 전하 저장층에 있는 전자들 그리고/또는 홀들은, 상기 지연 시간(tD) 동안에 재배열/재 결합(re-distribution)된다. 그러한 재결합/재배열 현상은 메모리 셀들의 문턱 전압들을 가변시킨다. 이 구간을 본 발명에서는 전하 재배열/재결합 구간이라 부른다. 각각의 프로그램/소거 루프에서 전하 재배열/재결합 동작이 수행되는 횟수는 프로그램/소거 동작이 수행되는 횟수와 동일하게 수행된다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 각각의 프로그램/소거 루프에서 전하 재배열/재결합 동작이 수행되는 횟수는 프로그램/소거 동작이 수행되는 횟수와 다르게 구성될 수도 있다.
각각의 프로그램/소거 루프 내에서 프로그램/소거 동작과 전하 재배열/재결합 동작이 복수회 반복되고 나면, 프로그램/소거 동작의 패스/페일 여부가 검증된다. 본 발명에서는 각각의 프로그램/소거 루프 내에서 1회의 프로그램/소거 검증 동작이 수행되는 경우가 예시적으로 설명될 것이다. 그러나, 각각의 프로그램/소거 루프에서 수행되는 프로그램/소거 동작의 횟수 및/또는 검증 동작의 횟수는 특정 횟수로만 한정되지 않고, 당업자에 의해 다양한 형태로 변형 및 변경될 수 있다. 또한, 전하 재배열/재결합 동작이 수행되는 각각의 지연 시간(tD) 또한 특정 시간에만 한정되지 않고, 당업자에 의해 다양한 형태로 변형 및 변경될 수 있다. 예를 들면, 상기 지연 시간(tD)은 고정된 값으로 설정될 수도 있고, 각각이 다른 값으로 설정될 수도 있다.
앞에서 설명한 바와 같이, 각각의 프로그램 루프마다 복수 회 반복되는 프로그램 동작과 전하 재배열/재결합 동작은, 프로그램된 메모리 셀들의 전하 저장층에 있는 전자들/홀들이 빠른 속도로 안정된 상태로 이동할 수 있도록 만들어 준다. 이 는 플래시 메모리 셀의 문턱전압의 변동을 더욱 작게 만들어, 프로그램 동작 이후의 플래시 메모리 셀들의 문턱 전압들의 변화를 방지/최소화한다. 방지/최소화된 플래시 메모리 셀들의 문턱 전압들의 변화는, 플래시 메모리 장치의 안정된 동작 특성을 보장해 준다.
도 1에서, 전압 발생 회로(160)는 동작 모드에 따라서 각각의 워드 라인들으로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압(Vpgm), 읽기 전압(Vread), 패스 전압(Vpass), 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 전압 발생 회로(160)의 전압 발생 동작은 제어 회로(150)의 제어에 의해 수행된다. 디코딩 회로(120)는 제어 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 디코딩 회로(120)는 제어 회로(150)의 제어에 응답해서 전압 발생 회로(160)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공한다. 본 발명에서는 하나의 프로그램 루프 내에서 프로그램/소거 동작과 전하 재배열/재결합 동작이 소정의 횟수만큼 반복 수행된다. 그러므로, 디코딩 회로(120)는 제어 회로(150)의 제어에 응답해서, 하나의 프로그램 루프 구간 동안 선택된 워드라인들에게 대응되는 워드라인 전압을 소정의 횟수만큼 반복적으로 전달한다. 각각의 워드라인으로 인가되는 워드라인 전압의 레벨과 인가 타이밍은 제어 회로(150)에 의해 제어된다.
기입 독출 회로(130)는 제어 회로(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작 한다. 예를 들면, 검증/정상 읽기 동작의 경우 기입 독출 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 감지 증폭기로서 동작한다. 정상 읽기 동작시 기입 독출 회로(130)로부터 읽혀진 데이터는 버퍼(170)를 통해 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력되는 반면, 검증 읽기 동작시 읽혀진 데이터는 패스/페일 검증 회로(도면에는 "P/F"로 표기됨, 140)로 제공된다. 검증 읽기 동작은, 프로그램 검증 동작과 소거 검증 동작으로 구분될 수 있다.
프로그램 동작의 경우 기입 독출 회로(130)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작한다. 기입 독출 회로(130)는 프로그램 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼(170)로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동한다. 이를 위해 기입 독출 회로(130)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(미도시됨)로 구성될 수 있다.
버퍼(170)는 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로부터 제공된 데이터와, 메모리 셀 어레이(110)로부터 감지된 데이터를 저장한다. 외부로부터 제공된 데이터는 프로그램 동작시 기입 독출 회로(130)를 통해 메모리 셀 어레이(110)에 프로그램된다. 본 발명에서는 각각의 프로그램 루프마다 복수회의 프로그램 동작을 수행한다. 그러므로, 버퍼(170)로부터 기입 독출 회로(130)로 로딩된 데이터는 1회의 데이터 로딩 동작만으로도 선택된 메모리 셀에 복수회 반복해서 프로그램될 수 있다.
패스/페일 검증 회로(140)는, 제어 회로(150)의 제어에 응답해서 각각의 프 로그램/소거 루프의 검증 구간 동안 메모리 셀들에 대한 프로그램/소거 검증 동작을 수행한다. 패스/페일 검증 회로(140)에서 생성된 검증 결과는 제어 회로(150)로 출력된다. 제어 회로(150)는 패스/페일 검증 회로(140)로부터 제공된 프로그램 검증 결과에 따라서 프로그램/소거 루프의 진행 여부를 결정한다. 예를 들면, 메모리 셀들이 정상적으로 프로그램/소거된 것으로 판별된 경우(즉, 패스인 경우), 더 이상 프로그램/소거 루프를 진행하지 않고, 선택된 메모리 셀들에 대한 프로그램/소거 동작을 종료한다. 그리고, 메모리 셀들이 정상적으로 프로그램/소거되지 않은 것으로 판별된 경우(즉, 페일인 경우), 메모리 셀들이 모두 프로그램/소거될 때까지 정해진 횟수 내에서 프로그램/소거 루프를 반복적으로 수행한다.
도 4는 본 발명에 따른 프로그램 방법을 설명하기 위한 도면이고, 도 5는 본 발명에 따른 프로그램 동작을 수행하기 위한 바이어스 조건을 보여주는 도면이다. 이하, 본 발명의 일 실시예에 따른 소거 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치(100)의 프로그램 사이클은 복수 개의 프로그램 루프들(Loop0-LoopN)로 구성된다. 각각의 프로그램 루프는 복수의 프로그램 실행 구간들(P1, P3, P5)과, 복수의 시간 지연 구간들(P2, P4, P6), 그리고 검증 구간(P7)으로 구성된다. 복수의 프로그램 실행 구간들(P1, P3, P5)에서는 선택된 워드라인에 대응되는 메모리 셀들(예를 들면, 하나 또는 그 이상의 페이지들)에 대한 프로그램 동작이 반복 수행된다. 복수의 시간 지연 구간들(P2, P4, P6)에서는 소정의 지연 시간(tD) 동안 전자들/홀들의 재배열 동 작이 반복 수행된다. 동일 프로그램 루프 내에 설정된 프로그램 실행 구간들(P1, P3, P5)의 개수와 시간 지연 구간들(P2, P4, P6)의 개수는 서로 동일하다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 동일 프로그램 루프 내에 설정된 프로그램 실행 구간들(P1, P3, P5)의 개수와 시간 지연 구간들(P2, P4, P6)의 개수는 서로 다르게 구성될 수도 있다.
복수의 프로그램 실행 구간들(P1, P3, P5)과 복수의 시간 지연 구간들(P2, P4, P6)에서 복수회의 프로그램 동작과 복수회의 전하 재배열/재결합 동작이 모두 수행되고 나면, 검증 구간(P7)에서 프로그램 검증 동작이 수행된다. 본 발명에서는 복수회의 프로그램 동작에 대해 1회의 검증 동작이 수행되도록 구성된 프로그램 루프가 예시적으로 사용된다. 하지만, 하나의 프로그램 루프에서 수행되는 프로그램 횟수(즉, 프로그램 실행 구간들(P1, P3, P5)의 개수) 및 검증 동작의 횟수(즉, 검증 구간(P7)의 개수)는 특정 숫자로 제한되지 않고, 다양한 형태로 변형 및 변경 가능하다. 뿐만 아니라, 각각의 프로그램 동작에 대응되는 전하 재배열/재결합 동작의 횟수(즉, 시간 지연 구간들(P2, P4, P6)의 개수) 또한 특정 숫자로 제한되지 않고, 다양한 형태로 변형 및 변경 가능하다. 이상과 같은 각 프로그램 루프의 각 구간에 대한 조절은, 플래시 메모리 장치의 전하 저장층으로 이용되는 절연막의 특성에 따라 수행될 수 있다.
프로그램 실행 구간들(P1, P3, P5)에서, 선택된 워드 라인으로는 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인들로는 패스 전압(Vpass)이 인가되고, 그리고 메모리 셀들이 형성된 벌크에는 0V의 전압이 각각 인가된다. 이러한 바이어 스 조건 하에서 선택된 메모리 셀들이 프로그램된다. 프로그램 전압(Vpgm)은 ISPP 방식에 의해 발생되며, 각 프로그램 루프에서 사용되는 프로그램 전압(Vpgm)은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분(△V)만큼 단계적으로 증가한다.
본 발명에서는, 각각의 프로그램 루프마다 동일한 레벨의 프로그램 전압이 반복적으로 사용되는 경우가 예시적으로 설명될 것이다. 하지만, 이는 본 발명을 구현하기 위한 일 실시예에 불과하다. 각각의 프로그램 루프에서 인가되는 복수의 프로그램 전압들의 레벨과, 프로그램 전압들이 인가되는 시간 등은, 외부(예를 들면, 메모리 컨트롤러) 또는 내부의 제어에 따라 다양한 형태로 변경 및 변형될 수 있다. 예를 들면, 동일한 프로그램 루프에서 인가되는 복수의 프로그램 전압들은 모두 동일한 전압 레벨로 설정될 수도 있고, 각기 다른 전압 레벨로 설정될 수도 있다. 동일한 프로그램 루프에서 프로그램 전압들이 인가되는 시간 역시 모두 동일하게 설정될 수도 있고, 각기 다르게 설정될 수도 있다.
프로그램 동작시 프로그램 실행 구간들(P1, P3, P5)에서 인가된 전압들은, 프로그램이 수행된 이후 복수의 시간 지연 구간들(P2, P4, P6) 동안 메모리 셀들에서 방전된다. 복수의 시간 지연 구간들(P2, P4, P6) 동안 해당 메모리 셀들에는 방전 바이어스 조건이 제공된다. 여기서, 방전 바이어스 조건이란, 프로그램 실행 구간들(P1, P3, P5)에서 인가된 전압들 보다 낮은 레벨의 전압(예를 들면, 0V의 전압)이 워드 라인 및/또는 벌크에 인가되는 상태를 의미한다. 프로그램된 메모리 셀들 각각의 전하 저장층에 있는 전자들 그리고/또는 홀들은, 상기 복수의 시간 지연 구간들(P2, P4, P6) 동안에 재배열/재결합된다. 그러한 재결합/재배열 현상은 메모리 셀들의 문턱 전압들을 가변시킨다. 특히, 본 발명과 같은 동일 루프 내에서 반복적으로 수행되는 프로그램 동작과 전하 재결합/재배열 동작은, 불안정한 상태에 있는 전자들/홀들이 보다 빠른 속도로 안정된 상태로 이동할 수 있도록 만들어 준다. 이는 플래시 메모리 셀의 문턱전압의 변동을 더욱 작게 만들어, 프로그램 동작 이후의 플래시 메모리 셀들의 문턱 전압들의 변화를 방지/최소화한다.
도 6은 본 발명에 따른 소거 방법을 설명하기 위한 도면이고, 도 7은 본 발명에 따른 소거 동작을 수행하기 위한 바이어스 조건을 보여주는 도면이다. 이하, 본 발명의 일 실시예에 따른 소거 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 6 및 도 7을 참조하면, 본 발명에 따른 플래시 메모리 장치(100)에서, 데이터가 소거되는 사이클은 복수 개의 소거 루프들(Loop0-LoopN)로 구성된다. 각각의 소거 루프는 복수의 소거 실행 구간들(E1, E3, E5)과, 복수의 시간 지연 구간들(E2, E4, E6), 그리고 검증 구간(E7)으로 구성된다. 복수의 소거 실행 구간들(E1, E3, E5)에서는 선택된 블록의 메모리 셀들에 대한 소거 동작이 반복 수행된다. 복수의 시간 지연 구간들(E2, E4, E6)에서는 소정의 지연 시간(tD) 동안 전자들/홀들의 재배열 동작이 반복 수행된다. 소거 실행 구간들(E1, E3, E5)의 개수와 시간 지연 구간들(E2, E4, E6)의 개수는 서로 동일하다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 동일 소거 루프 내에 설정된 소거 실행 구간들(E1, E3, E5)의 개수와 시간 지연 구간들(E2, E4, E6)의 개수는 서로 다르게 구성될 수도 있다.
복수회의 소거 동작과 복수회의 전하 재배열/재결합 동작이 모두 수행되고 나면, 검증 구간(E7)에서 소거 검증 동작이 수행된다. 본 발명에서는 하나의 소거 루프 내에서 수행된 복수회의 소거 동작에 대해 1회의 검증 동작이 수행되도록 소거 루프가 구성된다. 하지만, 하나의 소거 루프에서 수행되는 소거 횟수(즉, 소거 실행 구간들(E1, E3, E5)의 개수) 및 검증 동작의 횟수(즉, 검증 구간(E7)의 개수)는 특정 숫자로 제한되지 않고, 다양한 형태로 변형 및 변경 가능하다. 뿐만 아니라, 각각의 소거 동작에 대응되는 전하 재배열/재결합 동작의 횟수(즉, 시간 지연 구간들(E2, E4, E6)의 개수) 또한 특정 숫자로 제한되지 않고, 다양한 형태로 변형 및 변경 가능하다. 이상과 같은 각 소거 루프의 각 구간에 대한 조절은, 플래시 메모리 장치의 전하 저장층으로 이용되는 절연막의 특성에 따라 외부(예를 들면, 메모리 컨트롤러) 또는 내부의 제어에 의해 수행된다.
소거 실행 구간들(E1, E3, E5)에서, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)에는 소거 전압(Vers)(예를 들면, 20V)이 인가된다. 이러한 바이어스 조건 하에서 선택된 메모리 블록의 메모리 셀들이 소거된다. 소거 전압(Vers)은 소거 루프들이 반복됨에 따라 ISPP 방식에 따라 단계적으로 증가한다. 본 발명에서는, 각각의 소거 루프마다 동일한 레벨의 소거 전압이 반복적으로 사용되는 경우가 예시적으로 설명될 것이다. 하지만, 이는 본 발명을 구현하기 위한 일 실시예에 불과하다. 각각의 소거 루프에서 인가되는 복수의 소거 전압들의 레벨과, 소거 전압들이 인가되는 시간 등은, 외부(예를 들면, 메모리 컨트롤러) 또는 내부의 제어에 따라 다양한 형태로 변경 및 변형될 수 있다. 예를 들면, 동일한 소거 루프에서 인가되는 복수의 소거 전압들은 모두 동일한 전압 레벨로 설정될 수도 있고, 각기 다른 전압 레벨로 설정될 수도 있다. 동일한 소거 루프에서 소거 전압들이 인가되는 시 간 역시 모두 동일하게 설정될 수도 있고, 각기 다르게 설정될 수도 있다.
소거 실행 구간들(E1, E3, E5)에서 인가된 소거 전압들은, 소거가 수행된 후 복수의 시간 지연 구간들(E2, E4, E6, 전하 재배열/재결합 구간) 동안 메모리 셀들에서 방전된다. 복수의 시간 지연 구간들(E2, E4, E6) 동안 해당 메모리 셀들에는 방전 바이어스 조건이 제공된다. 여기서, 방전 바이어스 조건이란, 소거 실행 구간들(E1, E3, E5)에서 인가된 전압들 보다 낮은 레벨의 전압(예를 들면, 0V의 전압)이 워드 라인 및/또는 벌크에 인가되는 상태를 의미한다. 소거된 메모리 셀들 각각의 전하 저장층에 있는 전자들 그리고/또는 홀들은, 상기 지연 시간(tD) 동안에 재배열/재결합된다. 그러한 재결합/재배열 현상은 메모리 셀들의 문턱 전압들을 가변시킨다. 각각의 소거 루프에서 반복적으로 수행되는 전하 재배열/재결합 동작의 수행 시간은, 외부(예를 들면, 메모리 컨트롤러) 또는 내부의 제어에 따라 다양한 형태로 변경 및 변형 가능하다. 예를 들면, 각각의 소거 루프에서 수행되는 복수의 전하 재배열/재결합 구간들은, 모두 동일한 길이의 구간으로 설정될 수도 있고, 각기 다르게 설정될 수도 있다.
앞에서 설명한 바와 같이, 각각의 소거 루프마다 복수 회 반복되는 소거 동작과 전하 재배열/재결합 동작은, 소거된 메모리 셀들의 전하 저장층에 있는 전자들/홀들이 빠른 속도로 안정된 상태로 이동할 수 있도록 만들어 준다. 이는 플래시 메모리 셀의 문턱전압의 변동을 더욱 작게 만들어, 소거 동작 이후의 플래시 메모리 셀들의 문턱 전압들의 변화를 방지/최소화한다. 방지/최소화된 플래시 메모리 셀들의 문턱 전압들의 변화는, 플래시 메모리 장치의 안정된 동작 특성을 보장해 준다. 이와 같은 본 발명의 특징은, 문턱 전압 산포들 사이의 마진이 적은 멀티-비트 데이터를 저장하는 플래시 메모리 장치에 특히 유용하게 적용될 수 있다.
도 8은 도 1에 도시된 플래시 메모리 장치(100)를 포함하는 메모리 시스템의 구성을 예시적으로 보여주는 도면이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템은 플래시 메모리 장치(100)와 메모리 컨트롤러(200)로 구성된다. 도 8에 도시된 플래시 메모리 장치(100)의 구성은 도 1에 도시된 것과 실질적으로 동일하다. 그러므로, 플래시 메모리 장치(100)의 구성에 대한 설명은 이하 생략될 것이다.
메모리 컨트롤러(200)는 플래시 메모리 장치(100)의 동작을 제어한다. 플래시 메모리 장치(100)는 앞서 설명된 프로그램 방법들 중 어느 하나에 따라 프로그램 및 소거 동작들을 수행하도록 구성된다. 이 경우, 플래시 메모리 장치(100)의 프로그램 동작은 메모리 컨트롤러(200)에 의해서 제어된다. 도 8에 도시된 메모리 시스템은 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(200)는 USB(Universal Serial Bus), MMC(MultiMediaCard) 인터페이스, PCI-E(PCIExpress) 인터페이스, SATA(Serial AT Attachment), PATA(Parallel AT Attachment) , SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 인터페이스 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성된다. 이 외에도, 플래시 메모리 장치는 셀룰러 폰, PDA(Personal digital assistant) 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3 플레이어와 같은 모바일 장치들의 데이터 또는 코드 메모리로서 사용될 수 있고, 컴퓨터, HDTV(High-definition television), DVD('Digital Versatile Disc' or 'Digital Video Disc'), 라우터, 그리고 GPS(Global Positioning System)와 같은 홈 어플리케이션의 데이터 또는 코드 메모리로서 사용될 수 있다.
본 발명에 따른 플래시 메모리 장치(100) 그리고/또는 메모리 컨트롤러(200)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치(100) 그리고/또는 메모리 컨트롤러(200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 9는 본 발명에 따른 플래시 메모리 장치(100)를 포함하는 컴퓨터 시스템의 구성을 예시적으로 보여주는 도면이다. 도 9에는 본 발명에 따른 플래시 메모리 장치(100)가 하드디스크 드라이브에 사용되는 예가 도시되어 있다.
도 9를 참조하면, 본 발명에 따른 컴퓨터 시스템은 크게 호스트(600)와, 본 발명의 플래시 메모리 장치(100)를 포함하는 하드디스크 드라이브(500)로 구분된다. 하드디스크 드라이브(500)는 플래시 메모리 장치(100)와, 플래시 메모리 장치(100)의 동작을 제어하는 메모리 컨트롤러(200)로 구성될 수 있다. 이 경우, 하드디스크 드라이브(500)의 구성은 도 8에 도시된 메모리 시스템의 구성과 실질적으로 동일하다. 그리고, 도 9에 도시된 플래시 메모리 장치(100)의 구성 또한 도 1에 도시된 것과 실질적으로 동일하다. 그러므로, 플래시 메모리 장치(100) 및 메모리 시스템의 구성에 대한 상세 설명은 이하 생략될 것이다. 하드디스크 드라이브(500)는 반도체 메모리 장치를 이용하여 데이터를 저장하기 때문에, SSD(Solid State Drive/Disk)로 불리기도 한다.
호스트(600)에는 중앙처리장치(Central Processing Unit; CPU)(610), 디스플레이(620), 배터리(630), 키 입력부(640)가 포함된다. 호스트(600)와 하드디스크 드라이브(500)는 버스(690)를 통해 연결된다. 하드디스크 드라이브(500)와 호스트(600) 사이에 적용되는 인터페이스로는 IDE(Integrated Drive Electronics) 방식과 SCSI(Small Computer System Interface) 방식이 있으며, 이 외에도 ATA(Advanced Technology Attachment) 또는 Serial-ATA 방식 등도 적용 가능하다. 도 9에 도시된 컴퓨터 시스템은 모바일 시스템을 예로 든 것으로, 컴퓨터 시스템의 동작 전압을 공급하기 위해 배터리(630)가 제공된다. 그리고, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 제공되는 기능에 따라서 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부 터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 2 및 도 3은 도 1에 도시된 셀 어레이의 구성 예를 보여주는 회로도;
도 4는 본 발명에 따른 프로그램 방법을 설명하기 위한 도면;
도 5는 본 발명에 따른 프로그램 동작을 수행하기 위한 바이어스 조건을 보여주는 도면;
도 6은 본 발명에 따른 소거 방법을 설명하기 위한 도면;
도 7은 본 발명에 따른 소거 동작을 수행하기 위한 바이어스 조건을 보여주는 도면;
도 8은 도 1에 도시된 플래시 메모리 장치를 포함하는 메모리 시스템의 구성을 예시적으로 보여주는 도면; 그리고
도 9는 본 발명에 따른 플래시 메모리 장치를 포함하는 컴퓨터 시스템의 구성을 예시적으로 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 플래시 메모리 장치 110 : 셀 어레이
120 : 디코딩 회로; 130 : 기입 독출 회로
140 : 패스/페일 검증 회로 150 : 제어 회로
160 : 전압 발생 회로 170 : 버퍼
200 : 메모리 컨트롤러 600 : 호스트

Claims (26)

  1. 복수의 프로그램 루프들을 통해 프로그램을 수행하는 플래시 메모리 장치의 프로그램 방법에 있어서,
    상기 각각의 프로그램 루프는 선택된 메모리 셀들에 대한 프로그램 동작이 소정의 지연 시간을 두고 복수 회 반복되는 단계; 및
    상기 선택된 메모리 셀들에 대한 검증 동작이 수행되는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 각각의 지연 시간 동안 전하 재배열/재결합 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 지연 시간 동안 상기 선택된 메모리 셀들은 방전 바이어스 조건으로 유지되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 각각의 프로그램 루프에서는 상기 프로그램 동작들이 모두 반복되고 난 후 상기 검증 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  8. 복수의 프로그램 루프들을 통해 프로그램을 수행하는 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 각각의 프로그램 루프는,
    선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 단계;
    상기 프로그램된 메모리 셀들에 대한 전하 재배열/재결합 동작을 수행하는 단계;
    상기 프로그램 동작과 상기 전하 재배열/재결합 동작을 소정의 횟수만큼 반복 수행하는 단계; 그리고
    상기 프로그램된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 검증하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  9. 복수의 소거 루프들을 통해 소거를 수행하되,
    상기 각각의 소거 루프는 선택된 메모리 셀들에 대한 소거 동작이 소정의 지연 시간을 두고 복수 회 반복되는 단계; 및
    상기 선택된 메모리 셀들에 대한 소거 검증 동작이 수행되는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  10. 제 9 항에 있어서,
    상기 각각의 지연 시간 동안 전하 재배열/재결합 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  11. 제 9 항에 있어서,
    상기 지연 시간 동안 상기 선택된 메모리 셀들은 방전 바이어스 조건으로 유지되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  12. 삭제
  13. 삭제
  14. 제 9 항에 있어서,
    상기 각각의 소거 루프에서는 상기 소거 동작들이 모두 반복되고 난 후 상기 소거 검증 동작이 수행되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  15. 제 9 항에 있어서,
    상기 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  16. 복수의 소거 루프들을 통해 소거를 수행하는 플래시 메모리 장치의 소거 방법에 있어서:
    상기 각각의 소거 루프는,
    선택된 메모리 셀들에 대한 소거 동작을 수행하는 단계;
    상기 소거된 메모리 셀들에 대한 전하 재배열/재결합 동작을 수행하는 단계;
    상기 소거 동작과 상기 전하 재배열/재결합 동작을 소정의 횟수만큼 반복 수행하는 단계; 그리고
    상기 소거된 메모리 셀들이 정상적으로 소거되었는 지의 여부를 검증하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
  17. 워드 라인들과 비트 라인들로 배열된 메모리 셀들의 어레이;
    상기 워드 라인들에 인가될 워드 라인 전압들 및 상기 메모리 셀들이 형성된 벌크에 인가될 벌크 전압을 발생하는 전압 발생 회로;
    상기 워드 라인 전압들로 상기 워드 라인들을 구동하는 디코딩 회로;
    상기 메모리 셀들을 프로그램하고 상기 프로그램된 메모리 셀들로부터 데이터를 읽어들이는 기입 독출 회로; 그리고
    복수의 프로그램 루프를 통해 상기 메모리 셀들을 프로그램하되, 상기 각각의 프로그램 루프에서 선택된 메모리 셀들에 대한 프로그램 동작이 소정의 지연 시간을 두고 복수 회 반복되고, 상기 선택된 메모리 셀들에 대한 검증 동작이 수행되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 제어 로직을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 17 항에 있어서,
    상기 각각의 지연 시간 동안 전하 재배열/재결합 동작이 수행되는 것을 특징 으로 하는 플래시 메모리 장치.
  20. 제 17 항에 있어서,
    상기 제어 로직은 상기 지연 시간 동안 상기 프로그램된 메모리 셀들이 방전 바이어스 조건으로 유지되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 17 항에 있어서,
    상기 지연 시간은 고정된 값을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 17 항에 있어서,
    상기 지연 시간은 가변되는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 17 항에 있어서,
    상기 제어 로직은 상기 각각의 프로그램 루프에서 상기 프로그램 동작들이 모두 반복된 후 상기 검증 동작이 수행되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 17 항에 있어서,
    상기 제어 로직은 복수의 소거 루프들을 통해 상기 메모리 셀들에 대한 소거를 수행하되, 상기 각각의 소거 루프에서 선택된 메모리 셀들에 대한 소거 동작이 소정의 지연 시간을 두고 복수 회 반복되도록 상기 전압 발생 회로, 상기 디코딩 회로, 그리고 상기 기입 독출 회로를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  25. 삭제
  26. 삭제
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JP2008211989A JP5607297B2 (ja) 2007-08-20 2008-08-20 不揮発性メモリのためのプログラム及び消去方法
CN200810179960.3A CN101414483B (zh) 2007-08-20 2008-08-20 用于非易失性存储器的编程和擦除方法

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101373186B1 (ko) * 2007-08-22 2014-03-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
JP2011014817A (ja) * 2009-07-06 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
JP5378255B2 (ja) * 2010-02-02 2013-12-25 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
KR20110096414A (ko) * 2010-02-22 2011-08-30 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101666941B1 (ko) 2010-07-06 2016-10-17 삼성전자주식회사 비휘발성 메모리 장치와 이를 포함하는 반도체 시스템
KR101666406B1 (ko) 2010-08-16 2016-10-17 삼성전자 주식회사 비휘발성 메모리 장치 및 그 프로그램 방법, 메모리 시스템
JP2012119019A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
KR20120121170A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US8958233B2 (en) * 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
KR101942274B1 (ko) 2012-02-13 2019-01-28 삼성전자주식회사 저항성 메모리 장치
US9442842B2 (en) * 2013-08-19 2016-09-13 Sandisk Technologies Llc Memory system performance configuration
US9230663B1 (en) 2014-08-29 2016-01-05 Sandisk Technologies Inc. Programming memory with reduced short-term charge loss
JP5952366B2 (ja) 2014-10-02 2016-07-13 ウィンボンド エレクトロニクス コーポレーション 高信頼性不揮発性半導体メモリ
TWI556246B (zh) * 2015-01-29 2016-11-01 華邦電子股份有限公司 高可靠性非揮發性半導體儲存裝置及其資料抹除方法
CN105989879B (zh) * 2015-02-06 2019-10-11 华邦电子股份有限公司 高可靠性非易失性半导体存储装置及其数据抹除方法
JP6144741B2 (ja) * 2015-09-28 2017-06-07 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
KR102384959B1 (ko) * 2015-10-30 2022-04-11 에스케이하이닉스 주식회사 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US9721672B1 (en) 2016-04-15 2017-08-01 Sandisk Technologies Llc Multi-die programming with die-jumping induced periodic delays
US9952944B1 (en) 2016-10-25 2018-04-24 Sandisk Technologies Llc First read solution for memory
US10262743B2 (en) * 2016-10-25 2019-04-16 Sandisk Technologies Llc Command sequence for first read solution for memory
US10026486B1 (en) * 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
CN108538331B (zh) * 2017-03-06 2022-04-19 桑迪士克科技有限责任公司 存储器中的第一读取对策
JP2018147543A (ja) * 2017-03-09 2018-09-20 東芝メモリ株式会社 不揮発性半導体記憶装置
US10347315B2 (en) 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh
US10910061B2 (en) * 2018-03-14 2021-02-02 Silicon Storage Technology, Inc. Method and apparatus for programming analog neural memory in a deep learning artificial neural network
KR102663034B1 (ko) 2019-08-28 2024-05-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 디바이스에서의 프로그래밍 방법
CN113409871B (zh) * 2021-06-30 2024-02-02 芯天下技术股份有限公司 一种擦除时间的获取方法、装置、电子设备及存储介质
US20230154541A1 (en) * 2021-11-18 2023-05-18 Sandisk Technologies Llc Soft erase process during programming of non-volatile memory
US11875043B1 (en) * 2022-08-29 2024-01-16 Sandisk Technologies Llc Loop dependent word line ramp start time for program verify of multi-level NAND memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960035647A (ko) * 1995-03-21 1996-10-24 김주용 플래쉬 메모리소자의 프로그램 방법
JP2007035214A (ja) 2005-07-29 2007-02-08 Renesas Technology Corp 不揮発性半導体記憶装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410747B2 (ja) * 1992-07-06 2003-05-26 株式会社東芝 不揮発性半導体記憶装置
JPH0773685A (ja) * 1993-09-06 1995-03-17 Hitachi Ltd 半導体不揮発性記憶装置
JP3578478B2 (ja) 1993-12-14 2004-10-20 富士通株式会社 不揮発性半導体記憶装置
KR970029864A (ko) 1995-11-21 1997-06-26 윌리엄 이. 힐러 비휘발성 메모리 장치의 스냅 프로그래밍 프리콘디셔닝 공정
TW365001B (en) 1996-10-17 1999-07-21 Hitachi Ltd Non-volatile semiconductor memory apparatus and the operation method
JPH1131391A (ja) 1997-07-10 1999-02-02 Sony Corp 不揮発性半導体記憶装置
US5978274A (en) * 1998-08-03 1999-11-02 Winbond Electronics Corp. Method for erasing split-gate flash memory
US6198662B1 (en) 1999-06-24 2001-03-06 Amic Technology, Inc. Circuit and method for pre-erasing/erasing flash memory array
KR100335779B1 (ko) 1999-12-29 2002-05-09 박종섭 플래쉬 메모리 소자의 소거 방법
EP1128540A1 (en) * 2000-02-23 2001-08-29 STMicroelectronics S.r.l. Structure for electrically connecting microelectromechanical devices,in particular microactuators for hard disk drives
JP4002712B2 (ja) 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
KR20010108656A (ko) 2000-05-30 2001-12-08 윤종용 플래쉬 메모리의 프로그래밍 방법
US6385093B1 (en) 2001-03-30 2002-05-07 Advanced Micro Devices, Inc. I/O partitioning system and methodology to reduce band-to-band tunneling current during erase
US6643181B2 (en) * 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
JP3980874B2 (ja) 2001-11-30 2007-09-26 スパンション エルエルシー 半導体記憶装置及びその駆動方法
US6687158B2 (en) * 2001-12-21 2004-02-03 Fujitsu Limited Gapless programming for a NAND type flash memory
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
KR20040008526A (ko) 2002-07-18 2004-01-31 주식회사 하이닉스반도체 플래시 메모리 셀의 소거 방법
JP2005092923A (ja) 2003-09-12 2005-04-07 Renesas Technology Corp 半導体記憶装置
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
KR100513309B1 (ko) 2003-12-05 2005-09-07 삼성전자주식회사 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들
US7092288B2 (en) * 2004-02-04 2006-08-15 Atmel Corporation Non-volatile memory array with simultaneous write and erase feature
KR100536613B1 (ko) * 2004-04-09 2005-12-14 삼성전자주식회사 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법
US7133313B2 (en) 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
KR100634172B1 (ko) 2004-05-04 2006-10-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100635203B1 (ko) 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 장치 및 그 구동 방법
JP4664707B2 (ja) 2004-05-27 2011-04-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100672172B1 (ko) 2005-06-30 2007-01-19 주식회사 하이닉스반도체 프로그램 속도를 향상시키는 ｉｓｐｐ 방식을 이용한플래시 메모리 장치의 프로그램 방법
JP2007066459A (ja) * 2005-09-01 2007-03-15 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその書き換え方法
KR101348173B1 (ko) * 2007-05-25 2014-01-08 삼성전자주식회사 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템
KR101373186B1 (ko) * 2007-08-22 2014-03-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960035647A (ko) * 1995-03-21 1996-10-24 김주용 플래쉬 메모리소자의 프로그램 방법
JP2007035214A (ja) 2005-07-29 2007-02-08 Renesas Technology Corp 不揮発性半導体記憶装置

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Publication number Publication date
KR20090019296A (ko) 2009-02-25
CN101414483A (zh) 2009-04-22
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JP5607297B2 (ja) 2014-10-15

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