KR102274280B1 - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

불휘발성 메모리 장치의 동작 방법은, 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령을 수신하는 단계, 소거 상태의 메모리 셀들 중에서 상기 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택하는 단계 및 상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램하는 단계를 포함한다. 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.

Description

불휘발성 메모리 장치의 동작 방법{Method of operating a non-volatile memory device}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM (Electrically Erasable and Programmable ROM)을 포함한다.
EEPROM의 동작은 메모리 셀에 데이터를 기입(write)하는 프로그램 모드(program mode), 메모리 셀에 저장된 데이터를 판독하는 독출 모드(read mode), 및 저장된 데이터를 삭제하여 메모리 셀을 초기화하는 소거 모드(erase mode)로 구분될 수 있다. 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식에서는 일반적으로 검증이 완료될 때까지 검증 동작과 검증 후의 재 프로그램 동작이 반복된다.
싱글 레벨 셀(SLC, Single-Level Cell)의 프로그램이란 하나의 메모리 셀에 1비트를 저장하는 것을 말하고, 각각의 SLC의 문턱 전압 분포는 2개로 세분화될 수 있다. 기입되는 데이터의 비트값 '0'이 프로그램 허용을 나타내고, '1'이 프로그램 금지를 나타내는 경우에는, 2개의 문턱 전압 분포들을 갖는 SLC의 상태들은 문턱 전압 분포가 낮은 순서로 1비트 데이터 '1' 및 '0'을 나타낼 수 있다. 이 경우, '1'은 프로그램되지 않고 소거된 채로 남아 있는 SLC의 상태를 나타낸다.
한편, 멀티 레벨 셀(MLC, Multi-Level Cell)의 프로그램이란 하나의 메모리 셀에 2비트 이상을 저장하는 것을 말한다. 하나의 MLC에 N 비트가 저장되는 경우, 각각의 MLC의 문턱 전압 분포는 2N개로 세분화되어 각각의 문턱 전압 분포가 N 비트의 데이터를 표현할 수 있다. 예를 들어, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 경우, 메모리 셀의 문턱 전압 분포는 4개로 세분화된다. 기입되는 데이터의 비트값 '0'이 프로그램 허용을 나타내고, '1'이 프로그램 금지를 나타내는 경우에는, 상기 4개의 문턱 전압분포들을 갖는 MLC의 상태들은 문턱 전압 분포가 낮은 순서로 2비트 데이터 '11', '10', '01' 및 '00'을 나타낼 수 있다. 이 경우, '11'은 프로그램되지 않고 소거된 채로 남아 있는 MLC의 상태를 나타낸다.
이와 같이, 프로그램되지 않고 소거된 채로 남아 있는 메모리 셀들에 의한 EPI(Erase-to-Program Interval) 효과로 인하여, 프로그램된 메모리 셀들의 데이터 보유(data retention) 특성이 열화되는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 데이터 보유 특성을 개선할 수 있는 불휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 데이터 보유 특성을 개선할 수 있는 불휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법은, 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령을 수신하는 단계, 소거 상태의 메모리 셀들 중에서 상기 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택하는 단계 및 상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램하는 단계를 포함한다.
일 실시예에 있어서, 상기 소거 상태에 있는 선택 메모리 셀들의 적어도 일부는 양의 문턱 전압을 가질 수 있다.
일 실시예에 있어서, 상기 선택 메모리 셀들의 전부는 프로그램이 완료된 후 양의 문턱 전압을 가질 수 있다.
일 실시예에 있어서, 상기 선택 메모리 셀들의 전부를 프로그램하는 단계는, 상기 프로그램 상태들 중 가장 낮은 문턱 전압 분포에 상응하는 제1 프로그램 상태에 있도록 상기 선택 메모리 셀들 중 상기 프로그램 데이터의 제1 값에 상응하는 제1 메모리 셀들을 프로그램하는 단계 및 상기 프로그램 상태들 중 상기 제1 프로그램 상태보다 높은 문턱 전압 분포에 상응하는 제2 프로그램 상태에 있도록 상기 선택 메모리 셀들 중 상기 프로그램 데이터의 제2 값에 상응하는 제2 메모리 셀들을 프로그램하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 메모리 셀들을 프로그램하는 단계는, 제1 프로그램 검증 전압을 이용하여 상기 제1 메모리 셀들이 상기 제1 프로그램 상태에 있는지를 검증하는 단계를 포함할 수 있고, 상기 제2 메모리 셀들을 프로그램하는 단계는, 상기 제1 프로그램 검증 전압보다 높은 제2 프로그램 검증 전압을 이용하여 상기 제2 메모리 셀들이 상기 제2 프로그램 상태에 있는지를 검증하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 메모리 셀들의 전부는 프로그램이 완료된 후 양의 문턱 전압을 갖도록 상기 제1 프로그램 검증 전압은 양의 전압 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 제1 메모리 셀들을 프로그램하는 단계는, 상기 제1 메모리 셀들이 상기 제1 프로그램 상태에 있는지를 검증하는 단계를 포함하지 않고, 상기 제2 메모리 셀들을 프로그램하는 단계는, 프로그램 검증 전압을 이용하여 상기 제2 메모리 셀들이 상기 제2 프로그램 상태에 있는지를 검증하는 단계를 포함할 수 있다.
일 실시예에 있어서, 증가형 스텝 펄스 프로그램(ISPP: incremental step pulse programming)의 적어도 하나의 초기 프로그램 루프에서 상기 프로그램 데이터에 관계없이 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들을 전부 프로그램할 수 있다.
일 실시예에 있어서, 상기 초기 프로그램 루프에서 상기 프로그램 데이터에 관계없이 모든 비트 라인들에 프로그램 허용 전압을 인가할 수 있다.
일 실시예에 있어서, 상기 초기 프로그램 루프 다음의 후속 프로그램 루프에서 상기 프로그램 데이터에 기초하여 상기 제1 메모리 셀들을 제외하고 상기 제2 메모리 셀들만을 프로그램할 수 있다.
일 실시예에 있어서, 상기 후속 프로그램 루프에서 상기 제1 메모리 셀들에 상응하는 비트 라인들에 프로그램 금지 전압을 인가하고 상기 제2 메모리 셀들에 상응하는 비트 라인들에 프로그램 허용 전압을 인가할 수 있다.
일 실시예에 있어서, 상기 불휘발성 메모리 장치의 동작 방법은, 상기 프로그램 명령을 수신한 후에, 상기 소거 상태에 있는 메모리 셀들을 포함하는 오픈 메모리 블록을 생성하도록 소거 동작을 수행하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 소거 동작을 수행하는 단계는, 상기 소거 상태에 있는 메모리 셀들의 적어도 일부가 양의 문턱 전압을 갖도록 양의 전압 레벨을 갖는 소거 검증 전압을 이용하여 증가형 스텝 펄스 소거(ISPE: incremental step pulse erasing)를 수행하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 불휘발성 메모리 장치의 동작 방법은, 각각의 메모리 셀에 하나의 비트를 저장하는 싱글 레벨 셀들을 각각의 메모리 셀에 두 개 이상의 비트들을 저장하는 멀티 레벨 셀들로 전환하여 프로그램하는 단계 및 상기 멀티 레벨 셀들을 상기 싱글 레벨 셀들로 전환하여 프로그램하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 멀티 레벨 셀들을 상기 싱글 레벨 셀들로 프로그램하는 단계는, 상기 멀티 레벨 셀들로 프로그램된 메모리 셀들을 상기 싱글 레벨 셀들의 소거 상태보다 높은 문턱 전압 분포에 상응하는 프리-프로그램 상태로 프로그램하는 단계 및 상기 프리-프로그램 상태의 메모리 셀들을 상기 싱글 레벨 셀들의 소거 상태로 소거하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 불휘발성 메모리 장치는 낸드 플래시 메모리 장치일 수 있다.
일 실시예에 있어서, 상기 불휘발성 메모리 장치는 낸드 스트링들이 수직 방향으로 연장되어 형성되는 삼차원 낸드 플래시 메모리 장치일 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 프로그램 방법은, 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령을 수신하는 단계, 멀티 레벨 셀들을 싱글 레벨 셀들의 소거 상태보다 높은 문턱 전압 분포에 상응하는 프리-프로그램 상태로 프로그램하는 단계, 상기 프리-프로그램 상태의 메모리 셀들을 상기 싱글 레벨 셀들의 소거 상태로 소거하는 단계, 상기 소거 상태의 메모리 셀들 중에서 상기 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택하는 단계 및 상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 제1 프로그램 상태 및 제2 프로그램 상태에 있도록 상기 선택 메모리 셀들의 전부를 프로그램하는 단계를 포함한다.
일 실시예에 있어서, 상기 소거 상태에 있는 메모리 셀들의 적어도 일부는 양의 문턱 전압을 가질 수 있고, 상기 선택 메모리 셀들의 전부는 프로그램이 완료된 후 양의 문턱 전압을 가질 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되는 행 선택 회로, 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되는 기입 독출 회로 및 상기 메모리 셀 어레이, 상기 행 선택 회로 및 상기 기입 독출 회로를 제어하는 제어 회로를 포함한다. 상기 불휘발성 메모리 장치는, 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령을 수신하고, 소거 상태의 메모리 셀들 중에서 상기 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택하고, 상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램한다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법은, 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 5는 일반적인 방법으로 프로그램된 플래시 메모리에서 EPI 효과를 설명하기 위한 도면이다.
도 6 은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 도면이다.
도 7은 도 6의 불휘발성 메모리 장치의 동작 방법에 상응하는 전압들을 나타내는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 도면이다.
도 9는 도 8의 불휘발성 메모리 장치의 동작 방법에 상응하는 전압들을 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 도면이다.
도 11은 도 10의 불휘발성 메모리 장치의 동작 방법에 상응하는 전압들을 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법에 의한 제1 동작 모드 및 제2 동작 모드를 나타내는 도면이다.
도 13은 도 12의 제1 동작 모드 및 제2 동작 모드 사이의 전환을 나타내는 도면이다.
도 14는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법에 의한 제1 동작 모드 및 제2 동작 모드를 나타내는 도면이다.
도 15는 도 14의 제1 동작 모드에서 제2 동작 모드로의 전환을 나타내는 도면이다.
도 16은 도 14의 제2 동작 모드에서 제1 동작 모드로의 전환을 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18은 도 3의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 삼차원 또는 수직형 낸드 플래시 메모리(Vertical NAND), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto-resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀 전달 토크 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 불휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimensional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여, 낸드 플래시 메모리 장치를 중심으로 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법을 설명한다.
도 1은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령(코맨드, command)을 수신한다(S100). 소거 상태의 메모리 셀들 중에서 상기 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택한다(S300). 프로그램 명령과 함께 입력되는 어드레스는 비트라인을 선택하는 열 어드레스와 워드라인을 선택하는 행 어드레스를 포함할 수 있다. 행 어드레스에 기초하여 선택된 워드라인에 연결된 복수의 메모리 셀들(이하 선택 메모리 셀들)에 대한 프로그램을 수행할 수 있다.
예를 들어 플래시 메모리 장치의 경우 프로그램 동작은 외부 콘트롤러로부터 프로그램 명령과 어드레스를 입력 받아 입력된 행 어드레스에 따라 프로그램을 수행하기 위한 워드라인을 선택할 수 있다. 선택 워드라인과 각 비트라인에 일정한 전압을 인가하여 플래시 메모리 셀의 플로팅 게이트로 전자를 이동시켜 문턱전압을 변경하여 프로그램하는 방식으로 데이터 기입 동작이 수행될 수 있다. 선택 워드라인에는 프로그램 전압이 인가되고, 선택 되지 않은 워드라인에는 프로그램 패스전압이 인가된다. 프로그램 데이터에 따라서 각 비트 라인에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가함으로써 프로그램하고자 하는 상태에 해당하는 타겟 메모리 셀들이 결정 될 수 있다.
프로그램의 대상이 되는 상기 선택 메모리 셀들은 소거 상태에 있는 메모리 셀들에 해당한다. 낸드 플래시 메모리에서는 메모리 블록이라는 단위가 존재하여, 이 단위로 소거(erase) 동작을 수행한다. 또한 낸드 플래시 메모리에서는 페이지라는 단위가 존재하여, 이 단위로 프로그램(program) 동작을 수행한다.
메모리 블록은 그 상태에 따라 오픈(open) 메모리 블록(또는 액티브(active) 메모리 블록)과 클로즈드(closed) 메모리 블록으로 구분될 수 있다. 오픈 메모리 블록은 프로그램이 가능한 소거 상태의 메모리 셀들(예를 들어, 소거 상태의 페이지)을 포함하는 블록이고, 클로즈드 메모리 블록은 소거 상태의 메모리 셀들을 포함하지 않아서 더 이상 프로그램이 수행될 수 없는 블록이다. 오픈 메모리 블록이 존재하지 않거나, 새로운 오픈 메모리 블록을 생성할 필요할 수 있다. 이 경우, 상기 프로그램 명령을 수신한 후에, 상기 소거 상태에 있는 메모리 셀들을 포함하는 오픈 메모리 블록을 생성하도록 소거 동작을 수행할 수 있다.
상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램한다(S500).
싱글 레벨 셀(SLC, Single-Level Cell)의 경우, 도 6 내지 도 11을 참조하여 후술하는 바와 같이, 프로그램의 대상이 되는 소거 상태의 선택 메모리 셀들은 상기 프로그램 데이터의 제1 값(예를 들어, 비트값 '1')에 상응하는 제1 메모리 셀들(MC1) 및 상기 프로그램 데이터의 제2 값(예를 들어, 비트값 '0')에 상응하는 제2 메모리 셀들(MC2)로 구분될 수 있다. 상기 프로그램 상태들 중 가장 낮은 문턱 전압 분포에 상응하는 제1 프로그램 상태(PS1)에 있도록 제1 메모리 셀들(MC1)을 프로그램하고, 상기 프로그램 상태들 중 상기 제1 프로그램 상태보다 높은 문턱 전압 분포에 상응하는 제2 프로그램 상태(PS2)에 있도록 제2 메모리 셀들(MC2)을 프로그램할 수 있다.
일 실시예에서, 도 6 내지 도 9를 참조하여 후술하는 바와 같이, 상기 선택 메모리 셀들의 전부는 프로그램이 완료된 후 양의 문턱 전압을 가질 수 있다. 다른 실시예에서, 도 10 및 도 11을 참조하여 후술하는 바와 같이, 상기 선택 메모리 셀들의 적어도 일부는 프로그램이 완료된 후 양의 문턱 전압을 가질 수 있다.
이와 같이, 본 발명의 실시예들에 따른 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법은, 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(20) 및 불휘발성 메모리 장치(NVM)(100)를 포함한다. 메모리 콘트롤러(20)는 외부 장치(예를 들어, 호스트, AP 등)로부터 수신된 신호들에 응답하여, 불휘발성 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 콘트롤러(20)는 외부 장치로부터 수신된 요청에 응답하여, 데이터(DATA), 어드레스(ADDR), 코맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(100)로 전송할 수 있다.
불휘발성 메모리 장치(100)는 메모리 콘트롤러(20)의 제어에 따라 데이터의 독출, 기입(프로그램), 소거 등의 동작들을 수행할 수 있다.
도 12 내지 도 17을 참조하여 후술하는 바와 같이, 본 발명의 실시 예에 따른 메모리 시스템(10)은 동작 모드를 변경시킬 수 있다. 일 실시예에서, 메모리 시스템(10)은 외부 장치의 제어에 따라 동작 모드를 변경시킬 수 있다. 다른 실시예에서, 메모리 시스템(10)은 프로그램 및 소거 사이클(P/E cycle) 횟수를 기반으로 동작 모드를 변경시킬 수 있다. 상기 동작 모드는 불휘발성 메모리 장치(100)에 포함된 메모리 셀들 각각에 저장된 데이터 비트 수를 가리킬 수 있다. 예를 들어, 상기 동작 모드는, 메모리 셀들 각각이 1비트의 데이터를 저장하는 싱글 레벨 셀로 동작하는 제1 동작 모드 및 메모리 셀들 각각이 복수 비트의 데이터를 저장하는 멀티 레벨 셀로 동작하는 제2 동작 모드를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 나타내는 블록도이고, 도 4는 도 3의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다. 도 3 및 도 4에는 설명의 편의를 위하여 불휘발성 메모리 장치의 일 예로서 플래시 메모리 장치, 특히 낸드 플래시 메모리 장치가 도시되어 있다.
도 3 및 도 4를 참조하면, 플래시 메모리 장치(100)는 1-비트 데이터 정보 또는 N-비트 데이터 정보(N은 1 보다 큰 정수)를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110), 기입 독출 회로(120), 행 선택회로(140) 및 제어 회로(150)를 포함할 수 있다.
셀 당 1-비트 데이터 정보를 저장하는 메모리 셀을 싱글 레벨 셀(single-level cell; SLC)이라 하고 셀 당 N-비트 데이터 정보를 저장하는 메모리 셀을 멀티 레벨 셀(multi-level cell; MLC)이라 한다. 메모리 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 부가 정보(예를 들면, 플래그 정보, 에러 정정 코드, 디바이스 코드, 메이커 코드, 페이지 정보 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 N-비트 데이터가 저장될 수 있고, 스페어 영역에는 1-비트 데이터 또는 N-비트 데이터가 저장될 수 있다.
셀 어레이(110)는 복수의 행들(또는 워드라인들)과 복수의 열들(또는 비트 라인들)의 교차점들에 배열된 메모리 셀들을 포함할 수 있다. 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks)을 구성할 수 있다. 각각의 메모리 블록에 포함된 메모리 셀들은 도 4에 도시된 바와 같이 낸드 (NAND) 스트링 구조를 가질 수 있다.
도 4를 참조하면, 하나의 메모리 블록(101)에는 복수의 열들 또는 비트 라인들(BL1~BLn)에 각각 대응하는 복수의 스트링들이 포함될 수 있다. 각 스트링(111)에는 스트링 선택 트랜지스터(SST), 복수 개의 메모리 셀들(M1~Mm), 그리고 접지 선택 트랜지스터(GST)가 포함될 수 있다. 도 4에는 하나의 스트링에 대해 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST)가 구비되는 예가 도시되어 있다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인(drain)은 대응하는 비트 라인에 연결되고, 접지 선택트랜지스터(GST)의 소오스(source)는 공통 소오스 라인(CSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수 개의 메모리 셀들(M1~Mm)이 직렬 연결될 수 있다.
동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL1~WLn)과 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어될 수 있다. 메모리 셀들(M1~Mm)은 대응하는 워드라인(WL1~WLm)을 통해 인가되는 전압에 의해서 제어될 수 있다. 각각의 워드라인(WL1~WLm)에 접속된 메모리 셀들은 한 페이지 또는 복수 개의 페이지 분량에 해당되는 데이터를 저장할 수 있고, 또는 한 페이지 보다 작은 서브 페이지의 데이터를 저장할 수도 있다. 각각의 워드라인(WL1~WLm)에 접속된 메모리 셀들에서 수행되는 프로그램 단위는 특정 형태에 국한되지 않고 다양한 형태로 결정될 수 있다.
예시적인 실시예에 있어서, 플래시 메모리의 기입 또는 독출 동작은 페이지 단위로 수행되고, 프로그램된 데이터의 소거 동작은 페이지가 여러 개 모인 단위인 블록 단위로 수행될 수 있다. 셀 당 N 비트의 데이터가 저장되는 멀티 레벨 셀의 경우, 각각의 비트에 대한 프로그램 동작이 각각 독립적으로 수행될 수 있다. 각각의 메모리 블록은 메모리 셀들이 싱글 레벨 셀로서 프로그램되고 독출되는 제1 동작 모드 및 멀티 레벨 셀로서 프로그램되고 독출되는 제2 동작 모드 중 하나에서 선택적으로 동작할 수 있다.
다시 도 3을 참조하면, 제어 회로(150)는 플래시 메모리 장치(100)의 기입, 소거, 및 독출 동작과 관련된 제반 동작을 제어할 수 있다. 프로그램될 데이터는 제어 회로(150)의 제어에 따라 버퍼를 통해 기입 독출 회로(120)로 로딩될 수 있다. 프로그램이 실행되는 구간 동안 제어 회로(150)는 행 선택회로(140), 기입 독출 회로(120)를 제어하여, 선택된 워드라인으로 프로그램 전압이, 비선택된 워드라인들로 패스 전압이, 그리고 메모리 셀들이 형성된 벌크에 벌크 전압(예를 들어, 0V)이 인가되도록 할 수 있다.
프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 발생될 수 있다. 프로그램 전압의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분만큼 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 콘트롤러) 또는 내부(예를 들면, 제어회로(150))의 제어에 따라 다양한 형태로 결정될 수 있다.
도 3에서, 제어 회로(150)는 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(프로그램 전압, 패스 전압, 검증 전압, 독출 전압)과, 메모리 셀들이 형성된 벌크로 공급될 벌크 전압을 발생할 수 있다. 행 선택회로(140)는 제어 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있다. 행 선택회로(140)는 제어 회로(150)의 제어에 응답해서 상응하는 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
기입 독출 회로(120)는 제어 회로(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증 독출 동작 및 정상 독출 동작의 경우 기입 독출 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 감지 증폭기로서 동작할 수 있다. 정상 독출 동작시 기입 독출 회로(120)로부터 읽혀진 데이터는 버퍼를 통해 외부(예를 들면, 메모리 콘트롤러 또는 호스트)로 출력되는 반면, 검증 독출 동작시 읽혀진 데이터는 패스/패일 검증 회로로 제공될 수 있다.
기입 동작의 경우, 기입 독출 회로(120)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 기입 독출 회로(120)는 기입 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 기입 독출 회로(120)는 열들(또는 비트 라인들) 또는 열 쌍들(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들로 구성될 수 있다.
선택된 워드라인에 접속된 메모리 셀들을 프로그램할 때, 선택된 워드라인으로는 프로그램 전압과 검증 전압이 교대로 제공될 수 있다. 검증 동작시 선택된 메모리 셀들 각각에 접속된 비트 라인들이 프리차지될 수 있다. 그리고 프리차지된 비트 라인의 전압 변화가 대응되는 페이지 버퍼를 통해 감지될 수 있다. 검증 독출 동작시 감지된 데이터는 패스/패일 검증 회로로 제공되어, 메모리 셀들의 프로그램 성공 여부가 판단될 수 있다.
도 5는 일반적인 방법으로 프로그램된 플래시 메모리에서 EPI 효과를 설명하기 위한 도면이다. 도 5에서 가로축은 문턱 전압(VTH)을 나타내고 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 개수(Nc)를 나타낸다.
메모리 셀들은 싱글 레벨 셀로 프로그램되는 제1 동작 모드 또는 멀티 레벨 셀로 프로그램되는 제2 동작 모드에서 선택적으로 동작할 수 있다. 이하, 설명의 편의를 위하여, 제2 동작 모드는 각각의 메모리 셀이 2비트의 데이터를 저장하는 동작 모드인 것으로 간주하지만, 제2 동작 모드는 각각의 메모리 셀이 3비트 이상의 데이터를 저장하는 동작 모드일 수 있다.
도 5에 도시된 바와 같이, 제1 동작 모드에 따라서 메모리 셀들은 소거 상태(ES0) 및 프로그램 상태(PS) 중 하나를 선택적으로 가질 수 있고, 제2 동작 모드에 따라서 소거 상태(ES1) 및 프로그램 상태들(PS11, PS12, PS13) 중 하나를 선택적으로 가질 수 있다.
일반적으로 제1 동작 모드의 독출 마진(RM1)은 제2 동작 모드의 독출 마진(RM2)보다 크기 때문에 싱글 레벨 셀의 데이터 정확성이 멀티 레벨 셀보다 우수하다. 따라서, 메타 데이터와 같이 상대적으로 중요한 데이터는 제1 동작 모드에 따라서 싱글 레벨 셀로서 저장하고, 다른 일반적인 데이터는 메모리 용량의 증가를 위하여 제2 동작 모드에 따라서 멀티 레벨 셀로서 저장할 수 있다.
메모리 셀들의 소거 상태들(ES0, ES1)은 음의 문턱 전압을 갖는 과소거 상태에 해당한다. 이러한 과소거 상태에서는 메모리 셀의 전하 저장층에 홀(hole)이 축적되고, 이러한 과소거에 의한 홀들이 시간이 경과함에 따라서 주변으로 확산된다. 확산된 홀들은 프로그램 상태의 메모리 셀에 저장된 전자와 결합하여 상기 메모리 셀의 문턱 전압 분포를 왜곡시킨다. 이와 같은 현상을 EPI(erase-to-program interval) 효과라 칭할 수 있다.
확률적으로 제1 동작 모드에서 소거 상태에 있는 메모리 셀들의 개수가 제2 동작 모드에서 소거 상태에 있는 메모리 셀들의 개수보다 많다. 따라서, 싱글 레벨 셀들을 멀티 레벨 셀들로 전환하여 프로그램하는 경우에 EPI 효과가 증가하고, 도 5에 도시된 바와 같이 문턱 전압 분포가 감소된 프로그램 상태들(PS11, PS12, PS13)로 인하여 더욱 감소된 독출 마진(RM3)을 초래한다.
이하 도 6 내지 11을 참조하여, 본 발명의 실시예들에 따른 싱글 레벨 셀들의 프로그램 방법에 대해 설명한다. 싱글 레벨 셀들의 경우, 선택 메모리 셀들은 프로그램 데이터의 제1 값(예를 들어, 비트값 '1')에 상응하는 제1 메모리 셀들(MC1) 및 상기 프로그램 데이터의 제2 값(예를 들어, 비트값 '0')에 상응하는 제2 메모리 셀들(MC2)로 구분될 수 있다.
도 6 은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 도면이고, 도 7은 도 6의 불휘발성 메모리 장치의 동작 방법에 상응하는 전압들을 나타내는 도면이다. 도 6에서 가로축은 문턱 전압(VTH)을 나타내고 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 개수(Nc)를 나타낸다. 도 7에서 가로축은 시간을 나타내고 세로축은 전압을 나타낸다.
선택 메모리 셀들의 전부는 소거 상태(ES)로부터 제1 프로그램 상태(PS1) 또는 제2 프로그램 상태(PS2)로 프로그램될 수 있다. 제1 프로그램 상태(PS1)의 문턱 전압 분포는 소거 상태(ES)의 문턱 전압 분포보다 높고 제2 프로그램 상태(PS2)의 문턱 전압 분포는 제1 프로그램 상태의 문턱 전압 분포보다 높다. 프로그램 상태들(PS1, PS2) 중 가장 낮은 문턱 전압 분포에 상응하는 제1 프로그램 상태(PS1)에 있도록 제1 메모리 셀들(MC1)을 프로그램하고, 프로그램 상태들(PS1, PS2) 중 제2 프로그램 상태(PS2)에 있도록 제2 메모리 셀들(MC2)을 프로그램할 수 있다.
제1 프로그램 검증 전압(VPVF1)을 이용하여 제1 메모리 셀들(MC1)이 제1 프로그램 상태(PS1)에 있는지를 검증하면서 제1 메모리 셀들(MC1)의 프로그램이 수행될 수 있다. 마찬가지로 제1 프로그램 검증 전압(VPVF1)보다 높은 제2 프로그램 검증 전압(VPVF2)을 이용하여 제2 메모리 셀들(MC2)이 제2 프로그램 상태(PS2)에 있는지를 검증하면서 제2 메모리 셀들(MC2)의 프로그램이 수행될 수 있다.
도 6 및 7을 참조하면, 먼저 제1 메모리 셀들(MC1)을 제1 프로그램 상태(PS1)에 있도록 프로그램하고, 제1 메모리 셀들(MC1)에 대한 프로그램이 완료된 후에 제2 메모리 셀들(MC2)을 제2 프로그램 상태(PS2)에 있도록 프로그램할 수 있다.
제1 프로그램 루프(PLP11)에서, 선택 워드라인(WLs)에는 제1 프로그램 전압(VPGM11)이 인가되고, 제1 메모리 셀들(MC1)의 비트라인들(BL(MC1))에는 프로그램 허용 전압(VPER)이 인가되고 제2 메모리 셀들(MC2)의 비트라인들(BL(MC2))에는 프로그램 금지 전압(VINH)이 인가된다. 따라서, 선택 메모리 셀들 중에서 제2 메모리 셀들(MC2)을 제외한 제1 메모리 셀들(MC1)에 대한 프로그램이 수행된다.
이후 선택 워드라인(WLs)에 제1 프로그램 검증 전압(VPVF1)이 인가되어 제1 메모리 셀들(MC1)의 전부에 대한 문턱 전압들이 목표 레벨에 도달하여 프로그램이 완료되었는지를 판별한다. 제1 프로그램 루프(PLP11)에서 제1 메모리 셀들(MC1)에 대한 프로그램이 완료되지 않은 경우, 제2 프로그램 루프(PLP12)가 수행될 수 있다.
제2 프로그램 루프(PLP12)는 제1 프로그램 루프(PLP11)와 유사하나, 제1 프로그램 전압(VPGM11)보다 증가된 제2 프로그램 전압(VPGM12)이 선택 워드라인(WLs)에 인가된다. 이와 같이, 제1 메모리 셀들(MC1)에 대한 프로그램이 완료될 때까지 프로그램 전압을 증가시키면서 프로그램 루프를 반복하는 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Programing)이 수행될 수 있다.
제1 메모리 셀들(MC1)에 대한 프로그램이 완료된 후, 제3 프로그램 루프(PLP21)에서 선택 워드라인(WLs)에는 제3 프로그램 전압(VPGM21)이 인가되고, 제2 메모리 셀들(MC2)의 비트라인들(BL(MC2))에는 프로그램 허용 전압(VPER)이 인가되고 제1 메모리 셀들(MC1)의 비트라인들(BL(MC1))에는 프로그램 금지 전압(VINH)이 인가된다. 따라서, 선택 메모리 셀들 중에서 제1 메모리 셀들(MC1)을 제외한 제2 메모리 셀들(MC2)에 대한 프로그램이 수행된다.
이후 선택 워드라인(WLs)에 제1 프로그램 검증 전압(VPVF1)보다 높은 제2 프로그램 검증 전압(VPVF2)이 인가되어 제2 메모리 셀들(MC2)의 전부에 대한 문턱 전압들이 목표 레벨에 도달하여 프로그램이 완료되었는지를 판별한다. 제3 프로그램 루프(PLP21)에서 제2 메모리 셀들(MC2)에 대한 프로그램이 완료되지 않은 경우, 제4 프로그램 루프(PLP22)가 수행될 수 있다.
제4 프로그램 루프(PLP22)는 제3 프로그램 루프(PLP21)와 유사하나, 제3 프로그램 전압(VPGM21)보다 증가된 제4 프로그램 전압(VPGM22)이 선택 워드라인(WLs)에 인가된다. 이와 같이, 제2 메모리 셀들(MC2)에 대한 프로그램이 완료될 때까지 프로그램 전압을 증가시키면서 프로그램 루프를 반복하는 증가형 스텝 펄스 프로그램이 수행될 수 있다.
도 6에 도시된 바와 같이, 제1 메모리 셀들(MC1)의 전부는 프로그램이 완료된 후 양의 문턱 전압을 갖도록 제1 프로그램 검증 전압(VPVF1)은 양의 전압 레벨을 가질 수 있다. 이와 같이, 소거 상태에 해당하는 메모리 셀들의 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 6에 도시된 바와 같이, 소거 상태(ES)에 있는 선택 메모리 셀들의 적어도 일부는 양의 문턱 전압을 가질 수 있다. 메모리 블록은 그 상태에 따라 오픈(open) 메모리 블록(또는 액티브(active) 메모리 블록)과 클로즈드(closed) 메모리 블록으로 구분될 수 있다. 오픈 메모리 블록은 프로그램이 가능한 소거 상태의 메모리 셀들(예를 들어, 소거 상태의 페이지)을 포함하는 블록이고, 클로즈드 메모리 블록은 소거 상태의 메모리 셀들을 포함하지 않아서 더 이상 프로그램이 수행될 수 없는 블록이다.
오픈 메모리 블록이 존재하지 않거나, 새로운 오픈 메모리 블록을 생성할 필요가 있을 수 있다. 이 경우, 상기 프로그램 명령을 수신한 후에, 상기 소거 상태에 있는 메모리 셀들을 포함하는 오픈 메모리 블록을 생성하도록 소거 동작을 수행할 수 있다. 소거 동작은, 소거 상태에 있는 메모리 셀들의 적어도 일부가 양의 문턱 전압을 갖도록 양의 전압 레벨을 갖는 소거 검증 전압(VEVF)을 이용하여 증가형 스텝 펄스 소거(ISPE: incremental step pulse erasing) 방식으로 수행될 수 있다. 소거 상태(ES)의 문턱 전압 분포를 상향 조정함으로써 EPI 효과를 더욱 감소하여 불휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 도면이고, 도 9는 도 8의 불휘발성 메모리 장치의 동작 방법에 상응하는 전압들을 나타내는 도면이다. 도 8에서 가로축은 문턱 전압(VTH)을 나타내고 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 개수(Nc)를 나타낸다. 도 9에서 가로축은 시간을 나타내고 세로축은 전압을 나타낸다.
선택 메모리 셀들의 전부는 소거 상태(ES)로부터 제1 프로그램 상태(PS1) 또는 제2 프로그램 상태(PS2)로 프로그램될 수 있다. 제1 프로그램 상태(PS1)의 문턱 전압 분포는 소거 상태(ES)의 문턱 전압 분포보다 높고 제2 프로그램 상태(PS2)의 문턱 전압 분포는 제1 프로그램 상태의 문턱 전압 분포보다 높다. 프로그램 상태들(PS1, PS2) 중 가장 낮은 문턱 전압 분포에 상응하는 제1 프로그램 상태(PS1)에 있도록 제1 메모리 셀들(MC1)을 프로그램하고, 프로그램 상태들(PS1, PS2) 중 제2 프로그램 상태(PS2)에 있도록 제2 메모리 셀들(MC2)을 프로그램할 수 있다.
제1 프로그램 검증 전압(VPVF1)을 이용하여 제1 메모리 셀들(MC1)이 제1 프로그램 상태(PS1)에 있는지를 검증하면서 제1 메모리 셀들(MC1)의 프로그램이 수행될 수 있다. 마찬가지로 제1 프로그램 검증 전압(VPVF1)보다 높은 제2 프로그램 검증 전압(VPVF2)을 이용하여 제2 메모리 셀들(MC2)이 제2 프로그램 상태(PS2)에 있는지를 검증하면서 제2 메모리 셀들(MC2)의 프로그램이 수행될 수 있다.
도 8 및 9를 참조하면, 제1 메모리 셀들(MC1)을 제1 프로그램 상태(PS1)에 있도록 프로그램하고, 이와 병렬적으로 제2 메모리 셀들(MC2)을 제2 프로그램 상태(PS2)에 있도록 프로그램할 수 있다.
제1 프로그램 루프(PLP1)에서, 선택 워드라인(WLs)에는 제1 프로그램 전압(VPGM11)이 인가되고, 제1 메모리 셀들(MC1)의 비트라인들(BL(MC1))에는 프로그램 허용 전압(VPER)이 인가되고 제2 메모리 셀들(MC2)의 비트라인들(BL(MC2))에는 프로그램 금지 전압(VINH)이 인가된다. 따라서, 선택 메모리 셀들 중에서 제2 메모리 셀들(MC2)을 제외한 제1 메모리 셀들(MC1)에 대한 프로그램이 수행된다. 이후 선택 워드라인(WLs)에는 제2 프로그램 전압(VPGM21)이 인가되고, 제2 메모리 셀들(MC2)의 비트라인들(BL(MC2))에는 프로그램 허용 전압(VPER)이 인가되고 제1 메모리 셀들(MC1)의 비트라인들(BL(MC1))에는 프로그램 금지 전압(VINH)이 인가된다. 따라서, 선택 메모리 셀들 중에서 제1 메모리 셀들(MC1)을 제외한 제2 메모리 셀들(MC2)에 대한 프로그램이 수행된다.
이후 선택 워드라인(WLs)에 제1 프로그램 검증 전압(VPVF1)이 인가되어 제1 메모리 셀들(MC1)의 전부에 대한 문턱 전압들이 목표 레벨에 도달하여 프로그램이 완료되었는지를 판별한다. 이후 선택 워드라인(WLs)에 제1 프로그램 검증 전압(VPVF1)보다 높은 제2 프로그램 검증 전압(VPVF2)이 인가되어 제2 메모리 셀들(MC2)의 전부에 대한 문턱 전압들이 목표 레벨에 도달하여 프로그램이 완료되었는지를 판별한다.
제1 프로그램 루프(PLP1)에서 제1 메모리 셀들(MC1)에 대한 프로그램 및 제2 메모리 셀들(MC2)에 대한 프로그램이 완료되지 않은 경우, 제2 프로그램 루프(PLP2)가 수행될 수 있다. 제2 프로그램 루프(PLP2)는 제1 프로그램 루프(PLP1)와 유사하나, 제1 프로그램 전압(VPGM11)보다 증가된 제3 프로그램 전압(VPGM12)과 제2 프로그램 전압(VPGM21)보다 증가된 제4 프로그램 전압(VPGM22)이 선택 워드라인(WLs)에 인가된다. 이와 같이, 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)에 대한 프로그램이 완료될 때까지 프로그램 전압을 증가시키면서 프로그램 루프를 반복하는 증가형 스텝 펄스 프로그램이 수행될 수 있다.
도 8에 도시된 바와 같이, 제1 메모리 셀들(MC1)의 전부는 프로그램이 완료된 후 양의 문턱 전압을 갖도록 제1 프로그램 검증 전압(VPVF1)은 양의 전압 레벨을 가질 수 있다. 이와 같이, 소거 상태에 해당하는 메모리 셀들의 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 도면이고, 도 11은 도 10의 불휘발성 메모리 장치의 동작 방법에 상응하는 전압들을 나타내는 도면이다. 도 10에서 가로축은 문턱 전압(VTH)을 나타내고 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 개수(Nc)를 나타낸다. 도 11에서 가로축은 시간을 나타내고 세로축은 전압을 나타낸다.
선택 메모리 셀들의 전부는 소거 상태(ES)로부터 제1 프로그램 상태(PS1) 또는 제2 프로그램 상태(PS2)로 프로그램될 수 있다. 제1 프로그램 상태(PS1)의 문턱 전압 분포는 소거 상태(ES)의 문턱 전압 분포보다 높고 제2 프로그램 상태(PS2)의 문턱 전압 분포는 제1 프로그램 상태의 문턱 전압 분포보다 높다. 프로그램 상태들(PS1, PS2) 중 가장 낮은 문턱 전압 분포에 상응하는 제1 프로그램 상태(PS1)에 있도록 제1 메모리 셀들(MC1)을 프로그램하고, 프로그램 상태들(PS1, PS2) 중 제2 프로그램 상태(PS2)에 있도록 제2 메모리 셀들(MC2)을 프로그램할 수 있다.
제1 메모리 셀들(MC1)이 제1 프로그램 상태(PS1)에 있는지를 검증하지 않고서 제1 메모리 셀들(MC1)의 프로그램이 수행될 수 있고, 이를 자기-정렬(self-alignment)방식이라 칭할 수 있다. 한편 프로그램 검증 전압(VPVF)을 이용하여 제2 메모리 셀들(MC2)이 제2 프로그램 상태(PS2)에 있는지를 검증하면서 제2 메모리 셀들(MC2)의 프로그램이 수행될 수 있다.
도 10 및 11을 참조하면, 제1 메모리 셀들(MC1) 및 제2 메모리 셀들을 모두 제1 프로그램 상태(PS1)에 있도록 프로그램하고, 이후 제2 메모리 셀들(MC2)을 제2 프로그램 상태(PS2)에 있도록 프로그램할 수 있다.
제1 프로그램 루프(PLP1)에서, 선택 워드라인(WLs)에는 제1 프로그램 전압(VPGM1)이 인가되고, 제1 메모리 셀들(MC1)의 비트라인들(BL(MC1))에는 프로그램 허용 전압(VPER)이 인가되고 제2 메모리 셀들(MC2)의 비트라인들(BL(MC2))에도 프로그램 허용 전압(VPER)이 인가된다. 따라서, 프로그램 데이터에 관계없이 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)을 전부 프로그램할 수 있다. 제2 프로그램 루프(PLP2)는 제1 프로그램 루프(PLP1)와 유사하나, 제1 프로그램 전압(VPGM1)보다 증가된 제2 프로그램 전압(VPGM2)이 선택 워드라인(WLs)에 인가된다.
도 11에는 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)을 전부 프로그램하는 두 개의 프로그램 루프들(PLP1, PLP2)을 도시하였으나, 이러한 프로그램 루프들의 개수는 한 개일 수도 있고, 세 개 이상일 수도 있다. 이와 같이, 초기 프로그램 루프에서 상기 프로그램 데이터에 관계없이 모든 비트 라인들에 프로그램 허용 전압(VPER)을 인가하여, 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)을 전부 제1 프로그램 상태(PS1)에 있도록 프로그램할 수 있다.
제1 프로그램 상태(PS1)에 대한 프로그램이 완료된 후, 후속의 제3 프로그램 루프(PLP3)에서 선택 워드라인(WLs)에는 제3 프로그램 전압(VPGM3)이 인가되고, 제2 메모리 셀들(MC2)의 비트라인들(BL(MC2))에는 프로그램 허용 전압(VPER)이 인가되고 제1 메모리 셀들(MC1)의 비트라인들(BL(MC1))에는 프로그램 금지 전압(VINH)이 인가된다. 따라서, 선택 메모리 셀들 중에서 제1 메모리 셀들(MC1)을 제외한 제2 메모리 셀들(MC2)에 대한 프로그램이 수행된다.
이후 선택 워드라인(WLs)에 프로그램 검증 전압(VPVF)이 인가되어 제2 메모리 셀들(MC2)의 전부에 대한 문턱 전압들이 목표 레벨에 도달하여 프로그램이 완료되었는지를 판별한다. 제3 프로그램 루프(PLP3)에서 제2 메모리 셀들(MC2)에 대한 프로그램이 완료되지 않은 경우, 제4 프로그램 루프(PLP4)가 수행될 수 있다.
제4 프로그램 루프(PLP4)는 제3 프로그램 루프(PLP3)와 유사하나, 제3 프로그램 전압(VPGM3)보다 증가된 제4 프로그램 전압(VPGM4)이 선택 워드라인(WLs)에 인가된다. 이와 같이, 제2 메모리 셀들(MC2)에 대한 프로그램이 완료될 때까지 프로그램 전압을 증가시키면서 프로그램 루프를 반복하는 증가형 스텝 펄스 프로그램이 수행될 수 있다.
도 10에 도시된 바와 같이, 제1 메모리 셀들(MC1)의 적어도 일부는 프로그램이 완료된 후 양의 문턱 전압을 갖도록 프로그램될 수 있다. 전술한 바와 같이, 제1 메모리 셀들(MC1)의 제1 프로그램 상태(PS1)는 프로그램 검증 없이 자기-정렬(self-alignment) 방식으로 프로그램될 수 있다. 이와 같이, 소거 상태에 해당하는 메모리 셀들의 적어도 일부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 12는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법에 의한 제1 동작 모드 및 제2 동작 모드를 나타내는 도면이다.
제1 동작 모드는 각각의 메모리 셀에 1비트의 데이터를 저장하는 싱글 레벨 셀(SLC)에 상응하는 동작 모드이고, 제2 동작 모드는 각각의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(MLC)에 상응하는 동작 모드일 수 있다. 도 12에는 편의상 제2 동작 모드가 각각의 메모리 셀에 2비트의 데이터를 저장하는 것으로 도시되어 있으나, 제2 동작 모드는 각각의 메모리 셀에 3비트 또는 그 이상의 데이터 비트들을 저장하는 동작 모드일 수 있다.
도 12를 참조하면, 제1 동작 모드에 따른 싱글 레벨 셀들(SLC)의 전부는 프로그램 상태들(PS1, PS2)로 프로그램되고, 따라서 싱글 레벨 셀들(SLC)의 전부는 양의 문턱 전압 분포들을 가질 수 있다. 마찬가지로 제2 동작 모드에 따른 멀티 레벨 셀들(MLC)의 전부는 프로그램 상태들(PS11, PS12, PS13, PS14)로 프로그램되고, 따라서 멀티 레벨 셀들(MLC)의 전부는 양의 문턱 전압 분포들을 가질 수 있다.
일 실시예에서, 제1 동작 모드에 따른 싱글 레벨 셀들(SLC)의 프로그램 상태들(PS1, PS2)은 두 개의 프로그램 검증 전압들(VPVF1, VPVF2)을 이용한 ISSP 방식에 의해 프로그램될 수 있고, 제2 동작 모드에 따른 멀티 레벨 셀들(MLC)의 프로그램 상태들(PS11, PS12, PS13, PS14)은 네 개의 프로그램 검증 전압들(VPVF11, VPVF12, VPVF13, VPVF14)을 이용한 ISSP 방식에 의해 프로그램될 수 있다. 다른 실시예에서, 가장 낮은 문턱 전압 분포에 상응하는 제1 동작 모드 및 제2 동작 모드의 프로그램 상태들(PS1, PS11)은 프로그램 검증 없이 전술한 바와 같은 자기-정렬 방식으로 프로그램될 수 있다.
도 13은 도 12의 제1 동작 모드 및 제2 동작 모드 사이의 전환을 나타내는 도면이다.
도 13을 참조하면, 각각의 메모리 셀에 하나의 비트를 저장하는 싱글 레벨 셀들(SLC)을 각각의 메모리 셀에 두 개 이상의 비트들을 저장하는 멀티 레벨 셀들(MLC)로 전환하여 프로그램할 수 있다. 또한, 멀티 레벨 셀들(MLC)을 싱글 레벨 셀들(SLC)로 전환하여 프로그램할 수 있다. 프로그램된 메모리 셀들에 새로운 데이터를 프로그램하기 위해서 먼저 메모리 셀들의 프로그램 상태들을 소거하는 것이 요구된다.
싱글 레벨 셀들(SLC)을 멀티 레벨 셀들(MLC)로 전환하여 프로그램하는 경우, 먼저 싱글 레벨 셀들(SLC)의 프로그램 상태들(PS1, PS2)을 소거 상태(ES)로 소거한다. 전술한 바와 같이 소거 상태(ES)는 소거 상태에 있는 선택 메모리 셀들의 적어도 일부가 양의 문턱 전압을 갖는 얕은 소거 상태(shallow erase state)일 수 있다. 이와 같은 얕은 소거 상태(ES)로부터 멀티 레벨 셀들(MLC)의 프로그램 상태들(PS11, PS12, PS13, PS14)이 프로그램될 수 있다.
멀티 레벨 셀들(MLC)을 싱글 레벨 셀들(SLC)로 전환하여 프로그램하는 경우, 먼저 멀티 레벨 셀들(MLC)의 프로그램 상태들(PS11, PS12, PS13, PS14)을 소거 상태(ES)로 소거한다. 소거 상태(ES)는 싱글 레벨 셀들(SLC)을 멀티 레벨 셀들(MLC)로 전환하는 경우와 같은 얕은 소거 상태일 수 있다. 이와 같은 얕은 소거 상태(ES)로부터 싱글 레벨 셀들(SLC)의 프로그램 상태들(PS1, PS2)이 프로그램될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법에 의한 제1 동작 모드 및 제2 동작 모드를 나타내는 도면이다.
제1 동작 모드는 각각의 메모리 셀에 1비트의 데이터를 저장하는 싱글 레벨 셀(SLC)에 상응하는 동작 모드이고, 제2 동작 모드는 각각의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(MLC)에 상응하는 동작 모드일 수 있다. 도 14에는 편의상 제2 동작 모드가 각각의 메모리 셀에 2비트의 데이터를 저장하는 것으로 도시되어 있으나, 제2 동작 모드는 각각의 메모리 셀에 3비트 또는 그 이상의 데이터 비트들을 저장하는 동작 모드일 수 있다.
도 14를 참조하면, 제1 동작 모드에 따른 싱글 레벨 셀들(SLC)의 전부는 프로그램 상태들(PS1, PS2)로 프로그램되고, 따라서 싱글 레벨 셀들(SLC)의 전부는 양의 문턱 전압 분포들을 가질 수 있다. 반면에 제2 동작 모드에 따른 멀티 레벨 셀들(MLC)의 일부는 소거 상태(ES1)에 남아 있고, 나머지는 프로그램 상태들(PS12, PS13, PS14)로 프로그램될 수 있다. 멀티 레벨 셀들(MLC)의 경우에는, 도 5를 참조하여 설명한 바와 같이, 서로 다른 데이터를 표현하기 위한 상태들의 개수가 상대적으로 많기 때문에 독출 마진이 감소한다. 이 경우, 멀티 레벨 셀들(MLC)을 과소거하고 소거 상태가 하나의 데이터 값에 상응하도록 함으로써 독출 마진을 확보할 수 있다.
일 실시예에서, 제1 동작 모드에 따른 싱글 레벨 셀들(SLC)의 프로그램 상태들(PS1, PS2)은 두 개의 프로그램 검증 전압들(VPVF1, VPVF2)을 이용한 ISSP 방식에 의해 프로그램될 수 있고, 제2 동작 모드에 따른 멀티 레벨 셀들(MLC)의 프로그램 상태들(PS12, PS13, PS14)은 세 개의 프로그램 검증 전압들(VPVF12, VPVF13, VPVF14)을 이용한 ISSP 방식에 의해 프로그램될 수 있다. 다른 실시예에서, 가장 낮은 문턱 전압 분포에 상응하는 제1 동작 모드의 프로그램 상태(PS1)는 프로그램 검증 없이 전술한 바와 같은 자기-정렬 방식으로 프로그램될 수 있다.
도 15는 도 14의 제1 동작 모드에서 제2 동작 모드로의 전환을 나타내는 도면이다.
도 15를 참조하면, 각각의 메모리 셀에 하나의 비트를 저장하는 싱글 레벨 셀들(SLC)을 각각의 메모리 셀에 두 개 이상의 비트들을 저장하는 멀티 레벨 셀들(MLC)로 전환하여 프로그램할 수 있다. 프로그램된 메모리 셀들에 새로운 데이터를 프로그램하기 위해서 먼저 메모리 셀들의 프로그램 상태들을 소거하는 것이 요구된다.
싱글 레벨 셀들(SLC)을 멀티 레벨 셀들(MLC)로 전환하여 프로그램하는 경우, 먼저 싱글 레벨 셀들(SLC)의 프로그램 상태들(PS1, PS2)을 소거 상태(ES1)로 소거한다. 소거 상태(ES1)는 소거 상태에 있는 선택 메모리 셀들이 모두 음의 문턱 전압을 갖는 과소거 상태(over erase state)일 수 있다. 이와 같은 과소거 상태(ES1)로부터 멀티 레벨 셀들(MLC)의 프로그램 상태들(PS11, PS12, PS13, PS14)이 프로그램될 수 있다.
도 16은 도 14의 제2 동작 모드에서 제1 동작 모드로의 전환을 나타내는 도면이다.
도 16을 참조하면, 각각의 메모리 셀에 두 개 이상의 비트들을 저장하는 멀티 레벨 셀들(MLC)을 각각의 메모리 셀에 하나의 비트를 저장하는 싱글 레벨 셀들(SLC)로 전환하여 프로그램할 수 있다. 프로그램된 메모리 셀들에 새로운 데이터를 프로그램하기 위해서 먼저 메모리 셀들의 프로그램 상태들을 소거하는 것이 요구된다.
멀티 레벨 셀들(MLC)을 싱글 레벨 셀들(SLC)로 전환하여 프로그램하는 경우, 먼저 멀티 레벨 셀들(MLC)로 프로그램된 메모리 셀들을 싱글 레벨 셀들(SLC)의 소거 상태(ES)보다 높은 문턱 전압 분포에 상응하는 프리-프로그램 상태(PRE_PS)로 프로그램한다. 이후 프리-프로그램 상태(PRE_PS)의 메모리 셀들을 싱글 레벨 셀들(SLC)의 소거 상태(ES)로 소거한다. 소거 상태(ES)는 전술한 바와 같이 소거 상태에 있는 선택 메모리 셀들의 적어도 일부가 양의 문턱 전압을 갖는 얕은 소거 상태일 수 있다. 이와 같은 얕은 소거 상태(ES)로부터 싱글 레벨 셀들(SLC)의 프로그램 상태들(PS1, PS2)이 프로그램될 수 있다.
도 17은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 17을 참조하면, 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령을 수신한다(S110). 도 16을 참조하여 전술한 바와 같이 멀티 레벨 셀들(MLC)을 싱글 레벨 셀들(SLC)의 소거 상태(ES)보다 높은 문턱 전압 분포에 상응하는 프리-프로그램 상태(PRE_PS)로 프로그램하고(S210), 프리-프로그램 상태(PRE_PS)의 메모리 셀들을 싱글 레벨 셀들(SLC)의 소거 상태(ES)로 소거한다(S220). 소거 상태(ES)의 메모리 셀들 중에서 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택한다(S310). 프로그램 명령과 함께 입력되는 어드레스는 비트라인을 선택하는 열 어드레스와 워드라인을 선택하는 행 어드레스를 포함할 수 있다. 행 어드레스에 기초하여 선택된 워드라인에 연결된 복수의 메모리 셀들, 즉 선택 메모리 셀들에 대한 프로그램을 수행할 수 있다.
상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 제1 프로그램 상태(PS1) 및 제2 프로그램 상태(PS2)에 있도록 상기 선택 메모리 셀들의 전부를 프로그램한다(S510).
싱글 레벨 셀(SLC, Single-Level Cell)의 경우, 도 6 내지 도 11을 전술한 바와 같이, 프로그램의 대상이 되는 소거 상태의 선택 메모리 셀들은 상기 프로그램 데이터의 제1 값(예를 들어, 비트값 '1')에 상응하는 제1 메모리 셀들(MC1) 및 상기 프로그램 데이터의 제2 값(예를 들어, 비트값 '0')에 상응하는 제2 메모리 셀들(MC2)로 구분될 수 있다. 상기 프로그램 상태들 중 가장 낮은 문턱 전압 분포에 상응하는 제1 프로그램 상태(PS1)에 있도록 제1 메모리 셀들(MC1)을 프로그램하고, 상기 프로그램 상태들 중 상기 제1 프로그램 상태보다 높은 문턱 전압 분포에 상응하는 제2 프로그램 상태(PS2)에 있도록 제2 메모리 셀들(MC2)을 프로그램할 수 있다.
일 실시예에서, 도 6 내지 도 9를 참조하여 전술한 바와 같이, 상기 선택 메모리 셀들의 전부는 프로그램이 완료된 후 양의 문턱 전압을 가질 수 있다. 다른 실시예에서, 도 10 및 도 11을 참조하여 전술한 바와 같이, 상기 선택 메모리 셀들의 적어도 일부는 프로그램이 완료된 후 양의 문턱 전압을 가질 수 있다.
이와 같이, 본 발명의 실시예들에 따른 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법은, 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 18은 도 3의 불휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다. 도 18에는 수직 방향으로 연장되어 형성되는 버티컬 낸드 스트링들(NS)을 포함하는 삼차원 낸드 플래시 메모리 장치의 하나의 메모리 블록(BLKi)이 도시되어 있다.
도 18을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 버티컬 낸드 스트링들(NS11, NS21, NS31)이 배치된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질에 대응한다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 버티컬 낸드 스트링들(NS12, NS22, NS32)이 배치된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질에 대응한다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 버티컬 낸드 스트링들(NS13, NS23, NS33)이 배치된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질에 대응한다.
각 버티컬 낸드 스트링(NS)의 스트링 선택트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 버티컬 낸드 스트링(NS)의 접지 선택트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 버티컬 낸드 스트링(NS)의 스트링 선택트랜지스터(SST) 및 접지 선택트랜지스터(GST) 사이에 복수의 메모리 셀들(MC)이 존재한다.
아래에서는, 행 및 열 단위로 버티컬 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 버티컬 낸드 스트링들(NS)은 하나의 열을 형성한다. 실시예에 있어서, 제 1 비트 라인(BL1)에 연결된 버티컬 낸드 스트링들(NS11, N21, NS31)은 제 1 열에 대응한다. 제 2 비트 라인(BL2)에 연결된 버티컬 낸드 스트링들(NS12, N22, NS32)은 제 2 열에 대응한다. 제 3 비트 라인(BL3)에 연결된 버티컬 낸드 스트링들(NS13, N23, NS33)은 제 3 열에 대응한다.
하나의 스트링 선택 라인(SSL)에 연결되는 버티컬 낸드 스트링들(NS)은 하나의 행을 형성한다. 실시예에 있어서, 제 1 스트링 선택 라인(SSL1)에 연결된 버티컬 낸드 스트링들(NS11, N12, NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 버티컬 낸드 스트링들(NS21, N22, NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 버티컬 낸드 스트링들(NS31, N32, NS33)은 제 3 행을 형성한다.
각 버티컬 낸드 스트링(NS)에서, 각 메모리 셀의 높이는 접지 선택트랜지스터(GST)를 기준으로 정의될 수 있다. 실시예에 있어서, 각 버티컬 낸드 스트링(NS)에서, 접지 선택트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 버티컬 낸드 스트링(NS)에서, 스트링 선택트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 버티컬 낸드 스트링(NS)에서, 스트링 선택트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 버티컬 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 버티컬 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 동일한 행의 버티컬 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 동일한 높이에서, 상이한 행의 버티컬 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 실시예에 있어서, 워드 라인들(WL)은 제 1 방향으로 신장되는 도전 물질들이 인가되는 층에서 공통으로 연결될 수 있다. 실시예에 있어서, 제 1 방향으로 신장되는 도전 물질들은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들이 공통으로 연결될 수 있다.
동일한 행의 버티컬 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 버티컬 낸드 스트링들(NS)은 상이한 접지 선택 라인들(GSL)에 연결된다. 공통 소스 라인(CSL)은 버티컬 낸드 스트링들(NS)에 공통으로 연결된다.
도 18에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 버티컬 낸드 스트링들(NS)이 선택된다. 상이한 행의 버티컬 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 버티컬 낸드 스트링들(NS) 중 비선택 행의 버티컬 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 버티컬 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 버티컬 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 19를 참조하면, SSD(1000)는 복수의 불휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
불휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 불휘발성 메모리 장치들(1100)은 전술한 수직형 또는 삼차원 낸드 플래시 메모리 장치들을 포함할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 불휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 25에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 불휘발성 메모리 인터페이스(1260)는 불휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
SSD(1000)는 본 발명의 실시예들에 따라서 불휘발성 메모리 장치들(1100)의 선택 메모리 셀들이 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램할 수 있다. 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 20은 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 20을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다.
실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
eMMC(2000)는 본 발명의 실시예들에 따라서 낸드 플래시 메모리 장치(2100)의 선택 메모리 셀들이 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램할 수 있다. 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
도 21은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 21을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다.
UFS 시스템(3000)은 본 발명의 실시예들에 따라서 UFS 장치들(3200, 3300), 임베디드 UFS 장치(3400), 착탈형 UFS 카드(3500)의 선택 메모리 셀들이 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램할 수 있다. 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 22를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)를 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
모바일 장치(4000)는 본 발명의 실시예들에 따라서 저장 장치(4400)의 선택 메모리 셀들이 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램할 수 있다. 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 불휘발성 메모리가변 장치 및 그 동작 방법은, 소거 상태에 해당하는 메모리 셀들의 일부 또는 전부의 문턱 전압을 양의 문턱 전압으로 프로그램함으로써 EPI 효과에 의한 데이터 보유 특성의 열화를 감소할 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치 및 그 동작 방법은 불휘발성 메모리 장치, 특히 낸드 플래시 메모리 장치를 포함하는 장치 및 시스템에 유용하게 적용될 수 있다. 특히 고속으로 동작하고 전력 감소가 요구되는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
ES: 소거 상태
PS: 프로그램 상태
PRE_PS: 프리 프로그램 상태
RM: 독출 마진
VPGM: 프로그램 전압
VEVF: 소거 검증 전압
VPVF: 프로그램 검증 전압
VINH: 프로그램 금지 전압
VPER: 프로그램 허용 전압
SLC: 싱글 레벨 셀
MLC: 멀티 레벨 셀

Claims (10)

  1. 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령을 수신하는 단계;
    소거 상태의 메모리 셀들 중에서 상기 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택하는 단계; 및
    상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 프로그램 상태들에 있도록 상기 선택 메모리 셀들의 전부를 프로그램하는 단계를 포함하고,
    상기 선택 메모리 셀들의 전부를 프로그램하는 단계는,
    상기 프로그램 상태들 중 가장 낮은 문턱 전압 분포에 상응하는 제1 프로그램 상태에 있도록 상기 선택 메모리 셀들 중 상기 프로그램 데이터의 제1 값에 상응하는 제1 메모리 셀들을 프로그램하는 단계; 및
    상기 프로그램 상태들 중 상기 제1 프로그램 상태보다 높은 문턱 전압 분포에 상응하는 제2 프로그램 상태에 있도록 상기 선택 메모리 셀들 중 상기 프로그램 데이터의 제2 값에 상응하는 제2 메모리 셀들을 프로그램하는 단계를 포함하고,
    상기 소거 상태에 있는 선택 메모리 셀들의 적어도 일부는 양의 문턱 전압을 갖는 불휘발성 메모리 장치의 동작 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 선택 메모리 셀들의 전부는 프로그램이 완료된 후 양의 문턱 전압을 갖는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 제1 메모리 셀들의 상기 제1 프로그램 상태는 프로그램 검증 없이 자기-정렬(self-alignment) 방식으로 수행되고,
    상기 제2 메모리 셀들의 상기 제2 프로그램 상태는 프로그램이 완료될 때까지 프로그램 전압을 증가시키면서 프로그램 루프를 반복하는 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Programing) 방식으로 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1 항에 있어서,
    상기 제1 메모리 셀들을 프로그램하는 단계는, 제1 프로그램 검증 전압을 이용하여 상기 제1 메모리 셀들이 상기 제1 프로그램 상태에 있는지를 검증하는 단계를 포함하고,
    상기 제2 메모리 셀들을 프로그램하는 단계는, 상기 제1 프로그램 검증 전압보다 높은 제2 프로그램 검증 전압을 이용하여 상기 제2 메모리 셀들이 상기 제2 프로그램 상태에 있는지를 검증하는 단계를 포함하고,
    상기 제1 메모리 셀들의 전부는 프로그램이 완료된 후 양의 문턱 전압을 갖도록 상기 제1 프로그램 검증 전압은 양의 전압 레벨을 갖는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  6. 제1 항에 있어서,
    증가형 스텝 펄스 프로그램(ISPP: incremental step pulse programming)의 적어도 하나의 초기 프로그램 루프에서 상기 프로그램 데이터에 관계없이 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들을 전부 프로그램하고,
    상기 초기 프로그램 루프에서 상기 프로그램 데이터에 관계없이 모든 비트 라인들에 프로그램 허용 전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  7. 제1 항에 있어서,
    상기 프로그램 명령을 수신한 후에, 상기 소거 상태에 있는 메모리 셀들을 포함하는 오픈 메모리 블록을 생성하도록 소거 동작을 수행하는 단계를 더 포함하고,
    상기 소거 동작을 수행하는 단계는,
    상기 소거 상태에 있는 메모리 셀들의 적어도 일부가 양의 문턱 전압을 갖도록 양의 전압 레벨을 갖는 소거 검증 전압을 이용하여 증가형 스텝 펄스 소거(ISPE: incremental step pulse erasing)를 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  8. 제1 항에 있어서,
    각각의 메모리 셀에 하나의 비트를 저장하는 싱글 레벨 셀들을 각각의 메모리 셀에 두 개 이상의 비트들을 저장하는 멀티 레벨 셀들로 전환하여 프로그램하는 단계; 및
    상기 멀티 레벨 셀들을 상기 싱글 레벨 셀들로 전환하여 프로그램하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  9. 제8 항에 있어서, 상기 멀티 레벨 셀들을 상기 싱글 레벨 셀들로 프로그램하는 단계는,
    상기 멀티 레벨 셀들로 프로그램된 메모리 셀들을 상기 싱글 레벨 셀들의 소거 상태보다 높은 문턱 전압 분포에 상응하는 프리-프로그램 상태로 프로그램하는 단계; 및
    상기 프리-프로그램 상태의 메모리 셀들을 상기 싱글 레벨 셀들의 소거 상태로 소거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  10. 프로그램 데이터, 프로그램 어드레스 및 프로그램 명령을 수신하는 단계;
    멀티 레벨 셀들을 싱글 레벨 셀들의 소거 상태보다 높은 문턱 전압 분포에 상응하는 프리-프로그램 상태로 프로그램하는 단계;
    상기 프리-프로그램 상태의 메모리 셀들을 상기 싱글 레벨 셀들의 소거 상태로 소거하는 단계;
    상기 소거 상태의 메모리 셀들 중에서 상기 프로그램 어드레스에 상응하는 선택 메모리 셀들을 선택하는 단계; 및
    상기 프로그램 데이터에 기초하여 상기 선택 메모리 셀들이 상기 소거 상태의 문턱 전압 분포보다 높고 서로 다른 문턱 전압 분포들에 각각 상응하는 제1 프로그램 상태 및 제2 프로그램 상태에 있도록 상기 선택 메모리 셀들의 전부를 프로그램하는 단계를 포함하고,
    상기 소거 상태에 있는 선택 메모리 셀들의 적어도 일부는 양의 문턱 전압을 갖는 불휘발성 메모리 장치의 동작 방법.
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