JP3410747B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
不揮発性半導体記憶装置(EEPROM)に係わり、特
にメモリセルを構成するトランジスタのゲート絶縁膜に
与えられるストレスの緩和をはかった不揮発性半導体記
憶装置に関する。
可能なNANDセル型EEPROMが知られている。こ
れは、複数のメモリセルをそれらのソ―ス,ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
し、この単位をビット線に接続するものである。メモリ
セルは通常、電荷蓄積層と制御ゲ―トが積層されたFE
T−MOS構造を有する。メモリセルアレイは、p型基
板又はn型基板に形成されたp型ウェル内に集積形成さ
れる。NANDセルのドレイン側は選択ゲ―トを介して
ビット線に接続され、ソ―ス側もやはり選択ゲ―トを介
してソ―ス線(基準電位配線)に接続される。メモリセ
ルの制御ゲ―トは、行方向に連続的に配設されてワ―ド
線となる。
は、次の通りである。デ―タ書き込みの動作は、ビット
線から最も離れた位置のメモリセルから順に行う。選択
されたメモリセルの制御ゲ―トには、書き込み電位Vw
(=20V程度)を印加し、それよりビット線側にある
メモリセルの制御ゲ―ト及び選択ゲ―トには中間電位V
m(=10V程度)を印加し、ビット線にはデ―タに応
じて0V又は中間電位Vmを与える。ビット線に0Vが
与えられた時、その電位は選択メモリセルのドレインま
で伝達されて、基板側から浮遊ゲ―トにF−Nトンネリ
ングにより電子注入が生じる。これにより、その選択さ
れたメモリセルのしきい値は正方向にシフトする。この
状態を、例えば“1”とする。ビット線に中間電位Vm
が与えられた時には電子注入が起こらず、従ってしきい
値は変化せず、負に止まる。この状態は“0”である。
全てのNANDセルのメモリセルに対して同時に行われ
る。即ち、選択されたブロック内の全ての制御ゲ―トを
0Vとし、選択ゲ―ト,ビット線,ソ―ス線,メモリセ
ルアレイが形成されたp型基板(又はp型ウェル及びn
型基板)に消去電位Ve(=20V程度)を印加する。こ
れにより、全てのメモリセルで浮遊ゲ―トの電子がF−
Nトンネリングにより基板側に放出され、しきい値は負
方向にシフトする。
セルの制御ゲ―トを0Vとし、それ以外のメモリセルの
制御ゲ―ト及び選択ゲ―トを電源電位Vcc(=5V程
度)とし、選択メモリセルで電流が流れるか否かを検出
することにより行われる。
作の場合は、まず上記の書き込み動作(但し、このパル
ス幅は一般には上記の方法のパルス幅よりも短い)によ
り書き込みを行い、次に検証動作を行って書き込みが十
分であるか調べる。もし、書き込みが不十分の場合に
は、同じパルス幅のパルス、或いはパルス幅を複数倍し
たパルスを同様に1回印加して、十分書き込みがなされ
るまで繰り返される。ここで、パルス幅を複数倍にする
のは書き込みされにくいセルをより早く書き込みするた
めである。
同様で、まず上記の消去動作(但しこのパルス幅は一般
には上記の方法のパルス幅よりも短い)により消去を行
い、次に検証動作を行って消去するブロックで全てのセ
ルにおいて消去が十分であるかを調べる。もし、消去が
不十分の場合には、同じパルス幅のパルス、或いはパル
ス幅を複数倍したパルスを同様に1回印加して、全てが
消去されるまで繰り返される。ここで、パルス幅を複数
倍にするのは消去されにくいセルをより早く消去するた
めである。
NDセル型EEPROMでは、書き込み及び消去動作時
には、ゲ―ト酸化膜に高電界の単一の方形波パルスを印
加してF−Nトンネル電流を流すことにより、浮遊ゲ―
トの電子の出し入れを行っている。このため、ゲ―ト酸
化膜にF−Nトンネル電流を繰り返し流すストレスによ
り、ゲ―ト酸化膜が劣化して低電界でのリ―ク電流が増
大し、浮遊ゲ―トの正電荷及び負電荷が抜け易くなり、
デ―タ保持特性が劣化してしまう。よって、このデ―タ
保持特性の劣化の原因となるゲ―ト酸化膜の低電界での
リ―ク電流を減少させる必要がある。これは、NAND
型EEPROMに限らず、ゲート絶縁膜にトンネル電流
を流すことにより書き込み或いは消去を行う、全てのE
EPROMに当てはまる。
NDセル型EEPROMでは、デ―タ書き込みや消去を
繰り返すことにより、ゲ―ト絶縁膜が劣化して低電界で
のリ―ク電流が増大し、デ―タ保持特性が劣化してしま
う、という問題があった。
ので、その目的とするところは、デ―タ保持特性の劣化
の原因となるゲ―ト絶縁膜の低電界でのリ―ク電流を減
少させることができ、データ保持特性の改善をはかり得
る不揮発性半導体記憶装置を提供することにある。
基板上に電荷蓄積層と制御ゲ―トが積層形成され、電荷
蓄積層と基板の間の電荷により電気的書き換えを可能に
したメモリセルが複数個(ずつ直列接続されてNAND
セルを構成して)マトリクス配列されたメモリセルアレ
イを有する不揮発性半導体記憶装置(EEPROM)に
おいて、デ―タ書き込み動作又はデ―タ消去動作の後に
ゲ―ト絶縁膜の低電界でのリ―ク電流を減少させるスト
レス緩和動作を行うことにある。
OMにおいて、デ―タ書き込みをするためにメモリセル
を構成するトランジスタのゲート絶縁膜に書き込み電圧
Vwを印加する手段と、デ―タ消去をするためにゲート
絶縁膜に消去電圧Veを印加する手段と、デ―タ書き込
み動作及びデ―タ消去動作の少なくとも一方の後に、ゲ
―ト絶縁膜に与えられるストレスを緩和するために該ゲ
ート絶縁膜に電圧Vs(望ましくは、直前にゲート絶縁
膜に印加された電圧Vw又はVeと逆極性)を印加する
手段とを具備し、ストレス緩和のための電圧Vsを、 |Vs|<|Vw|,|Vs|<|Ve| の関係を満たすよう設定してなることを特徴とする。
Mにおいて、デ―タ書き込みをするためにメモリセルを
構成するトランジスタのゲート絶縁膜に書き込み電圧V
wを印加する手段と、デ―タ消去をするためにゲート絶
縁膜に消去電圧Veを印加する手段と、デ―タ読み出し
動作の前に、ゲ―ト絶縁膜に与えられるストレスを緩和
するために該ゲート絶縁膜に電圧Vs(望ましくは、直
前にゲート絶縁膜に印加された電圧Vw又はVeと逆極
性)を印加する手段とを具備し、ストレス緩和のための
電圧Vsを、 |Vs|<|Vw|,|Vs|<|Ve| の関係を満たすよう設定してなることを特徴とする。
ROMにおいて、データ消去をするためにメモリセルを
構成するトランジスタのゲート絶縁膜に消去パルスを印
加する手段と、データ書き込みをするためにゲート絶縁
膜に書き込みパルスを印加する手段と、データ消去によ
りゲート絶縁膜に与えられるストレスを緩和するため
に、消去パルスの他に消去電圧よりも低い(かつ消去パ
ルスとは逆バイアスの)ストレス緩和用のパルスを用
い、消去パルスの印加の度にストレス緩和用のパルスを
ゲート絶縁膜に印加するか、又は複数回の消去パルスの
最後に1回だけストレス緩和用のパルスをゲート絶縁膜
に印加する手段と、データ書き込みによりゲート絶縁膜
に与えられるストレスを緩和するために、書き込みパル
スの他に書き込み電圧よりも低い(かつ書き込みパルス
とは逆バイアスの)ストレス緩和用のパルスを用い、書
き込みパルスの印加の度にストレス緩和用のパルスをゲ
ート絶縁膜に印加するか、又は複数回の書き込みパルス
の最後に1回だけストレス緩和用のパルスをゲート絶縁
膜に印加する手段と備えたことを特徴とする。
リセルのゲート絶縁膜全体にF−Nトンネル電流を流し
電荷蓄積層に負電荷或いは正電荷を蓄積させることによ
り行っているEEPROMにおいて、一般にゲート絶縁
膜にF−Nトンネル電流を流していくと、低電界側での
リーク電流が増大し、データ保持特性を劣化することが
知られている。
しストレスを与え、次にこのトンネル電流を流すバイア
スと逆方向にバイアスを印加するとゲ―ト絶縁膜の低電
界リ―クが減少することが実験により確かめられた。図
1に、その実験結果を示す。図中の細線実線は初期特性
で、点線はゲ―ト酸化膜に定電圧をある一定時間印加し
てF−Nトンネル電流を流した後に測定したIg−Vg
特性である。これにより、ストレスを印加しないときに
比べて、低電界でのリ―ク電流が増大することが分か
る。また、太線実線はゲ―ト酸化膜に上記のストレスを
印加し、続いて逆方向にバイアスを印加するストレス緩
和動作をした後に測定したIg−Vg特性である。これ
により、ゲ―ト酸化膜にトンネル電流を流した後、この
トンネル電流を流すバイアスと逆方向にバイアスを印加
することにより、ストレスが緩和され低電界リ―クが減
少することが分かる。
流は、消去或いは書き込み動作において、消去パルスや
書き込みパルスとはそれぞれ逆バイアスで、しかも消去
パルスや書き込みパルスよりも低い電圧のパルスを印加
することによって抑制されることが実験により確認され
た。図2に、その実験結果を示す。これは、膜厚が10
nmのゲート絶縁膜を有するキャパシタの実験結果で、
ゲートに負のパルスを印加し、そのパルスによるストレ
スを緩和するための逆バイアスのパルスの電界依存性の
結果である。横軸にストレス緩和パルスの電界を示し、
縦軸に7×1010A/cm2 の電流密度のゲート電流が
流れる時の電圧のシフト量を示す。△印はストレス緩和
のパルスのパルス幅が1msの場合で、○印はストレス
緩和のパルスのパルス幅が10msの場合である。
し、その逆バイアスのストレス緩和パルスを印加するこ
とにより、低電界でのゲートのリーク電流が減少するこ
とが分かった。しかし、ストレス緩和パルスの電圧が高
いほどストレス緩和効果は大きいが、あまりその電圧が
高すぎると今度は逆にゲート絶縁膜に多量のトンネル電
流が流れるようになり誤書き込みが起こるようになる。
よって、ストレス緩和のためのパルスの電圧は消去電圧
や書き込み電圧よりも低い電圧にして印加する必要があ
る。
ためのパルスの他に、消去電圧よりも低く、かつ消去す
るパルスとは逆バイアスの消去時のストレスを緩和する
ためのパルスをトンネル酸化膜に印加してデータ消去を
行うようにすることにより、またデータ書き込みをする
場合、書き込みのためのパルスの他に、書き込み電圧よ
りも低く、かつ書き込みするパルスとは逆バイアスの書
き込み時のストレスを緩和するためのパルスをトンネル
酸化膜に印加してデータ書き込みを行うようにすること
により、ゲート絶縁膜の低電界でのリーク電流が抑制さ
れ、データ保持特性が向上することが期待される。
にまとめてストレス緩和動作を行う場合には、選択され
たブロックの全ての制御ゲ―トを0Vとし、選択ゲ―ト
及びメモリセルアレイが形成されたp型基板(又はp型
ウェル及びn型基板)にストレス緩和電位Vsを印加す
る。また、ビット線及びソ―ス線はフロ―ティングにす
る。これにより、ゲ―ト酸化膜の低電界でのリ―ク電流
が減少し、デ―タ保持特性が改善される。また、デ―タ
消去動作の後にストレス緩和動作を行う場合には、選択
されたブロックのビット線,ソ―ス線,メモリセルアレ
イが形成されたp型基板(又はp型ウェル及びn型基
板)を0Vとし、全ての制御ゲ―ト及び選択ゲ―トにス
トレス緩和電位Vsを印加する。これにより、ゲ―ト酸
化膜の低電界でのリ―ク電流が減少し、デ―タ保持性が
改善される。
の周波数に依存しており、高周波動作、つまりパルスを
多数に分割して印加することによって低電界でのリーク
電流が抑制されることが実験により確認された。図3
に、低電界リーク電流の印加パルス周波数依存性の実験
結果を示す。これは、膜厚が10nmのゲート絶縁膜を
有するキャパシタの実験結果で、横軸にパルス幅及びス
トレス印加回数を示し、縦軸に7×1010A/cm2 の
電流密度のゲート電流が流れる時の電圧のシフト量を示
す。図はゲートに負のパルスストレスを印加した場合で
ある。これより、パルス幅100msでストレス回数1
00回に比べて、パルス幅0.1msでストレス回数1
05 回の方が大幅に低電界でのリーク電流密度が減少す
ることが分かる。つまり、印加するパルスを多数に分割
し高周波で動作することにより、ゲート絶縁膜の低電界
でのリーク電流が減少し、データ保持特性が向上するこ
とが期待される。
する。
ANDセル型EEPROMの回路構成を示すブロック図
である。図では、番地選択を行うためのアドレスバッフ
ァ及び行,列のアドレスデコ―ダ等は省略して、書き込
み及び消去,ストレス緩和の動作に関係する部分の構成
を示している。
み出しを行うためのセンスアンプ回路22及びI/Oバ
ッファ23が設けられ、またデ―タの消去,書き込み,
読み出し及びストレス緩和動作の制御を行うために制御
ゲ―ト制御回路24,ビット線制御回路25及び基板電
位制御回路26が設けられている。制御ゲ―ト制御回路
24,ビット線制御回路25及び基板電位制御回路26
は、メモリセルアレイ21の制御ゲ―ト線,ビット線及
び基板に、デ―タの書き込み,消去,読み出し及びスト
レス緩和の各動作に対応して所定の制御信号を出力する
ものである。また、デ―タ書き込み,消去,読み出し及
びストレス緩和に対応して、制御ゲ―ト線,ビット線,
基板等にそれぞれ必要な書き込み電位Vw,消去電位V
e,ストレス緩和電位Vs及び中間電位Vmを与える書
き込み電位発生回路27,消去電位発生回路28,スト
レス緩和電位発生回路29及び中間電位発生回路30が
設けられている。但し、ストレス緩和の動作を制御する
回路及びストレス緩和電位発生回路は、必ずしもEEP
ROMのチップ内にある必要はなく、外部から供給する
こともできる。
一つのNANDセル部分の平面図と等価回路図であり、
図6(a)(b)はそれぞれ図5(a)のA−A′及び
B−B′断面図である。素子分離酸化膜12で囲まれた
p型基板(又はp型ウェル及びn型基板)11に、複数
のNANDセルからなるメモリセルアレイが形成されて
いる。一つのNANDセルに着目して説明するとこの実
施例では、8個のメモリセルM1〜M8が直列接続され
て一つのNANDセルを構成している。メモリセルはそ
れぞれ、基板11にゲ―ト酸化膜13を介して浮遊ゲ―
ト14(141 ,142 ,…,148 )が形成され、この上に
層間絶縁膜15を介して制御ゲ―ト16(161 、162 、
…、168 )が形成されて、構成されている。これらのメ
モリセルのソ―ス,ドレインであるn型拡散層19は、
隣接するもの同士共用する形でメモリセルが直列接続さ
れている。
それぞれ、メモリセルの浮遊ゲ―ト,制御ゲ―トと同時
に形成された選択ゲ―ト149 ,169 及び1410,1
610が設けられており、選択ゲ―ト149 と169 の
間、1410と1610の間は短絡されている。これら選択
ゲ―トは二層構造であることは必ずしも必要ではなく、
例えば上部の選択ゲ―ト169 ,1610のみで構成して
もよい。素子形成された基板上はCVD酸化膜17によ
り覆われ、この上にビット線18が配設されている。ビ
ット線18はNANDセルの一端のドレイン側拡散層1
9にコンタクトさせている。行方向に並ぶNANDセル
の制御ゲ―ト14は、共通に制御ゲ―ト線CG1,CG
2,…,CG8として配設されている。これらの制御ゲ
―ト線はワ―ド線となる。選択ゲ―ト149 ,169 及
び1410,1610もそれぞれ行方向に連続的に選択ゲ―
ト線SG1,SG2として配設されている。
クス配列されたメモリセルアレイの等価回路を示してい
る。
型EEPROMの動作について説明する。まず、デ―タ
書き込みを行うメモリセルアレイ・ブロックを選択す
る。選択されたブロックに対して、デ―タ書き込みに先
立ってそのブロック内の全てのNANDセルのメモリセ
ルのデ―タ消去を行う。デ―タ消去時は、全ての制御ゲ
―ト線(ワ―ド線)CGに0Vが与えられる。この時、
選択ゲ―ト線SG1,SG2,ビット線,ソ―ス線及び
メモリセルアレイが形成されたp型基板(又はp型ウェ
ル及びn型基板)に消去電位Veが印加される。非選択
ブロックの制御ゲ―ト線にも消去電位Veが印加され
る。このバイアス状態を例えば、10msの間保つこと
により、選択ブロック内の全てのメモリセルで浮遊ゲ―
トから電子が放出され、しきい値が負の“0”状態にな
る。
されたブロックに対して、消去後にストレス緩和動作を
する場合には、選択されたブロックのビット線,ソ―ス
線及びメモリセルアレイが形成されたp型基板(又はp
型ウェル及びn型基板)を0Vとし、全ての制御ゲ―ト
CGi及び選択ゲ―トSG1,SG2にストレス緩和電
位Vsを印加する。このストレス緩和電位Vsは、デ―
タ書き込み電位Vw及び消去電位VE よりも低い電位で
ある。また、このストレス緩和電位Vsはストレス緩和
電位発生回路29により発生される。非選択ブロックの
ビット線には、ストレス緩和電位Vsを印加しておく。
このバイアス状態を例えば10msの間保つことによ
り、ゲ―ト酸化膜の低電界リ―クが減少し、デ―タ保持
特性が改善される。
動作1を行っているが、1ペ―ジ単位で或いは1NAN
D単位で行うこともできる。1ぺ―ジ単位で行う場合に
は、選択セルのビット線を0V、制御ゲ―トをVsと
し、非選択セルのビット線をVs、制御ゲ―トを0Vと
すればよい。1NAND単位で行う場合には、選択する
NANDのビット線を0V、選択するNANDの制御ゲ
―トを全てVsとし、非選択のNANDのビット線をV
s、制御ゲ―トを0Vとすればよい。また、選択ゲ―
ト,ソ―ス線及び基板はブロック単位の場合と同じであ
る。
タ書き込みはNANDセルの段数分のワ―ドのデ―タ、
例えば8ビットで1NANDを形成する場合であれば、
8ワ―ド分のデ―タがデ―タラッチ回路にラッチされ、
そのデ―タによってビット線電位が制御されて“0”又
は“1”が書き込まれる。この時、選択された制御ゲ―
ト線には書き込み電位Vw、非選択制御ゲ―ト線には中
間電位VM が印加される。また、ビット線BLには、デ
―タ“1”書き込みの時は0V、“0”書き込みの時は
中間電位VM が与えられる。さらに、この書き込み動作
時には、選択ゲ―トSG1に中間電位VM が与えられ、
選択ゲ―トSG2及びp型基板(又はp型ウェル及びn
型基板)には0Vが与えられる。
ば1msの間保つことにより、“1”が書かれたメモリ
セルではしきい値が正方向にシフトし、“0”が書かれ
たメモリセルではしきい値は負に止まる。
タ書き込み後にストレス緩和動作を行う場合には、書き
込み動作で選択された制御ゲ―ト線(ワ―ド線)にのみ
0Vが与えられる。非選択の制御ゲ―ト線,選択ゲ―ト
線SG1,SG2及びメモリセルアレイが形成されたp
型基板(又はp型ウェル及びn型基板)にはストレス緩
和電圧Vsが印加される。この時、ビット線及びソ―ス
線はフロ―ティング状態である。このバイアス状態を例
えば10msの間保つことにより、ゲ―ト酸化膜の低電
界リ―クが減少し、デ―タ保持特性が改善される。
ついて書き込み動作及びストレス緩和動作2が終了する
と、次のNANDセルについても同様に書き込み動作及
びストレス緩和動作2が繰り返される。以上の各動作モ
―ドでの各部の電位関係をまとめて、下記の(表1)に
示す。この(表1)では書き込み動作で、制御ゲ―トC
G2が選ばれた場合について示している。
“1”が書き込まれる時のみに行われるようにしてもよ
い。また、ストレス緩和動作2は、一連のデ―タ書き込
み動作の後に、書き込み動作を行ったブロックを含む少
なくとも1つ以上のブロック単位でまとめて、ストレス
緩和動作2を1回若しくは複数回行われるようにしても
よい。その場合にはストレス緩和動作2において、選択
されたブロックの全ての制御ゲ―トを0Vに設定する。
下記の(表2)に、一連のデ―タ書き込み動作の後に、
まとめてストレス緩和動作2を行う場合の各動作モ―ド
での各部の電位関係をまとめて示す。
PROMにおけるストレス緩和動作のシ―ケンスの例を
示す。図8は書き込む毎にストレス緩和動作2を行う場
合で、図9は一連の書き込み動作後にまとめてストレス
緩和動作2を行う場合である。
うに消去動作の後にストレス緩和動作1を、図21
(b)に示すように書き込み動作の後にストレス緩和動
作2を行ったが、ストレス緩和動作1の省略或いはスト
レス緩和動作2の省略、さらに図22(a)に示すよう
に消去動作の後にストレス緩和動作2を行ったり、図2
2(b)に示すように書き込み動作の後にストレス緩和
動作1を行ったりする等、種々変形して実施することが
できる。
型EEPROMにおいて、消去ベリファイを行う場合の
動作を説明する。EEPROMの回路構成は第1の実施
例と同様である。
レイ・ブロックを選択する。選択されたブロックに対し
て、デ―タ書き込みに先立ってそのブロック内の全ての
NANDセルのメモリセルのデ―タ消去を行い、続いて
ストレス緩和動作1を行う。これらの動作の方法は、第
1の実施例と同様である。
が十分負になっているか否かをチェックする消去ベリフ
ァイ動作に入る。選択されたNANDセル内の全てのメ
モリセルの制御ゲ―トが0Vに設定される。選択ゲ―ト
SG1,SG2は例えば5Vに設定され、ビット線には
例えば読み出し電位1.5Vが与えられ、ソ―ス線及び
p型基板(又はp型ウェル及びn型基板)は0Vとされ
る。このとき、選択ゲ―トSG1,SG2が5Vになっ
ている時間は消去したメモリセルのしきい値がある程度
負になっていたらデ―タ“0”が読み出せる時間に設定
される。そして、この設定された時間にデ―タ“0”が
読み出されない場合には、再度デ―タ消去及びストレス
緩和動作1を行い、条件を満たすまで同様にベリファイ
動作を繰り返す。
緩和動作2に入る。これらの動作方法は第1の実施例と
同様に行う。
この実施例においては、デ―タ“1”が書かれたメモリ
セルのしきい値が所望の値以上になっているか否かが書
き込みベリファイ電位VVER によってチェックされる。
このしきい値はメモリセルのデ―タ保持特性を考慮して
決められるもので、例えば1.5Vに定められる。
には書き込みベリファイ電位VVERが供給される。それ
以外の制御ゲ―ト線にはVccが供給される。この時、同
時に選択される選択ゲ―ト線SG1,SG2は共にVcc
に設定され、ビット線には読み出し電位例えば1.5V
が与えられ、ソ―ス線は0Vとされる。これにより選択
されたメモリセルが“1”書き込みがなされたものであ
って、そのしきい値が書き込みベリファイ電位を越えて
いれば選択されたメモリセル非導通となり、デ―タ
“1”が読み出される。“1”書き込みが不十分でしき
い値が書き込みベリファイ電位に達していない場合に
は、選択されたメモリセルは導通するから、デ―タ
“0”として読み出され、再度“1”デ―タを書き込み
動作及びストレス緩和動作2が繰り返される。そして、
再度ベリファイ動作を行い、書き込みベリファイ電位以
上になるまで繰り返される。
いてストレス緩和動作2及び書き込みベリファイ動作を
含む書き込み動作が終了すると、次のNANDセルにつ
いて同様に繰り返される。
まとめて下記の(表3)に示す。この(表3)では書き
込み動作で、制御ゲ―トCG2が選ばれた場合について
示している。
“1”が書き込まれる時のみに行われるようにしてもよ
い。また、ストレス緩和動作1は消去動作及び消去ベリ
ファイ動作を繰り返し行い、デ―タが“0”となり、消
去ベリファイ動作が終了した後に、まとめて1回或いは
複数回行ってもよい。
み動作及び書き込みベリファイ動作を繰り返し行いデ―
タ“1”が十分に書き込まれた後にまとめて1回或いは
複数回行ってもよい。さらに、ストレス緩和動作2は書
き込みベリファイ動作を含む一連の書き込み動作の後
に、書き込み動作を行ったブロックを含む少なくとも1
つ以上のブロックでまとめて、1回或いは複数回行われ
るようにしてもよい。その場合にはストレス緩和動作2
において、選択されたブロックの全ての制御ゲ―トを0
Vに設定する。
セル型EEPROMにおけるストレス緩和動作のシ―ケ
ンスの例を示す。図10は消去動作及び書き込み動作毎
にそれぞれのストレス緩和動作を行う場合で、図11は
各ベリファイ終了後にまとめてストレス緩和動作を行う
場合である。また、ここではいずれのベリファイ動作に
対しても、消去或いは書き込みをN0 回(例えば10
回)行ってもベリファイが終了しない場合にはエラ―と
するようにしてある。また、ストレス緩和電位Vsは中
間電位Vmと兼ねることもできる。
を含む消去動作の後にストレス緩和動作1を、書き込み
ベリファイ動作を含む書き込み動作の後にストレス緩和
動作2を行ったが、ストレス緩和動作1の省略或いはス
トレス緩和動作2の省略、さらに消去ベリファイ動作を
含む消去動作の後にストレス緩和動作2を行ったり、書
き込みベリファイ動作を含む書き込み動作の後にストレ
ス緩和動作1を行ったりするなど、種々の変更も考えら
れる。
この実施例は、消去動作及び一連の書き込み動作を行
い、読み出し動作に入る前にストレス緩和動作2を行う
ものである。EEPROMの回路構成は第1の実施例と
同様である。
動作2の方法は、第1の実施例と同様である。下記(表
4)に各動作モ―ドでの各部の電位関係をまとめて示
す。この(表4)では書き込み動作で、制御ゲ―トCG
2が選ばれた場合について示している。
また、ここでは通常の消去動作及び書き込み動作を示し
たが、第2の実施例で示した消去ベリファイ動作を含む
消去動作及び書き込みベリファイ動作を含む書き込み動
作の場合にも適用できる。なお、この実施例では読出し
動作に入る前にストレス緩和動作2を行ったが、読出し
動作に入る前にストレス緩和動作1を行ったりするな
ど、種々の変更も考えられる。
発明はNOR型のフラッシュEEPROMにも適用する
こともできる。NOR型のフラッシュEEPROMに適
用した第4の実施例を次に説明する。フラッシュEEP
ROMでは、書き込みはホットエレクトロン注入で行
い、消去はF−Nトンネリングにより行う。よって、消
去の場合に特にゲ―ト絶縁膜中にホ―ルのトラップが多
く起こり易くなり、デ―タ保持特性の劣化が起こるよう
になる。従って本実施例では、消去動作の後にストレス
動作3を行うことによりデ―タ保持特性を改善させてい
る。
Mのセルのメモリセルアレイで、図14はセルの断面図
である。図14に示すように、p型基板(又はp型ウェ
ル及びn型基板)31内にはn型ソ―ス拡散層32及び
n型ドレイン拡散層33がそれぞれ形成されている。こ
れらのソ―ス拡散層32とドレイン拡散層33とを結ぶ
チャネル領域34上には、第1ゲ―ト絶縁膜35が形成
されている。第1ゲ―ト絶縁膜35は例えば10nm程
度の膜厚を有する。第1ゲ―ト絶縁膜35上には、浮遊
ゲ―ト36が形成されている。浮遊ゲ―ト36上には、
第2ゲ―ト絶縁膜37が形成されている。第2ゲ―ト絶
縁膜37上には制御ゲ―ト38が形成されている。
ッシュEEPROMでのストレス緩和を行う動作を示
す。まず、デ―タ消去動作は、ドレイン拡散層33をフ
ロ―ティングとし、制御ゲ―ト38に例えば20Vを印
加し、ソ―ス拡散層32に例えば0Vを印加すること
で、電子を浮遊ゲ―ト36からソ―ス拡散層32へとF
−Nトンネリングにより引き抜く。この際、通常、消去
ベリファイを例えば10ms毎に繰り返す方法を使う。
これは、セルが過消去となる前に、消去動作を終了させ
ることにより、セルの過消去を防止するためである。ま
た、通常消去ベリファイの繰り返しはト―タルで1秒以
内で終了させている。さらに消去ベリファイ動作を含む
消去動作を行う前には、全てのセルにデ―タを書き込
み、セルのしきい値を一定値に揃えておく。このように
することにより消去後におけるセルのしきい値のバラツ
キをある程度、軽減できる。
ック単位で行う場合には、選択されたブロックの全ての
制御ゲ―ト38にストレス緩和電位Vsを印加し、ドレ
イン拡散層33及びソ―ス拡散層32は0Vとする。こ
のバイアス状態をある一定時間保つことにより、デ―タ
保存特性を改善させる。
の書き込みは、制御ゲ―ト38に書き込み電位、例えば
12Vを印加し、ドレイン拡散層33に電源電圧Vcc、
例えば5Vを印加することで、ホットエレクトロンをド
レイン拡散層33側から浮遊ゲ―ト36へ注入され、デ
―タが書き込まれる。
まとめて、下記の(表5)に示す。(表5)では他の消
去法(消去2)による電位関係も示している。
PROMにおけるストレス緩和動作のシ―ケンスの例を
示す。
後に常にやる必要はなく、少なくとも1回以上の消去動
作を行った後にまとめて行うこともできる。また、スト
レス緩和動作3はペ―ジ単位で行うこともできる。その
場合には、選択されたセルの制御ゲ―トをVsとし、ソ
―ス拡散層を0Vとする。非選択セルはソ―ス拡散層に
Vsを印加すればよい。
和させる動作は書き込み或いは消去時のバイアスと逆方
向のバイアスを印加して、ストレスを緩和させている
が、必ずしも逆方向のみの必要はなく、同方向のバイア
スを印加してもストレスを緩和することができる。
ート或いは基板に正のVsを印加してストレス緩和動作
3を行うだけでなく、ゲート或いは基板に負のVsを印
加してストレス緩和動作3を行うこともできる。
間電位Vmと兼ねることもできる。さらに、本発明のス
トレス緩和電位Vsを発生させる回路はEEPROMチ
ップの外部から供給される場合に限らず、EEPROM
チップに内蔵することもできる。
書き込み時のパルスを分割した例について説明する。
NANDセル型EEPROMの回路構成を示すブロック
図である。基本的には図4に示した装置と同様であり、
本装置はこれに加えて、パルス分割回路41,42が設
けられている。即ち、消去電位発生回路28と基板電位
制御回路26の間にパルス分割回路41が設けられ、書
き込み電位発生回路27と制御ゲート制御回路24の間
にパルス分割回路42が設けられている。そして、これ
らのパルス分割回路41はストレス緩和電位発生回路2
9からのストレス緩和電位により制御されるものとなっ
ている。
5及び図6に示すのと同様であり、またNANDセルが
マトリクス配列されたメモリセルアレイの等価回路は図
7に示すのと同様である。
型EEPROMの動作について説明する。まず、従来の
データ消去の場合の動作法について述べる。これは、選
択されたブロックの全てのNANDセルのメモリセルに
対して同時に行われる。選択されたブロック内の全ての
制御ゲートを0Vとする。選択ゲート,ビット線,ソー
ス線,メモリセルアレイが形成されたp型基板(又はp
型ウェル及びn型基板)に1回分の消去に必要な消去電
圧Ve(=20V程度)の1つの方形波のパルス(パル
ス幅:数ms)を印加する。これにより、全てのメモリ
セルで浮遊ゲートの電子がF−Nトンネリングにより基
板側に放出され、しきい値は負方向にシフトし、消去状
態“0”となる。
示すように、1回分の消去に必要な消去パルスを1つの
方形波のパルス(パルス幅:数ms)で与えていた。こ
れでは低周波でトンネル酸化膜にストレスパルスを印加
することになり、低電界でのリーク電流が大きくなり、
データ保持特性の劣化が顕著となる。
ように、上記のパルスを複数個に分割して高周波でゲー
ト絶縁膜に消去パルスを印加させ、さらにその各パルス
の後に、選択されたブロック内の全ての制御ゲートのみ
に消去電圧よりも低い電圧のストレス緩和用のパルスを
印加する。また、図17(b)に示すように、高周波で
ゲート絶縁膜に消去パルスを印加させ、さらに最後のパ
ルスの後に、選択されたブロック内の全ての制御ゲート
のみに消去電圧よりも低い電圧のストレス緩和用のパル
スを印加する。
させることとなり、データ保持特性が向上できる。但
し、この場合のパルス幅は1回分のパルスのパルス幅を
単純に分割回数で割った値ではなく、パルスの遅延時間
等を考慮した値にする必要がある。
されたブロック内の全ての制御ゲートに正のバイアスを
印加する代わりに、選択ゲート,ビット線,ソース線,
メモリセルアレイが形成されたp型基板(又はp型ウェ
ル及びn型基板)に負のバイアスを印加してもよい。
タ書き込みの場合の動作法について述べる。NANDセ
ル型EEPROMの回路構成は、図16と同様である。
択されたメモリセルの制御ゲートに1回分の書き込みに
必要な書き込み電圧Vw(=20V程度)の1つの方形
波のパルス(パルス幅:数ms)を印加し、それよりビ
ット線側にあるメモリセルの制御ゲート及び選択ゲート
には中間電位Vm(=10V程度)を印加し、ビット線
にはデータに応じて0V又は中間電圧Vmを与える。ビ
ット線に0Vが与えられた時のみ、その電位は選択メモ
リセルのドレインまで伝達されて、基板側から浮遊ゲー
トにF−Nトンネリングにより電子注入が生じる。これ
により、選択されたメモリセルのしきい値は正方向にシ
フトし、書き込み状態“1”となる。ビット線に中間電
位Vmが与えられたときには電子注入が起こらず、従っ
てしきい値は変化せず、負に止まり、“0”書き込み状
態となる。
すように、1回分の書き込みに必要な書き込みパルスを
1つの方形波のパルス(パルス幅:数msec)で与え
ていた。これでは低周波でトンネル酸化膜にストレスパ
ルスを印加することになり、低電界でのリーク電流が大
きくなり、データ保持特性の劣化が顕著となる。
ように、上記のパルスを複数個に分割して高周波でゲー
ト絶縁膜に書き込みパルスを印加させ、さらにその各パ
ルスの後に、選択ゲート,ビット線,ソース線,メモリ
セルアレイが形成されたp型基板(又はp型ウェル及び
n型基板)に書き込み電圧よりも低い電圧のストレス緩
和用のパルスを印加する。また、図18(c)に示すよ
うに、高周波でゲート絶縁膜に書き込みパルスを印加さ
せ、さらに最後のパルスの後に、書き込み電圧よりも低
い電圧のストレス緩和用のパルスを印加する。
させることとなり、データ保持特性が向上できる。但
し、この場合のパルス幅は1回分のパルスのパルス幅を
単純に分割回数で割った値ではなく、パルスの遅延時間
等を考慮した値にする必要がある。
ゲート,ビット線,ソース線,メモリセルアレイが形成
されたp型基板(又はp型ウェル及びn型基板)に正の
バイアスを印加する代わりに、選択されたブロック内の
全ての制御ゲートに負のバイアスを印加してもよい。
ファイ(検証動作)消去動作の場合について述べる。N
AND型EEPROMの回路構成は、図16と同様であ
る。従来のベリファイ消去法は、まず消去を行い、次に
検証動作を行って消去するブロックで全てのセルにおい
て消去が十分であるかを調べる。もし、消去が不十分の
場合には、パルス幅を複数倍にして1回印加し、検証動
作を行い、十分消去がなされるまで繰り返される。
示すように、1回目の消去動作で十分な消去がなされな
かった場合、2回目以降のパルスのパルス幅を整数倍ず
つ長くして、十分な消去がなされるまで繰り返し行われ
ていた。しかし、これでは低周波でトンネル酸化膜にス
トレスパルスを印加することになり、低電界でのリーク
電流が大きくなり、データ保持特性の劣化が顕著とな
る。
ように、1回目の消去動作で十分な消去がなされなかっ
た場合、2回目以降のパルスはパルス幅を同じにして、
回数を複数倍ずつ多くして、十分な消去がなされるまで
繰り返し行うようにする。このように印加することによ
り、高周波でゲート絶縁膜にストレスパルスを印加させ
ることになる。これにより、低電界でのリーク電流を抑
制させることとなり、データ保持特性が向上できる。
ファイ(検証動作)書き込み動作の場合について述べ
る。NAND型EEPROMの回路構成は、図16と同
様である。
込みを行い、次に検証動作を行って書き込みが十分であ
るかを調べる。もし、書き込みが不十分の場合には、パ
ルス幅を複数倍にして1回印加し、検証動作を行い、十
分書き込みがなされるまで繰り返される。
示すように、1回目の書き込み動作で十分な書き込みが
なされなかった場合、2回目以降のパルスのパルス幅を
整数倍ずつ長くして、十分な書こ込みがなされるまで繰
り返し行われていた。しかし、これでは低周波でトンネ
ル酸化膜にストレスパルスを印加することになり、低電
界でのリーク電流が大きくなり、データ保持性の劣化が
顕著となる。
ように、1回目の書き込み動作で十分な書き込みがなさ
れなかった場合、2回目以降のパルスはパルス幅を同じ
にして、回数を複数倍ずつ多くして、十分な書き込みが
なされるまで繰り返し行うようにする。このように印加
することにより、高周波でトンネル酸化膜にストレスパ
ルスを印加させることになる。これにより、低電界での
リーク電流を抑制させることとなり、データ保持特性が
向上できる。
動作はNAND型EEPROMだけに限らず、書き込み
にホットエレクトロン注入を用い、消去にトンネル注入
を用いるNOR型のEEPROMにも適用できる。
分割し発生させる回路、或いはストレスを緩和させるパ
ルスを発生させる回路はEEPROMチップの外部から
供給される場合に限らず、EEPROMチップに内蔵す
ることもできる。その他、本発明の要旨を逸脱しない範
囲で種々変形して実施することができる。
タ書き込み動作若しくは消去動作の後にゲ―ト絶縁膜の
ストレスを緩和する動作を行うことにより、デ―タ保持
特性の向上をはかった不揮発性半導体記憶装置を実現す
ることができる。
データ消去のための電圧パルスを分割して複数個生成
し、さらにストレス緩和用の逆バイアスのパルスをゲー
ト絶縁膜に印加することによって一回分のデータ書き込
み及びデータ消去を行うようにすることにより、またベ
リファイ動作において2回目以降のパルスにおいてパル
ス幅を一定にしてパルス回数を整数倍ずつ増やして印加
することにより、ゲート絶縁膜の低電界でのリーク電流
を減少させ、データ保持特性の向上をはかった不揮発性
半導体記憶装置を実現することができる。
依存性を示す特性図、
数依存性を示す特性図、
EEPROMの回路構成を示すブロック図、
図と等価回路図、
示す図、
例を示す図、
を示す図、
の例を示す図、
を示す図、
のフラッシュEEPROMのメモリアレイの等価回路
図、
セルの断面図、
を示す図、
型EEPROMの回路構成を示すブロック図、
す図、
を示す図、
例を説明するための図、
の例を説明するための図、
例を説明するための図。
…素子分離酸化膜、 13…ゲ―ト絶縁膜、
14…浮遊ゲ―ト、 15…層間絶縁
膜、16…制御ゲ―ト、 17…CVD
酸化膜、18…ビット線、 19…n
型拡散層、21…メモリセルアレイ、 22…
センスアンプ回路、23…I/Oバッファ、
24…制御ゲ―ト制御回路、25…ビット線制御回
路、 26…基板電位制御回路、27…書き込
み電位発生回路、 28…消去電位発生回路、29
…ストレス緩和電位発生回路、 30…中間電位発生回
路、31…p型基板(又はp型ウェル及びn型基板)、
32…n型ソ―ス拡散層、 33…n型ドレイ
ン拡散層、34…チャネル領域、 35…
第1ゲ―ト絶縁膜、36…浮遊ゲ―ト、
37…第2ゲ―ト絶縁膜、38…制御ゲ―ト、
41,42…パルス分割回路。
Claims (8)
- 【請求項1】半導体基板上にゲート絶縁膜を介して電荷
蓄積層と制御ゲ―トが積層形成され、電荷蓄積層と基板
の間の電荷の授受により電気的書き換えを可能にしたメ
モリセルが複数個マトリクス配列されたメモリセルアレ
イを有し、且つメモリセルアレイが複数のブロックに分
けられた不揮発性半導体記憶装置において、 選択されたブロック内で、デ―タ書き込みをするために
書き込みすべきメモリセルの制御ゲートと基板との間に
書き込み電圧Vwを印加する手段と、 選択されたブロック内で、デ―タ消去をするために全て
のメモリセルの制御ゲートと基板との間に消去電圧Ve
を印加する手段と、 デ―タ書き込み動作及びデ―タ消去動作の少なくとも一
方の後に、読み出し動作とは関係なしに、前記電圧Vw
又はVeが印加されたメモリセルのゲ―ト絶縁膜に与え
られるストレスを緩和するために、前記選択されたブロ
ック内の全ての前記制御ゲートと基板との間にストレス
緩和電圧Vsを印加する手段とを具備し、 前記ストレス緩和電圧Vsを、 |Vs|<|Vw|,|Vs|<|Ve| の関係を満たすよう設定してなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項2】半導体基板上にゲート絶縁膜を介して電荷
蓄積層と制御ゲ―トが積層形成され、電荷蓄積層と基板
の間の電荷の授受により電気的書き換えを可能にしたメ
モリセルが複数個ずつ直列接続されてNANDセルを構
成してマトリクス配列されたメモリセルアレイを有し、
且つメモリセルアレイが複数のブロックに分けられた不
揮発性半導体記憶装置において、 選択されたブロック内で、デ―タ書き込みをするために
書き込みすべきメモリセルの制御ゲートと基板との間に
書き込み電圧Vwを印加する手段と、 選択されたブロック内で、デ―タ消去をするために全て
のメモリセルの制御ゲートと基板との間に消去電圧Ve
を印加する手段と、 デ―タ書き込み動作及びデ―タ消去動作の少なくとも一
方の後に、読み出し動 作とは関係なしに、前記電圧Vw
又はVeが印加されたメモリセルのゲ―ト絶縁膜に与え
られるストレスを緩和するために、前記選択されたブロ
ック内の全ての前記制御ゲートと基板との間にストレス
緩和電圧Vsを印加する手段とを具備し、 前記ストレス緩和電圧Vsを、 |Vs|<|Vw|,|Vs|<|Ve| の関係を満たすよう設定してなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項3】半導体基板上にゲート絶縁膜を介して電荷
蓄積層と制御ゲ―トが積層形成され、電荷蓄積層と基板
の間の電荷の授受により電気的書き換えを可能にしたメ
モリセルが複数個ずつ直列接続されてNANDセルを構
成してマトリクス配列されたメモリセルアレイを有し、
且つメモリセルアレイが複数のブロックに分けられた不
揮発性半導体記憶装置において、 選択されたブロック内で、デ―タ書き込みをするために
書き込みすべきメモリセルの制御ゲートと基板との間に
書き込み電圧Vwを印加する手段と、 選択されたブロック内で、デ―タ消去をするために全て
のメモリセルの制御ゲートと基板との間に消去電圧Ve
を印加する手段と、 デ―タ読み出し動作の前に、前記電圧Vw又はVeが印
加されたメモリセルのゲ―ト絶縁膜に与えられるストレ
スを緩和するために、前記選択されたブロック内の全て
の前記制御ゲートと基板との間にストレス緩和電圧Vs
を印加する手段とを具備し、 前記ストレス緩和電圧Vsを、 |Vs|<|Vw|,|Vs|<|Ve| の関係を満たすよう設定してなることを特徴とする不揮
発性半導体記憶装置。 - 【請求項4】前記ストレス緩和電圧Vsは、前記制御ゲ
ートと基板との間に直前に印加された電圧と逆極性の電
圧であることを特徴とする請求項1,2又は3に記載の
不揮発性半導体記憶装置。 - 【請求項5】半導体基板上にゲート絶縁膜を介して電荷
蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板
の間の電荷の授受により電気的書き換えを可能にしたメ
モリセルが複数個マトリクス配列されたメモリセルアレ
イを有し、且つメモリセルアレイが複数のブロックに分
けられた不揮発性半導体記憶装置において、 選択されたブロック内で、データ消去をするために全て
のメモリセルの制御ゲートと基板との間に消去パルスを
複数回繰り返し印加する手段と、 前記消去パルスが印加されたメモリセルのゲート絶縁膜
に与えられるストレスを緩和するために、消去パルスの
他に消去電圧よりも低いストレス緩和パルスを用い、読
み出し動作とは関係なしに、消去パルスの印加の度にス
トレス緩和パルスを前記選択されたブロック内の全ての
前記制御ゲートと基板との間に印加するか、又は複数回
の消去パルスの最後に1回だけストレス緩和パルスを前
記選択されたブロック内の全ての前記制御ゲートと基板
との間に印加する手段と、を具備してなることを特徴と
する不揮発性半導体記憶装置。 - 【請求項6】半導体基板上にゲート絶縁膜を介して電荷
蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板
の間の電荷の授受により電気的書き換えを可能にしたメ
モリセルが複数個マトリクス配列されたメモリセルアレ
イを有し、且つメモリセルアレイが複数のブロックに分
けられた不揮発性半導体記憶装置において、 選択されたブロック内で、データ書き込みをするために
書き込みすべきメモリセルの制御ゲートと基板との間に
書き込みパルスを複数回繰り返し印加する手段と、 前記書き込みパルスが印加されたメモリセルのゲート絶
縁膜に与えられるストレスを緩和するために、書き込み
パルスの他に書き込み電圧よりも低いストレス緩和パル
スを用い、読み出し動作とは関係なしに、書き込みパル
スの印加の度にストレス緩和パルスを前記選択されたブ
ロック内の全ての前記制御ゲートと基板との間に印加す
るか、又は複数回の書き込みパルスの最後に1回だけス
トレス緩和パルスを前記選択されたブロック内の全ての
前記制御ゲートと基板との間に印加する手段と、 を具備してなることを特徴とする不揮発性半導体記憶装
置。 - 【請求項7】半導体基板上にゲート絶縁膜を介して電荷
蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板
の間の電荷の授受により電気的書き換えを可能にしたメ
モリセルが複数個マトリクス配列されたメモリセルアレ
イを有し、且つメモリセルアレイが複数のブロックに分
けられた不揮発性半導体記憶装置において、 データ消去をするために消去すべきメモリセルの制御ゲ
ートと基板との間に消去パルスを複数回繰り返し印加す
る手段と、 データ書き込みをするために書き込みすべきメモリセル
の制御ゲートと基板との間に書き込みパルスを複数回繰
り返し印加する手段と、 前記消去パルスが印加されたメモリセルのゲート絶縁膜
に与えられるストレスを緩和するために、消去パルスの
他に消去電圧よりも低いストレス緩和パルスを用い、読
み出し動作とは関係なしに、消去パルスの印加の度にス
トレス緩和パルスを該メモリセルの制御ゲートと基板と
の間に印加するか、又は複数回の消去パルスの最後に1
回だけストレス緩和パルスを該メモリセルの制御ゲート
と基板との間に印加する手段と、 前記書き込みパルスが印加されたメモリセルのゲート絶
縁膜に与えられるストレスを緩和するために、書き込み
パルスの他に書き込み電圧よりも低いストレス緩和パル
スを用い、読み出し動作とは関係なしに、書き込みパル
スの印加の度にストレス緩和パルスを該メモリセルの制
御ゲートと基板との間に印加するか、又は複数回の書き
込みパルスの最後に1回だけストレス緩和パルスを該メ
モリセルの制御ゲートと基板との間に印加する手段と、 を具備してなることを特徴とする不揮発性半導体記憶装
置。 - 【請求項8】前記ストレス緩和パルスは、対応する動作
における消去パルス又は書き込みパルスとは逆バイアス
であることを特徴とする請求項5,6又は7に記載の不
揮発性半導体記憶装置。
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