JP5607297B2 - 不揮発性メモリのためのプログラム及び消去方法 - Google Patents
不揮発性メモリのためのプログラム及び消去方法 Download PDFInfo
- Publication number
- JP5607297B2 JP5607297B2 JP2008211989A JP2008211989A JP5607297B2 JP 5607297 B2 JP5607297 B2 JP 5607297B2 JP 2008211989 A JP2008211989 A JP 2008211989A JP 2008211989 A JP2008211989 A JP 2008211989A JP 5607297 B2 JP5607297 B2 JP 5607297B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- loop
- erase
- memory
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
図3に示すように、NANDフラッシュメモリ(NAND flash memory)は、NANDフラッシュアレイ(NAND flash array)を含むことができ、複数のワードラインを介して「X−バッファ(X−buffer)、ラッチ(latch)、及びデコーダ(decoder)」と「Y−バッファ(y−buffer)、ラッチ、及びデコーダ」にアクセスされ、複数のビットラインを介してページレジスタ(page register)及び感知増幅器(S/A:sense amplifier)、Y−ゲートにアクセスされる。NANDフラッシュメモリは、また外部信号の送信と受信のための出力ドライバ(output dirver)を備え、NANDフラッシュアレイにアクセスするための命令を送信し命令を受信するための命令レジスタ(command register)、制御ロジック(control logic)及び高電圧発生器(high voltage generator)を含むことができる。NANDフラッシュメモリは、NANDフラッシュアレイから又はNANDフラッシュアレイにデータアクセスの制御のためのグローバルバッファ(global buffer)、入出力バッファ(I/O Buffer)及びラッチも含むことができる。図3にはNANDフラッシュメモリの詳細構造が一例として示されており、他の構造又は変更されたものが用いられうる。NANDフラッシュアレイは、所望の配置と大きさになりうる。
図4A及び図4Bに示すように、X−デコーダ(X−decoder)130は、ワードラインWL、ストリング選択ライン(String Selection Line、以下、SSLとする)、グラウンド選択ライン(Ground Selection Line、以下、GSLとする)を含む複数のラインの電圧を制御し、これに対しページバッファ回路(page buffer circuit)150は、ビットライン110_1…110_M、例えば偶数と奇数のビットラインの電圧を制御する。図4A及び図4Bに示すように、SSLとビットラインとの交差点は、ストリング選択トランジスタ(String Selection Transistor、以下、SSTとする)であり、GSLとビットラインとの交差点は、グラウンド選択トランジスタ(Ground Selection Transistor、以下、GSTとする)であり、ワードラインWLとビットラインとの交差点は、メモリセルトランジスタ(Memory Cell Transistor、以下、MCTとする)MCT<0>…MCT<N−1>であり、NANDフラッシュアレイ110を構成する。選択トランジスタ、SSTとGSTは、図4Aに示すように、メモリセルトランジスタMCT<0>…MCT<N−1>と異なる構造を有するように構成されうる。これに対し、選択トランジスタ、SSTとGSTは、図4Bに示すように、メモリセルトランジスタMCT<0>…MCT<N−1>と同一構造を有するように構成されうる。ストリングに含まれた選択トランジスタ(SSTとGST)の数は可変できる。
図5A及び図5Bに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図5A及び図5Bに示すような本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作(Program operation)P41、時間遅延動作(time delay operation)P42、及び/又は検証読み出し動作(verify read operation)P43を含むことができる。本発明の実施の形態において時間遅延動作P42は、プログラム動作P41と検証読み出し動作P43との間にある。本発明の実施の形態において、時間遅延動作P42は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧Vthは、時間遅延動作P42の間に変更されうる。
図7に示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図7に示された本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作P51、時間遅延動作P53、及び/又は検証読み出し動作P52を含むことができる。本発明の実施の形態において時間遅延動作P53は、プログラム動作P51以後、及び検証読み出し動作P52以後にある。本発明の実施の形態において前記時間遅延動作P53は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P53の間に変更されうる。
図9A及び図9Bに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図9A及び図9Bに示された本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作P61、ソフト消去動作(S/E operation:soft erease operation)P62、及び/又は検証読み出し動作P63を含むことができる。本発明の実施の形態において、ソフト消去動作P62は、プログラム動作P61と検証読み出し動作P63との間にある。本発明の実施の形態において、ソフト消去動作P62は、電荷トラップ層で電荷が再分配及び/又は再結合されることを加速する。本発明の実施の形態において、ソフト消去動作P62から提供される電圧(又は電界)は、プログラム動作P61から提供される電圧(又は電界)より小さくありうる。
図10に示すように、正のプログラム電圧Vpgmが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
図11に示すように、正のソフト消去電圧が基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
図12に示すように、LOOP0は、プログラム動作P61、ソフト消去動作P62、及び/又は検証読み出し動作P63を含むことができる。図12に示すように、プログラム電圧Vpgmと検証電圧Vverifyは、選択されたワードラインに印加され、これに対しパス電圧Vpassと検証読み出し電圧Vreadとは、すべての選択されないワードラインに印加される。図12の本発明の実施の形態において、電圧VSEは、基板でソフト消去電圧として印加される。
図13A及び図13Bに示すように、消去ループは、一つ又はそれ以上の消去単位ループLOOPiを含むことができる。図13A及び図13Bに示すように、各単位消去ループLOOPiは、消去動作P1、時間遅延動作P2、及び/又は検証読み出し動作P3を含むことができる。本発明の実施の形態において、時間遅延動作P42は、消去動作P1と検証読み出し動作P3との間に存在できる。本発明の実施の形態において、時間遅延動作P2は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P2の間に変更されうる。
図15に示すように、消去ループは、一つ又はそれ以上の単位消去ループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図15に示す本発明の実施の形態において、各単位消去ループは、消去動作P11、時間遅延動作P13、及び/又は検証読み出し動作P12を含むことができる。本発明の実施の形態において時間遅延P13は、消去動作P11以後と検証読み出し動作P12以後でありうる。本発明の実施の形態において、時間遅延動作P13は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P13の間に変更されうる。
図17A及び図17Bに示すように、消去ループは、一つ又はそれ以上の単位消去ループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図17A及び図17Bに示す本発明の実施の形態において、各単位消去ループLOOPiは、消去動作P21、ソフトプログラム動作(S/P operation:soft program operation)P22、及び/又は検証読み出し動作P23を含むことができる。本発明の実施の形態において、ソフトプログラム動作P22は、消去動作P21と検証読み出し動作P23との間で行われうる。本発明の実施の形態において、ソフトプログラム動作P22は、電荷トラップ層で電荷が再分配及び/又は再結合されることを加速する。本発明の実施の形態において、ソフトプログラム動作P22から提供される電圧(又は電界)は、消去動作P21から提供される電圧(又は電界)より小さくありうる。
図18に示すように、正の消去電圧VERASEが基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
図19に示すように、正のソフトプログラム電圧VSPが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
図20に示すように、LOOP0は、消去動作、ソフトプログラム動作、及び/又は検証読み出し動作を含むことができる。図9に示すように、消去電圧VERASEは、基板に印加され、これに対し、ソフトプログラム電圧VSPと検証電圧Vverifyは、すべてのワードラインに印加されうる。
図22には、時間遅延動作又はソフトプログラム/消去動作は、検証読み出し動作後に行われる場合が示されている。図に示すように、一つの単位プログラムループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位プログラムループLOOP1は、ソフト消去動作S.Eを含むことができる。同様に、一つの単位消去ループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位消去ループLOOP1は、ソフトプログラム動作S.Pを含むことができる。プログラムと消去ループの両方で、時間遅延動作T.Dとソフト消去動作S.E/ソフトプログラム動作S.Pは、交互に適用されうる。本発明の実施の形態において、第1動作は、時間遅延動作T.D又はソフト消去動作S.E/ソフトプログラム動作S.Pでありうる。
図23において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。
図24において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。図24には、時間遅延動作又はソフトプログラム/消去動作は、検証読み出し動作後に行われる場合が示されている。
図25A〜図25Dは、本発明の実施の形態によるプログラムループを示す図である。
図25Bに示すように、共通プログラム電圧Vpgm0は、Loop0の各プログラム動作パルスP1、P3、P5として印加されうる。共通プログラム電圧Vpgm1は、Loop1で各プログラム動作パルスP1、P3、P5として印加されうる。共通プログラム電圧Vpgm2は、Loop2で各プログラム動作パルスP1、P3、P5として印加されうる。図25Bに示すように、共通時間遅延は、各Loop0、Loop1、…、LoopNで各時間遅延区間P2、P4、P6として加えられうる。しかしながら、本発明の実施の形態は、このような配置に限定されるものではない。
前記プログラムループは、一つ又はそれ以上の単位プログラムループLoop0、Loop1、…、LoopNを含むことができる。図25Cに示すように、各単位プログラムループは、一つ又はそれ以上のプログラム動作P1、P3、P5、一つ又はそれ以上のソフト消去動作P2、P4、P6及び/又は一つ又はそれ以上の検証読み出し動作P7を含むことができる。本発明の実施の形態において、ソフト消去動作P2、P4、P6は、電荷トラップ層内で電荷が充電再分配及び/又は再結合のための時間的区間を許容する。本発明の実施の形態において、ソフト消去動作P2、P4、P6は、検証読み出し動作後及び/又はプログラム動作と検証読み出し動作との間の変更によりプログラムされたセルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、プログラムされたセルのしきい電圧(Vth)は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷トラップ層で充電は、各プログラムループの間に最も低いエネルギーレベルから動作させうる。
消去ループは、一つ又はそれ以上の単位消去ループLoop0、Loop1、…、LoopNを含むことができる。図26Aに示すように、各単位消去ループは、一つ又はそれ以上の消去動作E1、E3、E5、一つ又はそれ以上の時間遅延動作E2、E4、E6及び/又は一つ又はそれ以上の検証読み出し動作E7を含むことができる。本発明の実施の形態において、時間遅延動作E2、E4、E6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、時間遅延動作E2、E4、E6は、検証読み出し動作後及び/又は消去動作と検証読み出し動作との間の変更によりプログラムされた(消去された)セルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、消去されたセルのしきい電圧(Vth)は、時間遅延動作の間に変更されうる。電荷トラップ層で充電は、各消去ループの間に最も低いエネルギーレベルから動作させうる。
図26Bに示すように、共通消去電圧Vers0は、Loop0の各消去動作パルスE1、E3、E5のように適用されうる。共通消去電圧Vers1は、Loop1で各消去動作パルスE1、E3、E5のように適用されうる。共通消去電圧Vers2は、Loop2で各消去動作パルスE1、E3、E5のように適用されうる。図26Bに示すように、共通時間遅延は、各Loop0、Loop1、…、LoopNで各時間遅延動作E2、E4、E6のように適用されうる。しかしながら、本発明の実施の形態において、このような配置に制限されない。
消去ループは、一つ又はそれ以上の単位消去ループLoop0、Loop1、…、LoopNを含むことができる。図26Cに示すように、各単位消去ループは、一つ又はそれ以上の消去動作E1、E3、E5、一つ又はそれ以上のソフトプログラム動作E2、E4、E6及び/又は一つ又はそれ以上の検証読み出し動作E7を含むことができる。本発明の実施の形態において、ソフトプログラム動作E2、E4、E6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、ソフトプログラム動作E2、E4、E6は、検証読み出し動作後及び/又は消去動作と検証読み出し動作との間の変更により消去されたセルのしきい電圧が減少又は変化することを防止できる。本発明の実施の形態において、消去されたセルのしきい電圧(Vth)は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷は、電荷トラップ層で消去ループの間に最も低いエネルギーレベルから移動することができる。
図27に示すように、NORフラッシュメモリは、メモリアレイ1100、X−選択器1200、Y−選択器1300、SA&WD1400、入/出力インタフェース1500、制御ロジック1600又はそのようなものを含む。
本発明によるフラッシュメモリ装置は、立体的に配列されたメモリセルを具備する。メモリセルは、MOSトランジスタを形成するための半導体基板として用いられる、積層された複数の半導体層を具備する。一方、議論の便宜のために、図28には、単に二つの半導体層(すなわち、第1半導体層100´及び第2半導体層200´)が示されているが、複数の半導体層が備えられうる。
上述した消去及びプログラム(又は書き込み)方法の記述された本発明の実施の形態は、図28のスタックフラッシュ構造に適用されている。
図29に示すように、フィン型構造において、半導体基板は、複数の領域に限定されうる。例えば、半導体基板は、セル領域A、周辺領域C、及びセル領域Aと周辺領域Cとの間の境界領域Bに区分されうる。セル領域Aは、メモリトランジスタの形成される部分であり、周辺領域Cは、メモリトランジスタの動作を制御するための周辺回路素子の形成される部分でありうる。境界領域Bは、セル領域A及び周辺領域Cと区分されて使用されることもできるが、それよりは、セル領域A及び周辺領域Bのエッジ部分を含むものと理解される。
図30A及び図30Bは、本発明の実施の形態によるソースとドレインのないフラッシュメモリを示す図である。
図31に示すように、NORフラッシュメモリ装置4000は、セルアレイ410、行選択器440、及び/又は列選択器450を含むことができる。
図33に示すように、メモリ制御部520に接続されたメモリ510を含むことができる。メモリ510は、前記で記述されたNANDフラッシュメモリ又はNORフラッシュメモリでありうる。したがって、メモリ510は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
図34に示すように、インタフェース515に接続されたメモリ510を含むことができる。メモリ510は、上述したNANDフラッシュメモリ又はNORフラッシュメモリでありうる。したがって、メモリ510は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
カードのように具体化されたメモリ510とメモリ制御部520とを有するという点を除くと、図35は、図33と似ている。例えば、カード530は、フラッシュメモリカードのようなメモリカードになりうる。すなわち、カード530は、デジタルカメラ、パーソナルコンピュータなどのような消費者電子機器とともに使用される産業標準のカードでありうる。メモリ制御部520が他(例えば、外部)の装置から受信された制御信号に基づいてメモリ510を制御できるように構成されうる。
図36は、ポータブル装置(portable device)6000を示している。前記ポータブル装置6000には、MP3プレーヤ(MP3 player)、ビデオプレーヤ(video player)、統合ビデオ及びオーディオプレーヤ(combination video and audio player)などがある。図36に示すように、ポータブル装置6000は、メモリ510とメモリ制御部520とを含むことができる。ポータブル装置6000は、エンコーダとデコーダ610を含むことができ、表示装置(presentation components)620とインタフェース630とを含むことができる。
本発明の実施の形態においてホストシステム7000は、カード530に制御信号を提供することができ、メモリ制御部520は、メモリ510の動作を制御することができる。
図38に示すように、システム2000は、マイクロプロセッサ(microprocessor)2100、ユーザインタフェース2200(例えば、キーパッド、キーボード及び/又はディスプレイ)、モデム2300、制御部2400、メモリ2500、及び/又はバッテリ2600を含むことができる。本発明の実施の形態において各システムの要素は、バス2001を介して互いに結合されうる。
Claims (30)
- 電荷保存層を有する不揮発性メモリ装置のプログラム方法であって、
少なくとも一つの単位プログラムループを行うステップを含み、
各単位プログラムループは、
ワードラインに少なくとも二つのプログラムパルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であることを特徴とする不揮発性メモリ装置のプログラム方法。 - 前記少なくとも二つのプログラムパルスと前記少なくとも二つの時間遅延は、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記検証パルスは、前記単位プログラムループの端に適用されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記少なくとも二つのプログラムパルスは、異なる大きさを有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記少なくとも二つのプログラムパルスは、異なる区間を有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記少なくとも二つのプログラムパルスは、異なる大きさと異なる区間とを有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記不揮発性メモリ装置は、電荷トラップフラッシュメモリであり、前記電荷保存層は、電荷トラップ層であることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記少なくとも二つの時間遅延は、1us〜900msの間であることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記少なくとも二つの時間遅延で電荷が前記電荷保存層内で再分配又は再結合されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記少なくとも二つのプログラムパルスは、前記不揮発性メモリ装置の制御ゲートに正のプログラム電圧を印加することにより生成されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 前記不揮発性メモリ装置は、NANDフラッシュメモリであることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
- 不揮発性メモリ装置であって、
複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、
少なくとも一つの単位プログラムループを行うプログラムロジックとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であり、
前記プログラムロジックは、前記各単位プログラムループに対して
複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、
前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とする不揮発性メモリ装置。 - メモリと、
前記メモリの制御のためのメモリ制御部とを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。 - メモリと、
前記メモリの制御のための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。 - 電荷保存層を有する不揮発性メモリ装置の消去方法であって、
少なくとも一つの単位消去ループを行うステップを含み、
各単位消去ループは、
ワードラインに少なくとも二つの消去パルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であることを特徴とする不揮発性メモリ装置の消去方法。 - 前記少なくとも二つの消去パルスと前記少なくとも二つの時間遅延とは、前記少なくとも二つの消去パルスのうちの何れかから始まり、交互に適用されることを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記検証パルスは、単位消去ループの端に適用されることを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記少なくとも二つの消去パルスは、異なる大きさを有することを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記少なくとも二つの消去パルスは、異なる区間を有することを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記少なくとも二つの消去パルスは、異なる大きさと異なる区間とを有することを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記不揮発性メモリ装置は、電荷トラップフラッシュメモリ装置であり、前記充電ストレージレイヤは、電荷トラップ層であることを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記少なくとも二つの時間遅延は、1us〜900msの間であることを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記少なくとも二つの時間遅延で電荷が電荷保存層内で充電再分配又は再結合されることを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記少なくとも二つの消去パルスは、前記不揮発性メモリ装置の基板に正のプログラム電圧を印加することにより生成されることを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 前記不揮発性メモリ装置は、NANDフラッシュメモリであることを特徴とする請求項16に記載の不揮発性メモリ装置の消去方法。
- 不揮発性メモリ装置であって、
複数のビットラインと複数のワードラインとにより接続したメモリセルトランジスタのアレイと、
プログラムロジックとを含み、
前記不揮発性メモリ装置は、チャージトラップ型フラッシュメモリ装置であり、
プログラムロジックは、少なくとも一つの単位消去ループを行うために、前記不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加するX−デコーダを含むことを特徴とする不揮発性メモリ装置。 - メモリと、
前記メモリを制御するためのメモリ制御部とを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。 - メモリと、
前記メモリを制御するための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、チャージトラップ型フラッシュメモリであり、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2007-0083606 | 2007-08-20 | ||
KR1020070083606A KR101401558B1 (ko) | 2007-08-20 | 2007-08-20 | 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
US12/191,400 US7778083B2 (en) | 2007-08-20 | 2008-08-14 | Program and erase methods for nonvolatile memory |
US12/191400 | 2008-08-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009070546A JP2009070546A (ja) | 2009-04-02 |
JP5607297B2 true JP5607297B2 (ja) | 2014-10-15 |
Family
ID=40382005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008211989A Active JP5607297B2 (ja) | 2007-08-20 | 2008-08-20 | 不揮発性メモリのためのプログラム及び消去方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7778083B2 (ja) |
JP (1) | JP5607297B2 (ja) |
KR (1) | KR101401558B1 (ja) |
CN (1) | CN101414483B (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101373186B1 (ko) * | 2007-08-22 | 2014-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
JP2011014817A (ja) * | 2009-07-06 | 2011-01-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5378255B2 (ja) * | 2010-02-02 | 2013-12-25 | 株式会社東芝 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法 |
KR20110096414A (ko) * | 2010-02-22 | 2011-08-30 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
KR101666941B1 (ko) | 2010-07-06 | 2016-10-17 | 삼성전자주식회사 | 비휘발성 메모리 장치와 이를 포함하는 반도체 시스템 |
KR101666406B1 (ko) | 2010-08-16 | 2016-10-17 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 프로그램 방법, 메모리 시스템 |
JP2012119019A (ja) * | 2010-11-30 | 2012-06-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR20120121170A (ko) * | 2011-04-26 | 2012-11-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
US8958233B2 (en) * | 2011-10-18 | 2015-02-17 | Micron Technology, Inc. | Stabilization of resistive memory |
KR101942274B1 (ko) | 2012-02-13 | 2019-01-28 | 삼성전자주식회사 | 저항성 메모리 장치 |
US9442842B2 (en) * | 2013-08-19 | 2016-09-13 | Sandisk Technologies Llc | Memory system performance configuration |
US9230663B1 (en) * | 2014-08-29 | 2016-01-05 | Sandisk Technologies Inc. | Programming memory with reduced short-term charge loss |
JP5952366B2 (ja) | 2014-10-02 | 2016-07-13 | ウィンボンド エレクトロニクス コーポレーション | 高信頼性不揮発性半導体メモリ |
TWI556246B (zh) * | 2015-01-29 | 2016-11-01 | 華邦電子股份有限公司 | 高可靠性非揮發性半導體儲存裝置及其資料抹除方法 |
CN105989879B (zh) * | 2015-02-06 | 2019-10-11 | 华邦电子股份有限公司 | 高可靠性非易失性半导体存储装置及其数据抹除方法 |
JP6144741B2 (ja) * | 2015-09-28 | 2017-06-07 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体メモリ |
KR102384959B1 (ko) * | 2015-10-30 | 2022-04-11 | 에스케이하이닉스 주식회사 | 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 |
US9721672B1 (en) | 2016-04-15 | 2017-08-01 | Sandisk Technologies Llc | Multi-die programming with die-jumping induced periodic delays |
US10262743B2 (en) * | 2016-10-25 | 2019-04-16 | Sandisk Technologies Llc | Command sequence for first read solution for memory |
US9952944B1 (en) | 2016-10-25 | 2018-04-24 | Sandisk Technologies Llc | First read solution for memory |
US10026486B1 (en) * | 2017-03-06 | 2018-07-17 | Sandisk Technologies Llc | First read countermeasures in memory |
CN108538331B (zh) * | 2017-03-06 | 2022-04-19 | 桑迪士克科技有限责任公司 | 存储器中的第一读取对策 |
JP2018147543A (ja) * | 2017-03-09 | 2018-09-20 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置 |
US10347315B2 (en) | 2017-10-31 | 2019-07-09 | Sandisk Technologies Llc | Group read refresh |
US10910061B2 (en) * | 2018-03-14 | 2021-02-02 | Silicon Storage Technology, Inc. | Method and apparatus for programming analog neural memory in a deep learning artificial neural network |
JP7239719B2 (ja) | 2019-08-28 | 2023-03-14 | 長江存儲科技有限責任公司 | フラッシュメモリデバイス |
CN113409871B (zh) * | 2021-06-30 | 2024-02-02 | 芯天下技术股份有限公司 | 一种擦除时间的获取方法、装置、电子设备及存储介质 |
US11875043B1 (en) * | 2022-08-29 | 2024-01-16 | Sandisk Technologies Llc | Loop dependent word line ramp start time for program verify of multi-level NAND memory |
US12046314B2 (en) | 2022-08-29 | 2024-07-23 | SanDisk Technologies, Inc. | NAND memory with different pass voltage ramp rates for binary and multi-state memory |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3410747B2 (ja) * | 1992-07-06 | 2003-05-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JPH0773685A (ja) * | 1993-09-06 | 1995-03-17 | Hitachi Ltd | 半導体不揮発性記憶装置 |
JP3578478B2 (ja) | 1993-12-14 | 2004-10-20 | 富士通株式会社 | 不揮発性半導体記憶装置 |
KR960035647A (ko) * | 1995-03-21 | 1996-10-24 | 김주용 | 플래쉬 메모리소자의 프로그램 방법 |
KR970029864A (ko) | 1995-11-21 | 1997-06-26 | 윌리엄 이. 힐러 | 비휘발성 메모리 장치의 스냅 프로그래밍 프리콘디셔닝 공정 |
TW365001B (en) | 1996-10-17 | 1999-07-21 | Hitachi Ltd | Non-volatile semiconductor memory apparatus and the operation method |
JPH1131391A (ja) | 1997-07-10 | 1999-02-02 | Sony Corp | 不揮発性半導体記憶装置 |
US5978274A (en) | 1998-08-03 | 1999-11-02 | Winbond Electronics Corp. | Method for erasing split-gate flash memory |
US6198662B1 (en) | 1999-06-24 | 2001-03-06 | Amic Technology, Inc. | Circuit and method for pre-erasing/erasing flash memory array |
KR100335779B1 (ko) | 1999-12-29 | 2002-05-09 | 박종섭 | 플래쉬 메모리 소자의 소거 방법 |
EP1128540A1 (en) * | 2000-02-23 | 2001-08-29 | STMicroelectronics S.r.l. | Structure for electrically connecting microelectromechanical devices,in particular microactuators for hard disk drives |
JP4002712B2 (ja) | 2000-05-15 | 2007-11-07 | スパンション エルエルシー | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法 |
KR20010108656A (ko) | 2000-05-30 | 2001-12-08 | 윤종용 | 플래쉬 메모리의 프로그래밍 방법 |
US6385093B1 (en) | 2001-03-30 | 2002-05-07 | Advanced Micro Devices, Inc. | I/O partitioning system and methodology to reduce band-to-band tunneling current during erase |
US6643181B2 (en) | 2001-10-24 | 2003-11-04 | Saifun Semiconductors Ltd. | Method for erasing a memory cell |
JP3980874B2 (ja) | 2001-11-30 | 2007-09-26 | スパンション エルエルシー | 半導体記憶装置及びその駆動方法 |
US6687158B2 (en) | 2001-12-21 | 2004-02-03 | Fujitsu Limited | Gapless programming for a NAND type flash memory |
JP4004811B2 (ja) * | 2002-02-06 | 2007-11-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR20040008526A (ko) | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 소거 방법 |
JP2005092923A (ja) | 2003-09-12 | 2005-04-07 | Renesas Technology Corp | 半導体記憶装置 |
US7177199B2 (en) * | 2003-10-20 | 2007-02-13 | Sandisk Corporation | Behavior based programming of non-volatile memory |
KR100513309B1 (ko) | 2003-12-05 | 2005-09-07 | 삼성전자주식회사 | 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들 |
US7092288B2 (en) * | 2004-02-04 | 2006-08-15 | Atmel Corporation | Non-volatile memory array with simultaneous write and erase feature |
KR100536613B1 (ko) | 2004-04-09 | 2005-12-14 | 삼성전자주식회사 | 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법 |
US7133313B2 (en) | 2004-04-26 | 2006-11-07 | Macronix International Co., Ltd. | Operation scheme with charge balancing for charge trapping non-volatile memory |
KR100634172B1 (ko) | 2004-05-04 | 2006-10-16 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 프로그램 방법 |
KR100635203B1 (ko) | 2004-05-14 | 2006-10-16 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 장치 및 그 구동 방법 |
JP4664707B2 (ja) | 2004-05-27 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
KR100672172B1 (ko) | 2005-06-30 | 2007-01-19 | 주식회사 하이닉스반도체 | 프로그램 속도를 향상시키는 ispp 방식을 이용한플래시 메모리 장치의 프로그램 방법 |
JP2007035214A (ja) | 2005-07-29 | 2007-02-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2007066459A (ja) * | 2005-09-01 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその書き換え方法 |
KR101348173B1 (ko) * | 2007-05-25 | 2014-01-08 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템 |
KR101373186B1 (ko) * | 2007-08-22 | 2014-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
-
2007
- 2007-08-20 KR KR1020070083606A patent/KR101401558B1/ko active IP Right Grant
-
2008
- 2008-08-14 US US12/191,400 patent/US7778083B2/en active Active
- 2008-08-20 JP JP2008211989A patent/JP5607297B2/ja active Active
- 2008-08-20 CN CN200810179960.3A patent/CN101414483B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN101414483B (zh) | 2014-05-07 |
KR20090019296A (ko) | 2009-02-25 |
KR101401558B1 (ko) | 2014-06-09 |
US7778083B2 (en) | 2010-08-17 |
JP2009070546A (ja) | 2009-04-02 |
CN101414483A (zh) | 2009-04-22 |
US20090052255A1 (en) | 2009-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5607297B2 (ja) | 不揮発性メモリのためのプログラム及び消去方法 | |
JP5512936B2 (ja) | 不揮発性メモリのプログラム及び消去方法 | |
JP5350713B2 (ja) | 不揮発性メモリのためのプログラム方法 | |
KR102005849B1 (ko) | 3 차원 비휘발성 메모리 소자의 초기화 방법 | |
KR101691088B1 (ko) | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 | |
US9053794B2 (en) | Nonvolatile memory device and related method of operation | |
KR101682666B1 (ko) | 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템 | |
KR101762828B1 (ko) | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 | |
KR101913331B1 (ko) | 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법 | |
US9324440B2 (en) | Nonvolatile memory devices, operating methods thereof and memory systems including the same | |
KR102057283B1 (ko) | 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법 | |
US10360978B2 (en) | Semiconductor memory device for performing coding program and operating method thereof | |
KR20160046954A (ko) | 불휘발성 메모리 장치의 동작 방법 | |
KR102497212B1 (ko) | 비휘발성 메모리 장치 및 이의 동작 방법 | |
CN109524045B (zh) | 非易失性存储器器件及其操作方法 | |
KR101458792B1 (ko) | 플래시 메모리 장치 | |
US11315646B2 (en) | Memory device having improved data reliability by varying program sequences | |
KR101666567B1 (ko) | 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 | |
US10803958B2 (en) | Non-volatile memory device and a method of operating the same | |
KR20110094989A (ko) | 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 | |
KR101691094B1 (ko) | 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 | |
KR20240110432A (ko) | 비휘발성 메모리 장치 및 그의 동작 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130321 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130423 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140404 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140805 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140828 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5607297 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |