JP5378255B2 - 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法 - Google Patents

不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法に関する。
従来のＬＳＩ（Large Scale Integration）は、シリコン基板上の２次元平面内に素子を集積している。半導体記憶装置（メモリ）については、記憶容量を増加させるために一素子の寸法を小さくする(微細化する)必要がある。しかし、近年その微細化も技術的、コスト的に困難なものになってきている。
微細化のためにはフォトリソグラフィの技術の向上が必要であるが、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、さらなる微細化のためにはＥＵＶ（Extreme Ultra Violet）露光機の導入が必要である。
しかし、ＥＵＶ露光機はコストが非常に高く、導入するのは現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎えることが予想される。
そこで、メモリの３次元化などのアイデアが多数出されている。しかし、一般的な３次元メモリデバイスは、各層毎に少なくとも３回のリソグラフィ工程を含むプロセスを必要とするため、３次元化してもコストを低減することはできず、むしろ４層以上積層化するとコストの増加を招いてしまう。
本願出願人らは、上記問題に鑑み、一括加工型３次元積層メモリセルを提案した（例えば、特許文献１参照。）。この方法によれば、積層数に寄らず、一括して積層メモリを形成することが可能なため、コストの増加を抑えることが可能となる。
これらコスト増加を抑制することが可能な３次元一括加工メモリは、メモリセルとしてＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタを採用している。
ここで、既提案の３次元一括加工型メモリは、従来のＮＡＮＤ型フラッシュメモリと同様の動作をさせている。しかし、メモリセル部分はフローティングゲートを持つ構造ではなく、チャージトラップ絶縁膜にチャージを書き込む、いわゆるＭＯＮＯＳ型セルを採用している。
また、一括加工型のプロセスにより、ＭＯＮＯＳ絶縁膜は穴側壁に一様に成膜されており、セル部分のみならずセル間（以下、「ＣＧ−ＣＧ間」とも言う。）層間膜部分にも連続して成膜されている。そのため、隣接セルの影響を受け、書き込まれた電荷が移動することによるデータリテンションの劣化が懸念されている。
この隣接セルの影響は、データの書き込み消去を繰り返し行うことに関係している。すなわち、データの書き込み消去の繰り返し動作によって、隣接セル間のＭＯＮＯＳ絶縁膜への負荷が蓄積されるためと考えられている。
特開２００９−１４６９５４号公報
本発明は、データの書込み消去の繰り返し動作によるデータリテンション特性を改善する不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法を提供する。
本発明の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、電荷蓄積膜と、前記電荷蓄積膜の一方の面に隣接して設けられた第１の絶縁膜層と、前記電荷蓄積膜の他方の面に隣接して設けられた第２の絶縁膜層と、前記第１の絶縁膜層に隣接して設けられた半導体部と、前記第２の絶縁膜層に隣接して設けられた複数の電極部と、を有し、前記複数の電極部は、電極間絶縁膜を介して積層され、前記電荷蓄積膜、前記第１の絶縁膜、前記第２の絶縁膜および前記半導体部は、前記複数の電極部が前記電極間絶縁膜を介して積層された構造体において前記積層の方向に沿って貫通する孔に設けられ、前記制御部は、前記電荷蓄積膜への正孔の注入、および、前記電荷蓄積膜からの電子の引き抜き、の少なくともいずれかを行う消去動作を行う際、前記電極部から消去対象となる前記電荷蓄積膜へ与える第１の電圧を、互いに一方向に隣接する電極部について異なるタイミングで各々印加する制御を行うことを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の他の一態様によれば、電荷蓄積膜と、前記電荷蓄積膜の一方の面に隣接して設けられた第１の絶縁膜層と、前記電荷蓄積膜の他方の面に隣接して設けられた第２の絶縁膜層と、前記第１の絶縁膜層に隣接して設けられた半導体部と、前記第２の絶縁膜層に隣接して設けられた複数の電極部と、を有し、前記複数の電極部は、電極間絶縁膜を介して積層され、前記電荷蓄積膜、前記第１の絶縁膜、前記第２の絶縁膜および前記半導体部は、前記複数の電極部が前記電極間絶縁膜を介して積層された構造体において前記積層の方向に沿って貫通する孔に設けられた不揮発性半導体記憶装置の駆動方法であって、前記電荷蓄積膜への正孔の注入、および、前記電荷蓄積膜からの電子の引き抜き、の少なくともいずれかを行う消去動作を行う際、前記電極部から消去対象となる前記電荷蓄積膜へ与える第１の電圧を、互いに一方向に隣接する電極部について異なるタイミングで各々印加することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明によれば、データの書込み消去の繰り返し動作によるデータリテンション特性を改善する不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法が提供される。
本実施の形態に係る不揮発性半導体記憶装置を説明する模式図である。 本実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。 本実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 本実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 本実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。 比較例を説明する図で、（ａ）は配線膜ＷＬへの電圧印加の状態を示す図、（ｂ）は（ａ）の電圧印加に対応した印加タイミングを示す図である。 メモリセル部分の拡大図である。 消去動作時のチャネル層表面の電界分布を説明する図で、（ａ）は配置関係を示す模式図、（ｂ）は電界分布のシミュレーション結果を示す図である。 本実施の形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、本実施の形態に係る不揮発性半導体記憶装置を説明する模式図である。
すなわち、同図（ａ）および同図（ｂ）は、後述の配線膜ＷＬへの電圧印加の状態をそれぞれ示す図、同図（ｃ）および同図（ｄ）は、同図（ａ）および同図（ｂ）の電圧印加に対応した印加タイミングをそれぞれ示す図である。
図２は、本実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、本実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、本実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、本実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
本発明の実施の形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
まず、図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵを備える。
不揮発性半導体記憶装置１１０は、さらに、制御部ＣＴＵを備えても良い。これらメモリ部ＭＵおよび制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵおよび制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
半導体基板１１においては、例えば、メモリセルＭＣが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１および回路部ＣＵの少なくともいずれかに設けることができる。
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
図２および図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜（電極部）ＷＬと複数の電極間絶縁膜１４とを有する。
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
積層構造体ＭＬにおける電極膜ＷＬおよび電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬおよび電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。電極膜ＷＬは、例えば、消去ブロック単位で分断される。
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３および図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体部である半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電荷蓄積膜４８と、内側絶縁膜（第１の絶縁膜）４２と、外側絶縁膜（第２の絶縁膜）４３と、配線ＷＲと、を有する。
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、電荷蓄積膜４８および内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、電荷蓄積膜４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この電荷蓄積膜４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。したがって、メモリセルＭＣの電荷蓄積膜４８における電極膜ＷＬの位置が記憶領域として機能し、電荷蓄積膜４８の延出方向に沿って複数の記憶領域が設けられることになる。
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属および合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
電極間絶縁膜１４および内側絶縁膜４２および外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２および外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
電荷蓄積膜４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜４８は、単層膜でも良く、また積層膜でも良い。
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、電荷蓄積膜４８および外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
また、図２および図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。
本具体例においては、２本の半導体ピラーＳＰは接続部ＣＰ（接続部半導体層）によって接続されている。
すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１および第２半導体ピラーＳＰ１およびＳＰ２と同じ材料が用いられる。
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１および第２半導体ピラーＳＰ１およびＳＰ２に対向する部分に溝（後述する溝ＣＴＲ）が設けられ、溝の内部に、外側絶縁膜４３、電荷蓄積膜４８および内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、上記の溝における外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２および接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２および半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
これにより、第１および第２半導体ピラーＳＰ１およびＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
なお、接続部ＣＰは、第１および第２半導体ピラーＳＰ１およびＳＰ２を電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部ＣＰは、第１および第２半導体ピラーＳＰ１およびＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。この場合、接続部ＣＰに対向する電荷蓄積膜４８は記憶部として機能させないが、説明を簡単にするために、接続部ＣＰに対向する電荷蓄積膜４８の部分も「記憶層」という名称を用いる。
図２および図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１およびビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬおよびビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９および２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）および（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）およびＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）および（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）および（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡおよび電極膜ＷＬＢの形状を有している。
図４および図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）および第２領域（電極膜ＷＬＢ）に分かれている。
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡおよび電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと第３および第４半導体ピラーＳＰ３およびＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３および第４半導体ピラーＳＰ３およびＳＰ４と電荷蓄積膜４８との間、並びに、電荷蓄積膜４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間、並びに、電荷蓄積膜４８とバックゲートＢＧとの間、にも設けられる。
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
（駆動方法：消去動作）
次に、本実施の形態に係る不揮発性半導体記憶装置１１０の消去動作について説明する。なお、消去動作は、電荷蓄積膜４８への正孔の注入、および、電荷蓄積膜４８からの電子の引き抜き、の少なくともいずれかを行う動作である。
メモリセルＭＣとなるメモリセルトランジスタは、しきい値が低い状態（消去状態）と、前記しきい値が低い状態よりも相対的にしきい値が高い状態（書き込み状態）と、を有する。そして、消去動作は、メモリセルトランジスタのしきい値を、低い側に設定する動作である。
なお、書き込み動作は、電荷蓄積膜４８への電子の注入、および、電荷蓄積膜４８からの正孔の引き抜き、の少なくともいずれかを行う動作である。すなわち、書き込み動作は、メモリセルトランジスタのしきい値を、高い側に設定する動作である。
本実施の形態に係る不揮発性半導体記憶装置１１０では、制御部ＣＴＵ（図２参照）が、連続する電荷蓄積膜４８に設けられた複数のメモリセルＭＣの記憶領域に記憶された情報を消去する１動作を行うにあたり、電極膜ＷＬから消去対象となる記憶領域へ与える電圧を、互いに隣接する電極膜ＷＬについて異なるタイミングで各々印加する制御を行う。ここで、隣接する電極膜ＷＬとは、電荷蓄積膜４８が延設された方向（電荷蓄積膜４８の主面に沿った方向）のうちの一方向（例えば、Ｚ軸方向）に隣り合わせとなる電極膜ＷＬのことを言う。
図１に示す例では、１つの半導体ピラー（ＳＰ１またはＳＰ２）における複数の電極膜ＷＬについて、消去の際に印加される電圧が、同じ半導体ピラーにおける隣接する電極膜ＷＬで異なるタイミングで印加される。
例えば、第１半導体ピラーＳＰ１に対応した電極膜ＷＬ０Ｓ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓについて、一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２Ｓと（図１（ａ）参照）、他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３Ｓと（図１（ｂ）参照）で、異なるタイミングで消去対象となるメモリセルを選択する電圧を印加する。
また、第２半導体ピラーＳＰ２に対応した電極膜ＷＬ０Ｄ、ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄについて、一つおきとなる電極膜ＷＬ０Ｄ、ＷＬ２Ｄと（図１（ａ）参照）、他の一つおきとなる電極膜ＷＬ１Ｄ、ＷＬ３Ｄと（図１（ｂ）参照）で、異なるタイミングで消去対象となるメモリセルを選択する電圧を印加する。
ここで、不揮発性半導体記憶装置１１０においては、消去動作（電荷蓄積膜４８への正孔の注入、および、電荷蓄積膜４８からの電子の引き抜き、の少なくともいずれかを行う動作）の際に、制御部ＣＴＵは、バックゲートＢＧに正極性の消去時バックゲート電圧ＶｅｒａＮＳを印加する。
不揮発性半導体記憶装置１１０においては、チャネル層（半導体ピラーＳＰおよび接続部ＣＰ）が、半導体基板１１に接続されていない。このため、例えば、選択ゲート電極ＳＧの端部にＧＩＤＬ（Gate-Induced-Drain-Leakage）電流を発生させ、そこで発生したホールをチャネル層内部に転送することで、チャネル層の電位を上昇させる。
消去動作の際に、制御部ＣＴＵは、消去対象となるメモリセルの電極膜ＷＬを、例えば接地電位ＧＮＤ（すなわち、基準電位Ｖ００であり、例えば０ボルト）に設定し、配線ＷＲに、基準電位Ｖ００を基準にして正極性の電圧である消去電圧Ｖｅｒａを印加する。
制御部ＣＴＵは、メモリセルの電極膜ＷＬに接地電位ＧＮＤ（基準電位Ｖ００）を印加するにあたり、一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２Ｓおよび電極膜ＷＬ０Ｄ、ＷＬ２Ｄに与えるタイミングと、他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３Ｓおよび電極膜ＷＬ１Ｄ、ＷＬ３Ｄに与えるタイミングとをずらすようにしている。つまり、電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄと、電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄとでは、基準電位Ｖ００が同時に印加されることはない。
この電圧印加のタイミングを図１（ｃ）、（ｄ）によって説明する。
図１（ｃ）は、一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄに与える基準電位Ｖ００のタイミングを、図１（ａ）に示す状態から図１（ｂ）に示す状態に至るまでの時間変化で示した図である。また、図１（ｄ）は、他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄに与える基準電位Ｖ００のタイミングを、図１（ａ）に示す状態から図１（ｂ）に示す状態に至るまでの時間変化で示した図である。両図とも、消去電圧Ｖｅｒａ、消去時選択ゲート電圧ＶｅｒａＧ、および消去時バックゲート電圧ＶｅｒａＮＳを参考に示している。
なお、以下の説明では、１つの連続する電荷蓄積膜４８に設けられた複数のメモリセルにおける全ての記憶領域の消去動作を１回行う期間を消去期間Ｅ、一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄに対応した記憶領域の消去動作を行う期間を第１の消去期間Ｅ１、他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄに対応した記憶領域の消去動作を行う期間を第２の消去期間Ｅ２ということにする。
先ず、第１の消去期間Ｅ１について説明する。
図１（ｃ）の第１の消去期間Ｅ１側で表されるように、制御部ＣＴＵは、配線ＷＲに、消去電圧Ｖｅｒａを印加する。制御部ＣＴＵは、消去電圧Ｖｅｒａの印加開始にわずかに遅れて、ソース側選択ゲート電極ＳＧＳおよびドレイン側選択ゲート電極ＳＧＤに、正極性の電圧であって、最大値が消去電圧Ｖｅｒａの最大値よりも低い消去時選択ゲート電圧ＶｅｒａＧを印加する。また、制御部ＣＴＵは、消去時選択ゲート電圧ＶｅｒａＧの印加開始にわずかに遅れて、バックゲートＢＧに、正極性の電圧であって、最大値が消去時選択ゲート電圧ＶｅｒａＧよりも低い消去時バックゲート電圧ＶｅｒａＮＳを印加する。さらに、制御部ＣＴＵは、消去対象となるメモリセルの一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄに基準電位Ｖ００を印加する。
一方、図１（ｄ）の第１の消去期間Ｅ１側で表されるように、制御部ＣＴＵは、第１の消去期間Ｅ１において、他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄに基準電位Ｖ００を印加しない。その代わり、他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄには、基準電位Ｖ００より大きい正極性の電圧であって、最大値が消去時選択ゲート電圧ＶｅｒａＧより低い中間電圧Ｖｍを与える。なお、中間電位Ｖｍの最大値は、消去時バックゲート電圧ＶｅｒａＮＳの最大値と同じであっても、異なっていてもよい。
消去対象となっていない電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄは、フローティングでも良い。なお、フローティングの場合は、電位が安定しないためディスターブを受ける可能性がある。例えば、半導体ピラーＳＰの電位の上昇に伴い、フローティングの電極膜ＷＬもカップリングで電位上昇すれば、メモリセルの情報は消去されない。しかし、フローティングの電極膜ＷＬは、上下の配線膜ＷＬともカップリングしており、この配線膜ＷＬとのカップリングが強い場合には電位が上昇せず、わずかな消去が起こる懸念がある。したがって、このような誤消去が起こらないよう、消去対象となっていない電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄには、中間電位Ｖｍ等を外部から与える制御を行うことが望ましい。
次に、第２の消去期間Ｅ２について説明する。
図１（ｃ）の第２の消去期間Ｅ２側で表されるように、制御部ＣＴＵは、配線ＷＲに、消去電圧Ｖｅｒａを印加する。制御部ＣＴＵは、消去電圧Ｖｅｒａの印加開始にわずかに遅れて、ソース側選択ゲート電極ＳＧＳおよびドレイン側選択ゲート電極ＳＧＤに、正極性の電圧であって、最大値が消去電圧Ｖｅｒａの最大値よりも低い消去時選択ゲート電圧ＶｅｒａＧを印加する。また、制御部ＣＴＵは、消去時選択ゲート電圧ＶｅｒａＧの印加開始にわずかに遅れて、バックゲートＢＧに、正極性の電圧であって、最大値が消去時選択ゲート電圧ＶｅｒａＧよりも低い消去時バックゲート電圧ＶｅｒａＮＳを印加する。さらに、制御部ＣＴＵは、消去対象となるメモリセルの他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄに基準電位Ｖ００を印加する。
一方、図１（ｄ）の第２の消去期間Ｅ２側で表されるように、制御部ＣＴＵは、第２の消去期間Ｅ２において、一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄに基準電位Ｖ００を印加しない。その代わり、一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄには、基準電位Ｖ００より大きい正極性の電圧であって、最大値が消去時選択ゲート電圧ＶｅｒａＧより低い中間電圧Ｖｍを与える。なお、中間電位Ｖｍの最大値は、消去時バックゲート電圧ＶｅｒａＮＳの最大値と同じであっても、異なっていてもよい。
ここで、消去対象となっていない電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄはフローティングでも良いが、上記と同様、誤消去を防止する観点から、中間電圧Ｖｍ等を外部から与える制御を行うことが望ましい。
このように、第１の消去期間Ｅ１および第２の消去期間Ｅ２による消去期間Ｅの全体において、Ｚ軸方向に隣接する電極膜ＷＬには、基準電位Ｖ００と中間電圧Ｖｍとが交互に印加される状態となる。
上記の例では、消去期間Ｅを第１の消去期間Ｅ１と第２の消去期間Ｅ２とに分け、一つおきとなる電極膜ＷＬ０Ｓ、ＷＬ２ＳおよびＷＬ０Ｄ、ＷＬ２Ｄと、他の一つおきとなる電極膜ＷＬ１Ｓ、ＷＬ３ＳおよびＷＬ１Ｄ、ＷＬ３Ｄとに異なるタイミングで基準電位Ｖ００を与えるようにしたが、電荷蓄積膜４８が延設された方向のうち一方向（例えば、Ｚ軸方向）に隣接する電極膜ＷＬについて、異なるタイミングで基準電位Ｖ００を与える制御であれば、これ以外の区分けであってもよい。
例えば、Ｚ軸方向にｎ個（ｎは２以上の整数）おきとなる電極膜ＷＬの群を複数構成し、各群ごとに異なるタイミングで基準電位Ｖ００を与えるようにしたり、Ｚ軸方向に沿った複数のメモリセルの電極膜ＷＬごとに異なるタイミングで基準電位Ｖ００を与えるようにしてもよい。
なお、消去期間にかかる時間の短縮の観点から、上記説明したＺ軸方向に一つおきの電極膜ＷＬの群と他の一つおきの電極膜ＷＬの群との２つの群に分け、２つの群ごとに異なるタイミングで基準電位Ｖ００を与える制御が望ましい。
（比較例）
図６は、比較例を説明する図で、（ａ）は配線膜ＷＬへの電圧印加の状態を示す図、（ｂ）は（ａ）の電圧印加に対応した印加タイミングを示す図である。消去動作においては、配線ＷＲには、消去電圧Ｖｅｒａが印加され、ドレイン側選択ゲート電極ＳＧＤおよびソース側選択ゲート電極ＳＧＳには、消去時選択ゲート電圧ＶｅｒａＧが印加され、バックゲートＢＧには、消去時バックゲート電圧ＶｅｒａＮＳが印加される。なお、バックゲートＢＧは、接地電位ＧＮＤ（すなわち基準電位Ｖ００）の場合もある。また、電極膜ＷＬは、接地電位ＧＮＤ（すなわち基準電位Ｖ００）に設定される。
例えば、図６（ｂ）に示すように、消去電圧Ｖｅｒａは、基準電位Ｖ００から上昇し、最大値で一定時間保持された後、低下して基準電位Ｖ００に戻る。消去時選択ゲート電圧ＶｅｒａＧは、消去電圧Ｖｅｒａの上昇開始からわずかに遅れて基準電位Ｖ００から上昇し、消去電圧Ｖｅｒａより低い最大値で一定時間保持された後、消去電圧Ｖｅｒａが立ち下がるわずか前に低下して基準電位Ｖ００に戻る。また、消去時バックゲート電圧ＶｅｒａＮＳは、消去時選択ゲート電圧ＶｅｒａＧの上昇開始からわずかに遅れて基準電位Ｖ００から上昇し、消去時選択ゲート電圧ＶｅｒａＧより低い最大値で一定時間保持された後、消去時選択ゲート電圧ＶｅｒａＧが立ち下がるわずか前に低下して基準電位Ｖ００に戻る。一方、電極膜ＷＬの電位は、基準電位Ｖ００で、一定である。なお、バックゲートＢＧの電位が基準電位Ｖ００の場合には、基準電位Ｖ００で、一定である。
比較例では、消去動作の際、半導体ピラー（第１の半導体ピラーＳＰ１、第２の半導体ピラーＳＰ２におけるＺ軸方向に並ぶ複数のメモリセルの電極膜ＷＬに同時に基準電位Ｖ００を印加している。これにより、メモリセルの電極膜ＷＬと第１の半導体ピラーＳＰ１および第２の半導体ピラーＳＰ２との交差部分に形成される記憶層の記憶領域に正孔が注入され、消去が行われる。
図７は、メモリセル部分の拡大図である。ここでは、一つの半導体ピラーＳＰにおける片側２つの電極膜ＷＬに対応するメモリセルの部分のみを示している。また、電子や正孔の動きは模式的に示している。
１つのメモリセルでは、電極膜ＷＬの位置における電荷蓄積膜４８が記憶領域ＭＥとなる。この記憶領域ＭＥへの電子の注入、および正孔の引き抜きの少なくともいずれかを行うことで書き込みが行われる。図７に示す例では、書き込み時に記憶領域ＭＥへ電子が注入される。
消去動作の際には、電荷蓄積膜４８の記憶領域ＭＥへの正孔の注入、および電子の引き抜きの少なくともいずれかを行う。図７に示す例では、消去動作時に記憶領域ＭＥへ正孔が注入される。
このような記憶領域ＭＥへの書き込みや消去では、電極膜ＷＬとチャネル層となる半導体ピラーとの間に書き込みや消去に応じた電圧が印加され、記憶領域ＭＥへの電子の注入や正孔の注入が制御される。
ここで、書き込み動作や消去動作の際の電圧印加による電界の影響は、電極膜ＷＬとチャネル層との間にある記憶領域ＭＥのほか、電極膜ＷＬと電極膜ＷＬとの間にある電極間絶縁膜１４にも及ぶと考えられる。
特に、消去動作時には書き込み動作時に比べて大きな電圧が印加されることから、電極間絶縁膜１４とチャネル層との間にある蓄積層４８にもチャネル層から内側絶縁膜４２を通過して正孔が注入されやすく、電極間絶縁膜１４とチャネル層との間の電荷蓄積膜４８に欠陥（準位）を発生させる原因となり得る。電極間絶縁膜１４とチャネル層との間の電荷蓄積膜４８は記憶領域ＭＥと繋がっているため、このような欠陥が発生すると、記憶領域ＭＥに蓄積した電子が移動することによるデータリテンションの劣化の原因となる。
図８は、消去動作時のチャネル層表面の電界分布を説明する図で、（ａ）は３つの電極膜ＷＬを中心とした配置関係を示す模式図、（ｂ）は（ａ）における電極膜ＷＬと半導体ピラーＳＰのチャネル層との間に電圧を印加した際の電界分布のシミュレーション結果を示す図である。同図（ａ）における横方向、および同図（ｂ）における縦軸はチャネル層のＺ軸方向の位置を示している。また、同図（ｂ）で示す電界分布は、比較例と本実施の形態とを各々示している。
比較例における電界分布では、全ての電極膜ＷＬ（１）〜（３）とチャネル層との間に一定の電位（例えば、−２０Ｖ）の差が生じている。この場合、電極間絶縁膜１４とチャネル層との間にも電極膜ＷＬとチャネル層との間の電位差に近い電位差が発生している。電極膜ＷＬとチャネル層との間の電界が、電極間絶縁膜１４とチャネル層との間にも影響していることが分かる。
一方、本実施の形態における電界分布では、図８（ａ）に示す３つの電極膜ＷＬ（１）〜（３）のうち、中央の電極膜ＷＬ（２）に基準電位Ｖ００が印加され、これに隣接する電極膜ＷＬ（１）、（３）に中間電圧Ｖｍが印加されてる。これにより、電極膜ＷＬ（２）とチャネル層との間には一定の電位（例えば、−２０Ｖ）の差が生じているが、隣接の電極膜ＷＬ（１）、（３）とチャネル層との間には、電極膜ＷＬ（２）とチャネル層との電位差から中間電圧Ｖｍだけ少ない電位差が生じることになる。
したがって、電極間絶縁膜１４とチャネル層との間の電位差について、比較例と本実施の形態とでは、図８（ｂ）の矢印Ａで示す差が生じることになる。すなわち、この矢印Ａで示す差は、消去動作の際の電極間絶縁膜１４とチャネル層との間への電界ストレスの差となり、比較例に比べて電位差の小さい本実施の形態では、消去動作時の電極間絶縁膜１４とチャネル層との間への電界ストレスが小さいことになる。
不揮発性半導体記憶装置において消去動作を繰り返すと、上記のような電極間絶縁膜１４とチャネル層との間の電荷蓄積膜４８への電界ストレスは蓄積されることから、本実施の形態のように比較例に比べて電界ストレスが小さいと、消去動作を繰り返すことによるストレスの蓄積の差は顕著に現れることになる。
したがって、比較例に比べて本実施の形態に係る不揮発性半導体記憶装置１１０では、電極間絶縁膜１４とチャネル層との間の電荷蓄積膜４８への電界ストレスの蓄積を抑制し、データリテンション特性の向上を図ることができるようになる。
（駆動回路構成）
図９は、本実施の形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、ｍ（ｍは１以上の整数）個のストリングを有するブロックがｎ（ｎは１以上の整数）個設けられたものである。デコーダは、ローデコーダであり、セルアレイのブロックごとにｎ個設けられている。つまり、ブロック０はローデコーダ０、ブロック１はローデコーダ１、…、ブロックｉはローデコーダｉ、…、ブロックｎはローデコーダｎに対応して設けられている。
ブロックｉに接続されるローデコーダｉは、ブロックｉのｍ個のストリングにドレイン側選択ゲート電極ＳＧＤに信号ＳＧＤ１＜ｉ＞〜ＳＧＤｍ＜ｉ＞を与え、ソース側選択ゲート電極ＳＧＳに信号ＳＧＳ１＜ｉ＞〜ＳＧＳｍ＜ｉ＞を与える。また、ローデコーダｉは、ブロックｉの電極膜ＷＬに層単位で信号を与える。図９に示す例では、４層の電極膜ＷＬがあることから、信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を与える。ローデコーダｉ以外のローデコーダも同様な構成であり、対応するブロックに上記と同様な信号を与える。
また、セルアレイの各ブロック０〜ｎには、各ブロックのｍ個のストリングに共通してビット線ＢＬ０〜ＢＬｍが接続され、各ブロックには共通のソース線ＳＬが接続される。
ビット線ＢＬ０〜ＢＬｍやソース線ＳＬへ送る信号の制御、ローデコーダの制御は、ドライバ回路ＤＶ１〜ＤＶ４が行う。ドライバ回路ＤＶ１〜ＤＶ４は、各ブロック０〜ｎにおける各々の信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を制御する回路である。ドライバ回路ＤＶ１は、各ブロック０〜ｎの信号ＷＬ１＜ｉ＞を制御し、ドライバ回路ＤＶ２は、各ブロック０〜ｎの信号ＷＬ２＜ｉ＞を制御し、ドライバ回路ＤＶ３は、各ブロック０〜ｎの信号ＷＬ３＜ｉ＞を制御し、ドライバ回路ＤＶ４は、各ブロック０〜ｎの信号ＷＬ４＜ｉ＞を制御する。ドライバ回路ＤＶ１〜ＤＶ４から出力される信号は、各ローデコーダ０〜ｎを介して各ブロック０〜ｎの信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞に送られる。
このドライバ回路は不揮発性半導体記憶装置と同一チップ内に設けられていても、チップ外に設けられていてもよい。
本実施の形態に係る不揮発性半導体記憶装置では、半導体ピラーにおける複数の電極膜ＷＬについて、消去の際に印加される電圧が、同じ半導体ピラーにおける一方向に隣接する電極膜ＷＬで異なるタイミングで印加される。図９に示す例では、ドライバ回路ＤＶ１〜ＤＶ４からの指示により、各ローデコーダ０〜ｎから各ブロック０〜ｎへ送られる電極膜ＷＬへの信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を、隣接する電極膜ＷＬで異なるタイミングで基準電位Ｖ００が印加されよう制御することになる。
上記説明した実施の形態では、主として２つの半導体ピラーを接続部によって接続したＵ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置であっても適用可能である。
また、電極膜ＷＬと電極間絶縁膜１４とを交互に積層した積層構造体に半導体ピラーを貫通させる構成以外でも、例えば、平面状に連続する記憶層に複数の記憶領域が設けられ、この記憶領域に絶縁膜を介して電極部が形成されたＭＯＮＯＳ構造の平面型の不揮発性半導体記憶装置であっても適用可能である。
平面型の不揮発性半導体記憶装置では、２次元的（Ｘ−Ｙ面）に記憶層が設けられ、所定の間隔でマトリクス状に複数の記憶領域が配置される構成もある。この場合、この記憶領域に対応して電極が設けられている。このような構造で本発明を適用するには、消去動作時の消去対象を選択する基準電位Ｖ００を、Ｘ軸方向またはＹ軸方向、もしくはＸ軸方向およびＹ軸方向の両方に沿って隣接する電極で、異なるタイミングで各々印加するよう制御すればよい。また、消去対象となっていない電極については、フローティング、もしくは中間電位Ｖｍ等の固定電位を与えるようにする。なお、誤消去を確実に防止する観点から、中間電位Ｖｍ等の固定電位を与えるほうが望ましい。
また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２および外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタンおよびランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
また、電荷蓄積膜４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタンおよびランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
なお、本願明細書において、「垂直」および「平行」は、厳密な垂直および厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直および実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１１…半導体基板、 １１ａ…主面、 １３、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １４…電極間絶縁膜、 ２２…ビア、 ３１…ビアプラグ、 ３２…ワード配線、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４８…電荷蓄積膜、 １１０…不揮発性半導体記憶装置、 ＢＧ…バックゲート、 ＢＬ、ＢＬ１、ＢＬ２…ビット線、 ＣＰ…接続部、 ＣＴＵ…制御部、 ＣＵ…回路部ＭＲ…メモリアレイ領域、 ＭＴ…メモリセルトランジスタ、 ＭＵ…メモリ部、 ＳＧ…選択ゲート電極、 ＳＧＤ…ドレイン側選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＳ…ソース側選択ゲート電極、 ＷＬ…電極膜

Claims (5)

  1. メモリ部と、制御部と、を備え、
    前記メモリ部は、
    電荷蓄積膜と、
    前記電荷蓄積膜の一方の面に隣接して設けられた第１の絶縁膜と、
    前記電荷蓄積膜の他方の面に隣接して設けられた第２の絶縁膜と、
    前記第１の絶縁膜に隣接して設けられた半導体部と、
    前記第２の絶縁膜に隣接して設けられた複数の電極部と、
    を有し、
    前記複数の電極部は、電極間絶縁膜を介して積層され、
    前記電荷蓄積膜、前記第１の絶縁膜、前記第２の絶縁膜および前記半導体部は、前記複数の電極部が前記電極間絶縁膜を介して積層された構造体において前記積層の方向に沿って貫通する孔に設けられ、
    前記制御部は、
    前記電荷蓄積膜への正孔の注入、および、前記電荷蓄積膜からの電子の引き抜き、の少なくともいずれかを行う消去動作を行う際、前記電極部から消去対象となる前記電荷蓄積膜へ与える第１の電圧を、互いに一方向に隣接する電極部について異なるタイミングで各々印加する制御を行うことを特徴とする不揮発性半導体記憶装置。
  2. 前記電荷蓄積膜、前記第１の絶縁膜、前記第２の絶縁膜および前記半導体部は、前記構造体の前記積層の方向に沿って貫通する複数の孔の各々に形成され、
    前記複数の孔のうち選択された２つの孔に各々形成された前記電荷蓄積膜、前記第１の絶縁膜、前記第２の絶縁膜および前記半導体部は、前記２つの孔の一端側において接続部を介して各々接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記制御部は、
    前記隣接する電極部の一方の電極部に前記第１の電圧を印加する際、他方の電極部に前記第１の電圧とは異なる第２の電圧を印加する制御を行うことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記制御部は、
    複数の前記電極部の１つおきの群と、他の１つおきの群とで前記第１の電圧を異なるタイミングで各々印加する制御を行うことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
  5. 電荷蓄積膜と、
    前記電荷蓄積膜の一方の面に隣接して設けられた第１の絶縁膜と、
    前記電荷蓄積膜の他方の面に隣接して設けられた第２の絶縁膜と、
    前記第１の絶縁膜に隣接して設けられた半導体部と、
    前記第２の絶縁膜に隣接して設けられた複数の電極部と、を有し、
    前記複数の電極部は、電極間絶縁膜を介して積層され、
    前記電荷蓄積膜、前記第１の絶縁膜、前記第２の絶縁膜および前記半導体部は、前記複数の電極部が前記電極間絶縁膜を介して積層された構造体において前記積層の方向に沿って貫通する孔に設けられた不揮発性半導体記憶装置の駆動方法であって、
    前記電荷蓄積膜への正孔の注入、および、前記電荷蓄積膜からの電子の引き抜き、の少なくともいずれかを行う消去動作を行う際、前記電極部から消去対象となる前記電荷蓄積膜へ与える第１の電圧を、互いに一方向に隣接する電極部について異なるタイミングで各々印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
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