JP2009048670A - 半導体回路 - Google Patents
半導体回路 Download PDFInfo
- Publication number
- JP2009048670A JP2009048670A JP2007210884A JP2007210884A JP2009048670A JP 2009048670 A JP2009048670 A JP 2009048670A JP 2007210884 A JP2007210884 A JP 2007210884A JP 2007210884 A JP2007210884 A JP 2007210884A JP 2009048670 A JP2009048670 A JP 2009048670A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- supply system
- power
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
Abstract
【課題】第1の電源を使用する回路から出力された信号を、第2の電源を使用する回路に入力するとき、第2の電源が第1の電源より高い場合においても、スタンバイ時に発生するリーク電流を防止でき、消費電力の増加を抑制することができる半導体回路を提供する。
【解決手段】外部から供給される第1の電源VDD1を使用する第1電源系回路と、外部から供給される第2の電源VDD2を使用する第2電源系回路と、第1電源系回路と第2電源系回路との間に接続され、第1電源系回路からの出力信号を第2電源系回路への入力信号に変換する第1,第2のインバータIV1,IV2とを備える。第2の電源VDD2が第1の電源VDD1より高いとき、スタンバイ時に第1電源系回路からの出力信号がローレベルで、前記出力信号が第1のインバータIV1に入力される。
【選択図】 図1
【解決手段】外部から供給される第1の電源VDD1を使用する第1電源系回路と、外部から供給される第2の電源VDD2を使用する第2電源系回路と、第1電源系回路と第2電源系回路との間に接続され、第1電源系回路からの出力信号を第2電源系回路への入力信号に変換する第1,第2のインバータIV1,IV2とを備える。第2の電源VDD2が第1の電源VDD1より高いとき、スタンバイ時に第1電源系回路からの出力信号がローレベルで、前記出力信号が第1のインバータIV1に入力される。
【選択図】 図1
Description
この発明は、2種類の電源を使用する半導体回路に関するものであり、例えばスタティックランダムアクセスメモリ(SRAM)を含む半導体記憶装置に関するものである。
近年、半導体回路においては低電圧化が進行しており、SRAMにおいても電源電圧を下げて使用したいという要求が強くなっている。しかし、SRAMでは、メモリセルを動作させるために高電圧が必要であり、低電圧化することは困難である。そこで、電圧の異なる2種類の電源(第1、第2の電源)を供給し、第1の電源を周辺回路等の低電圧で動作可能な回路に使用し、他方の電源をSRAMセル内の高電圧が必要な回路に使用している。
しかし、第1の電源を使用する回路から出力された信号を、第2の電源を使用する回路に入力するとき、ここでの例のように第2の電源が第1の電源より高い場合には、スタンバイ時にリーク電流が発生し、消費電力が増加するという問題が生じる。
なお、本発明に関する従来技術として、ビット線にプリチャージ電位を与えるプリチャージ電位供給源を備え、リーク電流を有効に削減する半導体メモリ装置(SRAM)が提案されている(特許文献1参照)。
特開2004−55092号公報
この発明は、第1の電源を使用する回路から出力された信号を、第2の電源を使用する回路に入力するとき、第2の電源が第1の電源より高い場合においても、スタンバイ時に発生するリーク電流を防止でき、消費電力の増加を抑制することができる半導体回路を提供することを目的とする。
この発明の一実施態様の半導体回路は、外部から供給される第1の電源を使用する第1電源系回路と、外部から供給される第2の電源を使用する第2電源系回路と、前記第1電源系回路と前記第2電源系回路との間に接続され、前記第1電源系回路からの出力信号を前記第2電源系回路への入力信号に変換する回路素子とを具備し、前記第2の電源が前記第1の電源より高いとき、スタンバイ時に前記第1電源系回路からの前記出力信号がローレベルで、前記出力信号が前記回路素子に入力されることを特徴とする。
この発明によれば、第1の電源を使用する回路から出力された信号を、第2の電源を使用する回路に入力するとき、第2の電源が第1の電源より高い場合においても、スタンバイ時に発生するリーク電流を防止でき、消費電力の増加を抑制することができる半導体回路を提供することが可能である。
以下、図面を参照してこの発明の実施形態について説明する。ここでは、実施形態の半導体回路として、スタティックランダムアクセスメモリ(SRAM)を例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[第1実施形態]
まず、この発明の第1実施形態のSRAMについて説明する。
まず、この発明の第1実施形態のSRAMについて説明する。
図1は、第1実施形態のSRAMの構成を示す回路図である。このSRAMは、図1に示すように、m個並列に配列されたSRAMセル11−1〜11−mと、第1の電源VDD1にて駆動されるワード線ドライバ12及びプリチャージドライバ13と、ワード線WLと、プリチャージ信号線MPRCHと、第1のインバータIV1、第2のインバータIV2とを備えている。第1のインバータIV1と第2のインバータIV2は、例えばビット線対BL,/BLの4組に対して1セット配置されている。mは1以上の自然数を示す。
SRAMセル11−1〜11−mの各々は、2つのインバータIVL,IVR及びトランスファトランジスタTL,TRからなるセルC1〜Cn、第2の電源VDD2にて駆動されるプリチャージ回路21、カラムスイッチ及びセンスアンプ22を含む。インバータIVL,IVRは第2の電源VDD2に接続されている。
SRAMセルにおいて、ビット線対BL,/BLには、n個のセルC1〜Cnが接続されている。nは1以上の自然数を示す。ビット線対BL,/BLの端には、1組のプリチャージ回路21が接続されている。さらに、ビット線対BL,/BLの一端には、カラムスイッチ及びセンスアンプ22が接続されている。前述したように、このSRAMセルがワード線WLとプリチャージ信号線MPRCHに対してm個並列に配列されて、セルアレイが構成されている。
セルアレイの一端には、ワード線ドライバ12が配置され、ワード線ドライバ12に接続されたワード線WLがセルに接続されている。同様に、セルアレイの一端には、プリチャージドライバ13が配置されている。プリチャージドライバ13に接続されたプリチャージ信号線MPRCHは、第1のインバータIV1に接続され、さらに第2のインバータIV2を経由してプリチャージ信号線PRCHとなり、プリチャージ回路21に接続されている。図1に示すように、第1のインバータIV1と第2のインバータIV2は、ビット線対4組に対して1セット配置されている。
以下に、SRAMセル11−1に着目して説明する。セルC1において、ワード線WLが接続されるゲート容量と一致するように、第1のインバータIV1の寸法を設定し、ワード線WLの容量と抵抗の積(CR)と、プリチャージ信号線MPRCHの容量と抵抗の積(CR)が同じになるように設定する。さらに、ワード線ドライバ12の寸法とプリチャージドライバ13の寸法も同じに揃えている。
図1に示した回路には、2種類の電源系、すなわち第1の電源VDD1と第2の電源VDD2が接続されており、ワード線ドライバ12、プリチャージドライバ13は第1の電源系に接続され、セルC1〜Cn、プリチャージ回路21、第1のインバータIV1、第2のインバータIV2、カラムスイッチ及びセンスアンプ22は第2の電源系に接続されている。
第1の電源VDD1が第2の電源VDD2と等しい場合、第1の電源VDD1が第2の電源VDD2より大きい場合は動作に問題はないため、ここでは第2の電源が第1の電源より大きい場合の動作を述べる。前述した問題を解決するために、第2の電源VDD2に接続された第1,第2のインバータIV1,IV2を、プリチャージ信号線MPRCHに直列に2段接続する構造を有している。
スタンバイ時、プリチャージ信号線MPRCHは“L”となっており、第1のインバータIV1のpチャネルMOSトランジスタ(以下、pMOSトランジスタ)はオンし、第1のインバータIV1のnチャネルMOSトランジスタ(以下、nMOSトランジスタ)はオフになる。このため、第1のインバータIV1の出力ノードには第2の電源VDD2から第2電圧が供給される。この第2電圧が入力された第2のインバータIV2では、pMOSトランジスタのソースとゲートが同じ電位であるためpMOSトランジスタがオフとなり、nMOSトランジスタがオンとなる。このため、第2のインバータIV2からは“L”が出力される。この出力“L”がプリチャージ回路21のゲートに印加され、ビット線BL,/BLのプリチャージが実施される。
以上の動作において、第1のインバータIV1、第2のインバータIV2、プリチャージ回路21のいずれにおいてもリーク電流が流れることはなく、スタンバイ電流の増加はない。この結果、ワード線WLのCRとプリチャージ信号線MPRCHのCRが同じになるように設定しているため、ワード線を流れる信号とプリチャージ信号線を流れる信号との間にタイミングミスマッチが生じることもなく、さらにスタンバイ電流も増加しない回路を構築することができる。なお、この実施形態では、第1の電源を使用する第1電源系回路(プリチャージドライバ13)から出力された信号を、第2の電源を使用する第2電源系回路(プリチャージ回路21)への入力信号に変換する回路素子として、第1のインバータIV1と第2のインバータIV2を使用したが、これらに換えてNAND回路またはNOR回路を使用してもよい。
[第2実施形態]
次に、この発明の第2実施形態のSRAMについて説明する。前記第1実施形態における構成と同様の部分には同じ符号を付す。
次に、この発明の第2実施形態のSRAMについて説明する。前記第1実施形態における構成と同様の部分には同じ符号を付す。
図2は、第2実施形態のSRAMの構成を示す回路図である。このSRAMでは、図2に示すように、第1のインバータIV1と第2のインバータIV2は、例えばビット線対BL,/BLの1組に対して1セット配置されている。ビット線対BL,/BLには、n個のセルC1〜Cnが接続されている。ビット線対BL,/BLの端には、1組のプリチャージ回路21が接続されている。さらに、ビット線対BL,/BLの一端には、カラムスイッチ及びセンスアンプ22が接続されている。このSRAMセルがワード線WLとプリチャージ信号線MPRCHに対してm個並列に配列されて、セルアレイが構成されている。
セルアレイの一端には、ワード線ドライバ12が配置され、ワード線ドライバ12に接続されたワード線WLがセルに接続されている。同様に、セルアレイの一端には、プリチャージドライバ13が配置されている。プリチャージドライバ13に接続されたプリチャージ信号線MPRCHは、第1のインバータIV1に接続され、さらに第2のインバータIV2を経由してプリチャージ信号線PRCHとなり、プリチャージ回路21に接続されている。図2に示すように、第1のインバータIV1と第2のインバータIV2は、ビット線対1組に対して1セット配置されている。
セルC1において、ワード線WLが接続されるゲート容量と一致するように、第1のインバータIV1の寸法を設定し、ワード線WLの容量と抵抗の積(CR)とプリチャージ信号線MPRCHの容量と抵抗の積(CR)が同じになるように設定する。さらに、ワード線ドライバ12の寸法とプリチャージドライバ13の寸法も同じに揃えている。
このように構成された第2実施形態では、第1のインバータIV1と第2のインバータIV2はビット線対1組に対して1セット配置している。さらに、ワード線WLのゲート容量に等しくなるように第1のインバータIV1の寸法を決めているため、ワード線WLのCRとプリチャージ信号線MPRCHのCRが同じになる。
図2に示した回路には、2種類の電源系、すなわち第1の電源VDD1と第2の電源VDD2が接続されており、ワード線ドライバ12、プリチャージドライバ13は第1の電源系に接続され、セルC1〜Cn、プリチャージ回路21、第1のインバータIV1、第2のインバータIV2、カラムスイッチ及びセンスアンプ22は第2の電源系に接続されている。
第1の電源VDD1が第2の電源VDD2と等しい場合、第1の電源VDD1が第2の電源VDD2より大きい場合は動作に問題はないため、ここでは第2の電源が第1の電源より大きい場合の動作を述べる。前述した問題を解決するために、第2の電源VDD2に接続された第1,第2のインバータIV1,IV2を、プリチャージ信号線MPRCHに直列に2段接続する構造を有している。
第1実施形態と同様に、スタンバイ時、プリチャージ信号線MPRCHは“L”となっており、第1のインバータIV1のpMOSトランジスタはオンし、第1のインバータIV1のnMOSトランジスタはオフになる。このため、第1のインバータIV1の出力ノードには第2の電源VDD2から第2電圧が供給される。この第2電圧が入力された第2のインバータIV2では、pMOSトランジスタのソースとゲートが同じ電位であるためpMOSトランジスタがオフとなり、nMOSトランジスタがオンとなる。このため、第2のインバータIV2からは“L”が出力される。この出力“L”がプリチャージ回路21のゲートに印加され、ビット線BL,/BLのプリチャージが実施される。
以上の動作において、第1のインバータIV1、第2のインバータIV2、プリチャージ回路21のいずれにおいてもリーク電流が流れることはなく、スタンバイ電流の増加はない。この結果、ワード線WLのCRとプリチャージ信号線MPRCHのCRが同じになるように設定しているため、ワード線を流れる信号とプリチャージ信号線を流れる信号との間にタイミングミスマッチが生じることもなく、さらにスタンバイ電流も増加しない回路を構築することができる。なお、この実施形態では、第1の電源を使用する第1電源系回路(プリチャージドライバ13)から出力された信号を、第2の電源を使用する第2電源系回路(プリチャージ回路21)への入力信号に変換する回路素子として、第1のインバータIV1と第2のインバータIV2を使用したが、これらに換えてNAND回路またはNOR回路を使用してもよい。
この発明の実施形態では、第1の電源と第2の電源の2種類の電源を使用する回路を有し、第1電源系回路からの信号を第2電源系回路に供給する回路において、第1の電源と第2の電源に電位差が生じた場合に、第1電源系回路からの信号を第2電源系回路の信号に変換させる回路素子を複数個使用することにより、スタンバイ時のリーク電流をなくし、消費電力の増加を防止することができる。
また、この発明の実施形態によれば、第1の電源より第2の電源が大きくなった場合でも、スタンバイ時の電流増加がなく、さらにドレイン−ソース間、及びゲート−ソース間にしきい値電圧以上の電位差が生じないため、リーク電流が流れるのを防止できる半導体回路を提供することが可能である。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
VDD1…第1の電源、VDD2…第2の電源、11−1〜11−m…SRAMセル、12…ワード線ドライバ、13…プリチャージドライバ、21…プリチャージ回路、22…カラムスイッチ及びセンスアンプ、BL,/BL…ビット線対、C1〜Cn…セル、IV1…第1のインバータ、IV2…第2のインバータ、IVL,IVR…インバータ、MPRCH,PRCH…プリチャージ信号線、TL,TR…トランスファトランジスタ、WL…ワード線。
Claims (5)
- 外部から供給される第1の電源を使用する第1電源系回路と、
外部から供給される第2の電源を使用する第2電源系回路と、
前記第1電源系回路と前記第2電源系回路との間に接続され、前記第1電源系回路からの出力信号を前記第2電源系回路への入力信号に変換する回路素子とを具備し、
前記第2の電源が前記第1の電源より高いとき、スタンバイ時に前記第1電源系回路からの前記出力信号がローレベルで、前記出力信号が前記回路素子に入力されることを特徴とする半導体回路。 - 前記回路素子は、前記第1電源系回路と前記第2電源系回路との間に直列に偶数段接続され、前記回路素子には前記第2の電源が供給されていることを特徴とする請求項1に記載の半導体回路。
- 前記回路素子は、インバータ、NAND回路、NOR回路のいずれかを含むことを特徴とする請求項1または2に記載の半導体回路。
- 前記第1電源系回路はスタティックランダムアクセスメモリに含まれるメモリセルを動作するための周辺回路を含み、前記第2電源系回路は前記メモリセルのビット線対を充電する回路を含むことを特徴とする請求項1乃至3のいずれかに記載の半導体回路。
- 前記回路素子は、前記ビット線対の個数をN個とした場合、N個または2の倍数おきに配置されていることを特徴とする請求項1、3、4のいずれかに記載の半導体回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007210884A JP2009048670A (ja) | 2007-08-13 | 2007-08-13 | 半導体回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007210884A JP2009048670A (ja) | 2007-08-13 | 2007-08-13 | 半導体回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009048670A true JP2009048670A (ja) | 2009-03-05 |
Family
ID=40500751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007210884A Pending JP2009048670A (ja) | 2007-08-13 | 2007-08-13 | 半導体回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009048670A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9171610B2 (en) | 2013-08-30 | 2015-10-27 | Samsung Electronics Co., Ltd. | Static random access memory device including dual power line and bit line precharge method thereof |
-
2007
- 2007-08-13 JP JP2007210884A patent/JP2009048670A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9171610B2 (en) | 2013-08-30 | 2015-10-27 | Samsung Electronics Co., Ltd. | Static random access memory device including dual power line and bit line precharge method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8014224B2 (en) | Semiconductor device | |
KR101002565B1 (ko) | 메모리 어레이들에 대한 동적 워드라인 드라이버 및 디코더 | |
US7286390B2 (en) | Memory cell and semiconductor integrated circuit device | |
US7616516B2 (en) | Semiconductor device | |
US7995407B2 (en) | Semiconductor memory device and control method thereof | |
JP2004259352A (ja) | 半導体記憶装置 | |
JP2006331519A (ja) | 半導体記憶装置 | |
JP2008293619A (ja) | 半導体記憶装置 | |
JP2006073065A (ja) | 半導体記憶装置 | |
KR101311713B1 (ko) | 메모리 코어, 이를 포함하는 반도체 메모리 장치 | |
KR20160052321A (ko) | 반도체 장치 | |
US8379435B2 (en) | Smart well assisted SRAM read and write | |
US9030886B2 (en) | Memory device and driving method thereof | |
US8670265B2 (en) | Reducing power in SRAM using supply voltage control | |
JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
JP5021262B2 (ja) | 半導体メモリ装置 | |
JP2008152876A (ja) | 半導体装置 | |
JP2006209877A (ja) | 半導体記憶装置 | |
US20160049182A1 (en) | Memory architecture | |
US8134863B2 (en) | Semiconductor memory device | |
US9449679B2 (en) | Memory devices and control methods thereof | |
JP2009048670A (ja) | 半導体回路 | |
US20080080293A1 (en) | Semiconductor memory apparatus having column decoder for low power consumption | |
US8891287B2 (en) | SRAM cell having a p-well bias | |
US8009496B2 (en) | Semiconductor device including asymmetric sense amplifier |