KR100228530B1

KR100228530B1 - 반도체 메모리 장치의 웨이퍼 번인 테스트회로

Info

Publication number: KR100228530B1
Application number: KR1019960070532A
Authority: KR
Inventors: 이윤상
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-12-23
Filing date: 1996-12-23
Publication date: 1999-11-01
Also published as: KR19980051623A; JPH10199944A; JP3736714B2; US5986917A

Abstract

본 발명은 반도체 메모리 장치의 웨이퍼 번인 테스트회로에 관한 것으로, 본 발명의 목적은 다양한 백그라운드 기입 패턴을 형성할 수 있는 반도체 메모리 장치의 웨이퍼 번인 테스트회로를 제공함에 있다. 전술한 목적을 달성하기 위한 기술적 사상에 따르면, 다수개의 메모리 셀들과, 상기 메모리 셀들과 각기 연결되는 워드라인들을 구비하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로는 테스트 패드를 통해 입력되는 외부 웨이퍼 번인 인에이블신호에 응답하여 씨모오스 레벨의 내부 웨이퍼 번인 인에이블신호를 출력하는 입력버퍼와, 상기 내부 웨이퍼 번인 인에이블신호와 어드레스 패드로 부터 입력되는 다수의 로우 어드레스에 응답하여 대응되는 로우 디코딩 신호들을 제공하는 로우 어드레스 버퍼와, 상기 로우 디코딩 신호들의 조합에 의해 레벨천이되는 워드라인 활성화신호와 글로벌 워드라인 활성화신호에 응답하여 대응되는 상기 각 워드라인들에 상기 워드라인 활성화신호를 제공하는 서브 워드라인 드라이버를 구비함을 특징으로 한다.

Description

반도체 메모리 장치의 웨이퍼 번인 테스트회로{WAFER BURN-IN TEST CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 웨이퍼 번인 테스트회로에 관한 것으로, 특히 웨이퍼 상태에서 결함 셀을 감지하기 위한 웨이퍼 번인 테스트회로에 관한 것이다.

일반적으로, 웨이퍼 제조 과정이 완료된 후 실시되는 번인 테스트 회로는 칩의 신뢰성을 보증하기 위한 테스트로써, 이러한 과정은 반드시 이루어져야 한다. 일반적인 번인 테스트는 어셈블리(Assembly)후 결함부위를 스크린 하기 위한 것으로 패키지 상태에서 이루어 진다. 번인 테스트 중 스크린된 결함 부위는 이미 테스트 과정과 어셈블리 과정을 거쳤음에도 불구하고 버리게 된다. 이는 전체적으로 볼때 비용과 시간의 소모를 유발하게 된다.

한편, DRAM(Dynamic Random Access Memory)의 경우 대부분의 결함은 단일 비트성 결함(Single Bit Failure)으로서 결함을 감지하기 위해서는 장시간의 스크린을 필요로 한다. 단일 비트성 결함은 불완전한 메모리 셀의 누설 전류에 직접적으로 연관되는 것으로, 이러한 누설 전류가 발생하는 이유는 전송 게이트 산화막(Transfer Gate Oxide)이나 커패시터의 유전체(Capacitor Dielectric) 그리고 스토리지 노드 졍션(Storage Node Junction)의 불량등에 인한 것이다.

종래 기술에 의한 패키지 단계에서의 번인 테스트에 있어서는 메모리 셀로 인가되는 스트레스 전압의 인가 효율이 무척 낮았다. 왜냐하면, 수천사이클(예를 들어, 64메가 DRAM의 경우에는 4096 또는 8192 사이클) 당 소정의 하나의 워드라인이 선택되기 때문이며, 반도체 메모리 장치의 집적도가 높아짐에 따라 이러한 스트레스 전압의 인가효율이 더욱 낮아지게 된다. 그러므로 번인 시간을 줄이고 스트레스 전압의 인가효율을 향상시키기 위하여 모든 워드라인을 일시에 선택하는 방법이 요구되었으며, 이를 웨이퍼 레벨에서 수행함으로써 수율향상 및 전체적 비용절감의 효과를 얻을 수 있다.

도 1은 종래기술의 제1실시예에 따라 구현되는 서브 워드라인 드라이버를 가지는 반도체 메모리 장치의 개략적인 블럭도이다.

도 1을 참조하면, 메모리 셀 어레이(101A,101B)들은 다수개의 단위 메모리 셀들로 구성되며, 이 메모리 셀들과 각기 접속되는 워드라인들 WL0∼WL3은 대응되는 서브 워드라인 드라이버들(102)과 연결된다. 로우 디코더(103)로부터 출력되는 글로벌 워드라인 인에이블신호 NWE는 각 서브 워드라인 드라이버(102)에 공급되어 전체 워드라인들 WL0∼WL3을 활성화시킨다. 이러한 구조에서의 웨이퍼 번인 모드의 기본적인 동작원리는 다음과 같다.

먼저, 웨이퍼 번인모드로의 진입을 알리는 신호인 외부 웨이퍼 번인 활성화신호 WBE가 별도의 테스트 패드에 인가되면, 이 테스트 패드로 유입되는 상기 외부 웨이퍼 번인 활성화신호 WBE가 입력됨과 동시에 도 2a와 도 2b에 도시된 스위칭회로에는 제어신호 CON_A와 CON_B가 입력된다. 도 2a에 도시된 스위칭회로는 고전압 VPP가 인가되는 단자와 라인 WBEVSS_O 사이에 채널이 직렬로 접속되고 게이트를 통해 상기 제어신호 CON_A가 입력되는 엔모오스 트랜지스터(201)와, 접지전원과 상기 라인 WBEVSS_O사이에 채널이 직렬로 접속되고 게이트를 통해 상기 제어신호 CON_A가 입력되는 피모오스 트랜지스터(202)로 구성된다. 또한, 상기 도 2b에 도시된 스위칭 회로는 고전압 VPP가 인가되는 단자와 라인 WBEVSS_E 사이에 채널이 직렬로 접속되고 게이트를 통해 상기 제어신호 CON_B가 입력되는 엔모오스 트랜지스터(203)와, 접지전원과 상기 라인 WBEVSS_E사이에 채널이 직렬로 접속되고 게이트를 통해 상기 제어신호 CON_B가 입력되는 피모오스 트랜지스터(204)로 구성된다. 이러한 스위칭회로들은 노말 동작시와 웨이퍼 번인 테스트시에 따라 구분된 신호를 제공하기 위한 회로이다. 여기서, 상기 제어신호 CON_A , CON_B는 사용자에 따라 선택적으로 활성화시킬 수 있는 신호이며, 패드를 통해 입력된다. 즉 예를 들면, 하이레벨의 상기 제어신호 CON_A가 스위칭회로에 인가되면, 고전압 VPP이 라인 WBEVSS_O에 인가되고, 이 라인 WBEVSS_O을 통하여 고전압 VPP을 각 홀수번째 워드라인들 WL1, WL3에 공급하여 활성화시킨다. 이때, 동일한 라인 WBEVSS_O을 사용하는 서브워드라인 드라이버(102)는 모두 동작하여 해당되는 워드라인들 WL1, WL3을 동작시킨다. 또한, 도 1에 도시된 회로의 경우 신호 CON_B가 활성화되면 라인 WBEVSS_E을 통하여 승압된 고전압 VPP가 서브 워드라인 드라이버(102)에 공급되어 WL0, WL2를 승압된 고전압 VPP로 동작시켜 WL0과 WL2에 연결된 메모리 셀들이 턴온시켜 데이타를 읽거나 쓸수 있는 상태를 만든다. 만일 동시에 상기 제어신호 CON_A와 CON_B를 동작시키면 워드라인들 WL0??WL3에 연결된 모든 메모리 셀을 턴온시키게 된다.

상기의 동작을 통하여 활성화된 워드라인에 연결된 메모리 셀들에 별도의 데이타 라인을 통하여 원하는 데이타를 메모리 셀에 기입(Write)하게 되는데, 도 1의 경우 기입 동작후 도 7a와 같은 데이타의 형식으로 메모리 셀들에 데이타가 기입되고, 도 3의 경우 도 7b와 같은 데이타 형식으로 메모리 셀들에 기입된다.

도 3은 종래기술의 제2실시예에 따라 구성된 서브 워드라인 드라이버와 워드라인과의 접속관계를 개략적으로 나타낸 도면이다.

도 3을 참조하면, 도 1과 유사한 구조인데, 다른점은 라인 WBEVSS_T와 접속되는 서브 워드라인 드라이버들(102)은 워드라인 WL1, WL2와 연결되며, 라인 WBEVSS_C와 접속되는 서브 워드라인 드라이버들(102)은 워드라인 WL0, WL3와 연결되는 것이다.

도 4a와 도 4b에는 도 3에 도시된 라인들 WBEVSS_T, WBEVSS_C에 각기 고전압을 인가하기 위한 스위칭회로가 도시되어 있다. 도 4a에 도시된 스위칭회로는 고전압 VPP가 인가되는 단자와 라인 WBEVSS_T 사이에 채널이 직렬로 접속되고 게이트를 통해 상기 제어신호 CON_A가 입력되는 엔모오스 트랜지스터(401)와, 접지전원과 상기 라인 WBEVSS_T사이에 채널이 직렬로 접속되고 게이트를 통해 상기 제어신호 CON_A가 입력되는 피모오스 트랜지스터(402)로 구성된다. 도 4b에 도시된 스위칭회로는 도 4a에 도시된 회로와 동일한 구성에다 제어신호 CON_B에 의해 제어를 받는 회로이다.

도 5는 글로벌 워드라인 구동회로를 나타낸 도면이다.

도 5를 참조하면, 로우 어드레스 스트로우브신호가 하이레벨로 비활성화될때 인에이블되는 신호 PDPXi에 응답하여 로우레벨로 천이되는 신호 NWE를 생성하고, 로우 디코딩 신호 RAi가 활성화되면 하이레벨로 천이되는 신호 NWE를 생성하는 회로이다. 신호 NWE는 전술한 바와 같이 전 워드라인들 WL0∼WL3을 활성화시키기 위한 회로이다.

상기 글로벌 워드라인 구동회로의 구성은 전원전압과 노드 N1사이에 채널이 직렬로 접속되고 게이트를 통해 상기 신호 PDPXi가 입력되는 피모오스 트랜지스터(501)와, 전원전압과 상기 노드 N1사이에 채널이 직렬로 접속되고 게이트를 통해 상기 신호 PDPXi가 입력되는 피모오스 트랜지스터(502)와, 상기 노드 N1와 상기 신호 NWE가 출력되는 단자사이에 접속되는 인버어터(504) 및 상기 노드 N1와 접지전원사이에 채널이 직렬로 접속되고 상기 로우 디코딩 신호 RAi를 입력으로 하는 게이트를 가지는 엔모오스 트랜지스터(503)로 이루어 진다.

도 6은 종래기술에 따라 구현된 서브 워드라인 드라이버의 구체적인 회로도이다.

도 6을 참조하여 서브 워드라인 드라이버의 구성 및 동작을 살펴보면, 상기 신호 NWE가 입력되는 단자와 노드 N2사이에 채널이 직렬로 접속되고 워드라인 활성화신호 PXiD_i와 접속되는 게이트를 가지는 엔모오스 트랜지스터(602)와, 신호 PXiD_P와 상기 노드 N2사이에 채널이 직렬로 접속된 엔모오스 트랜지스터(603)와, 이 엔모오스 트랜지스터(603)의 게이트와 상기 신호 NWE가 입력되는 단자사이에 채널이 직렬로 접속되고 게이트는 전원전압과 접속되는 엔모오스 트랜지스터(601) 및 상기 노드 N2와 라인 WBEVSS사이에 채널이 직렬로 접속되고 게이트는 상기 신호와 접속되는 엔모오스 트랜지스터(604)로 구성된다.

전술한 회로들을 통하여 도 7a와 같은 데이타 패턴을 형성할 경우, 선택된 메모리 셀과 인접하는 메모리 셀에는 상기 선택된 셀에 기입된 데이타와는 상반된 데이타를 기입할 수 있으므로 인접한 메모리 셀 상호간의 스트레스에 대한 신뢰성을 테스트할 수 있으나, 센싱에 의한 비트라인 스트레스에 대한 신뢰성은 쓰여진 데이타 형식 자체가 센싱이 불가능한 형태이므로 테스트할 수 없는 단점을 갖고 있다. 즉 동일 비트라인쌍 BL/에 서로 상반되는 데이타가 기입됨으로써 독출하여 페일유무를 검사할 수가 없는 상태가 된다.

도 7b와 같은 데이타 패턴을 형성할 경우, 인접한 셀에 쓰여진 데이타가 일부는 서로 상반되지만 또 일부는 서로 같아 인접한 셀이 동일한 데이타를 갖고 있는 부분은 셀 상호간의 스트레스에 대한 신뢰성을 테스트할 수 없다. 즉 워드라인 WL1과 WL2에는 동일한 데이타가 기입됨으로써 메모리 셀 상호간에 스트레스를 통한 신뢰성 테스트는 할 수 없게 된다. 즉 이러한 구조에서는 다양한 테스트를 할 수 없게 된다.

한편, 도 6에 도시된 서브 워드라인 드라이버의 경우, 상기 엔모오스 트랜지스터(604)를 동작시켜 라인 WBEVSS를 통해 유입되는 고전압 VPP을 워드라인 WL에 공급하여 충분한 워드라인 활성화 레벨을 얻기 위해서는 상기 엔모오스 트랜지스터(604)의 게이트에 인가되는 신호가 상기 고전압 VPP이상으로 공급되어야 하기 때문에 높은 파워를 사용하는 반도체 메모리 장치에서는 상기 엔모오스 트랜지스터(604) 자체가 파괴될 수 있는 문제점을 내포하고 있다.

전술한 문제점을 해결하기 위한 본 발명의 목적은 다양한 백그라운드 기입 패턴을 형성할 수 있는 반도체 메모리 장치의 웨이퍼 번인 테스트회로를 제공함에 있다.

본 발명의 다른 목적은 각 워드라인에 독립적으로 접속된 서브 워드라인을 통해 기입동작을 수행할 수 있는 반도체 메모리 장치의 웨이퍼 번인 테스트회로를 제공함에 있다.

본 발명의 또 다른 목적은 고전압이 인가되는 트랜지스터에 과부하가 걸리는 것을 방지할 수 있는 반도체 메모리 장치의 웨이퍼 번인 테스트회로를 제공함에 있다.

본 발명의 또 다른 목적은 교류 스트레스에 의한 신뢰성 테스트를 할 수 있는 반도체 메모리 장치의 웨이퍼 번인 테스트회로를 제공함에 있다.

도 1은 종래기술의 제1실시예에 따라 구성된 서브 워드라인 드라이버와 워드라인과의 접속관계를 개략적으로 나타낸 도면이고,

도 2는 도 1에서 사용되는 테스트용 고전압을 스위칭하기 위한 회로이고,

도 3은 종래기술의 제2실시예에 따라 구성된 서브 워드라인 드라이버와 워드라인과의 접속관계를 개략적으로 나타낸 도면이고,

도 4는 도 3에서 사용되는 테스트용 고전압을 스위칭하기 위한 회로이고,

도 5는 종래기술에 따라 구현된 글로벌 워드라인 구동회로의 구체회로도이고,

도 6은 종래기술에 따라 구현된 서브 워드라인 드라이버의 구체적인 회로도이고,

도 7a와 도 7b는 도 1과 도 3에 대한 데이타 패턴을 각기 나타내는 도면이고,

도 8은 본 발명의 실시예에 따라 데이타 패턴을 형성하기 위해 요구되는 신호라인들을 개략적으로 나타낸 도면이고,

도 9는 본 발명의 다른 실시예에 따라 서브 워드라인 드라이버를 통해 워드라인을 활성화시키기 위해 요구되는 주변회로들을 나타낸 회로도이며,

도 10은 본 발명에 실시예에 따라 웨이퍼 번인 테스를 하기 위해 요구되는 신호들의 출력 타이밍도이다.

전술한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 다수개의 메모리 셀들과, 상기 메모리 셀들과 각기 연결되는 워드라인들을 구비하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로는 테스트 패드를 통해 입력되는 외부 웨이퍼 번인 인에이블신호에 응답하여 씨모오스 레벨의 내부 웨이퍼 번인 인에이블신호를 출력하는 입력버퍼와, 상기 내부 웨이퍼 번인 인에이블신호와 어드레스 패드로 부터 입력되는 다수의 로우 어드레스에 응답하여 대응되는 로우 디코딩 신호들을 제공하는 로우 어드레스 버퍼와, 상기 로우 디코딩 신호들의 조합에 의해 레벨천이되는 워드라인 활성화신호와 글로벌 워드라인 활성화신호에 응답하여 대응되는 상기 각 워드라인들에 상기 워드라인 활성화신호를 제공하는 서브 워드라인 드라이버를 구비함을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 8은 본 발명의 실시예에 따라 메모리 셀을 웨이퍼 상태에서 테스트하기 위한 회로를 개략적으로 나타낸 도면이다.

도 8을 참조하여 구성을 살펴보면, 각 워드라인들 WL0∼WL3은 대응되는 워드라인 활성화신호들 PXiD_P(3)∼PXiD_P(0)과 서브 워드라인 드라이버(102)를 통해 접속되고, 상기 워드라인들 WL0∼WL3과 비트라인 BL이 교차하는 곳에 단위 메모리 셀을 구성하는 엔모오스 트랜지스터 M1이 접속되며, 이 트랜지스터 M1의 소오스단자와 플레이트 전압 VP이 인가되는 라인사이에 커패시터 C1가 접속된다. 그리고 상기 비트라인쌍 BL/사이에는 비트라인 센스앰프(701)가 접속된다. 이는 독출되는 미세한 데이타를 증폭하기 위한 회로이다. 이들 구성중 상기 워드라인 활성화신호들 PXiD_P(0)∼PXiD_P(3)은 각 대응되는 워드라인 WL0∼WL3에 인가하기 위한 고전압으로써 인접한 셀들간의 신뢰성 테스트를 유효적절하게 수행할 수 있게 된다.

도 9는 본 발명의 다른 실시예에 따라 본 발명의 다른 실시예에 따라 서브 워드라인 드라이버를 통해 워드라인을 활성화시키기 위해 요구되는 주변회로들을 나타낸 회로도이고, 도 10은 본 발명에 따라 웨이퍼 번인 테스트를 하기 위해 요구되는 신호들의 출력 타이밍도를 나타낸 도면이다.

도 9a에 도시된 입력버퍼를 참조하면, 상기 테스트 패드로부터 입력되는 외부 웨이퍼 번인 활성화신호 WBE가 활성화되면, 상기 외부 웨이퍼 번인 활성화신호 WBE를 입력으로 하여 내부 웨이퍼 번인 활성화신호 PWBE를 출력한다. 도 9a에 도시된 입력버퍼는 테스트 패드와 접지전원사이에는 엔모오스 트랜지스터(901)가 접속되고, 상기 테스트 패드와 상기 내부 웨이퍼 번인 활성화신호 PWBE가 인가되는 라인사이에는 인버어터들(902, 903)이 접속되어 있음을 특징으로 하며, 상기 입력버퍼로부터 출력되는 씨모오스 레벨의 내부 웨이퍼 번인 활성화신호 PWBE는 로우 어드레스용 제어회로로 제공된다.

도 9b에 도시된 로우 어드레스용 제어회로를 살펴보면, 상기 활성화된 내부 웨이퍼 번인 활성화신호 PWBE와 어드레스신호 A0∼A3을 각기 입력으로 하는 낸드게이트들(904)∼(907)과, 이 낸드게이트들(904)∼(907)의 각 출력단자에 접속된 인버어터들(908)∼(911)로 이루어짐을 특징으로 한다. 이러한 로우 어드레스용 제어회로는 어드레스 패드로부터 인가되는 상기 어드레스신호 A0∼A3과 상기 씨모오스 레벨의 내부 웨이퍼 번인 활성화신호 PWBE를 조합하여 각각 워드라인들을 제어할 펄스 PWBE0∼PWBE3을 출력하게 된다. 이처럼 어드레스 패드로부터 인가되는 상기 어드레스신호 A0∼A3의 조합에 의하여 본 발명에 의한 파형도를 나타내는 도 10에서와 같이, 펄스 PXiD_P를 선택적으로 각 워드라인에 공급할 수 있다.

도 9c를 참조하면, 로우 어드레스 버퍼들(913, 914)로부터 출력되는 신호와 상기 펄스 PWBE0∼PWBE3를 각기 입력으로 하는 노아게이트들(919, 921, 923, 925)과, 상기 노아게이트들(919, 921, 923, 925)의 출력단자에 접속된 인버어터들(920, 922, 924, 926)로 구성된 회로로부터 로우 디코딩신호 RA0,, RA1를 출력한다. 도 9c에서 제일 상단에 있는 회로는 로우 버퍼(912)로부터 출력되는 신호와 상기 펄스 PWBE0∼PWBE3를 입력으로 하여 출력되는 로우 디코딩신호 RAi,는 상기 워드라인들 WL0∼WL3 이외에 나머지 공통되는 워드라인들을 활성화하기 신호이다.

도 9d를 참조하면, 상기 로우 디코딩신호 RA0(RA0), RA1(RA1)를 입력으로 하는 낸드게이트(927)와, 이 낸드게이트(927)을 입력으로 하여 고전압레벨로 천이시키는 레벨천이기(928)와, 이 레벨천이기(928)의 출력신호를 반전지연시킨 펄스 PXiD_i, PXiD_P 및 펄스 PXi를 제공하기 위해, 상기 레벨천이기(928)의 출력단자에 접속된 인버어터(929)와, 이 인버어터(929)의 제1출력라인에 접속된 두 인버어터들(930,931)과, 상기 인버어터(929)의 제2출력라인에 접속된 두 인버어터들(932,933)이 이용된다. 상기 인버어터(930)의 출력단자를 통해서는 신호 PXi가 출력된다.

상기 도 9a 내지 도 9d에 도시되어 있는 sowl 상기와 같은 입력버퍼구성을 통해 하나의 글로벌 워드라인 NWE에 의해 제어를 받는 각각의 워드라인들 WL0∼WL3이 독립적으로 동작할 수 있게 되어 웨이퍼 번인 모드시 메모리 셀에 백그라운드 데이타 패턴의 기입을 자유자재로 할 수 있으며, 다양한 형태의 데이타 형식을 가질 수 있기에 다양한 신뢰성 테스트를 병행할 수 있다. 즉, 도 1에서와 같이 메모리 셀간의 스트레스 신뢰성 테스트는 가능하나 비트라인 센싱이 불가능하여 비트라인 신뢰성 테스트를 못하거나 도 3에서와 같이 메모리 셀간의 스트레스 신뢰성 테스트의 효율이 저하되는 경우를 다양한 백그라운드 데이타 패턴으로 극복할 수 있다. 또한 도 6에 도시된 서브 워드라인 드라이버(102)에 있어서는 기존에서와 같이 승압된 전압 VPP에 의해 트랜지스터(604)가 파괴되는 문제점을 해결할 수 있게 된다. 즉 상기 트랜지스터(604)를 통하여 워드라인을 활성화시키기 위한 승압전압 VPP를 공급하는 것이 아니라 트랜지스터(603)의 드레인을 통해 인가되는 고전압인 신호 PXiD_P를 통하여 게이트 셀프 부스팅으로 워드라인에 충분한 전압레벨을 공급하여 트랜지스터(604)에는 보통의 파워 이상의 전압레벨이 필요치 않아 전술한 파괴의 문제점이 발생되지 않는다.

전술한 바와 같이, 본 발명은 다양한 백그라운드 기입 패턴을 형성할 수 있는 이점을 가진다. 또한, 본 발명은 각 워드라인에 독립적으로 접속된 서브 워드라인을 통해 기입동작을 수행할 수 있는 이점을 가지며, 고전압이 인가되는 트랜지스터에 과부하가 걸리는 것을 방지할 수 있는 이점을 가진다. 또한, 본 발명은 교류 스트레스에 의한 신뢰성 테스트를 할 수 있는 이점도 가진다.

Claims

다수개의 메모리 셀들과, 상기 메모리 셀들에 각각 연결되는 워드라인들을 구비하는 반도체 메모리 장치의 웨이퍼 번인 테스트회로에 있어서:

테스트 패드를 통해 입력되는 외부 웨이퍼 번인 인에이블신호에 응답하여 씨모오스 레벨의 내부 웨이퍼 번인 인에이블신호를 출력하는 입력버퍼부와;

상기 씨모오스 레벨의 내부 웨이퍼 번인 인에이블신호와 어드레스 패드로부터 입력되는 다수의 로우 어드레스에 응답하여 대응되는 로우 디코딩 신호들을 제공하는 로우 어드레스 버퍼부와;

상기 로우 디코딩 신호들의 조합에 의해 레벨천이되는 워드라인 활성화신호와 글로벌 워드라인 활성화신호에 응답하여 대응되는 상기 각 워드라인들에 상기 워드라인 활성화신호를 제공하는 서브 워드라인 드라이버부를 구비함을 특징으로 하는 웨이퍼 번인 테스트회로.
제1항에 있어서, 상기 입력버퍼부는 상기 테스트 패드에 직렬로 접속되는 제1,2인버어터로 구성됨을 특징으로 하는 웨이퍼 번인 테스트회로.
제1항에 있어서, 상기 로우 어드레스 버퍼부는,

상기 내부 웨이퍼 번인 활성화신호와 상기 다수의 로우 어드레스에 응답하여 각기 대응되는 제1펄스들을 출력하는 로우 어드레스용 회로와,

상기 제1펄스들과 디코딩된 내부 어드레스에 응답하여 상기 로우 디코딩 신호들을 출력하는 버퍼로 구성됨을 특징으로 하는 웨이퍼 번인 테스트회로.
제3항에 있어서, 상기 로우 어드레스용 회로는,

상기 내부 웨이퍼 번인 활성화신호와 상기 다수의 로우 어드레스를 각기 두 입력으로 하는 제1논리게이트들과, 상기 제1논리게이트들의 출력단자에 각기 접속되는 인버어터들로 구성됨을 특징으로 하는 웨이퍼 번인 테스트회로.
제4항에 있어서, 상기 제1논리게이트들은 낸드게이트들임을 특징으로 하는 웨이퍼 번인 테스트회로.
제3항에 있어서, 상기 버퍼회로는,

상기 제1펄스들과 상기 디코딩된 내부 어드레스를 각기 두 입력으로 하는 제2논리게이트들과,

상기 제2논리게이트들의 출력단자에 각기 접속되는 인버어터들로 구성됨을 특징으로 하는 웨이퍼 번인 테스트회로.
제1항에 있어서, 상기 워드라인 활성화신호는 상기 메모리 셀을 테스트하기 위한 고전압임을 특징으로 하는 웨이퍼 번인 테스트회로.