KR100535814B1 - 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치 - Google Patents

서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치 Download PDF

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Abstract

서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수 있는 워드라인 제어신호 발생회로 및 워드라인 제어신호 발생방법이 개시되어 있다. 워드라인 제어신호 발생회로는 제 1 어드레스 버퍼, 프리 디코더부, 제 2 어드레스 버퍼, 메인 디코더, 및 워드라인 부스팅 신호 발생회로를 구비한다. 제 1 예에서, 제 2 어드레스 버퍼는 리프레쉬 카운트 신호를 소정시간 지연시키고, 로우 어드레스 셋업 신호 및 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 인에이블 신호의 제어하에 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력한다. 제 2 예에서, 워드라인 부스팅 신호 발생회로는 블록 선택신호, 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 리프레쉬 카운트 신호에 응답하여 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 블록신호를 제 1 시간구간만큼 지연시켜서 워드라인 부스팅 신호를 발생시키고, 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때는 블록신호를 제 1 시간구간외에 제 2 시간구간을 추가로 지연시켜서 워드라인 부스팅 신호를 발생시킨다. 따라서, 본 발명에 따른 반도체 메모리 장치는 리프레쉬 모드와 가속조건에서 동작할 때에도 안정된 셀프 부스팅 마진을 확보할 수 있다.

Description

서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수 있는 워드라인 제어신호 발생회로, 워드라인 제어신호 발생방법, 및 그것을 구비한 반도체 메모리 장치{CIRCUIT AND METHOD FOR GENERATING WORD LINE CONTROL SIGNAL AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수 있는 워드라인 제어신호 발생회로 및 그것을 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 워드라인의 전압 신호의 제어에 의해 메모리 셀의 데이터를 읽고 쓰는 동작을 한다.
도 1은 종래 기술에 따른 DRAM(Dynamic Random Access Memory) 장치의 서브워드라인 드라이버(Sub-Word line Driver; SWD)의 회로도로서, 대한민국 공개특허 제 2002-0033883호에 개시되어 있다. 도 1을 참조하면, 서브워드라인 드라이버는 4 개의 NMOS 트랜지스터들(NM1 - NM4)로 구성된다. 도 1의 서브워드라인 드라이버는 워드라인 제어신호 발생회로(미도시)에 의해 발생된 신호들(WEI, PXI, PXIB)에 응답하여 대응하는 워드라인(WL)을 구동한다. 워드라인 인에이블 신호(WEI)가 하이가 될 때, 승압노드(BN)는 (VPP - Vth) (Vth는 NMOS 트랜지스터의 문턱전압을 나타냄)이 된다. 그 후 워드라인 부스팅 신호(PXI)가 하이가 될 때, 승압노드(BN)의 전압은 (2VPP - Vth)까지 승압된다. 이러한 셀프 부스팅(self-boosting) 동작은 NMOS 트랜지스터(MN2)의 게이트와 드레인 사이에 존재하는 기생 커패시터에 의한 커패시턴스 커플링에 의해 이루어진다. 그러므로 워드라인 부스팅 신호(PXI)는 NMOS 트랜지스터(MN2)를 통해 충분한 전류를 워드라인(WL)에 공급하므로 워드라인(WL)은 승압전압 레벨(VPP)에 도달하고 여기에 연결된 메모리 셀들을 안전하게 구동할 수 있다. 신호들(WEI, PXI, PXIB)의 하이 레벨은 VPP이며, 워드라인(WL)은 반전 워드라인 부스팅 신호(PXIB)가 하이 상태일 때 방전되어 로우 상태로 된다. 워드라인 인에이블 신호(WEI)가 하이 상태가 된 후, 워드라인 부스팅 신호(PXI)가 하이 상태로 천이할 때까지의 시간 간격을 셀프 부스팅 마진(self-boosting margin)이라 하며, 도 2에 도시되어 있다.
도 3은 DRAM 장치가 노말 액티브 모드에서 동작할 때와 리프레쉬 모드에서 동작할 때 도 1의 서브워드라인 드라이버의 셀프 부스팅 마진을 나타내는 도면이다. 도 3을 참조하면, DRAM 장치가 리프레쉬 모드에서 동작할 때는 디코딩된 로우 어드레스 신호들간의 스큐가 크기 때문에 노말 액티브 모드에서 동작할 때와 달리 셀프 부스팅 마진이 줄어들게 된다. DRAM 장치가 리프레쉬 모드에서 동작할 때는 워드라인 인에이블 신호(WEI)가 노말 액티브 모드에서 동작할 때보다 시간(tdw) 만큼 지연된다. 도 3을 참조하면, 리프레쉬 모드에서의 셀프 부스팅 마진(BMR)은 노말 액티브 모드에서의 셀프 부스팅 마진(BMN)에 비해 줄어들었음을 알 수 있다.
한편, 반도체 메모리 장치의 신뢰성을 테스트할 때 사용하는 전원전압의 레벨이 반도체 메모리 장치가 통상적으로 동작할 때의 전원전압 레벨보다 높다. 그러므로 신뢰성 검증을 위한 가속조건에서는 통상의 조건에 비해 지연시간이 줄어들고, 셀프 부스팅 마진이 반도체 메모리 장치의 통상적인 동작조건에 비해 줄어들게 된다.
따라서, 리프레쉬 모드에서 동작할 때에도 안정된 셀프 부스팅 마진을 확보할 수 있는 반도체 메모리 장치가 필요하게 된다. 또한, 신뢰성 검증을 위한 가속조건에서도 안정된 셀프 부스팅 마진을 확보할 수 있는 반도체 메모리 장치가 필요하게 된다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 리프레쉬 모드에서 동작할 때에도 안정된 셀프 부스팅 마진을 확보할 수 있는 워드라인 제어신호 발생회로를 제공하는 것이다.
본 발명의 다른 목적은 신뢰성 검증을 위한 가속조건에서도 안정된 셀프 부스팅 마진을 확보할 수 있는 워드라인 제어신호 발생회로를 제공하는 것이다.
본 발명의 또 다른 목적은 리프레쉬 모드에서 동작할 때에도 안정된 셀프 부스팅 마진을 확보할 수 있는 워드라인 제어신호 발생방법을 제공하는 것이다.
본 발명의 또 다른 목적은 신뢰성 검증을 위한 가속조건에서도 안정된 셀프 부스팅 마진을 확보할 수 있는 워드라인 제어신호 발생방법을 제공하는 것이다.
본 발명의 또 다른 목적은 리프레쉬 모드에서 동작할 때에도 안정된 셀프 부스팅 마진을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 신뢰성 검증을 위한 가속조건에서도 안정된 셀프 부스팅 마진을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 워드라인 제어신호 발생회로는 제 1 어드레스 버퍼, 프리 디코더부, 제 2 어드레스 버퍼, 메인 디코더, 및 워드라인 부스팅 신호 발생회로를 구비한다. 제 1 어드레스 버퍼는 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력한다. 프리 디코더부는 상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성한다. 제 2 어드레스 버퍼는 리프레쉬 카운트 신호를 소정시간 지연시키고, 로우 어드레스 셋업 신호 및 상기 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력한다. 메인 디코더는 상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시킨다. 워드라인 부스팅 신호 발생회로는 상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 부스팅 신호를 발생시킨다.
본 발명의 제 2 실시형태에 따른 워드라인 제어신호 발생회로는 제 1 어드레스 버퍼, 프리 디코더부, 제 2 어드레스 버퍼, 메인 디코더, 및 워드라인 부스팅 신호 발생회로를 구비한다. 제 1 어드레스 버퍼는 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력한다. 프리 디코더부는 상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성한다. 제 2 어드레스 버퍼는 로우 어드레스 셋업 신호 및 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력한다. 메인 디코더는 상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시킨다. 워드라인 부스팅 신호 발생회로는 블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 상기 리프레쉬 카운트 신호에 응답하여 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 상기 블록신호를 제 1 시간구간만큼 지연시켜서 워드라인 부스팅 신호를 발생시키고, 상기 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때는 상기 블록신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시켜서 상기 워드라인 부스팅 신호를 발생시킨다.
본 발명의 제 3 실시형태에 따른 워드라인 제어신호 발생회로는 제 1 어드레스 버퍼, 프리 디코더부, 제 2 어드레스 버퍼, 메인 디코더, 및 워드라인 부스팅 신호 발생회로를 구비한다. 제 1 어드레스 버퍼는 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력한다. 프리 디코더부는 상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성한다. 제 2 어드레스 버퍼는 로우 어드레스 셋업 신호 및 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력한다. 메인 디코더는 상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시킨다. 워드라인 부스팅 신호 발생회로는 블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 상기 리프레쉬 카운트 신호, 및 가속조건 신호에 응답하여 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 상기 블록 선택신호를 제 1 시간구간만큼 지연시켜서 워드라인 부스팅 신호를 발생시키고, 상기 반도체 메모리 장치가 리프레쉬 동작모드 또는 가속조건 테스트 모드에서 동작할 때는 상기 블록 선택신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시켜서 상기 워드라인 부스팅 신호를 발생시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 워드라인 제어신호 발생회로를 나타내는 도면이다. 도 4를 참조하면, 워드라인 제어신호 발생회로는 제 1 어드레스 버퍼(500), 프리 디코더부(600), 제 2 어드레스 버퍼(700), 메인 디코더(800), 및 워드라인 부스팅 신호 발생회로(900)를 구비한다. 워드라인 제어신호는 워드라인 인에이블 신호(WEI)와 워드라인 부스팅 신호쌍(PXI, PXIB)을 포함한다.
제 1 어드레스 버퍼(500)는 내부 클럭신호(PCLK), 로우 어드레스 셋업 신호(PRA), 및 리프레쉬 카운트 신호(PRCNT)에 응답하여 외부 어드레스 신호들(XRA0~XRA10)을 순차적으로 수신하여 래치하고 이 신호들에 대응하는 로우 어드레스 신호들(RA/RAB2~4, RA/RAB5~6, RA/RAB7~8, RA/RAB9~10, RA/RAB0~1)을 발생시킨다. 외부 어드레스 신호들(XRA0~XRA10) 중 7 비트인 XRA2~8은 128 개의 메인 디코더를 지정하는 데 사용되고, 2 비트인 XRA 9~10은 4 개의 셀 어레이 블록을 지정하는 데 사용되고, 2 비트인 XRA0~1은 4 개의 서브워드라인 드라이버를 지정하기 위해 사용된다.
프리 디코더부(600)는 프리 디코더들(610, 620, 630, 640, 650)로 구성되고, 로우 어드레스 신호들(RA/RAB2~4, RA/RAB5~6, RA/RAB7~8, RA/RAB9~10, RA/RAB0~1)에 대해 논리곱 연산을 수행하여 프리디코딩된 로우 어드레스 신호들(RA234_i(i=0~7), RA56_i(i=0~3), RA78_i(i=0~3), RA910_i(i=0~3), RA01_i(i=0~3)) 을 발생시킨다.
제 2 어드레스 버퍼(700)는 로우 어드레스 셋업 신호(PRA) 및 리프레쉬 카운트 신호(PRCNT)에 응답하여 프리디코딩된 로우 어드레스 신호들(RA234_i, RA56_i, RA78_i, RA910_i, RA01_i)을 수신하여 래치하고 디코딩된 로우 어드레스 신호들(DRA234_i(i=0~7), DRA56_i(i=0~3), DRA78_i(i=0~3), DRA910_i(i=0~3), DRA01_i(i=0~3))을 발생시킨다.
메인 디코더(800)는 프리차지 제어신호들(NPREB, TPRE)의 제어하에 디코딩된 로우 어드레스 신호들(DRA234_i, DRA56_i, DRA78_i, DRA910_i)을 수신하여 128 개의 워드라인 인에이블 신호(WEI)를 발생시킨다. 여기서, DRA910_i는 셀 어레이 블록을 지정하는 신호이다.
워드라인 부스팅 신호 발생회로(900)는 디코딩된 로우 어드레스 신호들( DRA910_i, DRA01_i)에 응답하여 워드라인 부스팅 신호쌍(PXI, PXIB)을 발생시킨다. 디코딩된 로우 어드레스 신호(DRA910_i)는 셀 어레이 블록을 지정하기 위한 블록 선택신호이다.
도 5 및 도 6은 도 4의 워드라인 제어신호 발생회로에 있는 프리 디코더들을 나타내는 도면을 이다. 도 5는 로우 어드레스들(RA/RAB2~4)에 대해 논리곱 연산을 수행하고 프리디코딩된 로우 어드레스들(RA234_0~RA234_7)을 발생시키는 회로를 나타낸다. 도 6은 로우 어드레스들(RA/RAB5~6, RA/RAB7~8, RA/RAB9~10, RA/RAB0~1)에 대해 논리곱 연산을 수행하고 프리디코딩된 로우 어드레스들(RA56_0~RA56_3, RA78_0~RA78_3, RA910_0~RA910_3, RA01_0~RA01_3)을 발생시키는 회로를 나타낸다.
도 7은 도 4의 워드라인 제어신호 발생회로에 있는 제 2 어드레스 버퍼를 나타내는 도면이다.
도 7을 참조하면, 제 2 어드레스 버퍼(700)는 지연회로(730), 신호 발생회로(720), 및 출력회로(710)를 구비한다. 지연회로(730)는 리프레쉬 카운트 신호(PRCNT)를 소정의 시간 지연시키는 기능을 한다. 신호 발생회로(720)는 로우 어드레스 셋업 신호(PRA)와 지연회로(730)에 의해 지연된 리프레쉬 카운트 신호(DPRCNT)에 응답하여 소정의 펄스 폭을 갖는 펄스 신호를 발생시킨다. 출력회로(710)는 인에이블 신호(PDRAE)의 제어하에 프리 디코딩된 로우 어드레스 신호들(RA234_i, RA56_i, RA78_i, DRA910_i, DRA01_i)을 수신하여 래치하고 디코딩된 로우 어드레스 신호들(RA234_i, RA56_i, RA78_i, DRA910_i, DRA01_i)을 출력한다. 로우 어드레스 셋업 신호(PRA)는 외부 클럭신호를 이용하여 생성되는 신호이다.
도 8은 도 7의 제 2 어드레스 버퍼에 있는 출력회로를 나타내는 도면이다.
도 8을 참조하면, 출력회로(710)는 인버터들(712, 713)과 전달게이트(711)로 구성된 스위치 회로, 인버터들(714, 715)로 구성된 래치회로, 및 인버터(716)를 구비한다. 인에이블 신호(PDRAE)가 "하이"이면 전달게이트(711)가 온되어 프리 디코딩된 로우 어드레스 신호(RAij)가 출력회로(710)에 입력되고 래치되어 디코딩된 로우 어드레스 신호(DRAij)가 출력된다.
도 9는 도 7의 제 2 어드레스 버퍼에 있는 신호 발생회로를 나타내는 도면이다.
도 9를 참조하면, 신호 발생회로(720)는 제 1 인버터들(721, 722, 723), 제 2 인버터들(724, 725, 726), 및 NAND 회로들(727, 728)을 구비한다. 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때, 지연된 리프레쉬 카운트 신호(DPRCNT)는 "로우" 상태이고 신호 발생회로(720)는 외부 클럭신호를 이용하여 생성되는 로우 어드레스 셋업 신호(PRA)에 응답하여 인에이블 신호(PDRAE)가 발생된다. 로우 어드레스 셋업 신호(PRA)는 인버터들(721, 722, 723)에 의한 지연시간만큼 지연되어 인에이블 신호(PDRAE)로서 출력된다. 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때, 지연된 리프레쉬 카운트 신호(DPRCNT)는 "하이" 상태이고 신호 발생회로(720)는 지연된 리프레쉬 카운트 신호(DPRCNT)에 응답하여 인버터들(721, 722, 723)에 의한 지연시간에 해당하는 펄스 폭을 갖는 인에이블 신호(PDRAE)가 발생된다.
도 10은 도 7의 제 2 어드레스 버퍼에 있는 지연회로를 나타내는 도면이다. 도 10을 참조하면, 지연회로(730)는 인버터들(731, 732, 733)로 구성될 수 있으며, 리프레쉬 카운트 신호(PRCNT)를 소정의 시간 지연시켜 지연된 리프레쉬 카운트 신호(DPRCNT)를 출력한다.
도 11은 도 4의 워드라인 제어신호 발생회로에 있는 메인 디코더를 나타내는 도면이다.
도 11을 참조하면, 메인 디코더(800)는 PMOS 트랜지스터들(MP1, MP2), PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN17)로 구성된 인버터(810), 디코딩된 로우 어드레스 신호들(DRA234_i, DRA56_j, DRA78_k, DRA910_l)에 의해 제어되는 서로 직렬 연결된 NMOS 트랜지스터들(MN11~MN14), NMOS 트랜지스터들(MN15, MN16, MN18, MN19), 및 인버터(820)를 구비한다. PMOS 트랜지스터(MP1)는 승압전압(Vpp)과 노드(NN)사이에 연결되어 있고 프리차지 전압(NPREB)에 의해 제어되고, PMOS 트랜지스터(MP2)는 승압전압(Vpp)과 노드(NN)사이에 연결되어 있고 워드라인 인에이블 신호(WEI)에 의해 제어된다. 인버터(810)는 노드(NN)에 연결된 입력단자와 워드라인 인에이블 신호(WEI)가 출력되는 출력단자를 갖는다. NMOS 트랜지스터(MN11)는 노드(NN)에 연결된 드레인을 가지고 디코딩된 로우 어드레스 신호(DRA234_i)에 의해 제어된다. NMOS 트랜지스터(MN12)는 NMOS 트랜지스터(MN11)의 소스에 연결된 드레인을 가지고 디코딩된 로우 어드레스 신호(DRA56_j)에 의해 제어된다. NMOS 트랜지스터(MN13)는 NMOS 트랜지스터(MN12)의 소스에 연결된 드레인을 가지고 디코딩된 로우 어드레스 신호(DRA78_k)에 의해 제어된다. NMOS 트랜지스터(MN14)는 NMOS 트랜지스터(MN13)의 소스에 연결된 드레인을 가지고 디코딩된 로우 어드레스 신호(DRA910_l)에 의해 제어된다. NMOS 트랜지스터(MN15)는 NMOS 트랜지스터(MN14)의 소스와 저전원 전압(VSS)에 연결된다. 인버터(820)는 프리차지 전압(TPRE)을 반전시키고, NMOS 트랜지스터(MN15)의 게이트에 제공한다. NMOS 트랜지스터(MN16)는 고전원 전압(VDD)과 NMOS 트랜지스터(MN13)의 소스 사이에 연결되고 프리차지 전압(TPRE)에 의해 제어된다. NMOS 트랜지스터(MN18)는 워드라인(WL)에 연결된 드레인과 노드(NN)에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN19)는 NMOS 트랜지스터(MN18)의 소스와 저전원 전압(VSS) 사이에 연결되어 있고, 프리차지 전압(TPRE)에 의해 제어된다.
도 12는 도 4의 워드라인 제어신호 발생회로에 있는 워드라인 부스팅 신호 발생회로를 나타내는 도면이다.
도 12를 참조하면, 워드라인 부스팅 신호 발생회로(900)는 지연회로(910), NAND 회로(920), 레벨 쉬프터(930), 및 인버터(940)를 구비한다. 지연회로(910)는 디코딩된 로우 어드레스 신호(DRA910)를 수신하여 일정시간 지연시키는 기능을 한다. NAND 회로(920)는 지연회로(910)의 출력신호(DBLK)와 디코딩된 로우 어드레스 신호(DRA01)를 수신하여 비논리곱 연산을 수행한다. 레벨 쉬프터(930)는 NAND 회로(920)의 출력신호의 전압레벨을 부스팅 신호의 전압레벨로 변환하는 기능을 한다. 인버터(940)는 레벨 쉬프터(930)의 출력신호를 반전시키는 기능을 한다. 도 12에 나타나 있듯이, 레벨 쉬프터(930)의 출력신호는 반전 워드라인 부스팅 신호(PXIB)이고, 인버터(940)의 출력신호는 워드라인 부스팅 신호(PXI)이다.
도 13은 노말 액티브 모드에서 도 4의 워드라인 제어신호 발생회로의 타이밍도이다.
도 14a는 리프레쉬 모드에서 종래 기술에 따른 워드라인 제어신호 발생회로의 타이밍도이다.
도 14b는 리프레쉬 모드에서 도 4에 도시된 본 발명의 제 1 실시예에 따른 워드라인 제어신호 발생회로의 타이밍도이다.
이하, 도 4 내지 도 14b를 참조하여 본 발명의 제 1 실시예에 따른 워드라인 제어신호 발생회로의 동작에 대해 설명한다.
도 4를 참조하면, 본 발명에 따른 워드라인 제어신호 발생회로는 외부 어드레스 신호들(XRA0-10)을 순차적으로 수신하여 디코딩하고, 워드라인 인에이블 신호(WEI)와 워드라인 부스팅 신호쌍(PXI, PXIB)을 발생시킨다.
도 7을 참조하면, 제 2 어드레스 버퍼(700)는 인에이블 신호(PDRAE)의 제어하에 프리 디코딩된 로우 어드레스 신호들(RA234_i, RA56_i, RA78_i, DRA910_i, DRA01_i)을 수신하여 래치하고 디코딩된 로우 어드레스 신호들(RA234_i, RA56_i, RA78_i, DRA910_i, DRA01_i)을 출력한다. 인에이블 신호(PDRAE)는 로우 어드레스 셋업 신호(PRA), 및 지연회로(730)에 의해 지연된 리프레쉬 카운트 신호(DPRCNT)에 응답하여 신호 발생회로(720)에서 발생된다. 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 외부 클럭신호를 이용하여 생성되는 로우 어드레스 셋업 신호(PRA)에 응답하여 인에이블 신호(PDRAE)가 발생된다. 또한, 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때는 리프레쉬 카운트 신호(PRCNT)에 응답하여 인에이블 신호(PDRAE)가 발생되며, 인에이블 신호(PDRAE)는 지연회로(730)에 의해 발생된 지연시간에 해당하는 펄스 폭을 갖는다.
도 13을 참조하면, 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 디코딩된 로우 어드레스 신호들(DRAij) 간에 신호의 스큐가 거의 없다. 그러므로, 디코딩된 로우 어드레스 신호(DRA234)는 지연되지 않는다. 따라서, 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 디코딩된 로우 어드레스 신호(DRA234)에 응답하여 발생되는 워드라인 인에이블 신호(WEI)와 디코딩된 로우 어드레스 신호(DRA01)에 응답하여 발생하는 워드라인 부스팅 신호(PXI) 사이의 시간간격을 나타내는 셀프 부스팅 마진은 충분히 크다.
도 14a를 참조하면, 종래 기술에 따른 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때는 디코딩된 로우 어드레스 신호들(DRAij) 간에 신호의 스큐가 크다. 따라서, 디코딩된 로우 어드레스 신호(DRA234)는 일정시간 지연된 후 발생되고, 워드라인 인에이블 신호(WEI)는 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때보다 늦게 발생한다. 결국, 종래의 기술에서는 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때는 노말 액티브 모드에서 동작할 때보다 셀프 부스팅 마진이 줄어든다.
도 14b를 참조하면, 본 발명에 따른 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때, 프리디코딩된 로우 어드레스들(RAij) 간에 스큐가 크지만 디코딩된 로우 어드레스 신호들(DRAij) 간에는 신호의 스큐가 크다. 그 이유는 본 발명의 제 1 실시예에서는 도 7에 도시된 제 2 어드레스 버퍼(700)에서 리프레쉬 카운트 신호(PRCNT)를 소정의 시간 지연시킨 후 지연된 리프레쉬 카운트 신호(DPRCNT)를 이용하여 인에이블 신호(PDRAE)를 발생시키기 때문이다. 리프레쉬 카운트 신호(DPRCNT)를 소정의 시간 지연시키면 스큐가 다른 프리디코딩된 로우 어드레스 신호들(RAij)이 모두 출력회로(710)에 도달한 후에 인에이블 신호(PDRAE)가 발생되므로 디코딩된 로우 어드레스 신호들(DRAij) 사이의 스큐는 매우 작게 된다. 또한, 디코딩된 로우 어드레스 신호(DRA234)는 디코딩된 로우 어드레스 신호(DRA01)와 거의 동시에 발생된다. 따라서, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 의하면, 리프레쉬 모드에서 동작할 때도 노말 액티브 모드에서 동작할 때와 거의 유사한 셀프 부스팅 마진을 가질 수 있게 된다.
도 15는 본 발명의 제 2 실시예에 따른 워드라인 제어신호 발생회로를 나타내는 도면으로서, 워드라인 부스팅 신호 발생회로(1000) 블록만 도 4에 도시된 본 발명의 제 1 실시예에 따른 워드라인 제어신호 발생회로와 다르다. 따라서, 여기서는 워드라인 부스팅 신호 발생회로(1000) 블록에 대해서 중점적으로 설명한다. 또한, 도 15에 도시된 본 발명의 제 2 실시예에 따른 워드라인 제어신호 발생회로에서는 도 4의 회로에서와는 달리 제 2 어드레스 버퍼(700) 내의 신호 발생회로(도 7의 720)에 인가되는 리프레쉬 카운트 신호(PRCNT)를 지연시키지 않고 직접 인가한다. 도 15의 회로에서, 워드라인 부스팅 신호 발생회로(1000)는 도 4에 도시된 본 발명의 제 1 실시예에서와는 달리, 디코딩된 로우 어드레스 신호들( DRA910_i, DRA01_i), 및 리프레쉬 카운트 신호(PRCNT)에 응답하여 워드라인 부스팅 신호쌍(PXI, PXIB)을 발생시킨다. 디코딩된 로우 어드레스 신호(DRA910_i)는 셀 어레이 블록을 지정하기 위한 블록 선택신호이다.
도 16은 도 15의 워드라인 제어신호 발생회로에 있는 워드라인 부스팅 신호 발생회로를 나타내는 도면이다.
도 16을 참조하면, 워드라인 부스팅 신호 발생회로(1000)는 제 1 지연회로(1030), 인버터(1070), NOR 회로(1010), 제 2 지연회로(1020), 제 2 인버터(1080), AND 회로(1040), NAND 회로(1050), 레벨 쉬프터(1060), 및 인버터(1090)를 구비한다. 제 1 지연회로(1030)는 블록 선택신호(DRA910)를 수신하여 소정의 시간 지연시킨다. 디코딩된 로우 어드레스 신호(DRA910)가 블록에 대한 정보를 갖고 있는 블록 선택신호이다. 인버터(1070)는 리프레쉬 카운트 신호(PRCNT)를 반전시킨다. NOR 회로(1010)는 인버터(1070)의 출력신호와 제 1 지연회로(1030)의 출력신호(PDBLK)를 수신하여 비논리합 연산을 수행한다. 제 2 지연회로(1020)는 NOR 회로(1010)의 출력신호를 소정의 시간 지연시킨다. 인버터(1080)는 제 2 지연회로(1020)의 출력신호를 반전시킨다. AND 회로(1040)는 인버터(1080)의 출력신호와 제 1 지연회로(1030)의 출력신호(PDBLK)를 수신하여 논리곱 연산을 수행한다. NAND 회로(1050)는 AND 회로(1040)의 출력신호(SDBLK)와 디코딩된 로우 어드레스 신호(DRA01)를 수신하여 비논리곱 연산을 수행한다. 레벨 쉬프터(1060)는 NAND 회로(1050)의 출력신호의 전압레벨을 부스팅 신호의 전압레벨로 변환한다. 인버터(1090)는 레벨 쉬프터(1060)의 출력신호를 반전시켜 상기 워드라인 부스팅 신호를 출력한다. 레벨 쉬프터(1060)의 출력신호는 반전 워드라인 부스팅 신호이다.
도 17a는 노말 액티브 모드에서 도 15의 워드라인 제어신호 발생회로의 타이밍도이고, 도 17b는 리프레쉬 모드에서 도 15의 워드라인 제어신호 발생회로의 타이밍도이다.
이하, 도 15, 도 16, 도 17a, 및 도 17b를 참조하여 본 발명의 제 2 실시예에 따른 워드라인 제어신호 발생회로에 대해 설명한다.
도 15의 회로는 셀프 부스팅 마진을 증가시키기 위해 워드라인 부스팅 신호 발생회로(1000)를 새롭게 구성한 워드라인 제어신호 발생회로이다. 도 16을 참조하면, 워드라인 부스팅 신호 발생회로(1000)는 제 1 지연회로(1030)와 제 2 지연회로(1020)에 의해 2 번의 시간지연을 통해 리프레쉬 모드에서 워드라인 부스팅 신호(PXI)를 충분히 지연시킴으로써, 셀프 부스팅 마진을 노말 액티브 모드에서의 그것과 거의 유사하게 증가시킬 수 있다.
도 17a를 참조하면, 노말 액티브 모드에서는 리프레쉬 카운트 신호(PRCNT)가 "로우" 상태이고 NOR 회로(1010)의 출력은 "로우" 상태이고 인버터(1080)의 출력은 "하이" 상태가 된다. 따라서, 노말 액티브 모드에서는 블록 선택신호(DRA910)는 제 1 지연회로(1030)에 의해 지연된 신호(PDBLK)와 디코딩된 로우 어드레스 신호(DRA01)에 응답하여 워드라인 부스팅 신호쌍(PXI, PXIB)이 출력된다. 반전된 워드라인 부스팅 신호(PXIB)는 도 17a에 도시된 바와 같고, 워드라인 부스팅 신호(PXI)는 PXIB 신호와 위상이 반대이다.
도 17b를 참조하면, 리프레쉬 모드에서는 리프레쉬 카운트 신호(PRCNT)가 "하이" 상태이고, 인버터(1070)의 출력은 "로우" 상태가 된다. 블록선택신호(DRA910)는 제 1 지연회로(1030)와 제 2 지연회로(1020)에 의해 지연되고, 이 지연된 신호와 디코딩된 로우 어드레스 신호(DRA01)에 응답하여 워드라인 부스팅 신호쌍(PXI, PXIB)이 출력된다. 반전된 워드라인 부스팅 신호(PXIB)는 도 17b에 도시된 바와 같고, 워드라인 부스팅 신호(PXI)는 PXIB 신호와 위상이 반대이다.
따라서, 본 발명의 제 2 실시예에 따른 워드라인 제어신호 발생회로에 의해 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때, 워드라인 부스팅 신호를 충분히 지연시킴으로써 셀프 부스팅 마진을 확보할 수 있다.
도 18은 본 발명의 제 3 실시예에 따른 워드라인 제어신호 발생회로를 나타내는 도면으로서, 워드라인 부스팅 신호 발생회로(1100) 블록만 도 15에 도시된 본 발명의 제 1 실시예에 따른 워드라인 제어신호 발생회로와 다르다. 따라서, 여기서는 워드라인 부스팅 신호 발생회로(1000) 블록에 대해서 중점적으로 설명한다. 도 15의 회로에서, 워드라인 부스팅 신호 발생회로(1100)는 도 15에 도시된 본 발명의 제 1 실시예에서와는 달리, 디코딩된 로우 어드레스 신호들( DRA910_i, DRA01_i), 리프레쉬 카운트 신호(PRCNT), 및 가속조건 신호(PRT)에 응답하여 워드라인 부스팅 신호쌍(PXI, PXIB)을 발생시킨다. 디코딩된 로우 어드레스 신호(DRA910_i)는 셀 어레이 블록을 지정하기 위한 블록 선택신호이다.
도 19는 도 18의 워드라인 제어신호 발생회로에 있는 워드라인 부스팅 신호 발생회로를 나타내는 도면이다.
이하, 도 18 및 도 19를 참조하여 본 발명의 제 3 실시예에 따른 워드라인 제어신호 발생회로에 대해 설명한다.
도 18의 회로는 셀프 부스팅 마진을 증가시키기 위해 워드라인 부스팅 신호 발생회로(1100)를 새롭게 구성한 워드라인 제어신호 발생회로이다. 도 19를 참조하면, 워드라인 부스팅 신호 발생회로(1100)는 제 1 지연회로(1030)와 제 2 지연회로(1020)에 의해 2 번의 시간지연을 통해, 리프레쉬 모드 및 가속조건에서 워드라인 부스팅 신호(PXI)를 충분히 지연시킴으로써, 셀프 부스팅 마진을 노말 액티브 모드에서의 그것과 거의 유사하게 증가시킬 수 있다. 가속조건은 신뢰성 테스트 등에서 주는 조건으로서, 이 조건에서 사용되는 전압은 반도체 메모리 장치가 통상적으로 동작할 때의 전원전압의 레벨보다 높다. 그러므로 신뢰성 검증을 위한 가속조건에서는 통상의 조건에 비해 지연시간이 줄어들고, 셀프 부스팅 마진이 반도체 메모리 장치의 통상적인 동작조건에 비해 줄어들게 된다. 도 19의 회로는 도 16의 워드라인 부스팅 신호 발생회로(1000)에서 인버터(1070) 대신에 NOR 회로(1075)를 사용하여 리프레쉬 모드에서뿐만 아니라 가속조건 테스트모드에서도 워드라인 부스팅 신호(PXI)를 충분히 지연시켜 발생시킴으로써 셀프 부스팅 마진을 증가시킬 수 있다.
도 20은 본 발명에 의해 발생된 워드라인 제어신호들에 의해 제어되는 서브워드라인 드라이버를 구비한 DRAM 장치의 코어 구조를 나타내는 도면이다.
도 20을 참조하면, 반도체 메모리 장치는 서브워드라인 구조를 가지고 있으며, 당해 기술분야에 있는 평균적 전문가에게는 잘 알려진 기술이므로 여기서 자세한 설명을 생략한다. 도 20의 회로는 감지증폭기 블록들(SAa), 셀 어레이들(ARRAY), 서브워드라인 블록들(SWDs), 및 컨졍션 회로들(CONJUNCTION)을 포함한다. 각각의 메모리 셀 어레이는 메모리 셀들(MC)을 구비하며, 워드라인(WL)과 비트라인(BL/BLB)의 교점에 위치하는 메모리 셀(MC)은 하나의 셀 트랜지스터와 하나의 셀 커패시터를 갖는다. 워드라인(WL)은 서브워드라인 블록들 내에 위치하는 서브워드라인 드라이버(SWD)에 의해 구동된다. 서브워드라인 드라이버(SWD)는 워드라인 인에이블 신호(WEI)와 워드라인 부스팅 신호쌍(PXI, PXIB)에 의하여 제어된다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 리프레쉬 모드에서 동작할 때에도 안정된 셀프 부스팅 마진을 확보할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치는 신뢰성 검증을 위한 가속조건에서도 안정된 셀프 부스팅 마진을 확보할 수 있다.
도 1은 종래 기술에 따른 DRAM 장치의 서브워드라인 드라이버의 회로도이다.
도 2는 도 1의 서브워드라인 드라이버의 셀프 부스팅 마진을 나타내는 도면이다.
도 3은 DRAM 장치가 노말 액티브 모드에서 동작할 때와 리프레쉬 모드에서 동작할 때 도 1의 서브워드라인 드라이버의 셀프 부스팅 마진을 나타내는 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 워드라인 제어신호 발생회로를 나타내는 도면이다.
도 5 및 도 6은 도 4의 워드라인 제어신호 발생회로에 있는 프리 디코더들을 나타내는 도면이다.
도 7은 도 4의 워드라인 제어신호 발생회로에 있는 제 2 어드레스 버퍼를 나타내는 도면이다.
도 8은 도 7의 제 2 어드레스 버퍼에 있는 출력회로를 나타내는 도면이다.
도 9는 도 7의 제 2 어드레스 버퍼에 있는 신호 발생회로를 나타내는 도면이다.
도 10은 도 7의 제 2 어드레스 버퍼에 있는 지연회로를 나타내는 도면이다.
도 11은 도 4의 워드라인 제어신호 발생회로에 있는 메인 디코더를 나타내는 도면이다.
도 12는 도 4의 워드라인 제어신호 발생회로에 있는 워드라인 부스팅 신호 발생회로를 나타내는 도면이다.
도 13은 노말 액티브 모드에서 도 4의 워드라인 제어신호 발생회로의 타이밍도이다.
도 14a는 리프레쉬 모드에서 종래 기술에 따른 워드라인 제어신호 발생회로의 타이밍도이다.
도 14b는 리프레쉬 모드에서 도 4에 도시된 본 발명의 제 1 실시예에 따른 워드라인 제어신호 발생회로의 타이밍도이다.
도 15는 본 발명의 제 2 실시예에 따른 워드라인 제어신호 발생회로를 나타내는 도면이다.
도 16은 도 15의 워드라인 제어신호 발생회로에 있는 워드라인 부스팅 신호 발생회로를 나타내는 도면이다.
도 17a는 노말 액티브 모드에서 도 15의 워드라인 제어신호 발생회로의 타이밍도이다.
도 17b는 리프레쉬 모드에서 도 15의 워드라인 제어신호 발생회로의 타이밍도이다.
도 18은 본 발명의 제 3 실시예에 따른 워드라인 제어신호 발생회로를 나타내는 도면이다.
도 19는 도 18의 워드라인 제어신호 발생회로에 있는 워드라인 부스팅 신호 발생회로를 나타내는 도면이다.
도 20은 본 발명에 의해 발생된 워드라인 제어신호들에 의해 제어되는 서브워드라인 드라이버를 구비한 DRAM 장치의 코어 구조를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
500 : 제 1 어드레스 버퍼
600 : 프리 디코더부
700 : 제 2 어드레스 버퍼
800 : 메인 디코더
900, 1000, 1100 : 워드라인 부스팅 신호 발생회로

Claims (18)

  1. 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력하는 제 1 어드레스 버퍼;
    상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성하는 프리 디코더부;
    리프레쉬 카운트 신호를 소정시간 지연시키고, 로우 어드레스 셋업 신호 및 상기 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 제 2 어드레스 버퍼;
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시키는 메인 디코더; 및
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생회로를 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  2. 제 1 항에 있어서, 상기 제 2 어드레스 버퍼는
    상기 리프레쉬 카운트 신호를 소정의 시간 지연시키는 지연회로;
    상기 로우 어드레스 셋업 신호와 상기 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 펄스 형태의 상기 인에이블 신호를 발생시키는 신호 발생회로; 및
    상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 상기 디코딩된 로우 어드레스 신호들을 출력하는 출력회로를 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  3. 제 2 항에 있어서, 상기 지연회로는
    인버터 체인으로 구성된 것을 특징으로 하는 워드라인 제어신호 발생회로.
  4. 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력하는 단계;
    상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성하는 단계;
    리프레쉬 카운트 신호를 소정시간 지연시키는 단계;
    로우 어드레스 셋업 신호 및 상기 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키는 단계;
    상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 단계;
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시키는 단계; 및
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 부스팅 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 워드라인 제어신호 발생방법.
  5. 리프레쉬 카운트 신호를 소정의 시간 지연시키는 지연회로;
    로우 어드레스 셋업 신호와 상기 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키는 신호 발생회로; 및
    상기 인에이블 신호의 제어하에 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 출력회로를 구비하는 것을 특징으로 하는 어드레스 버퍼.
  6. 제 5 항에 있어서, 상기 지연회로는
    인버터 체인으로 구성된 것을 특징으로 하는 어드레스 버퍼.
  7. 리프레쉬 카운트 신호를 소정의 시간 지연시키는 단계;
    로우 어드레스 셋업 신호와 상기 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키는 단계; 및
    상기 인에이블 신호의 제어하에 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 단계를 포함하는 것을 특징으로 하는 어드레스 버퍼링 방법.
  8. 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력하는 제 1 어드레스 버퍼;
    상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성하는 프리 디코더부;
    로우 어드레스 셋업 신호 및 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 제 2 어드레스 버퍼;
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시키는 메인 디코더; 및
    블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 상기 리프레쉬 카운트 신호에 응답하여 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 상기 블록신호를 제 1 시간구간만큼 지연시켜서 워드라인 부스팅 신호를 발생시키고, 상기 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때는 상기 블록신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시켜서 상기 워드라인 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생회로를 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  9. 제 8 항에 있어서, 상기 워드라인 부스팅 신호 발생회로는
    상기 블록 선택신호를 수신하여 상기 제 1 시간구간만큼 지연시키는 제 1 지연회로;
    상기 리프레쉬 카운트 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력신호와 상기 제 1 지연회로의 출력신호를 수신하여 비논리합 연산을 수행하는 NOR 회로;
    상기 NOR 회로의 출력신호를 상기 제 2 시간구간만큼 지연시키는 제 2 지연회로;
    상기 제 2 지연회로의 출력신호를 반전시키는 제 2 인버터;
    상기 제 2 인버터의 출력신호와 상기 제 1 지연회로의 출력신호를 수신하여 논리곱 연산을 수행하는 AND 회로; 및
    상기 AND 회로의 출력신호와 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호를 수신하여 비논리곱 연산을 수행하고 워드라인 부스팅 신호를 출력하는 NAND 회로를 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  10. 제 9 항에 있어서, 상기 워드라인 부스팅 신호 발생회로는
    상기 NAND 회로의 출력신호의 전압레벨을 부스팅 신호의 전압레벨로 변환하는 레벨 쉬프터; 및
    상기 레벨 쉬프터의 출력신호를 반전시켜 상기 워드라인 부스팅 신호를 출력하는 제 3 인버터를 더 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  11. 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 블록 선택신호, 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 리프레쉬 카운트 신호에 응답하여 상기 블록신호를 제 1 시간구간만큼 지연시키는 단계; 및
    상기 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때는 상기 블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 상기 리프레쉬 카운트 신호에 응답하여 상기 블록신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시키는 단계를 포함하는 것을 특징으로 워드라인 부스팅 신호 발생방법.
  12. 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력하는 단계;
    상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성하는 단계;
    로우 어드레스 셋업 신호 및 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키는 단계;
    상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 단계;
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시키는 단계;
    반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 상기 리프레쉬 카운트 신호에 응답하여 상기 블록신호를 제 1 시간구간만큼 지연시켜서 워드라인 부스팅 신호를 발생시키는 단계; 및
    상기 반도체 메모리 장치가 리프레쉬 동작모드에서 동작할 때는 상기 블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 상기 리프레쉬 카운트 신호에 응답하여 상기 블록신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시켜서 상기 워드라인 부스팅 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 워드라인 제어신호 발생방법.
  13. 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들에 각각 대응하는 로우 어드레스 신호들을 출력하는 제 1 어드레스 버퍼;
    상기 로우 어드레스 신호들을 논리곱하여 프리디코딩된 로우 어드레스 신호들을 생성하는 프리 디코더부;
    로우 어드레스 셋업 신호 및 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 상기 인에이블 신호의 제어하에 상기 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 제 2 어드레스 버퍼;
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시키는 메인 디코더; 및
    블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 상기 리프레쉬 카운트 신호, 및 가속조건 신호에 응답하여 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 상기 블록 선택신호를 제 1 시간구간만큼 지연시켜서 워드라인 부스팅 신호를 발생시키고, 상기 반도체 메모리 장치가 리프레쉬 동작모드 또는 가속조건 테스트 모드에서 동작할 때는 상기 블록 선택신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시켜서 상기 워드라인 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생회로를 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  14. 제 13 항에 있어서, 상기 워드라인 부스팅 신호 발생회로는
    상기 블록 선택신호를 수신하여 상기 제 1 시간구간만큼 지연시키는 제 1 지연회로;
    상기 리프레쉬 카운트 신호와 상기 가속조건 신호를 수신하여 비논리합 연산을 수행하는 제 1 NOR 회로;
    상기 제 1 NOR 회로의 출력신호와 상기 제 1 지연회로의 출력신호를 수신하여 비논리합 연산을 수행하는 제 2 NOR 회로;
    상기 제 2 NOR 회로의 출력신호를 상기 제 2 시간구간만큼 지연시키는 제 2 지연회로;
    상기 제 2 지연회로의 출력신호를 반전시키는 인버터;
    상기 인버터의 출력신호와 상기 제 1 지연회로의 출력신호를 수신하여 논리곱 연산을 수행하는 AND 회로; 및
    상기 AND 회로의 출력신호와 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호를 수신하여 비논리곱 연산을 수행하고 워드라인 부스팅 신호를 출력하는 NAND 회로를 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  15. 제 14 항에 있어서, 상기 워드라인 부스팅 신호 발생회로는
    상기 NAND 회로의 출력신호의 전압레벨을 부스팅 신호의 전압레벨로 변환하는 레벨 쉬프터; 및
    상기 레벨 쉬프터의 출력신호를 반전시켜 상기 워드라인 부스팅 신호를 출력하는 제 2 인버터를 더 구비하는 것을 특징으로 하는 워드라인 제어신호 발생회로.
  16. 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 블록 선택신호, 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 리프레쉬 카운트 신호에 응답하여 상기 블록 선택신호를 제 1 시간구간만큼 지연시키는 단계; 및
    상기 반도체 메모리 장치가 리프레쉬 모드 또는 가속조건 테스트 모드에서 동작할 때는 상기 블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 및 상기 리프레쉬 카운트 신호에 응답하여 상기 블록 선택신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시키는 단계를 포함하는 것을 특징으로 워드라인 부스팅 신호 발생방법.
  17. 리프레쉬 카운트 신호를 소정시간 지연시키고, 로우 어드레스 셋업 신호 및 상기 지연된 리프레쉬 카운트 신호에 응답하여 소정의 펄스 폭을 갖는 인에이블 신호를 발생시키고, 상기 인에이블 신호의 제어하에 프리 디코딩된 로우 어드레스 신호들을 수신하여 래치하고 디코딩된 로우 어드레스 신호들을 출력하는 어드레스 버퍼;
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시키는 메인 디코더;
    상기 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생회로; 및
    상기 워드라인 인에이블 신호 및 상기 워드라인 부스팅 신호에 응답하여 워드라인을 구동하는 서브워드라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 디코딩된 로우 어드레스 신호들 중 적어도 하나의 신호에 응답하여 워드라인 인에이블 신호를 발생시키는 메인 디코더;
    블록 선택신호, 상기 디코딩된 로우 어드레스 신호들 중 어느 하나의 신호, 상기 리프레쉬 카운트 신호, 및 가속조건 신호에 응답하여 반도체 메모리 장치가 노말 액티브 모드에서 동작할 때는 상기 블록 선택신호를 제 1 시간구간만큼 지연시켜서 워드라인 부스팅 신호를 발생시키고, 상기 반도체 메모리 장치가 리프레쉬 동작모드 또는 가속조건 테스트 모드에서 동작할 때는 상기 블록신호를 상기 제 1 시간구간외에 제 2 시간구간을 추가로 지연시켜서 상기 워드라인 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생회로; 및
    상기 워드라인 인에이블 신호 및 상기 워드라인 부스팅 신호에 응답하여 워드라인을 구동하는 서브워드라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640786B1 (ko) * 2005-03-24 2006-10-31 주식회사 하이닉스반도체 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법
KR100700147B1 (ko) * 2005-12-13 2007-03-28 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법
KR100826648B1 (ko) * 2006-01-09 2008-05-06 주식회사 하이닉스반도체 오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를위한 내부로우어드레스 생성회로
KR100857428B1 (ko) * 2006-12-07 2008-09-09 주식회사 하이닉스반도체 반도체 메모리 장치의 워드 라인 선택회로 및 방법
KR101311713B1 (ko) * 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치
KR100924554B1 (ko) 2007-11-30 2009-11-02 주식회사 하이닉스반도체 플립 칩 패키지 및 이의 제조 방법
KR101847183B1 (ko) * 2012-02-21 2018-04-09 에스케이하이닉스 주식회사 워드라인 구동 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
KR20010004657A (ko) * 1999-06-29 2001-01-15 김영환 워드라인 부스팅신호 발생장치
KR20010004671A (ko) * 1999-06-29 2001-01-15 김영환 반도체 메모리 소자의 워드라인 부스팅신호 제공방법 및 장치
KR20040006013A (ko) * 2001-06-05 2004-01-16 엔이씨 일렉트로닉스 코포레이션 반도체 기억 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291900A (ja) 1988-09-27 1990-03-30 Nec Corp 半導体メモリ回路
JPH02247892A (ja) * 1989-03-20 1990-10-03 Fujitsu Ltd ダイナミックランダムアクセスメモリ
JPH06139776A (ja) * 1992-10-23 1994-05-20 Fujitsu Ltd 半導体記憶装置
JP3734853B2 (ja) * 1995-06-27 2006-01-11 株式会社ルネサステクノロジ 半導体記憶装置
JP3184085B2 (ja) * 1996-03-01 2001-07-09 株式会社東芝 半導体記憶装置
US5835438A (en) * 1996-12-24 1998-11-10 Mosaid Technologies Incorporated Precharge-enable self boosting word line driver for an embedded DRAM
JP2000057766A (ja) * 1998-08-11 2000-02-25 Mitsubishi Electric Corp 昇圧電圧駆動回路およびそれを用いた半導体記憶装置
JP5034149B2 (ja) 2000-10-05 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびその制御方法
KR100407564B1 (ko) 2000-10-30 2003-12-01 삼성전자주식회사 반도체 메모리 장치의 서브-워드 라인 구동 회로
JP2003123478A (ja) 2001-10-03 2003-04-25 Fujitsu Ltd 半導体装置及び半導体記憶装置
KR100587168B1 (ko) * 2004-09-23 2006-06-08 삼성전자주식회사 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
KR20010004657A (ko) * 1999-06-29 2001-01-15 김영환 워드라인 부스팅신호 발생장치
KR20010004671A (ko) * 1999-06-29 2001-01-15 김영환 반도체 메모리 소자의 워드라인 부스팅신호 제공방법 및 장치
KR20040006013A (ko) * 2001-06-05 2004-01-16 엔이씨 일렉트로닉스 코포레이션 반도체 기억 장치

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