KR101223537B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 데이터 마스크 동작 시 데이터 마스크에 해당하는 비트 라인에 대한 컬럼 제어 신호를 비활성화하여 생성하는 컬럼 제어 신호 생성부 및 비트 라인 쌍의 전압 차이를 감지하여 증폭하고, 컬럼 제어 신호에 응답하여 비트 라인 쌍 및 세그먼트 입출력 라인 쌍을 전기적으로 연결하는 비트라인 센스앰프부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 데이터 마스크 방식을 사용하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에 새로운 데이터가 기록(Write) 되더라도 특정 메모리 영역에 기록된 정보가 바뀌지 않도록 하는 방법으로서 데이터 마스크 동작이 수행된다. 특히 데이터 마스크 동작은 동일한 내용의 정보를 갖는 데이터를 입/출력할 때, 불필요한 해당 데이터의 입/출력을 제한하도록 할 수 있다.
DRAM과 같은 반도체 메모리 장치에서, 데이터 마스크 동작은 다음과 같은 과정으로 수행된다. DRAM에서 라이트 동작은 입력된 데이터에 따라 미리 세그먼트 입출력 라인 쌍(Pair of Segment Input/Output Line, SIO/ SIOB)을 프리차지 하고, 컬럼 제어 신호(YI)가 활성화되는 구간 동안 비트라인 센스앰프에 의해 증폭된 비트 라인 쌍 (Pair of Bit Line, BL/BLB) 및 세그먼트 입출력 라인 쌍(SIO/SIOB)을 전기적으로 연결되는 과정을 통해 수행된다. 데이터 마스크 동작은 세그먼트 입출력 라인 쌍(SIO/SIOB)을 입력된 데이터가 아닌 소정 레벨(예를 들어 코어 전압, VCORE)으로 프리차지 하고, 데이터의 라이트 동작 시 컬럼 제어 신호(YI)가 활성화되는 구간 동안 비트 라인 쌍(BL/BLB) 및 코어 전압으로 프리차지 되어 있던 세그먼트 입출력 라인 쌍(SIO/SIOB)을 전기적으로 연결함으로써 비트 라인 쌍(BL/BLB)의 논리 값이 변경되지 않도록 한다.
이러한 데이터 마스크 동작에서, 컬럼 제어 신호(YI)에 응답하여 비트라인 센스앰프에 의해 증폭되어 있는 비트라인 쌍(BL/BLB) 및 코어 전압(VCORE)으로 프리차지 되어 있던 세그먼트 입출력 라인 쌍(SIO/SIOB)이 전기적으로 연결되면, 비트 라인 쌍(BL/BLB) 및 세그먼트 입출력 라인 쌍(SIO/SIOB) 사이에 차지 쉐어링(Charge Sharing)이 일어난다. 예를 들어, 비트 라인 쌍(BL/BLB)는 외부 전압(VDD) 및 접지 전압(VSS) 레벨로 증폭되어 있고, 세그먼트 입출력 라인 쌍(SIO/SIOB)는 코어 전압(VCORE) 레벨로 프리차지 되어 있기 때문에, 컬럼 제어 신호(YI)가 활성화된 구간 동안 비트 라인 쌍(BL/BLB)은 일시적인 전압 상승/강하 현상이 일어난다. 비트라인 센스앰프는 이러한 일시적인 전압 상승/강하 현상에 따라 의도하지 않은 상기 비트 라인 쌍(BL/BLB)의 논리 값 변경이 일어나지 않도록 설계된다.
컬럼 제어 신호(YI)는 리드 및 라이트 동작에서 비트 라인 쌍(BL/BLB) 및 세그먼트 입출력 라인 쌍(SIO/SIOB)을 전기적으로 연결하는 것을 관장하는 신호로서, 스트로브 신호(Strobe)가 활성화 된 구간 동안 컬럼 어드레스 신호를 디코딩함으로써 생성된다. 따라서 스트로브 신호(Strobe)는 컬럼 제어 신호(YI)의 소스 신호(source signal)가 된다. 또한 컬럼 제어 신호(YI)는 데이터의 안정적인 기록을 위해 리드 동작 보다 라이트 동작 시 더 긴 펄스 폭을 가지고 활성화되도록 설정된다.
반도체 메모리 장치가 집적화, 저전력화됨에 따라 비트라인 센스앰프의 구동력은 작아지고 있는 추세이다. 이에 따라 비트라인 쌍(BL/BLB)의 원치 않는 논리값 천이가 발생할 수 있다. 좀더 자세히 설명하면, 위에서 언급한 것처럼 데이터 마스크 동작 시 컬럼 제어 신호(YI)가 활성화된 구간 동안 비트라인 쌍(BL/BLB) 및 코어 전압(VCORE)으로 프리차지 되어있던 세그먼트 입출력 라인(SIO/SIOB) 쌍간의 차지 쉐어링에 의해 비트라인 쌍(BL/BLB)에 일시적인 전압 강하/상승이 발생한다. 정상적인 데이터 마스크 동작에서 비트라인 센스앰프는 이 때의 일시적인 전압 강하/상승을 무시할 수 있어야 한다. 하지만 비트라인 센스앰프의 구동력이 작아짐에 따라 비트라인 센스앰프가 이러한 일시적인 전압 강하/상승을 충분히 커버하지 못하고 비트라인 쌍(BL/BLB)의 논리값을 천이하는 상황이 발생할 수 있다. 따라서 데이터 마스크 동작 시 원치 않는 데이터 기록현상이 일어날 수 있다.
본 발명은 데이터 마스크 동작 시 의도치 않은 비트라인 쌍의 논리값 천이를 방지할 수 있는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 데이터 마스크 동작 시 데이터 마스크에 해당하는 비트 라인에 대한 컬럼 제어 신호를 비활성화하여 생성하는 컬럼 제어 신호 생성부 및 비트 라인 쌍의 전압 차이를 감지하여 증폭하고, 상기 컬럼 제어 신호에 응답하여 상기 비트 라인 쌍 및 세그먼트 입출력 라인 쌍을 전기적으로 연결하는 비트라인 센스앰프부를 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 데이터 마스크 신호가 활성화되면 차단 신호를 활성화하는 차단 신호 생성부 및 스트로브 신호가 활성화된 구간 동안 컬럼 어드레스 신호를 디코딩하여 컬럼 제어 신호를 생성하되, 상기 차단 신호가 활성화되면 상기 컬럼 제어 신호를 비활성화 하여 생성하는 컬럼 제어 신호 생성부를 포함한다.
본 발명은 데이터 마스크 동작 시 발생하는 원치 않는 데이터 기록 현상을 방지하는 효과를 창출한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 도면,
도 2는 도 1에 도시된 상기 컬럼 제어 신호 생성부(100)의 일 실시예에 따른 회로도,
도 3은 도 1에 도시된 상기 컬럼 제어 신호 생성부(100)의 다른 실시예에 따른 회로도,
도 4a 및 도 4b는 도 2 및 도 3에 도시된 상기 컬럼 제어 신호 생성부(100a, 100b)의 입출력 파형도,
도 5는 도 2 및 도 3에 도시된 제 2 디코딩부(112a, 112b)의 일 실시예에 따른 회로도이다.
본 발명에 따른 반도체 메모리 장치 및 컬럼 제어 신호 생성 차단 방법은 종래 기술에 따른 데이터 마스크 동작이 세그먼트 입출력 라인 쌍(SIO/SIOB)을 코어 전압(VCORE) 레벨로 프리차지 함으로써 데이터의 기록을 차단하는 방식으로 진행된 것과 달리, 또는 종래 기술에 따른 데이터 마스크 동작에 추가하여, 기록을 차단하고자 하는 비트 라인 쌍(BL/BLB)에 대한 컬럼 제어 신호(YI)가 활성화되지 않도록 함으로써 의도치 않은 비트 라인 쌍(BL/BLB)의 논리 값 천이를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 도면이다.
도 1에 도시된 반도체 메모리 장치는 데이터 마스크 동작을 수행할 수 있도록 구성되었다. 또한 상기 반도체 메모리 장치는 데이터 마스크 동작을 관장하는 데이터 마스크 신호(DM)에 응답하여 상기 컬럼 제어 신호(YI)가 활성화되지 않게 하도록 구성되었다.
도 1에 도시된 반도체 메모리 장치는 비트라인 센스앰프부(10), 라이트 드라이버부(20) 및 컬럼 제어 신호 생성부(100)를 포함하여 구성될 수 있다.
상기 비트라인 센스앰프부(10)는 비트 라인 쌍(BL/BLB)의 전압 차이를 감지하고 증폭하는 동작을 수행하고, 상기 컬럼 제어 신호(YI)가 활성화되면 상기 비트 라인 쌍(BL/BLB) 및 상기 세그먼트 입출력 라인 쌍(SIO/SIOB)을 전기적으로 연결한다. 상기 비트라인 센스앰프부(10)는 일반적인 비트라인 센스앰프를 포함하여 구성될 수 있다.
상기 라이트 드라이버부(20)는 라이트 인에이블 신호(BWEN)에 응답하여 글로벌 입출력 라인 쌍(GIO/GIOB) 및 로컬 입출력 라인 쌍(LIO/LIOB)을 전기적으로 연결한다. 상기 반도체 메모리 장치의 라이트 동작 시, 기록하고자 하는 데이터는 글로벌 입출력 라인 쌍(GIO/GIOB)에 인가되어 있다가 상기 라이트 인에이블 신호(BWEN)이 활성화되면 상기 로컬 입출력 라인 쌍(LIO/LIOB)으로 인가된다. 상기 라이트 드라이버부(20)는 일반적인 라이트 드라이버를 포함하여 구성될 수 있다.
또한 상기 라이트 드라이버부(20)는 상기 데이터 마스크 신호(DM)를 추가로 수신하고, 상기 데이터 마스크 신호(DM)에 따라 상기 로컬 입출력 라인 쌍(LIO/LIOB)을 소정 레벨(예를 들어 코어 전압(VCORE))로 프리차지 하도록 구성될 수 있다. 이러한 구성은 종래 기술에 따른 데이터 마스크 동작을 위한 것으로, 상기 라이트 드라이버(20)는 데이터 마스크 동작을 지원할 수 있도록 구성된 일반적인 라이트 드라이버를 포함하여 구성될 수 있다.
상기 로컬 입출력 라인 쌍(LIO/LIOB) 및 상기 세그먼트 입출력 라인 쌍(SIO/SIOB)은 전기적으로 연결될 수 있다. 일반적인 반도체 메모리 장치에서, 상기 로컬 입출력 라인 쌍(LIO/LIOB)은 입출력 스위치 회로를 통해 상기 세그먼트 입출력 라인 쌍(SIO/SIOB)과 전기적으로 연결된다. 하지만 상기 입출력 스위치 회로 및 그의 동작은 본 발명의 실시예를 설명하는 데에 핵심적인 역할을 수행하지 않으므로 도 1에 도시하지 않았고, 이에 따라 상세한 설명은 생략한다.
상기 컬럼 제어 신호 생성부(100)는 상기 데이터 마스크 신호(DM), 스트로브 신호(strobe) 및 컬럼 어드레스 신호(AYT<1:5>)에 응답하여 상기 컬럼 제어 신호(YI)를 생성한다. 상기 컬럼 제어 신호 생성부(100)는 상기 스트로브 신호(strobe)가 활성화된 구간 동안 상기 컬럼 어드레스 신호(AYT<1:5>)를 디코딩하고, 상기 디코딩 결과에 따라 상기 컬럼 제어 신호(YI)를 생성하되, 상기 데이터 마스크 신호(DM)가 활성화되면 상기 컬럼 제어 신호(YI)를 비활성화 하도록 구성될 수 있다. 상기 데이터 마스크 신호(DM)는 상기 반도체 메모리가 데이터 마스크 동작 시 활성화되는 신호이고, 상기 스트로브 신호(strobe)는 상기 컬럼 제어 신호(YI)의 소스 신호(source signal)로서 리드 동작 또는 라이트 동작 시 활성화되는 신호이다. 또한 상기 컬럼 어드레스 신호(AYT<1:5>)는 상기 반도체 메모리 장치의 컬럼 계열 주소 정보를 가진 신호로서 상기 반도체 메모리 장치의 메모리 영역에 따라 그 비트 수가 달라질 수 있다. 도 1에서는 일례로서 5 비트의 신호로서 도시되었다(AYT<1:5>).
도 1에 도시된 반도체 메모리 장치는 상기 데이터 마스크 신호(DM)가 활성화되면 상기 컬럼 제어 신호 생성부(100)에서 상기 컬럼 제어 신호(YI)를 비활성화하기 때문에 상기 비트라인 센스앰프부(10)가 상기 비트라인 쌍(BL/BLB) 및 상기 세그먼트 입출력 라인 쌍(SIO/SIOB)을 전기적으로 연결하지 않는다. 따라서 상기 비트라인 쌍(BL/BLB)은 일시적인 전압 상승/강하가 일어나지 않는다. 이러한 점은 종래 기술에 따른 반도체 메모리 장치가 상기 비트라인 쌍(BL/BLB)의 일시적인 전압 상승/강하를 비트라인 센스앰프가 커버하지 못하고, 이에 따라 상기 비트라인 쌍(BL/BLB)에 원치 않는 논리값 천이가 발생하던 것을 방지할 수 있다.
도 2는 도 1에 도시된 상기 컬럼 제어 신호 생성부(100)의 일 실시예에 따른 회로도이다.
상기 컬럼 제어 신호 생성부(100a)는 프리 디코딩부(110a) 및 메인 디코딩부(120)를 포함하여 구성될 수 있다.
상기 프리 디코딩부(110a)는 상기 컬럼 어드레스 신호(AYT<1:5>), 상기 스트로브 신호(strobe) 및 상기 데이터 마스크 신호(DM)를 수신하여 디코딩 신호(Lay1<0:7>, Lay2<0:3>)를 생성한다.
상기 메인 디코딩부(120)는 상기 디코딩 신호(Lay1<0:7>, Lay2<0:3>)에 응답하여 상기 컬럼 제어 신호(YI)를 생성한다.
여기서 상기 프리 디코딩부(110a)는 상기 스트로브 신호(strobe)가 활성화된 동안 상기 컬럼 어드레스 신호(AYT<1:5>)를 디코딩하여 상기 디코딩 신호(Lay1<0:7>, Lay2<0:3>)를 생성하되, 상기 데이터 마스크 신호(DM)가 활성화되면 상기 메인 디코딩부(120)가 상기 컬럼 제어 신호(YI)를 비활성화하도록 상기 디코딩 신호(Lay1<0:7>, Lay2<0:3>)를 생성하도록 구성하는 것이 바람직하다. 상기 프리 디코딩부(110a)는 도 2에 도시된 것처럼, 제 1 디코딩부(111) 및 제 2 디코딩부(112a)를 포함하여 구성될 수 있다.
상기 제 1 디코딩부(111)는 상기 스트로브 신호(strobe)가 활성화된 동안 상기 컬럼 어드레스 신호(AYT<1:5>) 중 제 1 어드레스 신호(AYT<1:3>)를 디코딩하여 제 1 디코딩 신호(Lay1<0:7>)를 생성한다. 상기 제 1 디코딩부(111)는 상기 스트로브 신호(strobe)에 응답하여 활성화되는 일반적인 디코더(decorder)를 포함하여 구성될 수 있다.
상기 제 2 디코딩부(112a)는 상기 데이터 마스크 신호(DM)가 비활성화된 동안 상기 컬럼 어드레스 신호(AYT<1:5>) 중 제 2 어드레스 신호(AYT<4:5>)를 디코딩하여 제 2 디코딩 신호(Lay2<0:3>)를 생성하고, 상기 데이터 마스크 신호(DM)가 활성화되면 상기 메인 디코딩부(120)가 상기 컬럼 제어 신호(YI)를 비활성화하도록 상기 제 2 디코딩 신호(Lay2<0:3>)를 생성한다. 상기 제 2 디코딩 신호(Lay2<0:3>)의 생성에 대한 보다 자세한 설명은 도 5를 참조하여 아래에서 다시 하도록 한다.
도 2에 도시된 컬럼 제어 신호 생성부(100)는 상기 제 2 디코딩부(112a)가 상기 데이터 마스크 신호(DM)에 따라 상기 제 2 디코딩 신호(Lay2<0:3>)를 달리 생성함으로써 상기 컬럼 어드레스 신호(YI)를 제어하는 방식을 사용하였다. 상기 제 2 디코딩부(112a)가 상기 데이터 마스크 신호(DM)에 따라 달리 동작한다는 내용은 일 실시예로써 예시된 것으로, 본 발명은 상기 제 1 디코딩부(111)가 상기 데이터 마스크 신호(DM)에 응답하여 상기 제 1 디코딩 신호(Lay<0:7>)를 생성하도록 구성할 수도 있다. 도 2에 도시된 상기 컬럼 제어 신호 생성부(100)가 상기 제 2 디코딩 신호(Lay2<0:3>)가 상기 데이터 마스크 신호(DM)에 응답하여 달리 동작하는 것이 본 발명을 실시하기 위한 특정 디코딩부를 제한하려는 의도가 아님을 명시한다.
상기 메인 디코딩부(120)는 도 2에 도시된 것처럼, 피모스 트랜지스터(201), 엔모스 트랜지스터(202) 및 인버터(203, 204)를 포함하여 구성될 수 있다.
상기 피모스 트랜지스터(201) 및 상기 엔모스 트랜지스터(202)는 외부 전압(VDD) 및 상기 인버터(203)의 출력 단자 사이에 직렬 연결되고, 게이트 단으로 상기 제 1 디코딩 신호(Lay1<0:7>)를 공통으로 입력받는다. 상기 인버터(203)는 상기 제 2 디코딩 신호(Lay2<0:3>)를 반전하여 출력한다. 상기 인버터(204)는 입력 단자가 상기 피모스 트랜지스터(201) 및 상기 엔모스 트랜지스터(202)의 연결 단자와 연결되어 있고, 상기 연결 단자의 전압 레벨을 반전하여 상기 컬럼 제어 신호(YI)를 출력한다. 도 2에 도시된 상기 메인 디코딩부(120)는 다음과 같이 동작한다. 상기 피모스 트랜지스터(201) 및 상기 엔모스 트랜지스터(202)는 상기 인버터(203)의 출력 단자의 전압 레벨에 따라 인버터 역할을 하기 때문에, 상기 메인 디코딩부(120)는 상기 인버터(203)의 입력 단자, 즉 상기 제 1 노드(n1)의 전압이 하이 레벨이 되면 상기 제 1 디코딩 신호(Lay1<0:7>)를 상기 컬럼 제어 신호(YI)로서 출력한다. 반대로 상기 제 1 노드(n1)의 전압이 로우 레벨이 되면 상기 피모스 트랜지스터(201) 및 상기 엔모스 트랜지스터(202)는 비활성화되어 상기 메인 디코딩부(120)는 상기 컬럼 제어 신호(YI)를 활성화하지 못한다. 즉, 상기 메인 디코딩부(120)가 상기 컬럼 제어 신호(YI)를 생성하는 동작은 상기 제 1 노드(n1)의 전압 레벨에 따라 차단될 수 있다.
도 3은 도 1에 도시된 상기 컬럼 제어 신호 생성부(100)의 다른 실시예에 따른 회로도이다.
도 3에 도시된 상기 컬럼 제어 신호 생성부(100b)는 도 2에 도시된 상기 컬럼 제어 신호 생성부(100a)에 상기 데이터 마스크 신호(DM)가 활성화되면 차단 신호(DM_ex)를 생성하는 차단 신호 생성부(130)를 추가로 포함하고, 상기 제 2 디코딩부(112b)가 상기 데이터 마스크 신호(DM) 대신 상기 차단 신호(DM_ex)를 수신한다는 특징이 있다. 이처럼 상기 컬럼 제어 신호 생성부(100b)가 상기 차단 신호 생성부(130)를 추가로 포함한다는 것은 상기 스트로브 신호(strobe) 및 상기 데이터 마스크 신호(DM)의 동기 시점이 맞지 않아도 상기 메인 디코딩부(120)가 안정적으로 상기 컬럼 제어 신호(YI)를 비활성화하도록 하기 위함이다. 상기 데이터 마스크 신호(DM) 및 상기 스트로브 신호(strobe)는 타이밍 신호이기 때문에, PVT 변화(Process, Voltage, Temperature Variation)에 따라 동기 시점이 맞지 않을 수 있다. 도 4a 및 도 4b의 파형도를 예를 들어 보다 상세히 설명하기로 한다.
도 4a 및 도 4b는 도 2 및 도 3에 도시된 상기 컬럼 제어 신호 생성부(100a, 100b)의 입출력 파형도이다.
도 4a는 도 2에 도시된 상기 컬럼 제어 신호 생성부(100a)에 입력되는 상기 스트로브 신호(strobe) 및 상기 데이터 마스크 신호(DM)의 동기 시점이 맞지 않은 경우의 파형도이다. 도 4a를 참조하면, 상기 데이터 마스크 신호(DM)의 폴링 엣지(falling edge)가 상기 스트로브 신호(strobe)의 폴링 엣지보다 앞서 발생하는 것이 도시되어있다. 도 2에 도시된 상기 컬럼 제어 신호 생성부(100a)는 상기 데이터 마스크 신호(DM)가 활성화되면 상기 컬럼 제어 신호(YI)를 비활성화하도록 구성되었다. 하지만 도 4a에 도시된 것처럼 상기 스트로브 신호(strobe) 및 상기 데이터 마스크 신호(DM)의 동기 시점이 맞지 않은 경우, 상기 컬럼 제어 신호(YI)가 상기 동기 시점이 맞지 않은 정도에 따라 일시적으로 생성될 수 있다. 도 4a를 참조하면, 데이터 마스크 신호(DM)의 폴링 엣지 이후 생성되는 상기 제 2 디코딩 신호(Lay2<0:3>) 및 상기 스트로브 신호(strobe)가 활성화된 구간 동안 생성되는 상기 제 1 디코딩 신호(Lay1<0:7>)가 모두 활성화된 구간(a)이 존재하여 해당 구간만큼 원치 않는 상기 컬럼 제어 신호(YI)가 일시적으로 생성된 것이 도시되어 있다.
도 4b는 도 3에 도시된 상기 컬럼 제어 신호 생성부(100b)에 입력되는 상기 스트로브 신호(strobe) 및 상기 데이터 마스크 신호(DM)의 동기 시점이 맞지 않은 경우의 파형도이다. 도 4b를 참조하면, 상기 데이터 마스크 신호(DM)의 폴링 엣지(falling edge)가 상기 스트로브 신호(strobe)의 폴링 엣지보다 앞서 발생하는 것이 도시되어있다. 또한 도 3에 도시된 상기 컬럼 제어 신호 생성부(100b)가 포함하는 상기 차단 신호 생성부(130)에서 출력하는 상기 차단 신호(DM_ex)의 폴링 엣지가 상기 스트로브 신호(strobe)의 폴링 엣지보다 이후에 발생하는 것이 도시되어 있다. 도 3에 도시된 상기 컬럼 제어 신호 생성부(100b)가 포함하는 상기 제 2 디코딩부(120)는 상기 차단 신호(DM_ex)에 응답하여 상기 제 2 디코딩 신호(Lay2<0:3>)를 생성하기 때문에, 도 4b에는 상기 제 2 디코딩 신호(Lay2<0:3>) 및 상기 제 1 디코딩 신호(Lay1<0:7>)이 모두 활성화된 구간이 존재하지 않는다. 따라서 원치 않는 상기 컬럼 제어 신호(YI)가 활성화되지 않는다. 여기서 상기 차단 신호 생성부(130)는 상기 차단 신호(DM_ex)의 폴링 엣지가 상기 스트로브 신호(strobe)의 폴링 엣지보다 이후에 생성하도록 구성되는 것이 바람직하다. 이는 상기 데이터 마스크 신호(DM)의 폴링 엣지가 생성되는 시점이 상기 스트로브 신호(strobe)의 폴링 엣지가 생성되는 시점보다 빠르던 늦던 상관 없이, 상기 차단 신호(DM_ex)의 펄스 폭이 상기 스트로브 신호(strobe)의 펄스 폭보다 넓도록 하기 위함이다.
도 3에 도시된 상기 차단 신호 생성부(130)는 상기 차단 신호(DM_ex)의 폴링 엣지가 상기 스트로브 신호(strobe)의 폴링 엣지보다 이후에 생성하도록 구성되었다. 상기 차단 신호 생성부는 상기 데이터 마스크 신호(DM) 및 상기 스트로브 신호(strobe)에 응답하여 상기 차단 신호(DM_ex)를 생성한다. 상기 차단 신호 생성부(130)는 인버터(301, 304), 패스 게이트(302) 및 래치 회로(303)를 포함하여 구성될 수 있다. 상기 인버터(301)는 상기 스트로브 신호(strobe)를 반전하여 출력한다. 상기 패스 게이트(302)는 상기 인버터(301)의 출력 신호 및 상기 스트로브 신호(strobe)에 응답하여 상기 데이터 마스크 신호(DM)를 통과하도록 구성되었다. 상기 래치 회로(303)는 상기 패스 게이트(302)의 출력 신호를 래치한다. 상기 인버터(304)는 상기 래치 회로(303)의 논리 값을 반전하여 상기 차단 신호(DM_ex)로서 출력한다. 이와 같이 구성된 상기 차단 신호 생성부(130)에서 생성되는 상기 차단 신호(DM_ex)의 폴링 엣지는 상기 스트로브 신호(strobe)의 폴링 엣지보다 이후에 생성된다.
또한 도 3에 도시된 상기 차단 신호 생성부(130)는 상기 인버터(304)의 출력 단자와 연결된 지연 회로(305)를 추가로 포함하여 구성될 수 있다. 이처럼 상기 차단 신호 생성부(130)가 상기 지연 회로(305)를 추가로 포함하여 구성되면 도 4b의 상기 제 2 디코딩 신호(Lay2<0:3>)의 파형을 보다 개선할 수 있다. 도 4b에 도시된 상기 제 2 디코딩 신호(Lay2<0:3>)에서 보듯이, 상기 제 2 디코딩 신호(Lay2<0:3>)는 상기 차단 신호(DM_ex)의 펄스 폭을 벗어난 구간에서는 활성화될 수 있다. 물론 상기 차단 신호(DM_ex)의 펄스 폭을 벗어난 구간에서 활성화된 상기 제 2 디코딩 신호(Lay2<0:3>)는 상기 제 1 디코딩 신호(Lay1<0:7>)과 활성화 구간이 다르다. 따라서 의도치 않은 상기 컬럼 제어 신호(YI)는 활성화되지 않는다. 하지만 상기 컬럼 제어 신호(YI)를 활성화하지 않음에도 불구하고 상기 제 2 디코딩 신호(Lay2<0:3>)가 활성화되는 것은 무의미 하므로 불필요한 전류소모 및 예상치 못한 오동작 방지를 위해 상기 제 2 디코딩 신호(Lay2<0:3>)가 생성되지 않도록 하는 것이 바람직하다.
도 3에 도시된 상기 프리 디코딩부(110b)는 도 2에 도시된 상기 프리 디코딩부(110a)와 같이 상기 제 1 디코딩부(111) 및 상기 제 2 디코딩부(112b)를 포함하여 구성될 수 있다. 도 3에 도시된 상기 프리 디코딩부(110b)는 상기 제 2 디코딩부(112b)가 상기 데이터 마스크 신호(DM) 대신 상기 차단 신호(DM_ex)를 수신하는 점을 제외하고 동일하게 구성 된다. 따라서 상세한 설명은 생략한다.
도 3에 도시된 상기 메인 디코딩부(120)는 도 2에 도시된 상기 메인 디코딩부(120)과 동일하게 구성될 수 있다. 따라서 상세한 설명은 생략한다.
도 5는 도 2 및 도 3에 도시된 제 2 디코딩부(112a, 112b)의 일 실시예에 따른 회로도이다.
상기 제 2 디코딩부는 도 5에 도시된 것처럼 디코더(1121) 및 조합부(1122)를 포함하여 구성될 수 있다.
상기 디코더(1121)는 상기 제 2 어드레스 신호(AYT<4:5>)를 수신하여 디코딩한다. 상기 디코더(1121)는 일반적인 디코더를 포함하여 구성될 수 있다. 도 5에 도시된 상기 디코더(1121)는 2 비트의 상기 제 2 어드레스 신호(AYT<4:5>)를 디코딩하여 4 비트의 디코딩 신호를 생성하는 구성으로 예시되었다.
상기 조합부(1122)는 상기 디코더(1121)의 출력 신호 및 상기 데이터 마스크 신호(DM, 도 2의 경우)를 노어 연산하여 상기 제 2 디코딩 신호(Lay2<0:3>)로서 출력한다. 상기 조합부(1122)는 복수 개의 노어 게이트를 포함하여 구성될 수 있다.
도 5와 같이 구성된 상기 제 2 디코딩부(112a)는 상기 데이터 마스크 신호(DM, 도 2의 경우)가 로우 레벨로 비활성화되면 상기 제 2 어드레스 신호(AYT<4:5>)를 디코딩하여 상기 제 2 디코딩 신호(Lay2<0:3>)로서 출력한다. 반대로 상기 제 2 디코딩부(112a)는 상기 데이터 마스크 신호(DM, 도 2의 경우)가 하이 레벨로 활성화되면 상기 제 2 어드레스 신호(AYT<4:5>)에 상관 없이 상기 제 2 디코딩 신호(Lay2<0:3>)를 로우 레벨로 비활성화하여 출력한다.
도 3에 도시된 상기 제 2 디코딩부(112b)도 도 5에 도시된 것처럼 구성될 수 있다. 상기 조합부(1122)가 상기 데이터 마스크 신호(DM) 대신 상기 차단 신호(DM_ex)를 수신하는 점을 제외하고는 동일하게 구성되고 동작하므로, 상세한 설명은 생략한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 비트라인 센스앰프부 20: 라이트 드라이버부
100a/100b: 컬럼 제어 신호 생성부 110a/110b: 프리 디코딩부
111: 제 1 디코딩부 112a/112b: 제 2 디코딩부
120: 메인 디코딩부 130: 차단 신호 생성부
1121: 디코더 1122: 조합부

Claims (14)

  1. 데이터 마스크 동작 시 데이터 마스크에 해당하는 비트 라인에 대한 컬럼 제어 신호를 제어하는 컬럼 제어 신호 생성부; 및
    비트 라인 쌍의 전압 차이를 감지하여 증폭하고, 상기 컬럼 제어 신호에 응답하여 상기 비트 라인 쌍 및 세그먼트 입출력 라인 쌍을 전기적으로 연결하는 비트라인 센스앰프부; 및
    데이터 마스크 신호를 입력받고 라이트 인에이블 신호에 응답하여 상기 세그먼트 입출력 라인 쌍과 연결된 로컬 입출력 라인 쌍 및 글로벌 입출력 라인 쌍을 전기적으로 연결하는 라이트 드라이버를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 컬럼 제어 신호 생성부는 데이터 마스크 동작 시 데이터 마스크에 해당하는 상기 비트 라인에 대한 상기 컬럼 제어 신호를 비활성화 상태로 유지하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 컬럼 제어 신호 생성부는 컬럼 어드레스 신호, 스트로브 신호 및 상기 데이터 마스크 신호를 수신하여 디코딩 신호를 생성하는 프리 디코딩부; 및
    상기 디코딩 신호에 응답하여 컬럼 제어 신호를 생성하는 메인 디코딩부를 포함하고,
    상기 프리 디코딩부는 상기 데이터 마스크 신호가 활성화되면 상기 메인 디코딩부가 상기 컬럼 제어 신호를 비활성화하여 생성하도록 상기 디코딩 신호를 생성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 컬럼 어드레스 신호는 제 1 어드레스 신호 및 제 2 어드레스 신호를 포함하고,
    상기 디코딩 신호는 제 1 디코딩 신호 및 제 2 디코딩 신호를 포함하며,
    상기 프리 디코딩부는 상기 스트로브 신호가 활성화되면 상기 제 1 어드레스 신호를 디코딩하여 상기 제 1 디코딩 신호를 생성하는 제 1 디코딩부; 및
    상기 데이터 마스크 신호가 비활성화되면 상기 제 2 어드레스 신호를 디코딩하여 상기 제 2 디코딩 신호를 생성하고, 상기 데이터 마스크 신호가 활성화되면 상기 메인 디코딩부가 상기 컬럼 제어 신호를 비활성화하여 생성하도록 상기 제 2 디코딩 신호를 생성하는 제 2 디코딩부를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 메인 디코딩부는 상기 제 1 디코딩 신호 및 상기 제 2 디코딩 신호가 모두 활성화되면 상기 컬럼 제어 신호를 활성화하여 출력하는 반도체 메모리 장치.
  6. 데이터 마스크 신호가 활성화되면 차단 신호를 활성화하는 차단 신호 생성부; 및
    스트로브 신호가 활성화된 구간 동안 컬럼 어드레스 신호를 디코딩하여 컬럼 제어 신호를 생성하되, 상기 차단 신호가 활성화되면 상기 컬럼 제어 신호를 비활성화 하여 생성하는 컬럼 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 차단 신호 생성부는 상기 스트로브 신호를 추가로 입력받고, 상기 스트로브 신호가 비활성화된 이후 상기 차단 신호를 비활성화하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 차단 신호 생성부는 상기 스트로브 신호에 응답하여 상기 데이터 마스크 신호를 통과시키는 통과 수단; 및
    상기 통과된 상기 데이터 마스크 신호를 래치하는 래치 수단을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 차단 신호 생성부는 상기 래치 결과를 지연하는 지연 수단을 추가로 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 컬럼 제어 신호 생성부는 상기 컬럼 어드레스 신호, 상기 스트로브 신호 및 상기 차단 신호를 수신하여 디코딩 신호를 생성하는 프리 디코딩부; 및
    상기 디코딩 신호에 응답하여 상기 컬럼 제어 신호를 생성하는 메인 디코딩부를 포함하고,
    상기 프리 디코딩부는 상기 데이터 마스크 신호가 활성화되면 상기 메인 디코딩부가 상기 컬럼 제어 신호를 비활성화하여 생성하도록 상기 디코딩 신호를 생성하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 컬럼 어드레스 신호는 제 1 어드레스 신호 및 제 2 어드레스 신호를 포함하고,
    상기 디코딩 신호는 제 1 디코딩 신호 및 제 2 디코딩 신호를 포함하며,
    상기 프리 디코딩부는 상기 스트로브 신호가 활성화되면 상기 제 1 어드레스 신호를 디코딩하여 상기 제 1 디코딩 신호를 생성하는 제 1 디코딩부; 및
    상기 차단 신호가 비활성화되면 상기 제 2 어드레스 신호를 디코딩하여 상기 제 2 디코딩 신호를 생성하고, 상기 차단 신호가 활성화되면 상기 메인 디코딩부가 상기 컬럼 제어 신호를 비활성화하여 생성하도록 상기 제 2 디코딩 신호를 생성하는 제 2 디코딩부를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 메인 디코딩부는 상기 제 1 디코딩 신호 및 상기 제 2 디코딩 신호가 모두 활성화되면 상기 컬럼 제어 신호를 활성화하여 출력하는 반도체 메모리 장치.
  13. 제 6 항에 있어서,
    비트 라인 쌍의 전압 차이를 감지하여 증폭하고, 상기 컬럼 제어 신호에 응답하여 상기 비트 라인 쌍 및 세그먼트 입출력 라인 쌍을 전기적으로 연결하는 비트라인 센스앰프부를 추가로 포함하는 반도체 메모리 장치.
  14. 제 5항에 있어서,
    상기 라이트 드라이버는 상기 데이터 마스크 신호에 따라 상기 로컬 입출력 라인 쌍을 소정 전압 레벨로 프리차지하는 반도체 메모리 장치.
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