JP4280060B2 - ワードライン駆動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリ素子に適用されるワードライン駆動回路に係り、特に、プリチャージ状態でメインワードラインドライバ信号をフロートさせ、隣接した電源配線との抵抗性連結による待機電流増加を抑制してメモリ収率(yield)を改善させることが可能なワードライン駆動回路に関する。
【0002】
【従来の技術】
一般に、メモリセルは、マトリックス方式で配列され、ワードライン信号によって一つずつイネーブルされる。すなわち、外部からアクティブコマンドが入力されると、該当するアドレスのワードラインがイネーブルされる。通常、ワードラインをイネーブルさせるために階層的(hierachical)駆動方式を使用するが、例えば図1のように64個のメインワードラインドライバHBMWB<0:63>信号と8個のドライバHAMWB<0:7>信号を入力とし、メモリセルアレイ内のワードライン駆動回路でデコードして512個のワードラインのいずれか一つをイネーブルさせる。
【0003】
図2のような従来のメインワードラインドライバ回路は、2つのPMOSトランジスタMP1及びMP2、直列に連結された3つのNMOSトランジスタMN1、MN2及びMN3、及び2つのインバータIV1及びIV2からなるが、これを制御する回路は図3に示されている。次に、図3を参照して従来のメインワードラインドライバの動作を説明する。
【0004】
アクティブコマンド入力時にインアクティブ信号INACTV1及びINACTV2がハイ状態になり、ブロック選択信号BLKSELがハイ状態になると、図3のANDゲートAlの出力信号MWPREBはハイ状態になってプリチャージが解除される。また、アドレスA3、4、5をデコードした信号X345<0:7>、アドレスA6、7、8をデコードした信号X678<0:7>及びアドレスA9、10、11、12をデコードした信号X9101112が全てハイ状態になるので、図2のPMOSトランジスタMP1がターンオフされ、NMOSトランジスタMN1、MN2、MN3がターンオンされる。したがって、インバータIV2の出力であるメインワードライン駆動信号HBMWBがロー状態にイネーブルされる。以後、プリチャージコマンド入力時に前記デコード信号X345、X678、X9101112をロー状態にディスエーブルさせた後、出力信号MWPREBがロー状態になると、メインワードライン駆動信号HBMWBがハイ状態にプリチャージされる。その後、メインワードライン駆動信号はプリチャージされた状態でハイ状態を維持する。
【0005】
一方、図5に示すように、メインワードライン駆動信号用配線の間に電源配線を配置する場合、電源線配置強化によって電圧降下が減少してメモリ動作速度が改善される。通常、DRAMの場合、tRCD特性を約2ns程度改善させることができる。
【0006】
ところが、工程上の問題でメインワードライン駆動信号用配線と電源配線との間に抵抗性連結が発生する場合、該当ワードラインドライバ信号を冗長メインワードライン駆動信号RHBMWB<0>で代置しても、図5の「A」での如くプリチャージ状態のHBMWB<1>の電圧レベルであるVPPと電源配線VDD間の抵抗性連結によって内部発生電源としてのVPPレベルの低下が発生する。一般に、VPPは4V、VDDは3Vの値を有する。この場合、低くなったVPP電源レベルを高めるためにVPPレベルセンサ及びポンプ回路が動作してプリチャージ状態の場合でも、多くの電流が流れて収率低下に大きい影響を及ぼす。
【0007】
本発明に関連し、公開された発明に関する特許公報及び/または文献は次のとおりである。
【0008】
U.S. Pat. No. 5,864,508は、発明の名称を “Dynamic Random-Access Memory with High-Speed Word-Line Driver Circuit”にして1999年1月26日付けで特許登録された。
【0009】
U.S. Pat. No. 5,406,526は、発明の名称を “Dynamic Random Access Memory Device Having Sense Amplifier Arrays Selectively Activated When Associated Memory Cell Sub-Arrays are Accessed” にして1995年4月11日付けで特許登録された。
【0010】
U.S. Pub. No. 2002/0054530 A1は、発明の名称を “Method and Apparatus for Refreshing Semiconductor Memory” にして 2002年 5月 9日付けで公開された。
【0011】
【発明が解決しようとする課題】
従って、本発明の目的は、隣接した電源配線との連結が発生した場合、メインワードラインドライバ信号を冗長メインワードラインドライバ信号で代置し、該当するメインワードラインドライバ信号をフロートさせ、プリチャージ状態における電流増加を抑制することが可能なメインワードラインドライバ回路を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るワードライン駆動回路は、ドライバ信号、メインワードラインプリチャージ制御信号、ブロック選択信号、第1、第2、第3制御信号を出力する制御回路と、前記ブロック選択信号を遅延させるための遅延回路と、電源と第1ノードとの間に接続され、前記メインワードラインプリチャージ制御信号に応じてターンオンされる第1PMOSトランジスタと、前記第1ノードと接地との間に直列に接続され、前記第1、第2及び第3制御信号にそれぞれ応答してターンオンまたはターンオフされる第1、第2及び第3NMOSトランジスタと、前記電源と出力ノードとの間に接続されるプルアップトランジスタと、前記出力ノードと接地との間に接続されるプルダウントランジスタと、前記プルダウントランジスタのゲート端子と前記第1ノードとの間に接続されたインバータと、前記第1PMOSトランジスタに並列に接続され、ゲート端子が前記プルダウントランジスタのゲート端子に接続される第2PMOSトランジスタと、前記遅延回路の出力信号と前記第1ノードの電位を論理組合せして前記プルアップトランジスタのゲート端子に提供するためのNANDゲートとを含んでなる。
【0013】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【0014】
図6は本発明に係るメインワードラインドライバ駆動回路図であって、その構成を説明すると、次の通りである。図6に示すように、ブロック選択信号BLKSELは遅延回路10に入力される。遅延回路10は入力されたブロック選択信号BLKSELを一定の時間遅延させて遅延信号BLKSELDを生成する。この遅延した信号はNANDゲートND1の一入力端子に入力される。図3のような制御回路から生成されたメインワードラインプリチャージ制御信号MWPREB信号は、電源端子とノードN1との間に接続されたPMOSトランジスタMP1のゲート端子に入力される。ノードN1と接地端子との間にはNMOSトランジスタMN1、MN2及びMN3が直列接続されるが、図3のような制御回路から生成された制御信号X345<0:7>、X678<0:7>、X9101112がこれらのNMOSトランジスタMN1,MN2,MN3のゲート端子にそれぞれ入力される。PMOSトランジスタMP2がPMOSトランジスタMP1に並列に接続され、ノードN1とノードN2との間にはインバータIV1が接続される。PMOSトランジスタMP2のゲート端子はノードN2に接続され、ノードN1はNANDゲートND1の他の入力端子に接続される。
【0015】
一方、電源端子と接地端子との間にはPMOSトランジスタMP4及びNMOSトランジスタMN4が直列に接続されるが、プルアップ用PMOSトランジスタMP4のゲート端子はNANDゲートND1の出力端子に接続され、プルダウン用NMOSトランジスタMN4のゲート端子はノードN2に接続される。
【0016】
次に、上述したように構成された本発明の動作を図3及び図7に基づいて説明する。
【0017】
アクティブコマンドの入力時に、制御信号MWPREB及び制御信号X345<0:7>、X678<0:7>、X9101112がハイ状態であれば、PMOSトランジスタMP4のゲート電圧はハイ状態になり、NMOSトランジスタMN4のゲート電圧もハイ状態になってワードライン駆動信号HBMWB<0:63>はロー状態にイネーブルされる。
【0018】
プリチャージコマンドの入力時には、一定の時間TPRENMOSトランジスタMN4のゲート電圧がロー状態になり、PMOSトランジスタMP4のゲート電圧がロー状態になるので、ワードライン駆動信号HBMWBはハイ状態になる。従って、該当ワードラインはロー状態にリセットされる。
【0019】
従来の回路ではTPRE時間以後にもワードライン駆動信号HBMWBがハイ状態に維持されるが、本発明ではTPRE時間以後にNMOSトランジスタMN4のゲート電圧がロー状態になり、PMOSトランジスタMP4のゲート電圧がハイ状態になるので、ワードライン駆動信号HBMWBはフロート状態になる。この際、ワードライン駆動信号HBMWBがフロートされても、信号HAMWBがハイ状態にあってワードラインはロー状態を維持することになる。
【0020】
一方、ドライバ信号HAMWBは、隣接する内部電源配線がなく、信号線の個数が少なくて配線配置を大きくすることにより、メインワードラインドライバ信号のような抵抗性連結問題は生じない。
【0021】
ワードライン駆動信号HBMWB信号をハイ状態に初期化する方法には、いろいろがあるが、メモリに正常的な読み出し/書き込みを行う前に発生する自動リフラッシュ入力時にHBMWBをロー状態にイネーブルさせた後、一定時間以後に内部的なプリチャージコマンドを発生させてハイ状態に初期化する方法が考えられる。他の方法としては、DRAMの外部電源印加を感知してパルス状の信号が発生する時間の間、ブロック選択信号をハイ状態にしてHBMWBを初期化する方法もある。
【0022】
本発明は、実施例を中心として説明したが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な変形及び変更が可能なので、本発明はこれらの実施例に限定されるものではない。
【0023】
【発明の効果】
上述したように、本発明によれば、ワードライン駆動信号をプリチャージした以後にフロートさせることにより、ワードライン駆動信号用配線が隣接配線と短絡して抵抗性連結が生じても漏洩電流の発生を抑制することができる。
【図面の簡単な説明】
【図1】 一般的なワードライン駆動回路を説明するためのブロック図である。
【図2】 従来のメインワードライン駆動回路図である。
【図3】 図2を制御するための制御回路図である。
【図4】 図2及び図3の動作を説明するための波形図である。
【図5】 一般的なメモリアレイにおける配線図である。
【図6】 本発明に係るメインワードライン駆動回路図である。
【図7】 図6の動作を説明するための波形図である。
【符号の説明】
10…遅延回路
MP1及びMP2…PMOSトランジスタ
MN1乃至MN4…NMOSトランジスタ
IV1…インバータ
Claims (2)
- ドライバ信号、メインワードラインプリチャージ制御信号、ブロック選択信号、第1、第2、第3制御信号を出力する制御回路と、
前記ブロック選択信号を遅延させるための遅延回路と、
電源と第1ノードとの間に接続され、前記メインワードラインプリチャージ制御信号に応じてターンオンされる第1PMOSトランジスタと、
前記第1ノードと接地との間に直列に接続され、前記第1、第2及び第3制御信号にそれぞれ応答してターンオンまたはターンオフされる第1、第2及び第3NMOSトランジスタと、
前記電源と出力ノードとの間に接続されるプルアップトランジスタと、
前記出力ノードと接地との間に接続されるプルダウントランジスタと、
前記プルダウントランジスタのゲート端子と前記第1ノードとの間に接続されたインバータと、
前記第1PMOSトランジスタに並列に接続され、ゲート端子が前記プルダウントランジスタのゲート端子に接続される第2PMOSトランジスタと、
前記遅延回路の出力信号と前記第1ノードの電位を論理組合せして前記プルアップトランジスタのゲート端子に提供するためのNANDゲートと、
を含んでなることを特徴とするワードライン駆動回路。 - 前記プルアップトランジスタはPMOSトランジスタからなり、前記プルダウントランジスタはNMOSトランジスタからなることを特徴とする請求項1記載のワードライン駆動回路。
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